TWI291701B - Memory system, memory device, and output data strobe signal generating method - Google Patents

Memory system, memory device, and output data strobe signal generating method Download PDF

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TWI291701B
TWI291701B TW094136509A TW94136509A TWI291701B TW I291701 B TWI291701 B TW I291701B TW 094136509 A TW094136509 A TW 094136509A TW 94136509 A TW94136509 A TW 94136509A TW I291701 B TWI291701 B TW I291701B
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I2917s〇4ifd〇c 九、發明說明： 本申請案主張於2004年10月19號向韓國智慧財產 局提出申請之韓國專利申請案第2〇〇4_83745號的優先 權’該專利申請案所揭露之内容係結合於本說明書中。 【發明所屬之技術領域】 本發明的較佳實施例是有關於記憶體系統、半導體記 te體元件以及輸出資料觸發訊號(〇utpUt data str〇be signal)
產生方法，上述半導體記憶體元件產生具有前置訊號的輸 出資料觸發訊號。 【先前技術】 傳統上，圯憶體系統可能包括記憶體控制器及半導體 記憶體^件。輸人/輸出資料觸發《可能與資料-起產 生，以便在記憶體控制器與半導體記憶體元件之間的資料 傳輸期間提供輸入/輸出資料的精確定時(timin幻。 一例如，於二倍資料速率、四倍資料速率等等的半導體 j中’資料輸入/輸出可能與時脈訊號(dGek化㈣的^
降邊緣同步執行。上述輸人/輸出資料觸發 禮訊號同步產生。上述 =可_輪入資料觸發訊號來接收取樣S3 出資料呆作期間則可能利用輸出資料觸發訊號來輸 頻率可η祕的㈣速率增加時，時脈訊號的 取摔作二;可能與時脈訊_步產生且可能在讀 作篇1產生的輸出資_發訊號在初始產生階段可能 洲昨if.doc 從第一輸出電壓穩定擺動到第二輸出電壓。結果，上 处輸f資料觸發訊號與上述初始產生的資料可能不一致。 、。卩分由於上列說明，半導體記憶體元件可能在產生輪 # ^料觸發訊號的觸發訊號之前於(例如固定的）一預定週 間產生前置訊號，因而能夠在此觸發訊號產生的初始 白段期間提供穩定的擺動。結果，上述輸出資料觸發訊: ^所傳輸的貧料之間的產生料可能〆致。上述前置訊^ 士，生上述輪出資料觸發訊號的觸發訊號之前可能與時脈 同步。然而，上述初始產生的前置訊號可能因不穩定 白、^動而與時脈訊號不同步，並且可能於(例如固定的）— 預定週期_鎖定以便逐漸與時脈訊號同步。 件，Ϊ述記憶體控制器可能連接到多個半導體記憶體元 輸出資料觸發訊號線通常可能連接到輸出資料 各。若多個半導體記憶體元件的資料觸發訊吨 =數:是固定的，則因為第-半導體記憶體4的1 木彳、可爿b在第二半導體記憶體元件的讀取操作之後立即 或近似立即執行，所以可能發生問題。因為上述 角置訊號可能從第二半導體記憶體元件產生而 二觸發訊號的觸發訊號則可能從第—半導體記 產生，所以第一半導體元件的觸發訊號與第二半 ^疋件的輪出資料觸發訊號的前置訊號之間可能發生衝 犬0 【發明内容】 本I明的較佳實施例可提供一種記憶體系統，其能夠 I29178Qlfdoc 在多個半導體記憶體元件的讀取操作期間降低或避免從一 個半導體記憶體元件產生的觸發訊號與從另一個半導體記 憶體元件產生的前置訊號之間的衝突。 本發明的較佳實施例可提供一種半導體記憶體元 件，其能夠變動輸出資料觸發訊號的前置訊號。“ …本發明的較佳實施例可提供一種記憶體系統及/或半 $體$己憶體元件的輸出資料觸發訊號產生方法。 本發明的記憶體系統的一較佳實施例包括··多個半導 • 體記憶體元件；以及一記憶體控制器，其用以控制上述多 個半導體記憶體元件，其中此記憶體控制器可能用以提供 命令訊號及晶片選擇訊號給上述多個半導體記憶體元件， Λ並且輸出上述多個半導體記憶體元件的輸出ί料=發訊 ， 號。 於上述記憶體系統的一較佳實施例中，上述半導體記 憶體元件當中的一個或多個可能用以偵測讀取命令以^應 上述命令訊號及上述晶片選擇訊號，並且根據所計算的前 置週期數目來產生前置訊號。 # • 於本發明的記憶體系統的一較佳實施例中，所計算的 前置週期數目可藉由將一個表示虛擬讀取命令與讀取命令 之間所發生的若干個週期之週期數目減去一個對^於^; 長度(burst length)之週期數目來計算。 本發明的半導體記憶體元件的一較佳實施例包括：一 命令解碼器（command decoder)，其用以解碼讀取訊號、虛 擬讀取訊號以及模式設定訊號；一模式設定部*(m〇de I2917fi3pif.doc setting portion)，其用以設定突發長度訊號及行位址觸發 (CAS)潛伏(latency)訊號以響應上述模式設定訊號；以及一 前置週期計算器(preamble cycle calculator)，其用以根據所 計算的前置週期數目來產生前置週期訊號。 根據本發明之輸出資料觸發訊號產生方法的一較佳 實施例，其使用於一個包括至少兩個半導體記憶體元件的 記憶體系統以及一個用以控制上述多個半導體記憶體元件 的記憶體控制器，此方法包括：施加命令訊號及晶片選擇 φ 吼號於上述半導體記憶體元件；偵測讀取命令及虛擬讀取 命令以響應上述命令訊號及上述晶片選擇訊號；計算前置 週期數目；以及根據所計算的前置週期數目來產生至少_ Λ 個前置訊號。 ’ 根據本發明之半導體記憶體元件的輸出資料觸發訊 號產生方法的一較佳實施例包括：產生讀取訊號、虛擬讀 取訊號以及模式設定訊號以響應命令訊號及晶片選擇訊 號；設定突發長度訊號、行位址觸發(CAS)潛伏訊號以及 φ刚置週期訊號以響應上述模式設定訊號；計算前置週期數 目’以及根據所計异的前置週期數目來產生前置週期訊號。 應理解到本發明的較佳實施例的上列一般說明以及 本發明的較佳實施例的下列詳細說明兩者皆非用以限制本 發明。 ▲為讓本發明之上述和其他目的、特徵和優點能更明顯 易懂下文特舉較佳實施例，並配合所附圖式，作詳細說 明如下。 ' 1291 風 if.doc 【實施方式】 圖1是根據本發明的記憶體系統較佳實施例的方塊 圖。如圖1所示之記憶體系統較佳實施例可能包括記憶體 控制器100以及η個半導體記憶體元件200-1至200-n。 記憶體控制器100的較佳實施例可能輸出下列訊號當 中的一個或多個：晶片選擇訊號CSB1至CSBn;時脈訊號 CLK，命令 δίΐ號 COM ;位址訊號(address signal)ADD ;輸 入資料訊號DIN ;以及輸入資料觸發訊號DqSI。晶片選 • 擇訊號CSB1至CSBn可能反相。記憶體控制器100的較 佳實施例可能接收輸出資料訊號D0UT及/或輸出資料觸 發訊號DQSO。上述n個半導體記憶體元件2〇(M至2〇〇-n "的較佳實施例可能接收共同的時脈訊號CLK、命令訊號 • COM、位址訊號ADD、輸入資料訊號DIN及/或輸入資料 觸發訊號DQSI。上述n個半導體記憶體元件二㈧-丨至二⑻, 的較佳實施例可能個別接收不同的反相晶片選擇訊號 CSB1至CSBn。上述η個半導體記憶體元件2〇(Μ至2〇〇力 的較佳實施例的每一個可能輸出上述輸出資料觸發訊號 DQSO及/或輸出資料訊號d〇UT。 於圖1所示之較佳實施例中，本發明的記憶體系統的 較佳實施例可能根據(例如）晶片選擇訊號CSB1至csBn 來選擇η個半導體記憶體元件200-1至2〇〇_n當中的一個。 上述記憶體系統的較佳實施例也可能對半導體記情 跡當中所選擇的那-個執行寫入^及體3 取操作，以響應時脈訊號CLK、命令訊號C0M以及位址 I2917l0ipif.doc 机7虎ADD的任一個或任，一組合。 圖2是圖1的記憶體系統較佳實施例的半導體記憶體 元件較佳實施例的方塊圖。圖2繪示可能與產生輸出資料 觸發成$虎DQSO有關的組件。如圖2所示，上述半導體記 憶體元件較佳實施例可能包括命令解碼器丨〇、模式設定部 分12、别置週期計异器14及/或輸出資料觸發訊號產生器 16 ° 命令解碼器10的較佳實施例可能接收並解碼晶片選 • 擇訊號CSB及/或命令訊號C0M來產生虛擬讀取訊號 DRD、讀取訊號RD以及模式設定訊號MRS當中至少一 個，以響應時脈訊號CLK。 k 模式設定部分12的較佳實施例可能接收並解碼位址 • 訊號ADD來產生突發長度訊號bl、行位址觸發(CAS)潛 伏訊號CL以及最大前置週期訊號NPRE當中至少一個， 以響應模式設定訊號MRS。為了響應模式設定訊號MRS 所施加的位址訊號ADD可能是模式設定碼。最大前置週 期訊號NPRE可能表示最大前置週期數目。突發長度訊號 ® BL可能是一個指示突發長度的訊號，而行位址觸發(Cas) 潛伏訊號CL則可能是一個指示行位址觸發(CAS)潛伏的 訊號。例如，模式設定部分12的較佳實施例可能若輸入一 個對應於突發長度四的模式設定碼則設定突發長度訊號 BL4為尚準位’並且可能若輸入一個對應於突發長度八的 模式設定碼則設定突發長度訊號BL8為高準位。另一方 面’模式设定部分12的較佳實施例可能在輸入一個對應於 大舍長度四的模式設定碼咖以設定突發長度訊號BL4為 f準位’並且可能在輸人_個對應於突發長度八的模式設 定碼時設定突發長度訊號Bu為低準位。上述最大前置週 ’月數目犬叙長度以及行位址觸發(CAS)潛伏當中的一個 或多個可根據設計偏好在由元件轉換到元件或由系統轉換 到糸統時予以變動。 >。4置週期計算器14的較佳實施例可能接收虛擬讀取 汛號DRD嗔取汛號rd、最大前置週期訊號NpRE以及 φ 犬發長度訊號BL當中至少一個，並且可能計算一個能夠 用=產生岫置週期訊號pREC的前置週期數目。前置週期 ▲ 计^态14可能藉由將一個大約對應於虛擬讀取訊號DRD "與讀取訊號RD之間的若干個週期之週期數目減去-個大 ，約對應於突發長度之週期數目來計算前置週期數目。 藉由將一個大約對應於虛擬讀取訊號DRD與讀取訊 $ RD之間的若干個週期之週期數目減去一個大約對應於 犬發長度之週期數目來計算前置週期數目只是一個如何計 异别置週期數目的較佳實施例，並且應理解到上述計算方 法並非用以限制本發明。 所計算的前置週期數目可能用以產生前置週期訊號 PREC。本發明的較佳實施例可能設計成所計算的前置週期 數目不會超過一最大前置週期數目（例如一前置週期臨界 值）。 輸出資料觸發訊號產生器16的較佳實施例可能接收 前置週期數目PREC、突發長度訊號BL以及行位址觸發
(D 11 I2917l08lpif.doc (cas)潛伏机^虎cl當中至少一個，以便產生輸出資料觸發 訊號DQSO。輸出資料觸發訊號產生器ι6的較佳實施例可 能產生具有大約與所計算的前置週期數目相對應的週期數 目之如置訊號，並且可能產生具有大約與突發長度相對應 的週期數目之觸發號。在施加上述讀取命令之後，所產 生的觸發訊號可能在一個對應於上述行位址觸發(CAS)潛 伏的週期期間受到延遲，並且可能與時脈訊號CLK同步產 生。 鲁 圖3疋圖2的半導體㊂己憶體元件較佳實施例的命令解 碼器較佳實施例的方塊圖。圖3的命令解碼器較佳實施例 可月b包括虛擬s買取命令债測器（(Jummy read command • detectoiOlCM、讀取命令偵測器10_2及/或模式設定命令偵 • 測器（mode setting command detector) 10-3。 虛擬讀取命令偵測器10-1的較佳實施例可能根據晶 片述擇δίΐ號CSB、列位址觸發訊號(row address strobe signal)RASB、行位址觸發訊號（c〇iumn strobe
signal)CASB 以及寫入啟用訊號(wrke enabie signai)WEB •當中至少一個來產生虛擬讀取訊號DRD。晶片選擇訊號 CSB、列位址觸發訊號RASB、行位址觸發訊號CASB以 及寫入啟用訊號WEB可能全部都是反相訊號。例如，若 反相晶片選擇訊號CSB具有高準位，並且在時脈訊號CLK 的上升及/或下降邊緣施加具有高準位的反相列位址觸發 訊號RASB、反相行位址觸發訊號CASB以及反相寫入啟 用訊號WEB，則虛擬讀取命令偵測器ίο」的較佳實施例 ④ 12 f.doc I29nftlpi 可能產生虛擬讀取訊號DRD。晶片選擇訊號CSB、列位址 觸發訊號RASB、行位址觸發訊號CASB以及寫入啟用訊 號WEB可能是或可能不是反相訊號，並且可能響應各種 訊號準位(例如高、低、正以及負）。 讀取命令偵測器10-2的較佳實施例可能根據晶片選 擇訊號CSB、列位址觸發訊號RASB、行位址觸發訊號 CASB以及寫入啟用訊號WEB當中至少一個來產生讀取 訊號RD。例如，若反相晶片選擇訊號CSB具有低準位， _ 並且在時脈訊號CLK的上升及/或下降邊緣施加具有高準 位的反相列位址觸發訊號RASB、反相行位址觸發訊號 CASB以及反相寫入啟用訊號WEB，則讀取命令偵測器 4 的較佳實施例可能產生讀取訊號rd。 • 模式設定命令偵測器1〇-3的較佳實施例可能根據晶 片選擇訊號CSB、列位址觸發訊號RASB、行位址觸發訊 號CASB以及寫入啟用訊號WEB當中至少一個來產生模 式設定訊號MRS。例如，若施加具有低準位的反相晶片選 擇訊號CSB、反相列位址觸發訊號RASB、反相行位址觸 發訊號CASB以及反相寫入啟用訊號WEb至模式設定命 令偵測态10-3的較佳貫施例’則模式設定命令债測器1〇一3 的較佳實施例可能產生模式設定訊號MRS。 於圖3的命令解碼器較佳實施例中，虛擬讀取命令偵 測器10-1較佳實施例、讀取命令偵測器10_2較佳實施例 以及模式設定命令偵測器10-3較佳實施例的每一個共用 相同的時脈訊號CLK、晶片選擇訊號CSB、列位址觸發訊
78〇U 號RASB、行位址觸發訊號Casb以及寫入啟用訊號 WEB。於命令解碼器的另外實施例中，虛擬讀取命令偵^ 器1〇-1、讀取命令偵測器10-2以及模式設定命令偵測器 1〇-3可能不共用相同的時脈訊號CLK、晶片選擇訊號 CSB、列位址觸發訊號RASB、行位址觸發訊號cASB以° 及寫入啟用訊號WEB。 圖4A是圖2的半導體記憶體元件較佳實施例的前置 週期片鼻裔車父佳貫施例的方塊圖。如圖4 A所示之前置週 • 期計算器較佳實施例可能包括計數器啟用訊號產生器 (counter enable signal generator)14-l、前置週期計婁丈哭 (preamble cycle counter) 14_2 以及暫存器（register) 14-3 〇 計數器啟用訊號產生器14-1的較佳實施例可能產生 • 鎖定啟用訊號EN以響應虛擬讀取訊號DRD及/或讀取訊 號RD。例如，所產生的啟用訊號ΕΝ可能在一個對應於上 述突發長度的週期期間受到延遲，並可能在輸入虛擬讀取 訊號DRD及/或讀取訊號RD的情況下啟動，且可能終止 以響應稍後的(例如下一個)虛擬讀取訊號DRD及/或讀取 訊號RD。鎖定啟用訊號ΕΝ的啟動及終止方式可能是將鎖 定啟用訊號ΕΝ從第一準位轉移到第二準位，其中第_準 位可能對應於高準位，而上述第二準位則可能對應於低準 位，反之亦然。 前置週期計數器14-2的較佳實施例可能啟動及/或終 止以響應啟用訊號ΕΝ，並且可能根據時脈訊號CLK來執 行計數操作。此外，若所計數之數值對應於一特定前置週 14 129170^ f計數器14-2的較佳實施例可能停止計 1114_2的較佳實施财能㈣執行各種 古十，前詈、周:+。例如，根據前置週期計數器14-2的設 向上計數=下f _及/_增量來 數值======及產生各種 如紗六曰丄义 暫存為14_3的較佳實施例可能起 14 ? ΙΓ社刚置週期訊號NPRE及，或前置週期計數器 _的較佳貫施例所輪出的數值以響應讀取訊號RD，並 且可能產生前置週期訊號PREC。 、圖是圖2的半導體記憶體元件較佳實施例的前置 週期计异斋較佳實施例的方塊圖。於圖4B中，圖4A的前 置週期計數器14_2的較佳實施例將以前置週期計數器 H-2’的較佳實施例來取代。圖4A及圖4β的相同參考數 字指示相同零件，因此將省略此相同零件的說明。 如先韵时論’别置週期计數器14-2的較佳實施例可能 響應啟用訊號EN而啟用，並且可能根據時脈訊號clk來 執^亍计數柄作。前置週期計數器14-2’的較佳實施例可能用 以計數至一預定數值(例如前置週期臨界值）。前置週期計 數器14-2’的較佳實施例可能利用常數及/或變數增量來向 上計數及/或向下計數。 圖5是圖4A及圖4B所示之計數啟用訊號產生器較佳 實施例的方塊圖。如圖5所示之計數啟用訊號產生器較佳 實施例可能包括邏輯累加閘(logical sum gate)20、突發長度 % 15 I2917Qslpifd〇c 延遲器（burst length delay)22 以及閂鎖（latch)24。 邏輯累加閘20的較佳實施例可能包括反或(N〇R)閘 NOR以及反相器（inverter)Il。邏輯累加閘2〇的較佳實施 例可能累加虛擬讀取訊號DRD與讀取訊號rd以產生訊號 b 〇 突發長度延遲器22的較佳實施例可能在大約與突發 長度訊號BL相對應的若干週期期間延遲邏輯累加閘2〇的 較佳實施例的輸出訊號b，並可能產生訊號a以響應時脈 φ 汛號CLK，且可能予以重置以響應訊號bb。例如，在半導 體纪憶體元件以雙倍資料速率操作的較佳實施例中，若上 述突發長度是四則可能在兩週期期間執行延遲，而若上述 *突發長度是八則可能在四週期期間執行延遲。 • 閂鎖24的較佳實施例可能包括反相器12及13與反及 (NAND)閘ΝΑ1及ΝΑ2。如圖5所示之閂鎖24較佳實施 例可能若啟動訊號a則將啟動啟用訊號ΕΝ，而且可能若啟 動訊號b則將終止啟用訊號ΕΝ。 另一方面，上述閂鎖的實施例可能用以若終止訊號a 則將終止啟用訊號ΕΝ ’㊃可能若終止訊號b則將啟動 啟用訊號EN(舉例來說）。可能根據上述個別訊號的準位來 測定將啟動及/或終止訊號&及b。例如，可能純號&對 =於，-準位則败將啟動訊號a，而且可能若訊號a對 於第=準位則視為將付終止。訊號“第—準位可能 對應於冋準位’ *訊號a的第二準位貞彳可能對應於低準 16 I29imipifdoc 圖6是圖5所示之突發長度延遲器較佳實施例的方塊 圖。圖6的突發長度延遲器較佳實施例可能包括D型正反 器（flip flops)DFl 至 DF4 以及開關（switches)SWi 至 SW4。 根據本發明的一較佳實施例，上述突發長度可能變動。例 如，若设疋上述突發長度為四，則突發長度訊號BL4可能 具有局準位，而若設定上述突發長度為八，則突發長度訊 號BL8可能具有高準位。此外，若突發長度訊號BL4具 有高準位且突發長度訊號BL8具有低準位，則可能接通開 • 關SW1，並且可能切斷開關SW2至SW4。因此，D型正 反态DF1及DF2可能在兩週期期間延遲訊號b來產生訊 號a，並且可能予以重置以響應訊號汕。 根據第二實例，若突發長度訊號BL4具有低準位且突 •發長度訊號BL8具有高準位，則可能切斷開關§wi，並且 了月b接通開關SW2至SW4。因此，四個d型正反器DF1 至DF4可能在四週期期間延遲訊號b來產生訊號&二響應 時脈訊號CLK，並且可能予以重置以響應訊號汕。 圖7A是圖4A所示之前置週期計數器較佳實施例的 方塊圖。上述前置週期計數器的較佳實施例可能包括邏輯 乘積閘（logical product gate)30、計數器32以及比較器 (comparator)34。 邏輯乘積閘30的較佳實施例可能包括反及(NAND^^ NA3以及反相為14。邏輯乘積閘3〇的較佳實施例可能產 生時脈訊號CLK以響應訊號c。 5十數斋32的較佳貫施例可能包括正反器Fjpi至ff3。 17 I2917i〇81 pif.doc ,十數為32的％c佳實施例可能予以重置以響應啟用訊號 EN。根據圖7A的較佳實施例，若產生具有高準位的啟用 訊號，則計數器32可能執行計數操作來產± 3-位元訊 號，1至Q3以響應邏輯乘積閘30的輸出訊號。上述3_位 兀I虎Q1至Q3可能對應於上述前置週期數目。 若上述3-位元訊號Q1至Q3對應於最大前置週期訊 號NPRE卜NPRE2以及NPRE3，則比較器、34白勺較佳實施 例I能產生具有低準位的訊號c。例如，若比較器34的較 _佳貫施例產纟具有低準位的訊號c，貝，遞輯乘積@ 3〇的輸 出訊號將具有低準位，因而正反器FF1至FF3可能不計 數。結果」上述訊號Q1至Q3可能保留先前的訊號Qi至 Q3直到停用啟用訊號EN(例如低訊號準位)為止。若停用 -啟用訊號EN(例如低訊號準位），則上述訊號Q1至Q3可 月b予以重置為低準位。例如，當啟用訊號EN維持在高準 位時，若最大前置週期訊號NPRE是” 1〇1，，，則計數器％ 的較佳實施例可能計數至” 1〇1，，以響應時脈訊號CLK，其 鲁$因為比較器34較佳實施例對產生時脈訊號CLK的邏輯 乘積閘30較佳實施例的效應緣故而未產生時脈訊號 CLK，所以將維持在” 1〇1 ”。若停用啟用訊號_(例如低準b 立）則上述訊號Q1至Q3可能予以重置為（例如），，⑽〇，，。 ▲的於圖7B中，圖7A的比較器34的較佳實施例將以比 較，34’的較佳實施例來取代。圖7A及圖7β的相同參考 數字指示相同零件，因此將省略此相同零件的說明。 若上述3-位元訊號Q1至Q3具有一預定值，則比較 .® 18 if.doc 器34’的較佳實施例可能產生具有低準位的訊號c。例如， 若上述3-位元訊號Q1至Q3對應於或，，，則可能 5又δ十比較器34’的較佳實施例來偵測”1〇1”或”11〇”以產生 具有低準位的訊號C。比較器34,的較佳實施例可能包括簡 單的邏輯閘，像是反相器或反及(NAND)閘。 圖8是圖7A及圖7B所示之正反器較佳實施例的方塊 圖。如圖8所示之正反器較佳實施例可能包括邏輯乘積閘 4〇、互斥或(X0R)閘x〇R以及d型正反器DF5。 邏輯乘積閘40的較佳實施例可能包括反及(NAND)閘 NA4以及反相器15。邏輯乘積閘40的較佳實施例可能對 於施加至輸入端子Ci與計數輸出端子Qi的訊號進行及 (AND)運异’以便在輸出端子c〇產生輸出訊號。 互斥或(X0R)閘X0R可能對於施加至輸入端子Ci與 計數輸入端子Qi-Ι的訊號進行互斥或(x〇R)運算，並可能 若上述兩訊號相同則產生具有低準位的訊號，且可能若上 述兩訊號不同則產生具有高準位的訊號。 D型正反器DF5可能予以重置以響應施加至重置端子 RE的啟用訊號EN的下降邊緣，並且可能閂鎖欲輸出至計 數輸出端子Qi的上述互斥或(X0R)閘的輸出訊號以響應時 脈訊號CLK。圖8的正反器較佳實施例可能若施加具有高 準位的訊號至輸入端子Ci及計數輸出端子（^，則產生具 有高準位的訊號送至輸出端子Co，並且可能若施加至輸入 端子Ci的訊號與施加至計數輸入端子的訊號不同， 則閂鎖具有高準位的訊號來產生具有高準位的計數輸出訊 19 ^^17A3pif.d〇c 號Qi以響應時脈訊號clk。 型正 =可使，邏輯運算器及其組二'以:只ί 本毛明的較佳貫施例而非用以限制本發明。 =是根據本發明之半導體記憶體元件較 柄作時態圖。尤其，圖9繪示將記憶體控制器1〇〇較^ 施例連接到半導體記憶體元件·] & ·_2較佳實施例 的半導體記Μ元件較佳實_的操作。上述體 體元件較佳實施_雙倍資料速麵 址觸 發伏可能設定為六，且上述突發長度== 四，以及最大丽置週期訊號NPRE可能設定為” 1〇〇，，。 、於圖9 一中，CLK與COM可能分別表示通常施加至半 導體§己憶體元件20(M及200-2較佳實施例的時脈訊號與 命令訊號。CSB1可能表示施加至半導體記憶體元件200] 較佳貫把例的反相晶片選擇訊號，而CSB2則可能表示施 加至半導體記憶體元件200-2的反相晶片選擇訊號。RD1、 DRD1、EN1、Q11至Q13、以及preci可能表示半導體 記憶體元件200-1較佳實施例内部所產生的訊號，而 RD2、DRD2、EN2、Q21 至 Q23、以及 PREC2 則可能表 示半導體記憶體元件200-2較佳實施例内部所產生的訊 號。DQSO與DOUT可能分別表示由半導體記憶體元件 200-1及200-2較佳實施例所輸出的輸出資料觸發訊號與 輸出資料。 20 I2917ftJpifd〇c 士根據代表本發明較佳實施例的圖9的時態圖，在上述 日守脈溪號的上升邊緣施加具有低準位的反相晶片選擇訊號 CSB1及命令訊號c〇M，其可能指定一讀取命令，半導體 意體兀件200-1較佳實施例的命令解碼器1〇較佳實施例 可此產生項取訊號RD1，而半導體記憶體元件2〇〇_2較佳 實施例的命令解碼器1〇較佳實施例則可能產生虛擬讀取 吼號DRD2。半導體記憶體元件2〇(M較佳實施例的暫存 器l，4j較佳實施例可能接收由前置週期計數器14_2或 ® 14_2’較佳實施例所輸出的訊號QUsQ13來產生訊號叫 至Q13作為前置週期訊號PREC1以響應讀取訊號rdi， 訊號Q11至Q13的初始設定值可能是” 1〇〇”。 由此，半導體記憶體元件2004的較佳實施例可能在 •期間丁1產生四週期的前置訊號，並且可能在期間T2 —起 產生輸出資料DOUT與上述觸發訊號。 半導體記憶體元件200_1及200-2較佳實施例的每一 個的計數器啟用訊號產生器較佳實施例可能在一個 對應於突發長度(例如兩週期）的週期延遲之後啟動啟用訊 號EN1及EN2。半導體記憶體元件如…丨及2〇〇_2較佳實 施例的每一個的前置週期計數器14_2或14_2，較佳實施例 可能執行計數操作以響應時脈訊號CLK。在可能指定施加 第+一讀取命令的命令訊號C0M之後又經歷三週期之後， 右在時脈減CLK的上升邊龍加可能指定上述讀取命 令且具有低準位的反相晶片選擇訊號CSB2及命令訊號 COM，則半導體記憶體元件2〇〇_2較佳實施例的命令解^ 21 丨 if.doc 丨 if.doc
器10較佳實施例可能產生讀取訊號RD2，並且半導體記 憶體元件200-1較佳實施例的命令解碼器1〇較佳實施例可 月b產生虛擬頃取訊號DRD1。由此，半導體記憶體元件 200-1及200-2較佳實施例的每一個的計數器啟用訊號產 生器14-1較佳實施例可能終止啟用訊號ΕΝι及EN2。半 導體記憶體元件200-1及200-2較佳實施例的每一個的前 置週期計數器14-2或14-2,較佳實施例可能停止上述計數 操作，並且可能產生其值為，，001”的訊號φ1至Q13。半 導體纪憶體元件200-2較佳實施例的暫存器丨4-3可能接收 上述其值為”〇〇1”的訊號來產生前置週期訊號PREC2以響 應讀取訊號RD2。因為讀取訊號RD2可能在虛擬讀取訊號 DRD2之後三週期予以啟用，並且突發長度bl可能是與 兩週期相對應的四，所以上述前置週期可能是將三週期減 去兩週期所獲得的一週期。
由此，半導體記憶體元件200-2的較佳實施例可能4 /月間T3產生週期的前置訊號，並且可能在期間T4 一走 產生輸出資料D0UT與上述觸發訊號。 二根據本發明的較佳實施例所列舉的上述操作，半導骨 記憶體元件200_1的較佳實施例可能因為在期町5產生# 值為”。1Γ，的前置週期訊號P腦1所以產生三週期的前3 =諕並且可此在期間T6 一起產生輪出資料與」 3發訊號。因為讀取訊號讀在虛擬讀取訊號DRD 2五週期予以啟用，並且突發長度BL是與兩週期補 …四’所以上述前置週期是將五週期減去兩週期所獲赛 22 d〇c I2917〇8lPif. ，一週期。在期間T7，半導體記憶體元件2〇〇_2的較佳實 此例1為產生其值為”000”的前置週期訊號PREC2所以不 產，蚰置汛旒，並且一起產生輸出資料D〇UT與上述觸發 Ί°期㈤丁7的觸發訊號變成半導體記憶體元件200-2 的前置訊號，因而半導體記憶體元件耀_2的較佳實施例 在^間Τ6所輪出的輸出資料D〇UT在時態上與上述觸發 A唬致。因為項取訊號RD2在虛擬讀取訊號DRD2之後 兩週=予以啟I ’並且突發長度BL是與兩週期相對應的 斤以上4别置週期是將兩週朗去兩週_獲得的零 週期。 、十、作Γ ^制盗10 0的較佳實施例可能以一個對應於上 期潛伏連續施加上述讀取命令至半導體記 的效率^ 及2〇〇_2。由此’可改善資料匯流排(databus) 統較if:::例操作時態圖所示，於本發明的記憶體系 件細㈣置週期使得半導體記憶體元 100 實施例的原理可能瘅用5卜然而，本發明的較佳 個半導，己产,_ 用“己憶體控制器連接到三個或更多 似传體故體％件的較佳實關。 又夕 發訊體，件較佳實施例的輸出資料觸 只靶例中，上述半導體記憶體元件的 23 129 1 7〇8lpif.doc 較佳實施例以雙倍資料速率、四倍資料速率等等來操作， 並且上述突發長度可能變動(例如4、6、8等等）。然而， 本發明的較佳實施例的原理可能應用到半導體記憶體元件 以單倍或保護資料速率來操作以及突發長度是固定的狀 況。例如，若突發長度是固定的，則本發明的較佳實施例 能使圖5的突發長度延遲器可用以在一個對應於此固定的 突發長度的週期期間延遲。
於本發明的上述較佳實施例中，上述記憶體控制器的 較佳實施例連接到多個半導體記憶體元件。然而，本發明 可能應用到一個將記憶體控制器較佳實施例連接到記憶體 模組(memory module)的較佳實施例。若上述記情體#告1 較佳實施例連接到雙排㈣她)記憶“且 晶片選擇訊號可能、經由不同線路分別施加至此模組的前面 及後面部分，而其他訊號可能經由共同線路在上述記憶體 控制器較佳實施例與此模組的前面及後面部分之間傳送。 如上所述’本發明的記憶體系統較佳實施例能夠降低
或避免從-辨導體記髓元件健實施例產生的觸發訊 號與從另-辨導體記㈣元件健實施例產生的前置訊 號之間的衝突，使得多辨導體記憶體元件較佳實施例的 =個他半導體記憶體元件較佳實施例的讀取 才呆作’稭以變動前置週期的數目。 根據本發明之半導體記憶體元件較 出資料觸發訊號產生方法能夠增加資料匯流^效^輪 雖然本發明已以較佳實施例揭露如上，然其並非用以 24 l29lle ^本發明，任何熟習此技藝者，在獨離本發明之精神 :幸巳，’當可作些許之更動與潤飾，因此本發明之保護 概固语視後附之申請專利範圍所界定者為準。 【圖式簡單說明】 圖。圖1是根據本發明的記憶體系統較佳實施例的方塊 圖2是圖1的記憶㈣統触實施_半導體記憶體 疋件較佳實施例的方塊圖。
圖3是圖2的半導體記憶體元件較佳實施例的命令解 馬态較佳實施例的方塊圖。 圖4A是圖2的半導體記憶體元件較佳實施例的前置 週期計算器較佳實施例的方塊圖。 圖4B是圖2的半導體記憶體元件較佳實施例的前置 週期計算器較佳實施例的方塊圖。 ^圖5是圖4A及圖4B所示之計數啟用訊號產生器較佳 貫施例的方塊圖。 圖6是圖5所示之突發長度延遲器較佳實施例的方塊 圖。 、 圖7A是圖4A所不之前置週期計數器較佳實施例的 方塊圖。 圖7B是圖4B所不之前置週期計數器較施例的方 塊圖。 圖8是圖7A及圖7B所示之正反器較佳實施例的方塊 25 129 1 7fi^ipif.doc 圖9是本發明的較佳實施例的實例操作時態圖。 【主要元件符號說明】 10 命令解碼器 10-1 虛擬讀取命令偵測器 10-2 讀取命令偵測器 10-3 模式設定命令偵測器 12 模式設定部分 14、14-2、14-2’前置週期計算器 14-1 計數器啟用訊號產生器 14-3 暫存器 16 輸出資料觸發訊號產生器 20 邏輯累加閘 22 突發長度延遲器 24 閂鎖 30 邏輯乘積閘 32 計數器 34、34’ 比較器 40 邏輯乘積閘 100 記憶體控制器 200-1、200-2、200-n 半導體記憶體元件 ADD 位址訊號 BL 突發長度訊號 BL4 (對應於突發長度四的）突發長度訊號 BL8 (對應於突發長度八的）突發長度訊號 26 1291 7l〇8lpif.doc C ASB 行位址觸發訊號 CL 行位址觸發(CAS)潛伏訊號 CLK 時脈訊號 COM 命令訊號 CSB、CSB1、CSB2、CSBn 晶片選擇訊號 DF卜 DF2、DF3、DF4、DF5 D 型正反器、 DIN 輸入資料訊號 DOUT 輸出資料訊號 DQSI輸入資料觸發訊號 DQSO輸出資料觸發訊號 DRD 虛擬讀取訊號 DRD1 (半導體記憶體元件200-1的）虛擬讀取訊號 DRD2 (半導體記憶體元件200-2的)虛擬讀取訊號 EN 啟用訊號 EN1 (半導體記憶體元件200-1的)啟用訊號 EN2 (半導體記憶體元件200-2的)啟用訊號 FF1、FF2、FF3 正反器 II、12、13、14、15 反相器 MRS 模式設定訊號 ΝΑΙ、NA2、NA3、NA4 反及(NAND)閘 NOR 反或(NOR)閘 NPRE、NPRE1、NPRE2、NPRE3 最大前置週期訊 號 PREC 前置週期訊號 27 12917^ if.doc PREC1 (半導體記憶體元件200-1的）前置週期訊號 PREC2 (半導體記憶體元件200-2的）前置週期訊號 RASB 列位址觸發訊號 RD 讀取訊號 RD1 (半導體記憶體元件200-1的）讀取訊號 RD2 (半導體記憶體元件200-2的）讀取訊號 SW1 > SW2 > SW3 > SW4 開關 WEB 寫入啟用訊號 X0R 互斥或(X0R)閘
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Claims (1)

  1. I2917QsU〇c 十、申請專利範圍： 1. 一種記憶體系統，包括： 多數個半導體記憶體元件；以及 一記憶體控制器，該記憶體控制器用以控制該些半導 體記憶體元件， 其中該記憶體控制器用以提供一命令訊號及一晶片 選擇訊號給該些半導體記憶體元件，並且輸出該些半導體 記憶體元件的一輸出資料觸發訊號，以及 該些半導體記憶體元件的每一個用以偵測一讀取命 令及一虛擬讀取命令以響應該命令訊號及該晶片選擇訊 號，並且根據所計算的一前置週期數目來產生至少一個前 置訊號。 2. 如申請專利範圍第1項所述之記憶體系統，其中所 計算的該前置週期數目藉由將一個表示該虛擬讀取命令與 該讀取命令之間的若干個週期之週期數目減去一個對應於 一突發長度之週期數目來計算。 3. 如申請專利範圍第1項所述之記憶體系統，其中該 記憶體控制器用以經由一共用線路來輸出該些半導體記憶 體元件的該輸出資料觸發訊號。 4. 如申請專利範圍第1項所述之記憶體系統，其中提 供給該些半導體記憶體元件的每一個的該晶片選擇訊號是 一個別的晶片選擇訊號。 5. 如申請專利範圍第1項所述之記憶體系統，其中提 供給該些半導體記憶體元件的每一個的該命令訊號接收一 29 hmipildoc 共同的命令訊號。 6. 如申請專利範圍第2項所述之記憶體系統，其中該 些半導體記憶體元件的每一個藉由偵測至少一個其他半導 體記憶體元件的一讀取命令來偵測該虛擬讀取命令以響應 該命令訊號及該晶片選擇訊號。 7. 如申請專利範圍第4項所述之記憶體系統，其中該 些半導體記憶體元件的每一個包括： 一命令解碼器，該命令解碼器用以解碼一讀取訊號、 φ 一虛擬讀取訊號以及一模式設定訊號； 一模式設定部分，該模式設定部分用以設定一突發長 度訊號及一行位址觸發(CAS)潛伏訊號以響應該模式設定 • 訊號；以及 - 一前置週期計算器，該前置週期計算器用以根據所計 算的該前置週期數目來產生一前置週期訊號。 8. 如申請專利範圍第7項所述之記憶體系統，其中該 些半導體記憶體元件的每一個更包括一輸出資料觸發訊號 產生器，該輸出資料觸發訊號產生器用以根據該行位址觸 ® 發(CAS)潛伏訊號來延遲所產生的該輸出資料觸發訊號， 並且產生該輸出資料觸發訊號的一觸發訊號以響應該讀取 訊號。 9. 如申請專利範圍第7項所述之記憶體系統，其中該 命令解碼器若啟動該晶片選擇訊號且該命令訊號指定一讀 取命令則將產生該讀取訊號，而若終止該晶片選擇訊號且 該命令訊號指定一讀取命令則將產生該虛擬讀取訊號。 30 I2917iQipif.doc 10·如申請專利範圍第7項所述之記憶體系統，复 前置週期計算器包括： τ -啟用訊號產生器，該啟用訊號產生器用以產生一啟 用訊號，紐用訊號在—個對應於該突發長度的週 予以延遲’亚響應該虛擬讀取訊號及該讀取訊號其中 而予以啟動，且響應該虛擬讀取訊號及該讀取 個而予以終止； σ〜的卜一 啟用;=:數Γ該前置週期計數器用以若啟動該 啟用减則將執仃-計數操作以響應_時脈訊號， 止該啟祕號騎停止断賴作以產生 晉 週期數目；以及 #\亥刖置 一暫存器，該暫存器用以儲存所 目，並且輸出該前置週期訊號的相置週期數 11. 如申請專利範圍S 1〇項所述之記 該模式奴部分更用以設1前 二其中 式設定訊號。 H界值W響應該模 12. 如申請專利範圍第u項所 該前置週期計數器心若 _。仏體錢’其中 前置週期臨界值則將停止該計;操作週期數目變成該 ^3·如申請專利範圍帛12 該前置週期數目㈣應該讀取 存所計算的 訊號。 卫且輸出該前置週期 14.如申請專利範圍第10項所述之記憶體系統，其中 31 丨 pif.doc 該啟用訊號產生器包括： 一邏輯累加閘，該邏輯累加閘用以邏輯累加該虛擬讀 取訊號與該讀取訊號； 一突發長度延遲器，該突發長度延遲器用以根據該突 發長度訊號將該邏輯累加閘的一輸出訊號延遲若干個週 期；以及 一閂鎖’該閂鎖用以產生該啟用訊號，該啟用訊號若 啟動該突發長度延遲器的一輸出訊號則將予以啟動，而若 φ 啟動該邏輯累加閘的一輸出訊號則將予以終止。 15.如申請專利範圍第14項所述之記憶體系統，其中 該突發長度延遲器包括若干個串級連接D型正反器，並且 该些D型正反為用以若啟動該邏輯累加閘的該輸出訊號則 • 將予以重置。 16·如申請專利範圍第n項所述之記憶體系統，其中 該前置週期計數器包括： 一第一邏輯乘積閘，該第一邏輯乘積閘用以產生該時 脈訊號以響應一比較訊號； 馨 —計數器，該計數器用以若啟動該啟用訊號則將予以 啟用，亚執行該計數操作來產生所計算的該前置週期數目 以響應該第-邏輯乘積閘的一輸出訊號，且若終止該啟用 訊號則將予以重置；以及 一比較器，該比較器用以比較所計算的該前置週期數 目與該前置週期臨界值，並且產生該比較訊號。 17.如申請專利範圍第16項所述之記憶體系統，其中 32 I2917l0ipif.doc 號 A 18·如申明專利範圍第17項所述之記憶體系統，其中 母一該串級連接正反器包括： …-第二邏輯乘積閘，該第二邏輯乘積閘用以對一輸入 訊唬與一計數輸出訊號進行及(AND)運算，以便產生該第 二邏輯乘積閘的一輸出訊號； φ 一互斥或(X0R)閘，該互斥或(XOR)閘用以對該輸入 訊唬與一計數輸入訊號進行互斥或(X0R)運算；以及 一 D型正反荔’該D型正反器用以閂鎖該互斥或(x〇R) 閘的一輸出訊號來產生該計數輸出訊號以響應該時脈訊 * 號， 其中施加該啟用訊號至該些串級連接正反器的第一 個正反器作為該輸入訊號，並施加一地電壓作為該些串級 連接正反器的該第一個正反器的一計數輸入訊號，且施加 φ珂一個串級連接正反器的一輸出訊號及一計數輸出訊號作 為後一個串級連接正反器的一輸入訊號及一計數輸入訊 號。 19·一種半導體記憶體元件，包括： 一命令解碼器，該命令解碼器用以解碼一讀取訊號、 一虛擬讀取訊號以及一模式設定訊號； 一模式設定部分，該模式設定部分用以設定_突發長 度訊號及一行位址觸發(CAS)潛伏訊號以響應該模式設定 33 訊號；以及 -如申請專利二;=x 目τ:申對，該突發長度‘二:=之週期數 件，其中該半斤述之丰導體記憶體元 產生器，該輪32= ^ 輸出資料觸發訊號 j出貝科觸發汛唬產生器用以產生_鈐山_ 觸發訊號Μ響應該讀輪出貧料 潛伏訊號來延遲所根據该仃位址觸發(CAS) Μ資料 ㈣觸發訊號，且產生該 輸出貝_發訊_ —觸發訊號。 亥 22士如申請專利範圍f 2〇項所述之半導體記 件’其中，命令解碼器若啟動—晶片選擇訊號^ 號指定-讀取命令則將產生該讀取訊號，而若終止該 選擇訊號且該命令訊號指定一讀取命令則將產生該讀 取 §iL 。 23·如申請專利範圍第2〇項所述之半導體記憶體一 件，其中該前置週期計算器包括： 且凡 一啟用訊號產生器，該啟用訊號產生器用以產生一啟 用訊號，該啟用訊號根據該突發長度予以延遲若干個週 期，並響應該虛擬讀取訊號及該讀取訊號其中一個而予以 啟動，且響應該虛擬讀取訊號及該讀取訊號的下一個而予 (D 34 12917iQipif.doc 以終止 -前置週期計數器， 啟用訊號則將執行一計數 置週期計數器用以若啟動該 止該啟用訊號則將偉作以響應一時脈訊號，而若終 目；以及 、T w叶數操作以產生該前置週期數 一暫存器，該暫存哭上 輸出該前置週期訊號。以儲存該前置週期數目，並且 24·如申請專利範圍
    件，其中該模式設定部分更項=述^半導體記憶體元 響應該模式設定峨。 前置週期臨界值以 25.如申睛專利範圍第 件，其中該前置週期計_1所述之半導體記憶體元 週期臨界值聽停止斷^作項置職數目變成該前置 件，16=申二專圍第25項所述之半導體記憶體元 =計算的猶置職數目㈣應該讀取訊號，並且輸出= 箾置週期訊號。 27·如申請專利範圍第23 X辑述之半導體記憶體元 件，其中該啟用訊號產生器包括： 一邏輯累加閘，該邏輯累加閘用以邏輯累加該虛擬讀 取訊號與該讀取訊號； 一突發長度延遲器，該突發長度延遲器用以將該邏輯 累加閘的一輸出訊號延遲與該突發長度訊號相對應的若干 個週期；以及 35 I2917〇8lpif.doc 的# ’該⑽用以產生該啟用訊號，該啟用訊號若 長度延遲器的一輪出訊號則將予以啟動，而若 啟動t㈣加_-輸㈣號則將予以終止。 # ^^申凊專利範圍第27項所述之半導體記憶體元 η I亥大發長度延遲器包括若干個串級連接d型正反 & ^且4些D型正反器用以若啟動該邏輯累加閘的 出訊號則將予以重置。 二夕申請專利範圍第24項所述之半導體記憶體元 件，其t該前_期計數器包括： 一第一邏輯乘積閘，該第一邏輯乘積閘用以產生該時 脈訊號以響應一比較訊號； 一计數為，該計數器用以若啟動該啟用訊號則將予以 啟用’並執行該計數操作來產生所計算的該前置週期數目 以f應輯乘積閘的—輸出訊號，且若終止該啟用 訊號則將予以重置；以及 >一=較器，該比較器用以比較所計算的該前置週期數 目與忒Μι置週期臨界值，並且產生該比較訊號。 30·如申請專利範圍第29項所述之半導體記憶體元 件，其中該計數器包括若干個正反器，該些正反器將串級 連接且用以執行該計數操作以響應該第一邏輯乘積閘的該 輸出訊號。 31·如^申請專利範圍第30項所述之半導體記憶體元 件，其中每一該串級連接正反器包括： 一第二邏輯乘積閘，該第二邏輯乘積閘用以對一輪入 36 129 訊號與一計數輸出訊號進行及(and)運算，以便產生一輸 出訊號； 一互斥或(XOR)閘，該互斥或(XOR)閘用以對該輸入 訊號與一計數輸入訊號進行互斥或(XOR)運算；以及 —D型正反器，該D型正反器用以閂鎖該互斥或(x〇R) 閑的一輸出訊號來產生作為該計數輸出訊號以響應該時脈 訊號， “ 其中施加該啟用訊號至該些串級連接正反器的第一 鲁 口正反器作為该輸入訊號，並施加一地電壓作為該些串級 連接正反器的該第一個正反器的一計數輸入訊號，且施加 •勒個串級連接正反器的一輸出訊號及一計數輸出訊號作 為後一個串級連接正反器的一輸入訊號及一計數輸入訊 > 號。 32·—種輸出資料觸發訊號輸出方法，包括·· 施加一命令訊號及一晶片選擇訊號至多數個半導體 5己憶體元件的每"一個； 偵測一讀取命令及一虛擬讀取命令以響應該命令訊 號及該晶片選擇訊號； 計算一前置週期數目；以及 根據所計算的該前置週期數目來產生至少一個前置 訊號。 33·如申請專利範圍第32項所述之輸出資料觸發訊號 輸出方法其巾计异該前置週期數目的該步驟包括將一個 表示該虛擬讀取命令與該讀取命令之間所發生的若干個週 (ί 37 /月之週期數目減去一個對應於一突發長度訊號之週期數 目。 ' • 34·如申請專利範圍第33項所述之輸出資料觸發訊號 輸出方法，該輸出資料觸發訊號輸出方法更包括： 經由一共用線路來輸出該些半導體記憶體元件的該 輪出資料觸發訊號。 _ 35·如申請專利範圍第34項所述之輸出資料觸發訊號 輪出方法，其中施加該命令訊號及該晶片選擇訊號的該步 % 驟包括： ^ 施加一相同的命令訊號至該些半導體記憶體元件的 每一個；以及 ， 施加一個別的晶片選擇訊號至該些半導體記憶體元 件的母一個。 _ 36·如申請專利範圍第34項所述之輸出資料觸發訊號 $出方法’其中偵測該讀取命令及該虛擬讀取命令的該步 私包括對該些半導體記憶體元件的每一個藉由偵測至少一 φ们其他半導體記憶體元件的一讀取命令來偵測該虛擬讀取 命令以響應該命令訊號及該晶片選擇訊號。 37·如申清專利範圍第36項所述之輸出資料觸發訊號 輸出方法，該輸出資料觸發訊號輸出方法更包括： 產生一讀取訊號、一虛擬讀取訊號以及一模式設定訊 號以響應該命令訊號及該晶片選擇訊號； 設定一突發長度訊號、一行位址觸發(CAS)潛伏訊號 以及一前置週期臨界值以響應該模式設定訊號； 38 • 12917 就 if· 產生一輸出資料觸發訊號以響應該讀取訊號；以及 將所產生的該輸出資料觸發訊號延遲與該行位址觸 發(CAS)潛伏訊號相對應的若干個週期。 38.如申請專利範圍第37項所述之輸出資料觸發訊號 輸出方法，其中產生該讀取訊號、該虛擬讀取訊號以及該 模式設定祝號的3亥步驟包括右啟動该晶片選擇訊號且該命 令訊號是一個指定一讀取命令的訊號則將產生該讀取訊 號，而若終止該晶片選擇訊號且該命令訊號是一個指定一 φ 讀取命令的訊號則將產生該虛擬讀取訊號。 39·如申請專利範圍第38項所述之輸出資料觸發訊號 輸出方法，其中根據所計算的該前置週期數目來產生該些 • 前置訊號的該步驟包括： • 產生一啟用訊號，該啟用訊號予以延遲與該突發長度 訊號相對應的若干個週期，並響應該虛擬讀取訊號及該讀 取訊號其中一個而予以啟動，且響應該虛擬讀取訊號及該 讀取訊號的下一個而予以終止； φ 若啟動該啟用訊號則將執行一計數操作； 若所計异的該前置週期數目變成該前置週期臨界值 則將停止該計數，而若終止該啟用訊號則將完成該計數操 作以產生所計算的該前置週期數目； ” 儲存該前置週期臨界值及所計算的該前置週期數 目；以及 產生該前置週期訊號。 40·一種輪出資料觸發訊號產生方法，包括·· 39 129 mu, 號以ίΐ —讀取訊號…虛擬讀取訊號以及~模式設定訊 儿:應—命令訊號及一晶片選擇訊號； 以及ίϊ—突發長度訊號、—行位址觸發(CAS)潛伏訊號 及=二置週期訊號以響應該模式設定訊號； 計算—前置週期數目；以及 號。根據所計算的該前置週期數目來產生—前置週期訊 產生申^專利制第4G項所述之輸出資料觸發訊號 表ΐ中計算該前置週期數目的該步驟包括將-個 期之取訊號與該讀取訊號之間所發生的若干個週 '〜月數目減去一個對應於該突發長度之週期數目。 產生利第41韻述之輸峨4觸發訊號 屋生方法该輸出資料觸發訊號產生方法更包括： 產生一輸出資料觸發訊號以響應該讀取訊號·； 糾c Is 的該輸出㈣觸發訊號延遲與該行位址觸 表（CAS)e伙矾號相對應的若干個週期；以及 產生該輸出資料觸發訊號的一觸發訊號。 43·如申凊專利範圍第41項所述之輪出資料觸發訊號 產生方法，其中產生該讀取訊號、該虛擬讀取訊號以及該 模式設定訊號的該步驟包括若啟動該晶片選擇訊號且該命 令訊號指疋一％取命令則將產生該讀取訊號，而若終止該 晶片選擇訊號且該命令訊號指定一讀取命令則將產生該^ 擬讀取訊號。 〜肌 44.如申請專利範圍第43項所述之輸出資料觸發訊號 I2917ftlpif.doc 產生方法，其中根據所計算的該前置週期數目來產生該前 置訊號的該步驟包括： 產生一啟用訊號，該啟用訊號予以延遲與該突發長度 訊號相對應的若干個週期，並響應該虛擬讀取訊號及該讀 取訊號其中一個而予以啟動，且響應該虛擬讀取訊號及該 讀取訊號的下一個而予以終止； 若啟動該啟用訊號則將執行一計數操作以響應一時 脈訊號； 若所計算的該前置週期數目變成該前置週期臨界值 則將停止該計數操作； 儲存該前置週期臨界值及所計算的該前置週期數 目；以及 產生該前置週期訊號。
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