JP2005532657A5 - - Google Patents

Claims (37)

1. 現在のバースト長を示す値を記録するよう構成されたモードレジスタと、
   メモリアレイとを含み、
   前記メモリアレイは、第１コマンドエンコーディングの受信に応じて、第１バースト長を有する第１バーストアクセスを実行するよう構成され、
   前記メモリアレイは、第２コマンドエンコーディングの受信に応じて、第２バースト長を有する第２バーストアクセスを実行するよう構成され、前記第２バースト長は前記現在のバースト長と等しくなく、かつ、前記第２バースト長は前記第１バースト長と等しくない、
   メモリデバイス。
2. 前記第２バースト長は前記現在のバースト長よりも大きい、請求項１に記載のメモリデバイス。
3. 前記メモリアレイは、前記第１コマンドエンコーディングおよび前記第２コマンドエンコーディングの双方に応じて、リードアクセスを実行するよう構成される、請求項１記載のメモリデバイス。
4. 前記メモリアレイは更に、第３コマンドエンコーディングの受信に応じて、第１バースト長を有する第３バーストアクセスを実行するよう構成され、前記第３バースト長は前記現在のバースト長と等しく、かつ、前記第３バーストアクセスはライトバーストアクセスである、請求項３に記載のメモリデバイス。
5. 前記メモリアレイは更に、第４コマンドエンコーディングの受信に応じて、第４バースト長を有する第４バーストアクセスを実行するよう構成され、前記第４バースト長は前記現在のバースト長と等しくなく、かつ、前記第４バーストアクセスはライトバーストアクセスである、請求項４に記載のメモリデバイス。
6. 前記メモリデバイスは、ＤＤＲ（Double Data Rate）II ＤＲＡＭ（Dynamic Random Access Memory）デバイスである、請求項１記載のメモリデバイス。
7. 前記第１コマンドエンコーディングおよび前記第２コマンドエンコーディングの双方は、チップ選択信号、列アドレスストローブ信号、行アドレスストローブ信号、及びライトイネーブル信号の値として受信される、請求項１記載のメモリデバイス。
8. 前記メモリアレイは、前記モジュールレジスタに記録された前記値が最大バースト長を示す場合、前記第２コマンドエンコーディングに応答するようには構成されない、請求項１に記載のメモリデバイス。
9. 前記メモリアレイは、第３コマンドエンコーディングの受信に応じて、第３バースト長を有する第３バーストアクセスを実行するよう構成され、前記第３バースト長は前記現在のバースト長と等しくなく、かつ、前記第３バースト長は前記第２バースト長と等しくない、請求項１に記載のメモリデバイス。
10. メモリアクセスリクエストの受信に応じて、アドレス信号を生成するよう構成されたアドレス信号ジェネレータと、コマンドエンコーダとを有し、
    前記コマンドエンコーダは、前記メモリアクセスリクエストに応じて、前記メモリアクセスリクエストによってリクエストされたバーストアクセスが第１のバースト長を有するときに、第１コマンドエンコーディングを生成するよう構成され、かつ、前記メモリアクセスリクエストによってリクエストされた前記バーストアクセスが第２バースト長を有する場合、第２コマンドエンコーディングを生成するよう構成され、前記メモリアクセスによってターゲットとされたメモリデバイスのバースト長設定が第１値を有する場合、前記コマンドエンコーダは、前記第１コマンドエンコーディングおよび前記第２コマンドエンコーディングの双方を生成するよう構成される、
    メモリコントローラ。
11. 第１バースト長を有する第１メモリアクセスリクエストの受信に応じて、第１コマンドエンコーディングを生成するよう構成され、かつ、第２バースト長を有する第２メモリアクセスリクエストの受信に応じて、第２コマンドエンコーディングを生成するよう構成されたメモリコントローラと、
    前記メモリコントローラに結合され、前記第１コマンドエンコーディングの受信に応じて、前記第１バースト長を有する第１バーストアクセスを実行するよう、かつ、前記第２コマンドエンコーディングの受信に応じて、前記第２バースト長を有する第２バーストアクセスを実行するよう構成されたメモリデバイスと、を有し、前記第２バースト長は前記メモリデバイスのバースト長設定によって指定される現在のバースト長とは異なるものである、システム。
12. 前記第２バースト長は、前記現在のバースト長よりも大きい、請求項１１に記載のシステム。
13. 前記メモリデバイスは、前記第１コマンドエンコーディングおよび前記第２コマンドエンコーディングの双方に応じて、リードアクセスを実行するよう構成される、請求項１１に記載のシステム。
14. 前記メモリデバイスは更に、第３コマンドエンコーディングの受信に応じて、第１バースト長を有する第３バーストアクセスを実行するよう構成され、前記第３バースト長は前記現在のバースト長と等しく、かつ、前記第３バーストアクセスはライトバーストアクセスである、請求項１３に記載のシステム。
15. 前記メモリデバイスは更に、第４コマンドエンコーディングの受信に応じて、第４バースト長を有する第４バーストアクセスを実行するよう構成され、前記第４バースト長は前記現在のバースト長と等しくなく、かつ、前記第４バーストアクセスはライトバーストアクセスである、請求項１４に記載のシステム。
16. 前記メモリデバイスは、ＤＤＲ（Double Data Rate）II ＤＲＡＭ（Dynamic Random Access Memory）デバイスである、請求項１１に記載のシステム。
17. 前記第１コマンドエンコーディングおよび前記第２コマンドエンコーディングの双方は、チップ選択信号、列アドレスストローブ信号、行アドレスストローブ信号、及びライトイネーブル信号の値として符号化される、請求項１１に記載のシステム。
18. 前記メモリデバイスは、前記メモリデバイスの前記現在のバースト長が最大バースト長の場合、前記第２コマンドエンコーディングに応答するようには構成されない、請求項１１に記載のシステム。
19. 前記メモリデバイスは、第３コマンドエンコーディングの受信に応じて、第３バースト長を有する第３バーストアクセスを実行するよう構成され、前記第３バースト長は前記現在のバースト長と等しくなく、かつ、前記第３バースト長は前記第２バースト長と等しくない、請求項１１記載のシステム。
20. バースト長を有するバーストアクセスをメモリデバイスに実行させるためのリクエストを受信し、
    前記バースト長が、前記メモリデバイスの現在のバースト長設定によって指示された第１バースト長であるとき、前記メモリデバイスに第１コマンドエンコーディングを与え、かつ、
    前記バースト長が、前記バースト長設定によって指示された前記第１バースト長と等しくない第２バースト長であるとき、前記メモリデバイスに第２コマンドエンコーディングを与え、
    前記メモリデバイスが、前記第１コマンドエンコーディングに応じて、前記第１バースト長を有する前記バーストアクセスを実行し、
    前記メモリデバイスが、前記第２コマンドエンコーディングに応じて、前記第２バースト長を有する前記バーストアクセスを実行する、方法。
21. 前記第２バースト長は、前記第１バースト長よりも大きい、請求項２０に記載の方法。
22. 前記バーストアクセスは、リードアクセスである、請求項２０に記載の方法。
23. 第３バースト長を有する第２バーストアクセスを前記メモリデバイスに実行させるためのリクエストを受信し、
    前記第３バースト長が前記バースト長設定によって指示された第１バースト長に等しくないとき、前記メモリデバイスに、第３コマンドエンコーディングを与え、
    前記メモリデバイスが、前記第３コマンドエンコーディングに応じて、前記第３バースト長を有する前記第２バーストアクセスを実行するとともに、前記第２バーストアクセスがライトバーストアクセスである、請求項２２に記載の方法。
24. 前記第３バースト長が前記バースト長設定によって指示された前記第１バースト長に等しいとき、前記メモリデバイスに第４コマンドエンコーディングを与える、請求項２３に記載の方法。
25. 前記メモリデバイスは、ＤＤＲ（Double Data Rate）II ＤＲＡＭ（Dynamic Random Access Memory）デバイスである、請求項２０に記載の方法。
26. 前記第１コマンドエンコーディングを与える前記過程は、チップ選択信号、列アドレスストローブ信号、行アドレスストローブ信号、及びライトイネーブル信号の値をコントロールする過程を含み、かつ、
    前記第２コマンドエンコーディングを与える前記過程は、前記チップ選択信号、前記アドレスストローブ信号、前記行アドレスストローブ信号、及び前記ライトイネーブル信号の値をコントロールする過程を含む、請求項２０に記載の方法。
27. 前記バースト長が第３バースト長のとき、前記メモリデバイスに第３コマンドエンコーディングを実行し、かつ、前記メモリデバイスは前記第３コマンドエンコーディングの受信に応じて、前記第３バースト長を有するバーストアクセスを実行する、請求項２０に記載の方法。
28. 現在のバースト長を示す値を記録するよう構成されたモードレジスタと、
    メモリアレイとを含み、
    前記メモリアレイは、符号化されたコマンドを受信するよう構成され、前記符号化されたコマンドは、バースト長を識別するものであり、
    前記メモリアレイは、前記符号化されたコマンドを受信する過程に応じて、前記符号化されたコマンドによって識別された前記バースト長を有するバーストアクセスを実行するよう構成され、前記バースト長は、前記現在のバースト長とは異なるものである、メモリデバイス。
29. 前記バースト長は前記現在のバースト長よりも大きい、請求項２８に記載のメモリデバイス。
30. 前記メモリアレイは、第２バースト長を識別する第２符号化されたコマンドを受信し、かつ、これに応答して前記第２バースト長を有する第２バーストアクセスを実行するよう構成され、
    前記第２バースト長は、前記バースト長とは異なるものであり、かつ、
    前記メモリアレイは、前記符号化されたコマンドおよび前記第２符号化されたコマンドの双方に応じて、リードアクセスを実行するよう構成される、請求項２８に記載のメモリデバイス。
31. 前記メモリアレイは更に、第３符号化されたコマンドの受信に応じて、前記現在のバースト長を有する第３バーストアクセスを実行するよう構成されるとともに、前記第３バーストアクセスはライトバーストアクセスである、請求項３０に記載のメモリデバイス。
32. 前記メモリアレイは更に、第４バースト長を識別する第４符号化されたコマンドの受信に応じて、第４バースト長を有する第４バーストアクセスを実行するよう構成され、
    前記第４バースト長は、前記現在のバースト長と等しくなく、かつ、前記第４バーストアクセスはライトバーストアクセスである、請求項３１に記載のメモリデバイス。
33. 前記メモリデバイスは、ＤＤＲ（Double Data Rate）II ＤＲＡＭ（Dynamic Random Access Memory）デバイスである、請求項２８に記載のメモリデバイス。
34. 前記符号化されたコマンドは、チップ選択信号、列アドレスストローブ信号、行アドレスストローブ信号、及びライトイネーブル信号の値として受信される、請求項２８に記載のメモリデバイス。
35. 前記メモリアレイは、前記モジュールレジスタに記録された前記値が最大バースト長を指さない場合、前記符号化されたコマンドに応答するようには構成されない、請求項２８に記載のメモリデバイス。
36. 前記メモリアレイは、前記第２バースト長を識別する第２符号化コマンドの受信に応じて、第２バースト長を有する第２バーストアクセスを実行するよう構成され、かつ、前記第２バースト長は前記現在のバースト長に等しい、請求項２８に記載のメモリデバイス。
37. 第１バースト長を有する第１メモリアクセスリクエストの受信に応じて、第１コマンドエンコーディングを生成するよう、かつ、第２バースト長を有する第２メモリアクセスリクエストの受信に応じて、第２コマンドエンコーディングを生成するよう構成されたメモリコントローラを有し、前記第１コマンドエンコーディングは、前記第１バースト長を識別し、前記第２コマンドエンコーディングは、第２バースト長を識別するものであり、
    前記メモリコントローラに結合され、かつ、前記第１コマンドエンコーディングの受信に応じて、前記第１バースト長を有する第１バーストアクセスを実行するよう構成され、前記第２コマンドエンコーディングの受信に応じて、前記第２バースト長を有する第２バーストアクセスを実行するよう構成されたメモリデバイスを有する、システム。