TWI307464B - Dram supporting different burst-length accesses without changing the burst length setting in the mode register - Google Patents

Description

1307464 玫、發明說明： 【發明所屬之技術領域】 本發明係關於一種雷聰έ ^ 種尾知糸統，且特別是有關 DRAM(動態隨機存·有關方、種 Λ/Γ 、 ^體，Dynamic Random Access

Memory)所用之叢發（burst)模式。 【先前技術】 dram裝置通常包括—模式暫存器。存於該⑽趟裝 置之桓式暫存斋内之值控制了該裝置之叢發長 度。-般來說’初始化該模式暫存器值以在初始期間確認 特定的叢發長度。—記憶體控制器可更新存於該暫存器内 之π亥值以改變叢發長度設定。然@，改變叢發長度設定是 個相畲化時間的操作。比如，為程式化該模式暫存器， 記憶體控制器也許等待，直到完成所有DRAM存取，以及 接著利用致能某些指令信號（比如，/cs(chipselect，晶片 選擇信號）’ /RAS(R0W Address Str〇be，列位址選通信號）， /CAS(C〇lUmn Address Str〇be，行位址選通信號）及 /WE(Write Enable’寫入致能信號））等以發出一載入模式暫 存益指令，而將適當操作碼（〇p_c〇de)放於某些接腳（比如， 位址與ΒΑ0接腳）上。在發出該載入模式暫存器指令後， 5亥§己憶體控制器在初始化新的DRAM存取之前必須等待 數個周期。因此’依此方式來改變叢發長度設定會對某些 處理中存取增加不必要的性能負擔。 記憶體控制器可接收具有不同叢發長度之存取請求。 比如’ AGP(加速圖形埠，Advanced Graphics Port)異動有 92366 1307464 關於32位元組（byte)方塊，而處理器異動有關於64位元 組方塊。在某些DRAM裝置中，3 2位元組方塊存取可符 合於4個叢發，而64組位元方塊存取可符合於8個叢發。 因為DRAM叢發長度係由存於該模式暫存器内之該值固 疋住’對於具特定長度之異動而言，可能是會浪費掉頻寬 (如果叢發長度设為8而要執行32位元組方塊異動）或該記 憶體控制器必須重發指令(如果叢發長度設為4而要執行 64位元組方塊異動）。然而，改變該叢發模式暫存器内之 :《長度以處理特定叢發長度之異動可能會更加沒有效 : 卓乂好疋此夠根據每一存取而動態地改變叢發長 又，且不需更新該模式暫存器。 不祝’貧料遮罩（data 入存取期間遮罩某些 器内之叢發長度設定 内。然而，此資料遮 取存取，也不支援叢 度設定值之存取。此 上之額外接腳來指定 況下是不希望的。 裝置能在寫 該模式暫存 記憶體裝置 發長度之讀 内之叢發長 記憶體裝置 料在某些情 【發明内容 masking)技術允許記憶體 資料，使得叢發長度小於 之資料可實際地寫入至該 罩技術並不支援對不同叢 發長度大於該模式暫存器 外’資料遮罩技術利用該 要遮罩哪些資料，該些f 發長度之體2t各種實施例可實施成回應於指定不同叢 不同於該記令編碼，該些指令編碼之叢發長度 發長度。/二之該目前叢發長度設定值所指示之叢 貫施例中’—種記憶體裝置可包括：一記憶 92366 6 1307464 而產生第二指令編碼。該記憶體裝置可架構成回應於所接 收之該第—指令編碼而執行具有該第一叢發長度之第一叢 么存取，以及回應於所接收之該第二指令編碼而執行具有 該第二叢發長度之第二叢發存取。該第二叢發長度不同於 己隐體裝置之一叢發長度設定值所指示之一目前叢發長 種方法之實施例包括：接收一記憶體裝置之請求以 執灯具有叢發長度之叢發存取。如果該叢發長度是該記憶 體^置之一目前叢發長度設定值所指示之第—叢發長度， 則提供第一指令編碼至該記憶體裝置。如果該叢發長^是 不等於由該叢發長度設定值所指示之第一叢發長度之 叢發長度，則提供第二指令編碼至該記憶體裝置。回應於 該第-指令編碼，該記憶體裝置執行具有該第 :声 ==存取：以及回應於該第二指令編碼，；記； " 仃具有該第一叢發長度之該第二叢發存取。 在某些實施例中，一種記憶體裳置可包括：—記憶體 ^發:及—模式暫存器’該暫存器架構成儲存指示一目 =發長度之值。該記憶體陣列可架構成接收確認一叢發 長度之-編碼指令1應於所接收之該編碼 體陣列架構成執行具有由該編 以。己 玄、扁碼才曰令所確認之該叢發長度 蕞發存取。該編碼指令所確切之兮nΛ 該目前叢發長度。 確-之該叢發長度係不同於 顯易：讓本發明之上述和其他目特徵、和優點能更明 择員易馇’下文特舉一較件每 月匕又月 土只&例，亚配合所附圖式，作詳 92366 8 1307464 細說明如下。 【實施方式】 第1圖顯示包括-記憶體控制器1〇〇與一記 150之記憶體系統5〇之一個眚 ^ 衣直 ^ 之個實轭例。該記憶體控制器1〇〇 係架構成能產生一個$乡#] I π ρ w 4夕個不冋指令編碼，能指 體裝置150執行具有F菸具谇π门& > C ^ 頁蕞I長度不同於一模式暫存器154 所指定之叢發長度之存取。兮 一 仔取該5己憶體裝置1 5〇架構成藉由 執4亍具有5玄}日令編碼所相定夕f |且# 3 W扣疋之叢發長度之存取而回應於該 些不同指令編碼，不營H宣—、献六gg，c / 个S忒杈式暫存态1 54内所指定之叢發 長度為何。 該記憶體裝i 15〇 DRAM(動態隨機存取記憶 體 ’ Dynamic Random Access Mem〇ry)裝置，比如 ddr DRAM(雙倍資料率動態隨機存取記憶體、D〇ubie _ DRAM)、SDRAM(同步動態隨機存取記憶體、Synchr〇n〇us DRAM)、VDRAM(影像動態隨機存取記憶體、Vide〇 DRAM)、RDRAM(蘭巴斯動態隨機存取記憶體、Rambus DRAM)、FCRAM(快速循環隨機存取記憶體、Fast cycle RAM)等。該記憶體装置丨5〇可包括數個記憶體模組（比 如SIMM(单列直插§己憶體模組，single In-Line Memory

Module)或DIMM(雙列直插記憶體模組，Dual In-Line Memory Module))。該記憶體裝置15〇可包括儲存資料值之 一記憶體陣列1 5 2内部之複數個記憶體元件。各記憶體元 件可儲存一位元或多位元的資料。對存於該記憶體陣列 1 5 2内之資料值進行讀取與寫入存取。 9 92366 1307464 當S玄s己憶體控制器1 00從一裝置（比如，cpu(中央處 理器，Central Processing Unit)或繪圖控制器（graphics controller)接收透過一系統匯流排而傳來之一記憶體存取 請求時，該記憶體控制器100解碼該請求並將該系統匯流 排位址轉換成該記憶體裝置150之適當記憶體位址。一位 址k號產生器1 0 1可將該系統匯流排位址轉換成該記憶體 裝置之適當位址（比如，用於指定庫（bank)&/或行之一位 址）’且指示待執行存取類型之適當指令編碼可由一指令編 碼器103產生。該記憶體控制器1〇〇將適當位址透過記憶 體位址信號1 82而輪入至該記憶體裝置丨5〇。在此實施例 中’有兩組位址信號：ΒΑ0至BA1，以及A0至Al 1。要 注意’其他實施例也可使用不同組數與不同數量的位址信 號。遠§己憶體控制器1 〇 〇也提供適當指令編碼至該記憶體 裝置以指明在該指定位址處要執行哪一種類型的操作。可 利用一組控制信號180的不同值來指定不同的指令編碼。 在此實施例中’該記憶體控制器丨〇 〇控制至少四個致能_ 低電位控制信號：/CS(Chip Select，晶片選擇信號）、 /CAS(Column Address Strobe，行位址選通信號）、/RAS(Row Address Strobe，列位址選通信號）、及 /we(Write Enable， 寫入致能信號）之值，以產生適當指令編碼（要注意，也可 控制其他控制信號值）。 6亥5己憶體控制益1 0 0透過控制信號1 8 〇而提供一致能 才曰令編碼至該記憶體裝置1 5 0來初始化存取。一致能指令 可打開（或致能）特定庫内之一記憶頁（p a g e.)(比如，一列）以 10 92366 1307464 進行後續存取。該記憶體控制器1 〇〇提供位址信號丨82至 該記憶體裝置1 5 0以指示要致能哪一庫與哪一記憶頁。比 如ΒΑ0與BA1 #號之值可選擇庫，而A〇至All信號之 值可選擇記憶頁。被致能之記憶頁維持致能（或打開）以進 行存取，直到送出一預充電指令編碼至該庫。在同一庫内 打開不同記憶頁之前，也可發出預充電指令編碼。 在打開記憶頁之後，可提供讀取或寫入指令編碼至該 記憶體裝置150 ^可利用讀取指令來初始化對致能記憶頁 之叢發讀取存取。該記憶體控制器1〇〇也提供位址信號182 之某些值及該讀取指令以確認要輪出哪些資料。比如，對 ;叢發讀取而β，輸入信號BA〇與B A1信號之值可選擇 要存取之庫，而輸入信號A〇至A1丨信號

選埋 > J 、、 3亥s己憶頁（比如，一行）内之開始位置。也可提供請 求不同叢發長度之叢發讀取之數個不同讀取指令編碼。 —該記憶體控制器100可產生指令信號180之值以指定 二寫入指令，以對致能記憶頁初始化寫入存取。也 2 ‘.，、入指令提供另一組位址值以選擇要寫入之資料。比 如:輪入信號ΒΑ0與BA1之值可選擇要存取之庫，而輸 ^传號A0至A11所提供之位址可選擇一叢發寫入之開始 :位置。也可提供指定不同叢發長度之數個不同寫入指‘ 4、、最％存取開始於所選擇之位置，並持續已程式化戋 长（虽由讀取或寫入指令之特殊指令編碼所指 = 數督 j〈最 。可程式化一叢發順序以遵循序列叢發順序或交錯 92366 11 1307464 發順序。可程式化傳統dram . M s買取或寫入1位元、2位 兀、4位元、8位元或更多位 兀的叢發。一般來說，DRAM 也支援官線化（pipeline)，其女珠a . 具允4 DRAM接收記憶體異動之 位址與控制信號之同時仍能 進仃剛—個記憶體請求。 包括於該記憶體裝置15〇向+ # , 内之该模式暫存器1 54可用 槿記憶體裝置之特定操作模式。如先前所描述，該 =!存器154可允許選擇叢發長度設定。此外，該模式 曰存益154可允許選擇叢癸相 最么犬員逛（序列或交錯），CAS等待 時間及操作模式。因此，該槿 °模式θ存器154的設定值可控 制該記憶體陣列152如何執行存取。 該模式暫存器+ β 了错由该記憶體控制器1 00提供一 楔式暫存器設定指令至該纪产 7王4 °己恍體裝置1 50來程式化。提供 至該§己憶體袭置1 5 0之該付| μ产咕 六。。 位址k唬1 82之值連同該模式暫

存設定指令可指+ i PM ^ =存於该模式暫存器154内之新設 疋值。比如，位址位开 A n 〇至A2可用於指定程式化該模式 暫存益1 5 4時之該叢發E厣 最發長度。指定於該模式暫存器154内 之叢發長度決定了在—护与 ^ 仕叙讀取或寫入指令期間之可存取最 大行位置數量。在一奋a丨丄 Λ &例中’對於序列及交錯叢發類型， 可指定2個行位置、4侗γ 個仃位置或8個行位置之叢發長度。 虽所有庫都處於閒詈壯能 置狀態下且目前沒有處理任何的叢 時，該模式暫存器154可# ^ 了载入新的設定值。在程式化該模 式曰存器⑸後’於初始化任一後續操作之前，該體 控制器100可要求等待—既定時間。 為允午存取待執订之不同叢發長度而不需改變模式暫 92366 12 1307464 :為的設定值，該記憶體裝i 150可架構成回應於不同指 ::碼鳴不同叢發長度之叢發存取。各指令編碼產生 二路：疋組之控制信號值’並指示要執行的存取類型以及 叢=長度。在許多實施例中，該指令可從現有控制信號值 CS CAS、RAS與WE之值）之未使用過組合中選 擇出’使得不需要額外增加另一接腳至該記憶體裝置 /記憶體裝置15G可架構成能夠區分各不同指令編碼 八'藉由執行所指^叢發長度存取來回應⑥各不同指 ::碼。-個指令編碼可指示出，所需要的叢發長度將可 由该模式暫存器154内之該叢發長度設定值來決定。 表1.顯示在-實施例中’由該記憶體控制器1〇〇提供 至該記憶體裝置15〇之某些指令編碼之列表。娜r包括 位址信號ΒΑ0至BA1以及A〇至Au。 表1 :指令 CS RAS CAS~ WE* ADDR L L H H 庫/列 L Η H L 庫/行 L Η L H 庫/行 L Η L L 庫/行 L L L 操作碼 支赞丄变能） 致能 讀取（叢發長度=8) 庫&行’開始讀取叢發、 =基 ή^·» / ^ hi m 一 —-— ijjjf庫與致能列） 讀取（叢發長度=模式暫存器 叢發長度） D° 擇庫&行，開始t奮取叢發） 寫又— — ^― L達擇庫&行，開始寫入叢發、 存器設定 ~ _如表1所示，一記憶體系統之一實施例可支援兩種不 同的讀取指令編碼。其中—種讀取指令編碼可指定一特定 92366 13 1307464 叢發長度（8) ’而另一編碼則指示必須使用指定於該模式暫 存器1 5 4内之該叢發長度。在另一實施例中，該第二種編 媽可指示必須使用一特定叢發長度（比如，4)。要注意的 是’在此實施例中，這些指令編碼可不需要使用額外控制 k號或額外位址信號即可指定。另外也要注意，該記憶體 裝置1 5 0可在不採用資料遮罩技術的情況下，執行具有叢 發長度指定於各指令編碼内之叢發存取。此實施例可實施 於DDRn DRAM中。比如，指定叢發長度為8之該讀取指 令編碼可為用於在DDRI中指定叢發終止指令之該指令編 該記憶體控制器100可架構成接收從不同裝置傳來之 不二長度之叢發請求。根據請求之叢發長度，該記憶體控 制态100可選擇哪一個指令編碼要提供至該記憶體裝置 ⑽比如’由-㈣控制器（如f4圖中之繪圖控制器彻） 所初始化之AGP(加速圖料，Advance 動，可能-次包含了4個叢發，而處理器異動可能包含 里1二如果處理器(比如第4圖中之cpui°)初始化- 二憶體控制1100可輸出從該記憶體裝置來之 7 =發U令編碼。若替代繪圖控制器起始—異 動，則4體控制器100 ” 4個叢發之不同指令編瑪 =…末之“ 在各指令編碼中所&憶體裝置15G可藉由輸出 存器1 54中之目前叢:&數$來回應’不論該模式暫 目刖叢發長度設定值為何。 在』實施例中，該模式暫存器154之叢發長度設定 92366 14 1307464 :可決定由該記憶體控制器100可產生哪些不 碼。當叢發長戶=巧·宁伯目甘 ^ 、'馬 用到不予使用時’則可以使 、目"編碼；但如果叢發長度設定值具另—值的 二:：可能不使用到該些指令。比如，在—實施例中，不 碼可用於指定大於及等於目前叢發長度設 夏發長度。因此，在兮眘浐 值且有最大… 前叢發長度設定 風八百取大值’則只能提供覃一入 晋， ，、早扎7、為碼至該記憶體襞 、以早-心令用於指示叢發長度等於目前叢發長度 值或用於指示將使用之目前叢發長度設定值。" θ要注意的是，在其他實施例中，所有的不同指令編碼 可提供至該記憶體裝置， …吴式暫存益内之目前叢發 ^ 值為何。在這些實施例之一部份實施例當中，各 可指示—収叢發長度（相對於指示必須使用目 度設^值之—個或多個指令編碼）。要注意的是， /、^貝施例中’用於初始化叢發存取之各指令編碼可指 疋所咕求存取之叢發長度。在此種實施例當中，該模式 :器：之叢發長度設定值可不相關，因為各指令編碼指定 特疋叢發長度。因此，記憶體裝置之某些實施例可不在 §亥模式暫存器内提供叢發長度設定值。 在某二實^例中，不同指令編碼可同時應用於讀取與 在其他實施例中，單—指令編碼（指示必須使用目' :1上換式暫存器設定值)可用於寫α ;而數個指令編碼 扁馬才曰定不同叢發長度或指定必須使用目前叢發 模式暫存器設定值）可用於讀取（或反之亦然）。 天 92366 15 1307464 t在一實施例中，可在該記憶體裝置150上增加額外的

才曰7接腳，使得一額外指令線（比如，除了 、RAS、CAS /、WE外）可用於定義額外指令編碼（比如，指定不同類型 2取（比如讀取或寫入）或指定額外叢發長度）。在一個此種

貫施例中，指令編碼可用於指定2、4、8、以及/或者W 之叢發長度。該額外指令線不可當成位址線使用。在某些 實知例中’也可使用多個額外指令線來指定不同叢發存取 才曰令編碼。 ^第2Α圖至第2C圖顯示在記憶體系統之一個實施例中 可產生之日可序波形圖。在這些例中，CL(CAS等待時間， CAS Latency) = 4 ’ AL(致能等待時間，， RL( „貝取延遲，Read等待時間）—，以及乳（寫入等待時 間Wnte Latency) = 4。在該些例中，該模式暫存器内之叢 七長度D又定值係假設等於4。比如，在第2A圖中，在BL=4 項取心令與BL = 8讀取指令執行期$，該模式暫存器内之 叢發長度設定值並未被改變；在BL = 8讀取指令與bl = 4 指令執行期間，該模式暫存器内之叢發長度設定值也未被 改變。 第2A圖顯示BL(叢發長度卜4讀取指令，其後接續著 BL-8項取指令以及另一個BL = 4讀取指令之執行情形。在 此例可藉由提供指示必須應用目前叢發長度設定值於 至。己丨思虹裝置之一指令編碼來初始化該BL = 4讀取指令。 可藉由提供指示必須應用長度為8之叢發存取（不論目前 叢發長度汉疋值為何)之—指令編碼來初始化該BL = 8讀取 16 92366 1307464 ‘ 7。如此例所顯示般，該 Μ * ^ ύ隱體裝置可藉由輪出連續資 幵串流，儘快在前一存取 貝貝 和人* 战¥執打存取，來回應於該肚 耘令。要注意的是，各存 人一 量之月湘# θ 糸執行於對應於所請求叢發數 里之周期數I内（比如，執行Β 脈周期）。第2Β錢-m 需要多於2個時 结:二 圖顯不一寫入指令之後接續著_ 寫入指令。 …"之後接續著心4 :3圖顯示操作記憶體系統之方法之實施例。在此實 知例中，在步驟3 〇〖中，接 、 接收到一記憶體裝置要執行具有 特疋叢發長度之叢發存取之— ,m ^ ^ 4。如果所睛求之叢發長 ^ 體裝置之目前叢發長度設定值(比如，相同 情邮）則楗供第一指令編碼至該記 “展置，如步驟3〇3纟3〇5所示。該第—指令編碼可指 ::須用t目前叢發長度設定值。另外，該第-指令編碼也 別心不待執行之叢發存取之叢發長度，藉由指定相同 於目前叢發長度設定值之—叢發長度。回應於所接收之該 第才曰7編碼，邊記憶體裝置可執行具所請求叢發長度之 一叢發存取，如步驟307所示。 如果所明求之叢發長度不同於該記憶體裝置之目前叢 發長度設定值’則可提供第二指令編碼至該記憶體裝置， 如步驟 3 0 3 愈 3 f) Q 6。- v v ^ α ’、 斤不。δ亥弟二指令編碼至少有一控制信 :υ值而不同方;該第一指令編石馬。該第二指令編碼指示必 頁執二:、有特疋叢發長度之—叢發存取，其叢發長度不同 ;:叢毛長度„又&值所指示之叢發長度。回應於該第二 92366 17 1307464 指令編碼，該記憶 碼所指定之—叢發“執订叢發長度被該第二指令編 指令編碼皆可步驟311所示。該第—與第二 額外指令編Μ用類型的存取（比如讀取存取）。 令編碼所指定叢發長二/取長度不同於該第-與第二指 該第-與第二指以及/或者執行類型不同於 7、扁碼所指定類型之存取。 苐4圖顯示一雷船 电腦糸統400之一實施例之方塊 電腦系統400包括读巩 a u ^ ^ 匕括透過一匯流排橋接器402而耦接至各種 Ί、、且件之-處理器！ 〇。該f腦系統彻可包括如第上圖 f第2圖所顯示之該些記憶體系統之實施例。要注意的 疋’所顯示出之實施例只是用於舉例，而其他電腦系統之 實施例也是可以的並予以考量。在所顯示之系統中，主記 憶體404係透過一記憶體匯流排4〇6而耦接至一匯流排橋 接器402，而一繪圖控制器408係透過一 AGp匯流排4ι〇 而麵接至該匯流排橋接器402。數個PCI(Peripheral

Component Interconnect，周邊組件連接介面）裝置412A至 4 1 2B係透過一 PCI匯流排4 1 4而|馬接至該匯流排橋接器 4 0 2。也可包括一輔助匯流排橋接器4 1 6以使得一電性介面 透過一 EISA(Extended Industry Standard Architecture，加 強型工業標準架構匯流排）/ISA(Industry Standard

Architecture，工業標準架構匯流排）匯流排420而相容於 一個或多個EIS A或IS A裳置4 1 8。在此例中，該處理器 10係透過一 CPU匯流排424而耦接至該匯流排橋接器 4 02，且更耦接至一選擇性地L2快取428。在某些實施例 18 92366 1307464 中，該處理器10可包括内建的L1快取（未示出）。在某些 只她例中，該處理器1 0也可包括一記憶體控制器1 00之實 施例。 匯流排橋接器402提供該處理器1 〇、該主記憶體4〇4、 該繪圖控制器408與連結至該PCI匯流排414之裝置之間 之一介面。當從連接至該匯流排橋接器402之某裝置接收 到一操作指令時，該匯流排橋接器402確認該操作之目的 裝置（比如，一特殊裝置，或在該PCI匯流排4 14之例中， 該目的裝置係位於該PCI匯流排414上）。該匯流排橋接器 ^02將該操作傳送至該目的裝置。該匯流排橋接器4〇2通 常會轉譯該操作’從該來源裝置或E流排所使用之協定 (protocol)轉譯成該目的裝置或匯流排所使用之協定。在一 實施例中，該匯流排橋接器4〇2可包括如上述之—記憶體 控制器100之實施例。 入除了對該PCI匯流排414提供至ISA/EISA匯流排之 介面外，該輔助匯流排橋接器416也可包括額外功炉。一 輸出控制器（未顯示出），可能内建於該輔助匯流排橋 要态416内或者位於該輔助匯流排橋接器416外部，也可 包括於該電腦系統400内以提供鍵盤/滑鼠之操作支 ^ 以及各種串聯與並聯埠。在其他實施例中，—外部快 出)也可麵接至介於該處理器1〇與該匯流排 橋接盗間之該CPU匯流排—。此外，該外部快取單 兀可耦接至該匯流排橋接器402’而該外部快取 取控制邏輯電路可内建於該匯流排橋接器4〇2内。如第\ 92366 19 1307464 圖二不般，该L2快取428係位於該處理器丨〇之後側。要 的是5亥L2快取428也可分開於該處理器i 〇，内建 二具有該處理器1G之—插卡（eamidge)内（例如，插槽i 或插槽A)，或甚至内建於具有該處理器ι〇之一半導體基 底上。 、°亥主。己丨思體404儲存有應用程式，而且該主記憶體404 ^亥處理器1 〇主要存取的記憶體。適當的主記憶體4〇4 ^括DRAM。比如，複數個庫之SDRAM或RDRAM是適 田的。该主記憶體404可架構成回應於指定叢發長度不同 於目前叢發長度設定值所指示叢發長度之不同指令編碼。 PCI裝置412A至412B係為各種周邊裝置之例，比如 罔路面卡、影像加速卡、音效卡、硬碟機或軟碟機或磁 碟控制器、SCSI (小型電腦系統介面，c〇mputer System lnterface)主機介面卡、以及電話卡等。相似地，ι§α 裝置4 1 8係為各種周邊裝置之例，比如數據機、聲音卡、 及各種資料擷取卡，比如GPIB(—般用途界面匯流排， General purpose Interface Bus)、或場匯流排（fieid bu幻介 面卡等。 該緣圖控制器408係用於控制文字及影像在一顯示器 420上之呈現。該繪圖控制器4〇8可為習知之一般繪圖加 速器’以呈現可有效地在該主記憶體4〇4内擷取與存取之 三維資料結構。因而，該繪圖控制器408可為該AGP匯流 排410之主控裝置，因為該繪圖控制器408可提出請求與 接收對該匯流排橋接器402内之一目的介面之存取，因而 92366 20 1307464 仔到對該主記憶體404之存取。專用繪圖匯流排能快速地 k該主記憶體404擷取資料。對於某些操作，該繪圖控制 益408可更架構成在該AGP匯流排4 1 0上產生PCI協定異 動。该匯流排橋接器402之AGP介面可包括支援AGP協 定異動、PCI協定目標以及初始器異動之功能。該顯示器 426可為此呈現影像或者文字之任一電子顯示器。適當的 顯示器426包括CRT (陰極射線管，Cathode Ray Tube)， LCD(液晶顯示器，Liquid Crystal Display)等。 要/主思的是’雖然在上述描述中以AGP、PCI以及IS A 或者EISA匯流排做為範例，.但如果需要的話，可用任一 匯抓排架構來取代之。另外要注意的是，該電腦系統4 〇 〇 可為多重處理器電腦系統，包括額外處理器（比如，處理器 l〇a顯示成如該電腦系統4 0 〇之非必須組件）。該處理器 1〇3可相似於該處理器1〇。特別是，該處理器i〇a可完全 相同於”亥處理器丨〇。該處理器1 〇a可透過一獨立匯流排（如 第4圖所示）而連接至該匯流排橋接器4〇2，或者可以跟該 處理态10共享該CPU匯流排424。再者，處理器l〇a可 耦接至相似於L2快取428之選擇性之L2快取428a。 々現在請參考第5圖顯示電腦系統400之另一實施例， 第5圖之5亥電腦系統400可包括如上述之記憶體系統。其 他實施例也是可能的並予以考量。在第5圖之實施例中， -亥电月自系統400包括數個處理節點6 } 2 a、6 1 2B、6 1 2C與 612D。各處理節點透過内建於各個別處理節點612A至 6 1 2D内之5己憶體控制器ό 1 6A至ό 1 6D而耦接至個別之記 92366 2] 1307464 憶體6i4A至614D。此外，處理節點612八至“a包括用 於在處理節點612A至612D之間通訊之介面邏輯電路。比 如’處理節點612A包括：通訊於處理節點6ΐ2β之介面邏 輯電路618A;通訊於處理節·點612C之介面邏輯電路 6削；以及通訊於又-處理節點（未顯示出）之第三介面邏 輯電路618C。才目似地，處理節點612B包括介面邏輯電路 咖、6⑽以及廣；處理節點⑽包括介面邏輯電路 _、川Η以及6181;以及處理節點612^括“_ 電路隨 '舰以及618L。處理節點612d透過該介面 邏輯電路618L而㈣通訊於複數個輸人/輸出裝置（比 如，為環狀架構之裝Ϊ 620Α至62〇B)。其他處理節點也可 依照相似方式而通訊於其他輸入/輸出裝置。 處理節點㈣至612D實施了處理節點間通訊之封包 式鏈結。在本實施例中，該鏈結係實施成數組單向傳輸線 (比如，傳輸線624A係用於從該處理節點612人傳輸封包 至該處理節點612B;以及傳輸線咖係用於從該處理節 點㈣傳輸封包至該處理節點6以）。其他組傳輸線6冰 至62 一4H係用於在其他處理節點之間傳輸封包，如第$圖 中所不。-般來說’各組傳輸線624可包括一條或多停 料線’對應於該些資料線之—條或多條時脈線，以及指卞 目雨正在傳輸之封包類型之—條或多條控制線。該鏈結； 知作於快取-致性（caehe e〇herent)方式以通訊於處理節點 ^間，或#作於非-致性（__eGherent)方式以在處理節點 ^◦裝置（或匯流排橋接器對傳統架構之1/〇匯流排，: 92366 22 1307464 如犯匯流排或ISA匯流排）之 用如所示之1/〇裝置間之環狀架構甚至，該鍵結可利 下。要、、主音沾β * 細作於非一致性方式 從一處理節點傳輪至另-處理節點之 封包可通過一個或多個中介節點。比如φ 纽傳輸至該處理節點612D ’要從該處理節點 6UB或者該處理節點612(：，如第二：通過該處理節點 用任意的適當傳輸演算法。該 ：中所不般。也可使 =括之處理即點數可多於或少於第…所示之該實施 一般來說，封包可在節點之 -個或多個位元時間(blttlme)。—= = 624上傳輸成 時脈線上之該時脈信號之上升或：降7:可為在相對應 括：用於初始化異動之指令封包.、、°3亥封包可包 探索（Probe)封包；以及回應探索盘二來^快取一致性之 厅…、扣令來之回應封包。 ::節點612A至612D除了包括—記憶 介 一 Li::括更可包括一個或多個處理器。廣泛來說’ 、㈣少一個處理器，以及可能選擇性之包括 體之記憶體控制器以及所需之其他邏輯電路。 各:理『…至612D可包括—個或多個相同 π。為10。外部介面單元18可包括該節點内 邈輯電路618,以及該記憶體控制 “；丨 610玎―, 制益616。各記憶體控制器 包括如上述之該記憶體控制器1〇〇之實施例。 比如記憶體難至義可包括任意之適當記憶體裝置。

，讀體_至6MD可包括一個或多個RAMBUS 92366 23 1307464 dram(rdram)、同步DRAM(SDRAM)、靜態隨機存取記 憶體(SRAM)等。該電腦系統4〇〇之位址空間係針對記憶體 6MA至6MD而劃分。各處理節點6nA至6〗2〇可包括用 於决疋哪些位址係映對至哪一記憶體6丨4 A至6 1 之一記 L肢映對g]而對於特定位址之記憶體請求將路由傳輸至 -個處理節點6以至612D。在—實施例中，該電腦系統 400内之位址之一致性點係為耦接至儲存對應於該位址之 位兀組之该记憶體之記憶體控制器6丨6 A至6 1 。也就是 說’該記憶體控制器61仏至616D負責確認對應之記憶體 614A 至 614D$ 久 t 5己‘L、體存取係以快取一致性方式發生。 該記憶體控制考 ^< Λ γ , π 6Α至616D可包括介面於該記憶體 614Α至614D之控制電路。此外記憶體控制器Q6A至 616DJT包括心排序記憶體請求之請求㈣…叫。 "面邏輯電路618AJL 618D可包括各種緩衝記憶體， 以接收從肩鏈結傳輸來之封包，並暫存要上傳至該鏈結之 封包。該電腦系統_可應用任意的適當流程控制機制以 傳輸封包。比如，产_ 一 p 在一貫知例中，各介面邏輯電路618儲 存f ”面邏輯電路所連接之位於該鏈結之另-端點之該接 收裔内之各種緩衝記憶體類型之數量計數。除非該接收介 面邏輯電路具有可料該封包m緩衝記憶體，該介 面邏輯電路才會傳輸封包。當將-封包上傳而使得-接收 缓衝記憶體閒署& ^ , λ 寺’该接收介面邏輯電路傳輸—訊息至該 傳輸介面邏輯齋#、_ 路以私示該緩衝記憶體已被閒置。此種機 制可稱為”連動式（coupon-based)”系統。 24 92366 1307464 羞置620A至620B可為任意的適當"ο裝置。比 如，I/O裝置620八至62〇B可包括通訊於連接至該些裝置 之另電腦系統之裝置（比如，網路介面卡或數據機）。甚 至，I/O裳置62〇A至6細可包括視頻加速器，音效卡（a";。 card)。硬碟機或軟碟機，或各碟機控制器，8匸“主機介面 卡及電話卡，聲音卡（s〇und card)，以及各種資料擷取卡， 比如GPIB或場匯流排介面卡。要注意的是，名詞，，裝 置”以及名詞，，周邊裝置，，在此代表相同意思。 雖然本發明已以較佳實施例揭露如上，然其並非用以 限定本發明，任何熟習此技藝者，在不脫離本發明之精神 和範圍内，當可作些許之更動與潤飾，因此本發明之保護 範圍當視後附之申請專利範圍所界定者為準。 【圖式簡單說明】 第1圖是記憶體系統之一實施例。 施例之操作 第2A圖至第2C圖顯示記憶體系統之一 時序圖。 第3圖是操作一記憶體系統之方法之竇 汽鈀例之流程 圖。 統之 第4圖與第5圖是包括如第丨圖所示之記憶體系 一實施例之電腦系統實施例之方塊圖。 μ 10,10a處理器 5〇 記憶體系統 18 100 外部介面單元 記憶體栓制器 92366 25 1307464 101 位址信號產生器 103 指令編碼器 150 記憶體裝置 152 記憶體陣列 154 模式暫存器 180 控制信號 182 位址信號 400 電腦系統 402 匯流排橋接器 404 主記憶體 406 記憶體匯流排 408 繪圖控制器 410 AGP匯流排 412A,412B PCI 裝置 414 PCI匯流排 416 輔助匯流排橋接: 418 EISA/ISA 裝置 420 EISA/ISA 匯流排 422 鍵盤/滑鼠 424 CPU匯流排 426 顯示器 428 L2快取 612A 至612D 處理節點 614A至614D 記憶體 616A 至616D 記憶體控制器 618A 至618L 介面邏輯電路 620A, 620B I/O 裝置 624A 至624H 傳輸線 26 92366

Claims (1)

1. DiE本 6^/S 弟921 18285號專利申請案 申請專利範圍修正本 (95年6月15曰） —種記憶體裝置，包括 目前叢發長度之 一記憶體陣列； 編石“批Μ °己隐體陣列係架構成回應於接收第-指令 ‘、’、直仃具第-叢發長度之第一叢發存取；以及 其中該記憶體陣列係架構成回應於接收第二指令 編碼而執行具第二叢發長度之第二叢發存取，t中該第 -叢發長度不同於該目前叢發長度，且其中該第二叢發 長度不同於該第一叢發長度。 如申明專利範圍第】項所述之記憶體裝置，其中該第 叢發長度長於該目前叢發長度。 如申明專利範圍第！項所述之記憶體裝置，其中該記憶 體陣列係架構成回應於該第一指令編碼與該第二指令 編碼而執行讀取存取。 如申請專利範圍第3項所述之記憶體裝置，其中該記憶 體陣列更架構成回應於接收第三指令編碼而執行具第 二叢發長度之第三叢發存取，其中該第三叢發長度相同 於該目前叢發長度，以及其中該第三叢發存取是寫入叢 發存取。 如申請專利範圍第4項所述之記憶體裝置，其中該記憶 92366(修正版) 1307464 體陣列更架構成回應於接收第四指令編碼而執行具第 四叢發長度之第四叢發存取，其中該第四叢發長度不相 同於該目前叢發長度，以及其中該第四叢發存 叢發存取。 馬入 6·如申請=利範圍帛1項所述之記憶體裝置，其中該記憶 體裝置是—DDR(雙倍資料率DRAM(動態隨機存 記憶體）裝置。 7. 如申請專利範圍第丨項所述之記憶體裝置，其中該第一 指令編碼與該第二指令編碼係皆接收成晶片選擇信 號、仃位址選通信號、列位址選通信號以及寫入致能 號之值。 13 8. 如申請專利範圍帛！項所述之記憶體裝置，纟中若儲存 於该杈式暫存器内之該值指示最大叢發長度，則該記憶 體陣列係架構成不回應於該第二指令編碼。 9. 如申請專利範圍第1項所述之記憶體裝置，其中該記憶 體陣列更架構成回應於接收第三指令編碼而執行具第 三叢發長度之第三叢發存取，其中該第三叢發長度不相 同於該目前叢發長度，以及其中該第三叢發存取不相同 於該第二叢發長度。 10. 一種記憶體控制器，包括： —位址信號產生器，架構成回應於記憶體存取請求 而產生位址信號；以及 一指令編碼器，其中回應於該記憶體存取請求，該 才曰令編碼器架構成若由該記憶體存取請求所請求之叢 2 92366(修正版) 1307464 發存取具有第一叢發長度，則產生第一指令編瑪，若由 該記憶體存取請求所請求之該叢發存取具有第二叢發 長度，則產生第二指令編碼，其中當由該記憶體存取請 求設成記憶體裝置之一叢發長度設定值具有第一值 時’該指令編碼器架構成產生該第一指令編碼與該第二 指令編碼。 11. —種記憶體控制系統，包括： 一記憶體控制器’架構成回應於接收具有第一叢發 長度之第一記憶體存取請求而產生第一指令編碼，以及 回應於接收具有第二叢發長度之第二記憶體存取請求 而產生第二指令編碼；以及 一記憶體裝置，耦接至該記憶體控制器，並架構成 回應於接收該第一指令編碼而執行具有該第一叢發長 度之第一叢發存取，以及回應於接收該第二指令編碼而 執行具有該第二叢發長度之第二叢發存取，其中該第二 叢發長度不同於該記憶體裝置之叢發長度設定值所指 定之目前叢發長度。 12. 如申請專利範圍第11項所述之系統，其中該第二叢發 長度係長於該目前叢發長度。 13. 如申請專利範圍第11項所述之系、统，其中該記憶體裝 置係架構成回應於該第一指令編碼與該第二指令編碼 而執行讀取存取。 14. 如申：專利範圍第13項所述之系统，其中該記憶體裝 置更本構成回應於接收第三指令編碼而執行具第三叢 92366(修正版) 3 1307464 二χ之第二叢發存取’其中該第三叢發長度相同於該 ⑴叢發長度’以及其中該第三叢發存取是寫人叢發存 取。 15·如申請專利範圍笛κ 〇 圍第14項所述之系統，其中該記憶體裝 更架構成回應於接收第四指令編碼而執行具第四叢 發長^之第四叢發存取，其中該第四叢發長度不相同於 該目月U叢發長唐，以芬 没以及其中該第四叢發存取是一寫入叢 發存取。 士 專利乾11 S 11項所述之系統，其中該記憶體裝 置疋DDR(雙倍資料率）π DRAM(動態隨機存取記憶 體）裝置。 17. 如申睛專利範圍第1 1 固弟11項所述之系統，其中該第一指令 編碼與該第二指令總说及p 7編碼係皆編碼成一晶片選擇信號、一 行位址選通信號、_ Sll l _ u 列位址選通信號以及一寫入致能信 號之值。 18. 如申請專利範圍第11 喝所达之系統’其中若該記憶體 裝置之該目前叢發長产3 田士貴欢E 负度疋一取大叢發長度，則該記憶體 裝置架構成不回應於該第二指令編碼。 1 9 ·如申請專利範圍第11 員所述之糸、、先，其中該記憶體裝 置更架構成回應於接收笸-并A總 吹第二各7編碼而執行具第三叢 發長度之第三叢發存取，f 士#篦 仔取其中該第二叢發長度不相同於 該目前叢發長度，以及其中第=業 一 丹中5玄第一最發存取不相同於該 弟二叢發長度。 20·—種記憶體控制方法，包括下列步驟： 92366(修正版) 4 1307464 接收一記憶體裝置之請求以執行 叢發存取； 如果該叢發長度是該記憶體枭 具—叢發長度之 衣直之一目前叢發長 指令編碼 度設定值所指定之第一叢發長度，則提供第一 至該記憶體裝置； 如果該叢發長度是不等於由該叢發長度設定值所 指示之該第-叢發長度之第二叢發長度，則提供第二指 令編碼至該記憶體裝置； 回應於該第-指令編碼’該記憶體裝置執行具有該 第一叢發長度之該叢發存取；以及 回應於該第二指令編碼’該記憶體裝置執行具有該 第二叢發長度之該叢發存取。 21.如申請專利範圍第2〇項所述之方法，其中該第二叢發 長度長於該第一叢發長度。 22=申請專利範圍帛20項所述之方法，其中該叢發存取 是一讀取存取。 2 3.如申請專利範圍第2 2項所述之方法，更包括下列步驟： 接收該記憶體裝置之一請求以執行具第三叢發長 度之第一叢發存取； 如果該第三叢發長度不等於由該叢發長度設定值 所指示之該第一叢發長度，則提供第三指令編碼至該記 憶體裝置；以及 回應於該第三指令編碼，該記憶體裝置執行具有該 第一叢發長度之該第二叢發存取，其中該第二叢發存取 92366(修正版) 5 1307464 是一寫入叢發存取。 24. 如申請專利範圍第23項所述之方法，更包括下列步驟： 如果該第三叢發長度等於由該叢發長度設定值所 指示之該第一叢發長度’則提供第四指令編碼至該記憶 體裝置。 25. 如申請專利範圍第2〇項所述之方法，其中該記憶體裝 置疋一 DDR(雙倍資料率）jj dram(動態隨機存取記憶 體）裝置。 26. 如申請專利範圍第2〇項所述之方法，其中該提供該第 一指令編碼之步驟包括：控制晶片選擇信號、行位址選 通信號、列位址選通信號以及寫入致能信號之值；以及 其中β亥提供該第二指令編碼之步驟包括：控制該晶片選 擇信號、該行位址選通信號、該列位址選通信號以及該 寫入致能信號之值。 27·如申請專利範圍第20項所述之方法，更包括下列步驟： 如果該叢發長度是第三叢發長度，則提供第三指令 編碼至該記憶體裝置；以及回應於接收該第三指令，該 記憶體裝置執行具有該第三叢發長度之該叢發存取。 28.—種記憶體裝置，包括： 一模式暫存器，架構成儲存指示目前叢發長度之 值；以及 一記憶體陣列； 其中該記憶體陣列係架構成接收一編碼指令，其中 该蝙碼指令確認叢發長度； 6 92366(修正版) 1307464 列架構成 之叢發存 其中該叢 —其中回應於接收該編碼指令，該記憶體陣 執行具有由該編碼指令所確認之該叢發長度 取，其令該叢發長度不同於該目前叢發長二又。 29.如申請專利範圍第28項所述之記憶體裝置又， 發長度係長於該目前叢發長度。 3 0 ·如申請專利範圍第2 8 ji #^ 函卑28項所述之記憶體t置，該記 憶體陣列係架構成接收確第_ ，〜乐—蕞發長度之第二编碼 指令，且回應地執行呈有# - 叢發長度之第二叢發存 " —叢發長度係不同於該叢發長度，以及其 中該記憶體陣列係架構成回應於該編碼指令與該第二 編碼指令而執行讀取存取。 31.如申明專利範圍帛3〇項所述之記憶體裝置，其中該記 憶體陣f更架構成回應於接收第三編碼指令而執行具 有該目前叢發長度之第三叢發存取，其中該第三叢發存 取是寫入叢發存取。 32. 如申請專利範圍帛31項所述之記憶體裝置，其中該記 憶體陣列更架構成回應於接收確認第四叢發長度之第 四編碼指令而執行具該第四叢發長度之第四叢發存 取其中β亥第四叢發長度不相同於該目前叢發長度，以 及其中該第四叢發存取是寫入叢發存取。 33. 如申請專利範圍帛28項所述之記憶體裝置，其中該記 憶體裝置Κ DDR(雙倍資料率）n DRAM(動態隨機存取 記憶體）裝置。 34.如申請專利範圍帛28項所述之記憶體裝置，其中該編 92366(修正版) 7 1307464 、列位 碼指令係接收成晶片選擇信號、行位址選通信號 址選通信號以及一寫入致能信號之值。 儿 35·如申請專利範圍第28項所述之記憶體裝置，政 儲存於該模式暫存器内之該值指示最大叢發長声中：： 圮憶體陣列係架構成不回應於該編碼指令。X ' 36·如申請專利範圍第28項所述之記憶體装7置， 憶體陣列更架構成回應於接收確、該°己 _ 一最發長度之第 —編碼指令而執行具有該第二叢發長 取’且其中該第二叢發長度相同於該目前叢發長度。子 ^7.—種記憶體控制系統，包括： -記憶體控制器’架構成回應於接收具有第一叢發 長度之第-記憶體存取請求而產生第—指令編碼，以‘ 回應於接收具有第二叢發長度之第二記憶體存取請求 而產生第二指令編碼’其中該第一指令編碼確認該第一 叢發長度以及該第二指令編碼確認該第二叢發長度；以 及 又 -記憶體裝置，耦接至該記憶體控制器，並架構成 回應於接收該第-指令編碼而執行具有該第一叢發長 度之第-叢發存取，以及回應於接收該第二指令編碼而 執行具有該第二叢發長度之第二叢發存取。 8 92366(修正版)