CN112970007A - 超标量存储器ic、总线及其使用的系统 - Google Patents

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Abstract

本发明公开了一种多存储体超标量存储器IC及其使用的系统。使用多个独立寻址端口，可以同时访问多个存储位置，从而比普通DDR类型存储器支持的并发性更高。一个公开实施例是一种具有两个独立的数据IO端口的存储器IC，两个独立的数据IO端口可支持对同一存储器IC的同时读写操作，通过利用更高的并发级别来反序列化操作从而降低工作时钟频率，从而降低给定实时视频处理工作量的操作功率。

Description

超标量存储器IC、总线及其使用的系统
相关申请的交叉引用
本申请要求2018年10月23日提交的第62/749403号美国临时专利申请的提交日期的权益，其公开内容通过引用并入本文。
背景技术
存储器系统通常使用动态RAM IC来构建。动态RAM IC通常被架构化使得动态RAM存储器单元被配置在可通过行和列地址访问的二维存储器阵列中。在这个方案中，行地址指定一个字线，该字线将选定存储单元中的电荷破坏性地耦合到位线上，从而通过电荷共享建立一个小电压。然后，该小电压被感测(放大)并被写回(恢复)到相应的起始位单元中。列地址用于选择要访问的位线，数据被读出以完成读操作或者在存储器执行写操作时被新数据覆盖。
访问存储器通常包括解码列地址以访问先前已感测到的一组位线(开放页)。如果尚未感测到所需的存储器数据(页丢失)，则必须将当前感测数据恢复到原始源存储位、预充电的比特线(页面预充电)、解码的新行地址以及如前所述的与位线耦合并感测(行激活)的相应存储位。只有在选择了合适的位并在位线上感测到之后，列地址才能选择所需的数据以完成存储器访问操作。
由于存储矩阵被配置成二维阵列，所以一行地址通常导致并发地感测到许多位。当行地址被更改(也称为行操作)时，必须对位线进行预充电，然后选择新的字线，随后感测位线，从而使得新数据可以被读取或覆盖。如上所述，更改行地址会导致电荷在IC周围移动时耗散功率。
为了读出数据或覆盖现有数据，必须访问列(也称为列操作)。该操作包括对列地址进行解码以选择所需的位线，然后将数据从位线选通到放大器上，以允许根据列操作是读操作还是写操作来将数据读出或覆盖。
通常，执行行操作所需的时间和功耗都与列操作不同。从性能的角度来看，只访问开放页是可取的。
大多数动态RAM IC的存储器中的存储器阵列被划分为可单独寻址的存储体，以便更好地管理功率和效率。由于每个存储体都可以有一个开放页，所以这个存储体组织方案增加了在开放页中访问数据的机会。
由于每个存储体都是独立寻址的，所以可以在存储器阵列的不同存储体中同时执行行操作和列操作。
存储器IC效率的一个衡量标准是其数据总线传输有用数据的时间占执行给定基准存储器负载所需总时间的百分比。影响效率的因素包括存储器访问模式、读写操作的混合方式、对开放页的访问次数(页命中)、平均数据传输长度以及存储器系统中存储体的数量和大小。
如果访问导致DRAM页未命中，则必须在所需页的数据可访问之前在所需页上执行行激活操作和列操作，这样降低了效率。另一方面，如果访问的是开放页，那么只需要一个列操作，以此减少延迟和提高效率。因此，如果可以在需要向页传输数据之前打开页，则DRAM效率会得到提高。
双通道超标量处理器是一种每个周期发出最多两条指令的处理器，每条指令使用自身的数据算子并在单独的硬件资源上执行。任何一条指令都可以在任何一个硬件资源上执行：它们通常是对称的。因此，称作为处理器有两个“通道”来执行同一对指令，每一个指令都包含一个“通道”。“通道”这个术语的另一个使用实例是双通道集关联缓存，它有两个通常相同的存储区域，任何缓存的数据都可能存储在其中(两个“通道”用以存储数据)。
系统设计的一个趋势是采用多核处理器或多指令发布(multi-issue)处理器，如超标量处理器。在这些系统中，处理器可以同时执行多条指令，每条指令都是不同任务或线程的一部分，并且以一种通过并行执行多个任务来利用许多信号处理应用程序固有的并行性的方式进行组织。一个例子是用于捕获实时视频的系统，该系统实时地对视频数据执行转换以格式化视频以供显示。在这种配置中，一个处理器核心可以处理视频捕获和写入存储器，而另一个处理器核心可以访问所存储的数据并对数据执行操作以将其格式化以供显示。
虽然双端口SRAM已经存在多年，但与高清晰度和更高分辨率视频缓冲的需求相比，位容量相对较低。此外，由于存储器IC上的双端口SRAM位单元电路所需的大面积以及由于要求高接口信号计数的架构要求而引起的IC所需的大型管脚封装，导致了存储器IC的成本过高。
发明内容
本发明的一个实施例介绍了组合起来包括DRAM IC的存储器阵列的存储体的操作的功能概括。本发明包括超标量操作模式，其中每个周期可执行两个操作。该体系结构允许涉及行操作(预充电、激活、刷新)的命令在与涉及列操作(突发读取、突发写入、突发停止、读/写切换等)的命令相同的周期内被发布至相同的存储器IC。在本发明中，任意两个存储体可以被同时访问：每个存储体使用单独指向它的命令和寻址信息。
在本发明的另一实施例中，一个存储体可以执行由外部提供的命令控制的行操作和仅指向该行操作的寻址信息，而另一个不同的存储体可以同时执行由外部提供的命令和仅指向它的地址控制的列操作。
在本发明的另一个实施例中，一个存储体可以执行行操作，该行操作由通过第一单信号线接收的行命令和同时通过第二单信号线接收寻址信息所指示。在本实施例中，第二存储体可以在同一存储周期内，同时执行由通过与接收行命令相同的第一单信号线接收的列命令和通过第三单信号线同时接收的列寻址信息所指示的列操作。在本实施例中，当在系统中使用时，命令端口、行地址端口和列地址端口适于各自连接到单独的单个信号线以形成三线命令/地址接口。此配置中使用单数据IO端口。
在本发明的另一个实施例中，一个存储器IC中的两个独立的存储体可以使用两个独立的地址端口同时独立地访问，形成一个双通道超标量存储器。作为单数据IO端口的替代，一个变体使用了双数据IO端口，每个端口都能够进行独立的方向控制。本发明的其他实施例可以增加并发操作的存储体、数据端口及其寻址的数量。例如，四通道超标量存储器将同时访问多达四个存储体，每个存储体独立且同时可控且可寻址，并且实践本发明的一个方面的精神。
附图说明
图1是根据本发明的设备实例的框图。
图2示出了根据本发明的位分配实例。
图3示出了根据本发明的时序图的实例。
图4示出了根据本发明的真值表实例。
图5示出了根据本发明的列串行地址的格式实例。
图6示出了根据本发明的行串行地址的格式实例。
图7示出了根据本发明的总线操作实例。
图8是图7中总线操作的更详细视图。
图9示出了根据本发明的填充模式寄存器的参数实例。
图10示出了根据本发明的两种模式寄存器字段定义。
图11示出了根据本发明的存储器阵列实例及其刷新控制。
图12示出了根据本发明的复位实例。
图13示出了根据本发明的双通道超标量存储器的框图和总线时序图。
图14示出了根据本发明的数据IO块和相关的时序图，该图展示了如何使用1:1时钟频率/数据传动比来组合两个数据流用于芯片外传输。
图15示出了图14数据块的配置选项。
图16示出了根据本发明的数据IO块和相关的时序图，该图展示了如何使用8:1时钟频率/数据传动比来组合两个数据流用于芯片外传输。
图17示出了图16数据块的配置选项。
图18示出了根据本发明的多核处理器-超标量存储器子系统。
图19示出了一种包含多核处理器和超标量存储子系统的设备，该子系统将一个或多个自然数据类型的传感器以及来自其的数据流与处理和显示功能结合在一起。
具体实施方式
图1示出了超标量存储器IC的一种实例，其包括一种DRAM架构，DRAM架构包括控制器101和时钟102。存储器IC使用包括串行命令106b、串行行地址106a和串行列地址106c的三线控制106。每个主周期由总线时钟109的八个周期组成，总线时钟109用于数据总线107，该数据总线107包括数据输入/输出(I/O)107a至107d。在每个主周期期间，在总线时钟109的上升沿和下降沿对三条控制线106进行采样，每个主周期总共16个采样。
数据I/O 107a至107d可被配置为例如单个32位端口，或者被配置为两条x16宽的数据路径以形成两个数据端口，总共32个I/O。此外，数据I/O电路可被控制为一组或两组。例如，第一独立可控组可包括低位的集合，例如通过数据I/O 107a和10b的16位，并且第二独立可控组可包括高位的集合，例如通过数据I/O 107c和107d的16位。
存储器IC包括x8版本的存储器103，其可包括数据总线IO电路。如图所示，存储器IC还包括数据选通108，包括数据选通I/O管脚108a至108d。数据选通108用于指示出现在数据总线上的数据何时准备好被采样。存储器IC还可以包括具有单一一组数据选通集的x16版本的存储器104、具有字节宽数据选通的x16版本的存储器100和具有字节宽数据选通的x32版本的存储器105。为了支持共同驻留在公共总线上的多个这样的存储器IC，并入芯片选择110以允许设备处于选择/激活状态或取消选择/非激活状态。
图2显示了从三条控制线106采样的位分配。行串行地址106a最多可达16位的量。列串行地址106c由最多13位列地址加上3位偏移量206c组成。
一个字可在一个主周期内传输，该主周期需要8个总线时钟109周期来传输。对于32字节字大小和16位数据总线，每个总线时钟周期传输32位的量子，在八个总线时钟周期序列上，由16位数据总线传输八个顺序寻址的32位量子。使用三个位偏移量206c，可以选择八个顺序寻址的量子中的哪一个将首先被传输。随后的32位量子在字内以自动递增或自动递减的方式从顺序地址传输，地址在字端换行。
在一个实施例中，串行命令分为两个八位字段，一个用于行命令206，另一个用于列命令207。在单个周期期间，行命令206和列命令207可以同时执行，从而导致DRAM的超标量类型操作模式：每个周期执行两个命令。
图3显示了一个时序图，说明了如何从系统总线接收行命令206、行地址106a、列命令207和列地址106c，以及如何通过这些命令和地址对指向到存储器IC中的各个存储体的操作进行排序和控制。在时隙0 301中，执行在前一存储周期中接收的行命令206和行地址106a。行地址106a和行命令206指示存储器激活存储体2 312中的地址，同时在时隙0 301中，执行在所述上一个存储周期中接收的列命令207和列地址106c，导致存储体0被读取。由于核心延迟，请求的数据字107.0在时隙1 302期间在数据总线107上被驱动。在时隙0 301期间，从串行命令管脚106b接收到列命令207，该列命令207指示在时隙1 302期间执行从存储体2读取，并且在时隙2 303期间从存储体2读取的数据107.1出现在数据总线107上。
图4展示了一个真值表，该真值表显示行命令和列命令的一组可能的位分配。行命令和列命令的前两位用于定义操作。在行命令可以与列命令同时发出的情况下，例如，一组操作位是值XX，表示它们可能是任何状态(即“不在乎”)。例如，存储体预充电403可以与突发读取400或列空操作402同时发生。
如结合图6进一步详细所示，在行激活操作404期间，行串行地址106a包含要激活的行的地址。行命令206包含字段470，该字段指定所请求的行所在的存储体。下文结合图11更详细地描述刷新周期435。下文结合图12更详细地描述循环开始命令450。行空操作命令405在存储周期内不发布行操作时使用。突发停止401命令用于停止正在进行的突发读取或突发写入操作。
一些命令是全局的，例如复位430、模式寄存器设置(“MRS”)420和一些实用寄存器操作440。在这些情况下，串行命令106b用于向存储器IC发布这样的命令，因此为这些情况保留特定的操作类型。
其他位映射和功能组合是可能的，并且符合本发明的精神。
5显示了列串行地址106c的格式。在突发周期400期间，它被解释为列地址501的13个位和偏移量206c的3个位，以选择首先传输八个量子中的哪一个。图4所示的突发命令400包括增/减位460，该位指示用于随后的字内量子传输的地址将在字地址边界限制内自动递增还是自动递减。
图6显示了行串行地址106a的格式。在存储体预充电命令403期间，行串行地址用于控制要预充电的存储体：任何设置为“1”的位都将使能相应的存储体被预充电。有可能必须对可同时预充的存储体的最大数量设置限制。该DRAM依赖于控制器来符合任何此类要求，并将其内部资源的总控制权公开给控制器，以进行高效管理。在行激活操作404期间，行串行地址106a包含要激活的行的地址。行命令206包含字段470，该字段470指定所请求行所定位的存储体。
图7显示了稳态突发操作的时序图，每个周期接收一个新的行命令和一个新的列命令。在周期0 700期间接收的行命令和列命令，在周期1 701期间对在周期0 700期间接收的行串行地址106a和列串行地址106c进行操作。在周期1 701期间执行命令时读取的任何数据在周期2 702期间出现在数据总线107上。以类似的方式，在周期1中寻址之后，数据在周期3 703期间出现在数据总线中。这样的序列可以重复任意数量的存储周期。
图8显示了总线操作的更详细视图，该总线操作包括突发读取与随机列寻址的混合，随机列寻址与存储体预充电和行激活操作重叠，且该总线操作包括从突发读取到突发写入然后返回到突发读取的切换。在一个存储周期期间，行激活404命令作为行命令206.0在同一周期期间发布，突发读取400作为列命令207.0发布。列地址806c.0在同一个存储周期内被接收。数据包807.0由此读取周期产生。在下一个存储周期中，使用行地址806a.1接收行激活404作为行命令206.1。在下一个存储周期中，可以对该行发布突发读取，从而产生数据807.2。
图9显示了在模式寄存器设置操作402期间，如何从行串行地址106a和列串行地址106c提取填充模式寄存器的参数。串行命令206包括用于指定选择哪个模式寄存器来用于模式寄存器设定操作的六位字段901。在模式寄存器设置操作期间，从串行列地址106c和行串行地址106a提取参数以用于参数902和903以形成最多32位的参数字段。使用6位寻址901最多支持64个32位寄存器。
图10显示了两种模式寄存器字段定义。其中之一是延迟，ODT启用，输出阻抗寄存器1002.0，用于设置IO驱动程序的延迟1005，片上终端(ODT)控制1006和输出阻抗1007。在本发明的实施例中，该模式寄存器从列串行地址106c线接收其参数，但是它可以从行串行地址线106a接收，或者可以从两个串行地址线中的每一个提取字段，取决于具体的实现优化且仍然保留本发明的精神。图10还显示了从行串行地址106a行加载的刷新存储体选择寄存器1003.0。同样，其他这样的映射符合本发明的范围。
图11提供了存储器阵列1101的框图，示出了在刷新周期435(图4)期间如何使用刷新存储体选择寄存器。此寄存器控制刷新哪些存储体。作为一个实例，假设DRAM使用自动自刷新(“ASR”)。为了使功耗最小化，可能需要只刷新三个存储体，如图11所示。通过在刷新存储体选择寄存器1003.0中设置适当的位，将仅刷新存储体0、7和10以节省电源。
图12显示了复位存储器IC的方法，然后通过MRS操作设置延迟/ODT/阻抗模式寄存器和刷新存储体选择寄存器。为了复位存储器IC，在串行命令106b保持低电平至少10个时钟周期的情况下对器件进行芯片选择以强制复位430。存储器IC可以通过发布周期开始450命令，然后发布MRS命令420来初始化。如上所述，对列串行地址106c和行串行地址106a进行采样以加载各种模式寄存器。
图13显示了存储器IC的双通道超标量版本1300、本发明的另一个实施方案以及显示流水线读取操作的时序图。双通道超标量存储器IC是指具有两个独立端口(“通道”)的存储器IC，以访问包含在可单独寻址的存储体1320至1323中的同一存储器存储位置，每个“通道”包括单独与该通道相关联的独立寻址输入端口。该存储器IC可以在每个存储周期(例如，存储周期1350至1353)执行两个命令，并且每个命令也可以在相同的单个存储周期内接收其完整的对应地址。共享端口用于接收命令1302，该命令1302包括用于控制通道0的命令和用于控制通道1的单独命令。通过单独的端口接收通道0 1301和通道1 1303的寻址信息。在本发明的一个实施方案中，两个地址端口使用两个导体管脚(例如IC信号管脚)来实现，并且单个命令端口使用单个导体管脚(例如IC信号管脚)来实现。
在这种双通道超标量存储器IC中，可以同时从两个存储体1320至1323读取，也可以同时写入两个存储体1320至1323。例如，通过第一地址端口接收的请求可以发起从存储体1321读取，而通过第二地址端口接收的单独请求可以发起从存储体1322读取。如果使用DRAM技术实现存储器IC，则任一通道可以向同一存储器阵列发布存储体预充电或行激活命令。
对于在周期0 1350中请求的双读取操作，在周期0 1350期间，数据从通道0地址1301位置和通道1地址1302位置出现在周期2 1352中。数据经由I/O端口1325和经由总线1306在存储器IC来往传输。
因为双通道超标量存储器有益地使用于某些系统应用中的多路配置，因此包括芯片选择管脚1355，以允许选择组中的一个芯片作为总线上的工作芯片。
图14显示了一个IO电路1325实施例的操作的时序图。在本例中，总线时钟1410用于使用DDR类型信令来循环数据传输端口1306。内部总线数据通道0 1401和数据通道11402是SDR速率信令。IO电路结合两条内部总线，使得在总线时钟1410的高相位期间传输通道0数据，并且在总线时钟1410的低相位期间传输通道1数据。对于包含通道0和通道1的128位宽总线，DDR速率外部IO数据传输总线必然是128位宽的DDR类型总线。
图15显示了数据传输总线的一种替代配置，使得将其拆分为通道0 1506的单独数据总线和通道1 1507的单独数据总线。总线可以独立地操作，使得一条总线可以处于读取模式，而另一条总线处于写入模式，或任何其他这样的组合。使用与图14的公共总线相同的SDR/DDR关系，这可以是存储器IC的一个配置选项。
图16显示了一个IO电路1325实施例的操作的时序图。在这个示例中，总线时钟1410用于使用DDR类型信令来循环数据传输端口1306。内部总线数据通道0 1401和数据通道1 1402是SDR速率信令。IO电路结合两条内部总线，使得在总线时钟1410的高相位期间传输通道0数据1601，并且在总线时钟1410的低相位期间传输通道1数据1602。对于包含通道0和通道1的128位宽的总线，限制为16位宽的DDR速率外部IO数据传输总线必须使用所谓的8:1传动比以8倍于内部总线频率的频率运行。
图17显示了数据传输总线的一种替代配置，使得将其拆分为通道0 1706的单独数据总线和通道1 1707的单独总线。总线可以独立地操作，使得一条总线可以处于读取模式，而另一条总线处于写入模式，或任何其他这样的组合。使用与图14的公共总线相同的SDR/DDR关系，这可以是存储器IC的一个配置选项。
图18显示了多核处理器1801–超标量存储器1300子系统1800。数据总线1306用于在处理器和存储器之间传输数据。处理器经由连接到存储器的命令端口1302提供命令流。处理器还通过分别分配给通道0和通道1的两个单独的地址端口1301和1303提供单独的通道0和通道1地址流。多核处理器可被实现为每周期分派两个或多个指令的多通道超标量处理器，或被实现为两个独立的处理器核，每个处理器核执行不同的指令流。数据总线可配置为单个总线或专用于每个通道的总线；使得一条总线可处于读取模式，而另一条总线处于写入模式，或任何其他此类组合。
图19显示了设计用于实时捕获、处理和显示自然数据类型的设备1900。设备1900包括传感器子系统1901和可选附加传感器子系统1903，两者都耦合到支持系统1904，支持系统1904可以包括显示元件1902和/或光学元件1908。处理器存储子系统1800包含在电子单元1920内。由于需要实时操作，防止长时间的处理器暂停可以降低容量有限的数据缓冲区溢出的风险。通过将处理器内核专用于满足从自然数据类型的传感器(如摄像机)实时捕获的捕获和存储需求，可以降低处理器长时间暂停的风险。对于电池供电和小型化的人类可穿戴设备，结合了诸如高分辨率视频捕获、处理、存储和显示等特性，期望在不超过两个IC中实现处理器存储子系统，同时保持可接受的帧速率和分辨率。在这些占用空间受限的系统中，超标量存储器提供了比传统单任务存储器组件更高级别的并行性。
如上所示，本发明的一个实施例是多存储体DRAM，该多存储体DRAM可以在给定的存储周期中，使用前一个存储周期中从单独的管脚同时接收的行地址信息和列地址信息，在一个存储体中的行操作，同时在同一DRAM的不同存储体中执行列操作。
本发明的另一个实施例是多存储体DRAM，该多存储体DRAM可以同时从外部管脚接收两个独立的地址，并使用这些地址来同时寻址两个不同的片上存储体。
本发明的另一个实施例是多存储体超标量DRAM，它使用一个管脚接收命令，一个管脚用于接收一个通道的地址，另一个管脚用于接收不同通道的地址，两个独立可控的数据IO端口允许通过任一通道访问存储器IC中的任意存储器存储位置。
尽管本文中的发明已经参考特定实施例进行了描述，但是应当理解，这些实施例仅仅是本发明的原理和应用的说明。因此，应当理解，可以对示例性实施例进行许多修改，并且可以在不脱离由所附权利要求所定义的本发明的精神和范围的情况下设计其他布置。

Claims (17)

1.一种存储器IC，包括：
单个外部数据IO端口，被配置为接收要存储在所述存储器IC中的数据以及传输从所述存储器IC中所存储的数据中所读取的数据；
单个外部命令输入端口，被配置为接收命令；
第一外部地址输入端口，被配置为接收第一地址；以及
第二外部地址输入端口，被配置为接收第二地址；
所述命令可在所述第一地址和所述第二地址上操作，以同时访问所述存储器IC中的两个不同区域。
2.根据权利要求1所述的存储器IC，其中，所述命令包括第一操作类型命令和第二操作类型命令，其中，所述存储器IC可以在单个存储周期内从所述外部命令输入端口接收第一操作类型命令和第二操作类型命令，并且所述存储器IC可以使用通过同时采样所述第一外部地址输入端口和所述第二外部地址输入端口而获得的寻址信息来同时执行第一操作类型命令和第二操作类型命令。
3.根据权利要求2所述的存储器IC，其中，所述存储器IC是动态随机存取存储器(“DRAM”)。
4.根据权利要求3所述的存储器IC，其中，所述第一地址是行地址。
5.根据权利要求4所述的存储器IC，其中，所述第二地址是列地址。
6.根据权利要求5所述的存储器IC，其中，所述外部命令输入端口包括单个导体管脚。
7.根据权利要求6所述的存储器IC，其中，所述外部第一地址输入端口包括单个导体管脚。
8.根据权利要求7所述的存储器IC，其中，所述外部第二地址输入端口包括单个导体管脚。
9.根据权利要求8所述的存储器IC，其中，所述第一操作类型命令是行命令。
10.根据权利要求9所述的存储器IC，其中，所述第二操作类型命令是列命令。
11.根据权利要求1所述的存储器IC，其中，所述数据IO端口被配置为两个可独立控制的IO电路组，所述组中的每个这样的电路被耦合至一个外部端子，所述外部端子被设计为耦合至多导体数据总线的一个导体上；每个所述IO电路组的IO操作可独立控制，使得当所述存储器IC在工作时，一组数据IO端口电路可以通过第一多导体数据总线传输由所述第一外部地址输入端口寻址的数据，另一组数据IO端口电路可以通过第二多导体数据总线接收由所述第二外部地址端口寻址的数据。
12.一种处理器-存储器子系统，其包括多核处理器和存储器IC，其中，所述存储器IC包括：
单个外部数据IO端口，被配置为接收要存储在所述存储器IC中的数据以及传输从所述存储器IC中所存储的数据中所读取的数据；
单个外部命令输入端口，被配置为接收命令；
第一外部地址输入端口，被配置为接收第一地址；以及
第二外部地址输入端口，被配置为接收第二地址；
所述命令可在所述第一地址和所述第二地址上操作，以同时访问所述存储器IC中的两个不同区域。
13.根据权利要求12所述的处理器-存储器子系统，其中，所述命令包括第一操作类型命令和第二操作类型命令，其中，所述存储器IC可以在单个存储周期内从所述外部命令输入端口接收第一操作类型命令和第二操作类型命令，并且所述存储器IC可以使用通过同时采样所述第一外部地址输入端口和所述第二外部地址输入端口而获得的寻址信息来同时执行第一操作类型命令和第二操作类型命令。
14.根据权利要求13所述的处理器-存储器子系统，其中，所述数据IO端口被配置为两个可独立控制的IO电路组，所述组中的每个这样的电路被耦合至一个外部端子，所述外部端子被设计为耦合至多导体数据总线的一个导体上；每个所述IO电路组的IO操作可独立控制，使得当所述存储器子系统在工作时，一组数据IO端口电路可以通过第一多导体数据总线传输由所述第一外部地址输入端口寻址的数据，另一组数据IO端口电路可以通过第二多导体数据总线接收由所述第二外部地址端口寻址的数据。
15.一种包括多核处理器和存储器IC的设备，其中，所述存储器IC包括：
单个外部数据IO端口，被配置为接收要存储在所述存储器IC中的数据以及传输从所述存储器IC中所存储的数据中所读取的数据；
单个外部命令输入端口，被配置为接收命令；
第一外部地址输入端口，被配置为接收第一地址；以及
第二外部地址输入端口，被配置为接收第二地址；
所述命令可在所述第一地址和所述第二地址上操作，以同时访问所述存储器IC中的两个不同区域。
16.根据权利要求15所述的设备，其中，所述命令包括第一操作类型命令和第二操作类型命令，其中，所述存储器IC可以在单个存储周期内从所述外部命令输入端口接收第一操作类型命令和第二操作类型命令，并且所述存储器IC可以使用通过同时采样所述第一外部地址输入端口和所述第二外部地址输入端口而获得的寻址信息来同时执行第一操作类型命令和第二操作类型命令。
17.根据权利要求16所述的设备，其中，所述数据IO端口被配置为两个可独立控制的IO电路组，所述组中的每个这样的电路被耦合至一个外部端子，所述外部端子被设计为耦合至多导体数据总线的一个导体上；每个所述IO电路组的IO操作可独立控制，使得当所述设备在工作时，一组数据IO端口电路可以通过第一多导体数据总线传输由所述第一外部地址输入端口寻址的数据，另一组数据IO端口电路可以通过第二多导体数据总线接收由所述第二外部地址端口寻址的数据。
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