JP4853742B2

JP4853742B2 - 二重変換利得ゲートとコンデンサーとｈｄｒ組み合わせ

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Publication number: JP4853742B2
Application number: JP2008521435A
Authority: JP
Inventors: エー．マッキー，ジェフリー
Original assignee: マイクロンテクノロジー，インク．
Priority date: 2005-07-12
Filing date: 2006-07-07
Publication date: 2012-01-11
Anticipated expiration: 2026-07-07
Also published as: EP1908272A1; US20070013797A1; KR100937320B1; JP2009501498A; EP1908272B1; CN101258738A; US7898588B2; TWI324879B; KR20080030091A; TW200711464A; US20100188546A1; US7728896B2; CN101258738B; WO2007008554A1

Description

本発明は一般的に半導体イメージング装置そして特に画素セルのアレイおおびセルのための回路を有するＣＭＯＳアクティブ（ａｃｔｉｖｅ）画素センサー（“ＡＰＳ"）イメージャ（ｉｍａｇｅｒ）に関する。

低価格イメージング装置として使用するためのＣＭＯＳアクティブ画素イメージャは現在関心が持たれている。図１は当業者に共通に知られる形でＣＭＯＳアクティブ画素センサー（“ＡＰＳ"）画素アレイ２３０および画素に格納された信号の読み出しを可能にするタイミングと制御信号を提供するコントローラ２３２を含むイメージャ１００を示す。例示的なアレイはＭｘＮ画素の規模で特定応用に依存するアレイ２３０のサイズを持つ。イメージャ画素が列（ｃｏｌｕｍｎ）並列読み出しアーキテクチャを用いることによって一度に一行が読み出される。行アドレッシング回路２３４および行ドライバ２４０の動作を制御することによってコントローラ２３２はアレイ２３０の特定行の画素を選択する。選択された行の画素内に格納された信号が列線上で読み出し回路２４２へ提供される。次に、各列内からの読み出し画素信号が列アドレッシング回路２４４を用いて逐次的に読み出される。

図２は図１のシステム１００の画素アレイ２３０をより詳細に示す。図２は画素アレイ２３０内の６トランジスタ（６Ｔ）ＣＭＯＳ画素セル１０を図解する。６ＴＣＭＯＳ画素セル１０は一般的に画素セル１０上に入射する光によって生成しそして生成された電荷収集のための光変換デバイス２３、および光変換デバイス２３から典型的にフローティング拡散領域５である検出ノードへ電荷の転送のための転送トランジスタ２７を含む。フローティング拡散領域５が出力ソースフォロワトランジスタ１９のゲートに電気的に接続される。画素セル１０はまたフローティング拡散領域５をあらかじめ決められた電圧（アレイ画素供給電圧Ｖａａ＿ｐｉｘとして示される）にリセットするリセットトランジスタ１６；行選択信号への応答として出力ソースフォロワトランジスタ１９からの信号を出力列線へ出力するための行選択トランジスタ１８を含む。要求されないが、この例示的な画素セル１０において、フローティング拡散領域５の電荷格納容量を増やすためにコンデンサー２０がまた含まれる。コンデンサー（またはキャパシタ：ｃａｐａｃｉｔｏｒ）２０の一つ電極板がＶａａ＿ｐｉｘに接続されそしてコンデンサー２０の他の電極板が二重変換利得（ｄｕａｌｃｏｎｖｅｒｓｉｏｎｇａｉｎ“ＤＣＧ”）トランジスタ２１を通じてフローティング拡散領域５に接続される。要求されないが、この例示的な画素セル１０において、高ダイナミックレンジ（ｈｉｇｈｄｙｎａｍｉｃｒａｎｇｅ“ＨＤＲ”）トランジスタ２５が含まれる。ＨＤＲトランジスタ２５の一つソース／ドレインがＶａａ＿ｐｉｘに接続されそしてＨＤＲトランジスタ２５の他のソース／ドレインが光変換デバイス２３に接続される。

図２に示されるＣＭＯＳ画素セル１０において、光変換デバイス２３上に入射する光によって電子が生成される。これらの電荷は転送トランジスタ２７が活性化されときに転送トランジスタ２７によってフローティング拡散領域５に転送される。ソースフォロワトランジスタ１９は転送される電荷に基づいて出力信号を発生する。出力信号は光変換デバイス２３から抽出される電子の数に比例する。ＤＣＧトランジスタ２１がイネーブル（ｅｎａｂｌｅ）されるときに、コンデンサー２０がフローティング拡散領域５に接続されそして格納能力を増やしそしてフローティング拡散領域５の変換利得をチャージ（ｃｈａｒｇｅ）する。ＨＤＲトランジスタ２５がイネーブルされるときに、Ｖａａ＿ｐｉｘが光変換デバイス２３に接続されそして画素セル１０のダイナミックレンジを増やすために光変換
デバイス２３から幾つかの電荷を追い出す。

アレイ２３０内の画素１０の充填率（ｆｉｌｌｆａｃｔｏｒ）および電荷格納容量を増やすことは望ましい。しかし、コンデンサー２０およびＤＣＧトランジスタ２１そしてそれらを制御する制御線を含むことにより画素１０内および／またはアレイ２３０内のスペースを必要とする。さらに加えて、ＨＤＲトランジスタ２５（ダイナミックレンジを増やすため）は画素１０内および／またはアレイ２３０内のスペースを要求する。スペースのトレードオフがある：アレイ内のコンデンサーおよびトランジスタによって使われる大きいスペースは光変換デバイス２３のための使用可能スペースが少なくなる。このように、アレイ２３０内にコンデンサーおよびトランジスタそしてそれらを制御する制御線を含むことはアレイ２３０の充填率に影響する。ゆえに、アレイ２３０の充填率に著しく影響せずに電荷格納容量およびダイナミックレンジを増やすための制御可能なコンデンサーおよびトランジスタを含むことが望ましい。

本発明は二重変換利得（ＤＣＧ）および高ダイナミックレンジ（ＨＤＲ）トランジスタを用いて画素内における、より効率的なコンデンサーの配置およびメタルの配線の方法および装置を提供する。

本発明の一つの形態において、一つの活性化回路がＤＧＣトランジスタ及びＨＤＲトランジスタによって共有される。

本発明の他の形態において、共有される活性化回路はＤＧＣトランジスタ及びＨＤＲトランジスタのための共通ゲートを含む。

本発明の他の形態において、共有ゲートはまた二重変換利得内に用いられるコンデンサーの一つ電極板を提供する。

本発明の他の形態において、画素回路を形成する複数の画素は読み出し回路を共有する共有化活性化回路によって活性化されるそれぞれのＨＤＲトランジスタを有する。

本発明の他の形態において、一つの画素対によって形成される一つ画素回路の複数のＨＤＲトランジスタ及び他の画素対によって形成される異なる画素回路のためのＤＧＣ回路に対して共有される活性化回路が提供される。
本発明のこれらおよび他の特徴そして利点は添付の図と関連する本発明の以下の詳細な説明によって容易に理解できる。

後続の詳細記述において、添付図が参照され、この図はこの記述の一部を構成、そしてこの図には本発明の特定の例示的実施例が図式的に示される。当業者によって生産しそして使用することを可能にするためにこれらの実施例が十分に詳細に記載され、そして本発明の精神と範囲から離脱せずに構造的、論理的または他の変更が開示されている特定実施例に対してなされることが可能であると理解されたい。

図３はイメージング装置６００に要求されるスペースを減らすために高ダイナミックレンジおよび二重変換利得トランジスタのための制御線を組み合わせるイメージング装置６００の形で本発明の例示的な実施例を示す。イメージング装置６００は本発明の図解された実施例の通りの画素３００ａから３００ｌを含む。画素３００ａと３００ｇ、３００ｂと３００ｈ、３００ｃと３００ｉ、３００ｄと３００ｊ、３００ｅと３００ｋ、および、
３００ｆと３００ｌはそれぞれ同一の画素回路６１０ａ、６１０ｂ、６１０ｃ、６１０ｄ、６１０ｅおよび６１０ｆの一部であり、これらの画素回路は画素アレイ６０１の一部である。画素回路６１０ｂを代表としてとると、画素３００ｂと３００ｈはそれぞれ光変換デバイス６２３ｂと６３３ｂ、および転送トランジスタ６２７ｂと６３７ｂを含む。画素回路６１０ｂはまたフローティング拡散領域６０５ｂとリセットトランジスタ６１６ｂ、および読み出し回路、つまり、画素３００ｂと３００ｈによって共有されるソースフォロワトランジスタ６１９ｂと行選択トランジスタ６１８ｂを含む。画素回路６１０ｂはまたトランジスタ６４１ｂとコンデンサー６４０ｂ、およびＨＤＲトランジスタ６２５ｂ、６３５ｂを含むＤＣＧ／ＨＤＲ回路を含む。ＤＣＧ／ＨＤＲ回路が画素回路６１０ｂと６１０ｄに接続される。画素回路６１０ａ、６１０ｃ、６１０ｄ、６１０ｅおよび６１０ｆが画素回路６１０ｂと同様に構成される。

画素回路６１０ｂのＤＣＧ／ＨＤＲ回路がＨＤＲトランジスタ６２５ｂと６３５ｂのための制御線６０９ｂによって動作されるがコンデンサが実際にＤＣＧトランジスタ６４１ｂを通じて画素回路６１０ｂの左下の画素回路６１０ｄのフローティング拡散領域６０５ｄに接続される。同様に、画素回路６１０ｃのＤＣＧ／ＨＤＲ回路が回路６１０ｅと共有され、そして画素アレイの全体にわたって同様である。図３に見られるように、他の画素回路６１０ａ、６１０ｃ、６１０ｄ、６１０ｅ、６１０ｆの代表である画素回路６１０ｂに関して、ＤＣＧ／ＨＤＲ回路が対角線上に配置される画素回路すなわち一行下方の一つ画素回路および一列上方の画素回路、つまり、画素回路６１０ｂと６１０ｄで共有されている。画素回路６１０ｄのフローティング拡散領域６０５ｄがＤＣＧトランジスタ６４１ｂによって画素回路６１０ｂ内のコンデンサー６４０ｂに切り替え的に接続される。すべての近傍画素回路が図３に示されるのではないが、ＤＣＧ／ＨＤＲ回路の同様の共有は、画素回路６１０ａ、６１０ｃ、６１０ｄ、６１０ｅおよび６１０ｆに適用される。ゆえに、線６０９ｂ上を通すＤＣＧ／ＨＤＲ制御信号は光変換デバイス６２３ｂ、６３３ｂを切り替え的にＶａａ＿ｐｉｘに接続する画素回路６１０ｂのＨＤＲトランジスタ６２５ｂ、６３５ｂを制御するだけでなく、画素回路６１０ｂのコンデンサー６４０ｂを切り替え的に画素回路６１０ｄのフローティング拡散領域６０５ｄに接続するＤＣＧトランジスタ６４１ｂも制御する。画素回路６１０ｂのコンデンサー６４０ｂは画素回路６１０ｂのスイッチ６４１ｂ、線６１１ｂおよび線６１２ｄを通じて画素回路６１０ｄのフローティング拡散領域６０５ｄに電荷を格納する。そのように、線６０９ｂ上を通す制御信号は異なる２つ回路：画素回路６１０ｂ内のＨＤＲトランジスタ６２５ｂ、６３５ｂそしてコンデンサー６４０ｂを画素回路６１０ｄのフローティング拡散領域６０５ｄに接続するＤＣＧトランジスタ６４１ｂを制御する。ゆえに、画素回路行のためのＤＣＧ信号は前の画素回路行のＨＤＲ信号のためのものと同一信号である。対角線上に配置される画素回路間のつまり、離れる一つ画素回路行と一つ画素回路列間で制御信号の共有すること、に関連して本発明が記載されているが、本発明はそのように限定しない。

イメージング装置の製造中にイメージング装置６００は画素アレイ６０１の周辺周りにダミー画素とダミー画素回路を含むようにすることが従来に知られている。図示されていないが、対角線上で共有された電荷および制御信号の一貫性を維持するために画素アレイ６０１の境（ｅｄｇｅ）上の画素回路がダミー画素回路に接続される。例として、画素回路６１０ｂが画素アレイ６０１の上部境界上に配置されれば、画素回路６１０ｂは画素回路６１０ｂの一列右へそして一行上のダミー画素回路内の線６１２ｂに接続するコンデンサーを共有する。

回路および制御信号を共有する画素回路（例えば、６１０ｂ、６１０ｄ）と共に、画素アレイ６０１を動作するための必要回路の量および画素アレイ６０１内部そして周辺に要求されるスペースが減らされる。このように、ＨＤＲおよびＤＣＧ回路を含む画素アレイ６０１のイメージング装置６００は画素アレイ６０１の充填率に著しく影響せずにＨＤＲ
およびＤＣＧ回路の含むという効果を奏することができる。

共通画素列内の画素回路は読み出し列線７０１つまり、７０１ａ、７０１ｂ、を共有し、そして共有されるサンプルアンドホールド回路７００（図４）に接続される。例示的な実施例において、信号が画素一行ずつで画素アレイ６０１（図３）から読み出され、最上部画素行から開始し底部画素行まで増加して続けられる。例として、画素３００ａ、３００ｂ、および３００ｃは事実上同時に読み出される。そして、画素３００ｄ、３００ｅ、および３００ｆは事実上同時に読み出される。画素アレイの一行ずつ読み出しがアレイの最後の行まで続けられる。

３つ信号が各セルから読み出される：すなわちＶｒｓｔ−リセット信号、Ｖｓｉｇ電荷信号、およびＶｄｃｇ−第二電荷または二重変換利得信号である。画素アレイの動作が次に詳細に述べられる。次により詳細に述べられるように、用いられるシャッターの種類によって、読み出し先行蓄積（ｒｅａｄａｈｅａｄｉｎｔｅｇｒａｔｉｏｎ）が用いられることがある。

図４は本発明の典型的な実施例に従うサンプルアンドホールド回路７００の一部の図式的図である。１つだけのサンプルアンドホールド回路７００が描かれているが、サンプルアンドホールド回路７００は画素アレイ内の各列の画素回路のためのサンプルアンドホールド回路７００を代表する。上述のように、一つの例示的な実施例において３つ信号が各セルから読み出される、例えば、Ｖｒｓｔ１、Ｖｓｉｇ１、Ｖｄｃｇ１である。

図４に見られる例示的な実施例において、関連する画素回路から受信される３つ信号の各々が独立してサンプルアンドホールド回路７００に格納される。サンプルアンドホールド回路７００は画素からの信号を格納するためのサブ回路（ｓｕｂｃｉｒｃｕｉｔ）７３０を有する。サブ回路７３０は信号Ｖｒｓｔ１、Ｖｓｉｇ１、Ｖｄｃｇ１を格納するための３つコンデンサー７１４、７１６、７１８を有する。コンデンサー７１４、７１６、７１８がそれぞれ制御信号ＳＨＲ１、ＳＨＳ１およびＳＤＣＧ１によって制御されるスルースイッチ７０１、７０８、７１０を通じて列線７０１に選択的に接続される。コンデンサー７１４、７１６、７１８がそれぞれイッチ７２２、７２４、７２８を通じて下流回路に選択的に接続される。
格納されたＶｒｓｔ、Ｖｓｉｇ、Ｖｄｃｇが読み出されることができそして望まれれば多くの異なる方法で組み合わされる。例として、例示的な実施例において、外部回路（示されない）は値Ｖｓｉｇの値に依存してサンプルアンドホールド回路７００のスイッチを制御する。例えば、閾値電圧が決定され（通常製造中に）、閾値は画素読み出し中に発生する信号値の多量さを示し、ゆえに二重変換利得変形が適応されることができる。読み出し中に、Ｖｓｉｇが閾値と比較される。Ｖｓｉｇ＞閾値であれば画素出力信号はＶｒｓｔ−Ｖｄｃｇである。さもなければ、出力信号はＶｒｓｔ−Ｖｓｉｇである。ゆえに、例として、サブ回路７３０の格納された信号がサンプルアンドホールド回路７００に接続される差動増幅器（示されない）内に結合されるようになりそしてＶｓｉｇ１は閾値より大きければ、スイッチ７２２および７２６が閉じられそしてコンデンサー７１４および７１８が差動増幅器に接続される。Ｖｓｉｇ１は閾値より大きくなければ、スイッチ７２２および７２４が閉じられそしてコンデンサー７１４および７１６が差動増幅器に接続される。

図５は本発明の例示的な実施例に従う図３の画素アレイ６０１および図４のサンプルアンドホールド回路７００の一部動作を描くタイミング図である。簡単のため、一つ画素の読み出しが説明されそして読み出される他の画素の代表である。図５のタイミング図において、信号はアクティブ“ハイ”（ａｃｔｉｖｅ “ｈｉｇｈ”）であり、つまり、ハイ論理状態。“ＲＯＷ”は画素の行であり、例えば、３００ａ、３００ｂ、３００ｃ（図３）である。画素の第一行はＲＯＷ０、例えば、３００ａ、３００ｂ、３００ｃ（図３）である。；画素の第二行はＲＯＷ１、例えば、３００ｇ、３００ｈ、３００ｉ（図３）である。図３にＲＯＷ５が描かれていないが、図５のタイミング図の一部として述べられる。

図５において、Ａｄｄｒは読み出される画素行の画素回路行アドレスでありそしてｒａｓは読み出しアドレス信号である。ＲＯＷ０、ＲＯＷ１およびＲＯＷ５はそれぞれ画素行０、１および５のための行選択ゲート信号を表す。実装において、グローバル行選択信号が行デコード回路に提供され、この回路は適切な行に行選択ゲート信号を提供するために行選択信号とＡｄｄｒ信号との論理積（ＡＮＤ）を行う。例えば、Ａｄｄｒは“０００”であれば、行デコードでコードは行０に行選択信号を提供する。Ｔｘ０，０、Ｔｘ１，０、Ｔｘ２，０、Ｔｘ３，０およびＴｘ５，０は行０、第一画素、つまり、画素３００ａ；行１、第一画素、つまり、画素３００ｇ；行２、第一画素、つまり、画素３００ｄ；行３、第一画素、つまり、画素３００ｊ；行５、第一画素、（示されない）のための転送信号を表す。実装において、グローバル転送ゲート信号が列デコード回路に提供され、この回路は適切な列に転送ゲート信号を提供するためにグローバル転送ゲート信号と現在必要とされる画素列とのデコード（ｄｅｃｏｄｅ）を行う。例えば、画素アレイの画素列読み出し中に列デコード回路はＴｘ信号、例えば、Ｔｘｊ，０を生成し、第ｊ番目（ｊｔｈ）行および第一列内に対応する転送ゲートをイネーブルする。例えば、第一行中に、画素３００ａのために列読み出しＴｘ０，０がイネーブルされる。画素アレイの第二画素列読み出し中に列デコード回路は次のＴｘ信号、例えば、Ｔｘ＿，１、上にイネーブル信号を提供し、対応する転送ゲートをイネーブルする。例えば、第一行中に、画素３００ｂのために第二列読み出しＴｘ０，１がイネーブルされる。Ｒｅｓｅｔ０、Ｒｅｓｅｔ１、およびＲｅｓｅｔ５はそれぞれ行０、１、および５のためのリセットゲート信号を表す。実装において、グローバルリセット信号が行デコード回路に提供され、この回路は適切な行に行リセット信号を提供するために行リセット信号とＡｄｄｒ信号との論理積を行う。このケースにおいて、各画素は２つ行信号を受信する。例えば、画素回路６１０ａは集合的に行選択トランジスタ６１８ａを制御する行０、および行１信号を受信する。ＤＣＧＨＤＲ０、ＤＣＧＨＤＲ１、およびＤＣＧＨＤＲ２は行０、１、および２のためのＤＣＧ／ＨＤＲゲート制御信号を表す。行０のＤＣＧＨＤＲは異なる画素回路内のゲートへの適用のために出現する。例えば、画素３００ｄ（および３００ｊ）のためのＤＣＧＨＤＲ信号はＤＣＧＨＤＲ２である（それが第三画素行内にあるように）。しかしながら、ＤＣＧＨＤＲ２信号が適用されそして画素回路６１０内のゲートと６４１ｂを制御する。実装において、グローバルＤＣＧＨＤＲ信号が行デコード回路に提供され、この回路は適切なＤＣＧＨＤＲゲートにＤＣＧＨＤＲ信号を提供するためにＤＣＧＨＤＲ信号とＡｄｄｒ信号との論理積を行う。

図５において、ＳＨＲ１、ＳＨＳ１およびＳＤＣＧ１はそれぞれコンデンサー７１４、７１６及び７１８を列線７０１ａに接続するためのスイッチをイネーブルする信号である。

図５において、時間期間ｔ０は初期設定時間期間であり、この間読み出される画素セルの画素回路行アドレスが提供される。この例においてｔ０間に、第一の画素回路の第一行（つまり、行０）に対応する０００のＡｄｄｒが提供される。この例において、一つ画素回路、例えば、画素回路６１０ａ（図３）の一つ画素、例えば、画素３００ａ、からの読み出しが述べられるが、従来に知られているようにこの例は実質上同時に読み出される画素回路行の画素行内の全ての画素の代表である。

時間期間ｔ１中に、画素回路６１０ａがリセットされそしてリセット電荷が下記のように格納される。制御信号Ｒｏｗ０、Ｒｅｓｅｔ０、ＤＣＧＨＤＲ０、およびＳＨＲ１がイネーブルされ（つまり、ハイにアサートされ）（図５）。Ｒｏｗ０信号はスイッチ６１８ａを閉じそして画素回路６１０ａを列線に接続する（図３）。Ｒｅｓｅｔ０信号はスイッ
チ６１６ａを閉じそしてＶａａ＿ｐｉｘを画素回路６１０ａに接続する（図３）。ＤＣＧＨＤＲ０信号はスイッチ６４１ｘ（スイッチ６４１ａに類似する図３内に示されていない画素回路６１０ｘ内のスイッチであり、画素回路６１０ｘは画素回路６１０ａの上の行そして右の一列の一つ画素回路である）を閉じ、そして画素回路６１０ａの上の行および右の一列の一つ画素回路までの線６１２ａを通じてフローティング拡散領域６０５ａおよびコンデンサー６４０ｘ（コンデンサー６４０ａに類似する図３内に示されていない画素回路６１０ｘ内のコンデンサー）に接続する。ＳＨＲ１信号はスイッチ７０６を閉じそして列線７０１ａを介してコンデンサー７１４を画素回路６１０ａに接続する。ゆえに、時間期間ｔ１の最後において、画素回路６１０ａがリセットされそして画素回路６１０ａのリセット電圧がサンプルアンドホールド回路７００内に格納される。時間の最後において制御信号Ｒｅｓｅｔ０、ＤＣＧＨＤＲ０、およびＳＨＲ１がディスエーブル（ｄｉｓａｂｌｅ）され（つまり、ローとなる）。ＤＣＧＨＤＲ０がパルス化（ｐｕｌｓｅ）されたとき、前の画素回路行（示されない）の光変換デバイスが同時にリセットされる。このように、画素アレイの蓄積時間はアクセスされる２つ画素回路行を反映するために蓄積時間の計算を必要とする。制御信号のイネーブルとディセーブルの観点から述べられたが、通常に知られているように、この一連の動作で制御信号をパルシング−アサーティング／デイアサーティング（ｐｕｌｓｉｎｇ−ａｓｓｅｒｔｉｎｇ／ｄｅａｓｓｅｒｔｉｎｇ）として参照することもできる。

時間期間ｔ２中に、その時間に蓄積された画素回路６１０ａの蓄積電荷（つまり、光信号）が下記のように読み出されそして格納される。制御信号Ｔｘ０，０およびＳＨＳ１がイネーブルされる（つまり、ハイとなる）。Ｔｘ０，０信号はスイッチ６２７ａを閉じそして光変換デバイス６２３ａをフローティング拡散領域６０５ａに接続する。ＳＨＳ１信号はスイッチ７０８を閉じそして列線７０１ａを介してコンデンサー７１６を画素回路６１０ａに接続する。フローティング拡散領域６０５ａ上に格納された電荷が読み出されそしてコンデンサー７１６上に格納される。ゆえに、ｔ２の最後に、画素回路６１０ａの信号電圧Ｖｓｉｇがサンプルアンドホールド回路７００内に格納される。時間期間ｔ２の最後において制御信号Ｔｘ０，０およびＳＨＳ１がディスエーブルされ（つまり、ローとなる）（図５）。

時間期間ｔ３中に、画素回路６１０ａのいずれの付加蓄積電荷も下記のように読み出されそして格納される。制御信号Ｔｘ０，０、ＳＤＣＧ１、およびＤＣＧＨＤＲ０がイネーブルされる（つまり、ハイとなる）。Ｔｘ０，０信号はスイッチ６２７ａおよび６４１ｘ（スイッチ６４１ａに類似する図３内に示されていない画素回路６１０ｘ内のスイッチであり、画素回路６１０ｘは画素回路６１０ａの一行上そして一列右の一つ画素回路である）を閉じ、そして画素回路６１０ａの上の一行および右の一列の一つ画素回路までの線６１２ａを介し光変換デバイス６２３ａをフローティング拡散領域６０５ａおよびコンデンサー６４０ｘ（コンデンサー６４０ａに類似する図３内に示されていない画素回路６１０ｘ内のコンデンサー）に接続する。ＳＤＣＧ１信号はスイッチ７１０を閉じそして列線７０１ａを通じてコンデンサー７１８を画素回路６１０ａに接続する。フローティング拡散領域６０５ａ上に格納された電荷が読み出されそしてコンデンサー７１８上に格納される。ゆえに、ｔ３の最後に、画素回路６１０ａのいずれの付加信号電圧もサンプルアンドホールド回路７００内に格納される。時間期間ｔ３の最後において制御信号Ｒｏｗ０、Ｔｘ０，０、ＳＤＣＧ１およびＤＣＧＨＤＲ０がディスエーブルされ（つまり、ローとなる）（図５）。ゆえに、時間期間ｔ３の最後において画素回路６１０ａがリセットされ、蓄積され、読み出されおよび格納される。

時間期間ｔ４中にＲＯＷ０の５行先の画素行のための蓄積過程が開始される。一般に知られているように、機械的なシャッターが用いられていないとき、読み出し前の蓄積のために画素の画素回路行が初期化される。例示的な実施例において、初期化される行は読み
出される現在の行の５行先である。そのように、ＲＯＷ０が読み出されるため、ＲＯＷ５が蓄積のために準備される。時間期間ｔ４は初期設定時間期間であり、この間初期化される画素セルの画素回路行アドレスが提供される。この例においてｔ４間に、００５のＡｄｄｒが提供される。この例において、一画素セルの初期化が述べられるが、通常に知られているようにこの例は実質上同時に読み出される画素回路行の画素行内の全ての画素の代表である。

時間期間ｔ５内に、制御信号Ｒｅｓｅｔ５およびＴｘ５，０がイネーブルされる（つまり、ハイとなる）。画素３００ｙ（図３内に示されていない）画素３００ａおよび画素回路３００ａ下の５画素行に類似する画素である。Ｒｅｓｅｔ５信号はスイッチ６１６ｙ（スイッチ６１６ａに類似する図３内に示されていない画素３００ｙ内のスイッチ）を閉じそしてＶａａ＿ｐｉｘを画素回路６１０ｙに接続する。Ｔｘ５，０信号はスイッチ６３５ｙ（スイッチ６３５ａに類似する図３内に示されていない画素回路３００ｙ内のスイッチ）を閉じそして光変換デバイス６３３ｙ（光変換デバイス６３３ｙに類似する図３内に示されていない画素回路３００ｙ内の光変換デバイス）をＶａａ＿ｐｉｘに接続する。ゆえに時間期間ｔ５の最後において、画素３００ｙがリセットされそして蓄積のために用意できる。制御信号Ｒｅｓｅｔ５およびＴｘ５，０がディスエーブルされる（つまり、ローとなる）（図５）。この後、画素回路３００ｙは蓄積する。

従来から知られているように、画素アレイからの読み出しは一連の逐次読み出しを実際に含む。画素アレイからの初期読み出し中に異なる調整および計算が発生することがある。例えば、初期読み出し中に露光設定が調整される。画素アレイの第一読み出し後に、アレイからの読み出し値が計算されそして露光が調整される。画素アレイが第二次読み出されそしてアレイからの読み出し値が計算されそして露光が再度調整される。最後、複数の初期読み出しの後に画素アレイからの有効な読み出しが発生可能になる。そのように、画素が回転態様（ｒｏｌｌｉｎｇｍａｎｎｅｒ）において読み出される、つまり、画素アレイは１００行を有しそして画素アレイが行０から９９まで逐次的に読み出されるとすれば、画素アレイの後続の読み出しにおいて、行０が行９９の後に読み出される。ゆえに、この例において行９５が読み出されるときに、行０（５行先）が読み出しのために初期化される。本発明は５行先初期化について述べているが、本発明はそのように限定しない。

図６は本発明の典型的な実施例に従うの図３の画素アレイの蓄積の一部動作を描くタイミング図である。簡潔のため、時間期間ｔ０、ｔ１、ｔ２、ｔ３、ｔ４、が参照されているが、図５の時間期間ｔ０、ｔ１、ｔ２、ｔ３、ｔ４、とは同一ではない。図６のタイミング図において、信号がアクティブ（ａｃｔｉｖｅ）またはイネーブルされる“ハイ”、つまり、ハイ論理状態となる。

ＧＢＬ＿ＨＤＲはＨＤＲＤＣＧ信号のためのグローバル制御信号である。これが画素アレイのローカルアドレスとの組み合わせされ（例えば、“論理積演算される（ＡＮＤｅｄ）”）、行のＨＤＲＤＣＧを提供する。ＳＨＵＴＴＥＲは画素アレイの露光を制御する機械的なシャッターのための制御信号である。ＦｒａｍｅＶａｌｉｄはイメージャが典型的に生成する制御信号でありイメージシステムに有効イメージが読み出されることを示す。

図６に描かれているように、システムは電荷蓄積、例えば、時間期間ｔ２、ｔ４、および信号読み出し、例えば、時間期間ｔ２、ｔ４の間を交代する。蓄積時間期間中に、例えば、時間期間ｔ２、ＳＨＵＴＴＥＲ信号がイネーブルされ、ゆえに、画素アレイの機械的なシャッター（示されない）を一時的に開ける。ＧＢＬ＿ＨＤＲがイネーブルされそしてそれに従って画素アレイ内のＤＧＣ＿ＨＤＲトランジスタがイネーブルされ、つまり、閉じられる。例えば、イネーブルされたＧＢＬ＿ＨＤＲは画素回路６１０ａ内のトランジス
タ６２５、６３５ａを閉じ、画素回路６１０ａはすべての画素回路、例えば、６１０ａ、６１０ｂ、６１０ｃ、６１０ｄ、６１０ｅ、および６１０ｆ、の代表である。ＧＢＬ＿ＨＤＲは蓄積時間期間ｔ２に渡って変化し、ハイレベルから開始し、画素がリセットされそして画素蓄積の時間にはレベルがオフに落ち、つまり、減少する。時間期間ｔ２の最後において、ＧＢＬＨＤＲおよびＳＨＵＴＴＥＲ信号がディスエーブルされる。

図７は本発明の他の典型的な実施例に従う図３の画素アレイ６０１および図４のサンプルアンドホールド回路７００の一部動作が描かれるタイミング図である。図７のタイミング図は機械的なシャッターを用いるシステムに応用可能でありそしてゆえに、画素回路が読み出される前に複数行の行蓄積を開始する必要がない。そのように、図７のタイミング図は図５のタイミング図に類似するが、初期化時間期間ｔ４およびｔ５を含まない（図５）。

図８は図３の画素アレイ６０１の一部の回路レイアウトの平面図を示す。図８は行選択トランジスタ６１８、ソースフォロワトランジスタ６１９、ＤＣＧトランジスタ６４１、ＨＤＲゲート６２５、転送トランジスタ６２７、コンデンサー６４０、リセットトランジスタ６１６、フローティング拡散領域６０５、および光変換領域６２３を示す。

図９はシステム１１００を示し、イメージャ装置６００（図３のように構成される）を含むように修正された典型的なプロセッサシステムである。システム１１０はイメージセンサー装置を含もうとするデジタル回路を有する典型的なシステムである。限定されるこがなく、このようなシステムはコンピュータシステム、カメラシステム、スキャナー、マシンビジョン、車両走行指示、ビデオ電話、監視システム、自動焦点システム、天体追跡システム、動き検出システム、イメージ安定化システム、および他のイメージ取得そして／または処理システムを含む。

システム１１００、例えばカメラシステム、一般的に中央処理部（ＣＰＵ）１１１０を含み、そのようなマイクロプロセッサはバス１１７０を通じて入力／出力（Ｉ／Ｏ）装置１１５０と通信を行う。イメージング装置６００はまたバス１１７０を通じてＣＰＵ１１１０と通信を行う。システム１１００はまたランダムアクセスメモリ（ＲＡＭ）１１６０を含み、フラッシュメモリのような取り外し可能なメモリ１１３０を含むことができ、バス１１７０を通じてＣＰＵ１１１０と通信することができる。イメージング装置６００は単一集積回路上にメモリ記憶装置を含みまたは含まずにＣＰＵ１１１０と結合することができ、またはイメージ装置１０００はプロセッサとは異なるチップ上に用意することができる。

本発明の他の実施例はシステム１１００を製造する方法を含むことが理解されたい。例えば、一つの典型的な実施例において、ＣＭＯＳ読み出し回路を製造する方法は、単独集積回路に対応する基板の一部上に少なくとも共有制御線を持つ画素アレイ（図３）を製造するステップを含む。

特定の典型的な実施例への参照とともに本発明が述べられそして図解されているが、本発明の精神および範囲から離脱せずに多くの修正や置換えがなされることができると理解されたい。例えば、対角線上に配置される画素回路間にＤＣＧ／ＨＤＲ制御信号を共有するように述べられているが、本発明はそのように限定されない。ゆえに、単独制御信号が制御のために用いることができ、以前のように複数の分離した信号で制御することができる。したがって、本発明は前述記載によって限定されるように考慮されるこがなく請求範囲のみによって限定されるものである。

従来のＡＰＳシステムのブロック図である。図１の画素アレイの一部の図式的図である。本発明の例示的な実施例に従う画素アレイの一部の図式的図である。本発明の例示的な実施例に従うサンプルアンドホールド回路の一部の図式的図である。本発明の例示的な実施例に従う図３の画素アレイおよび図４のサンプルアンドホールド回路の部分的な動作のタイミング図である。本発明の例示的な実施例に従う図３の画素アレイおよび図４のサンプルアンドホールド回路の部分的な動作のさらなるタイミング図である。本発明の他の例示的な実施例に従う図３の画素アレイおよび図４のサンプルアンドホールド回路の部分的な動作のタイミング図である。図３の装置の平面図である。本発明の実施例に従って構成されるイメージング装置を少なくとも取り入れるプロセッサシステムを示すブロック図である。

Claims

画素アレイであって、
前記画素アレイの第一の行および第一の列に配置され、第一フローティング拡散領域を含む第一画素回路と、
前記画素アレイの第二の行および第二の列に配置された第二画素回路であって、前記第二の行および前記第二の列に配置された高ダイナミックレンジ回路および、前記第二の行および前記第二の列に配置され、前記第一の行および前記第一の列に配置された前記第一画素回路の前記第一フローティング拡散領域に接続される二重変換利得回路を含む第三回路を具備した第二画素回路と、
制御信号を加えるために前記高ダイナミックレンジ回路および前記二重変換利得回路の双方に接続された制御線であって、当該制御線がイネーブルになったとき、前記第一フローティング拡散領域から電荷を読み出して前記第二の行および前記第二の列に配置された前記二重変換利得回路のキャパシタに格納することを可能にする前記制御線と、
を具備し、
前記第一および第二画素回路は、前記二重変換利得回路および前記高ダイナミックレンジ回路を共有する、
ことを特徴とする画素アレイ。
各前記第一および第二画素回路は第一および第二画素セルを含むことを特徴とする請求項１記載の画素アレイ。
前記第一および第二画素セル各々は光変換装置を含むことを特徴とする請求項２記載の画素アレイ。
前記第一フローティング拡散領域は前記第一画素回路の前記第一および第二画素セルによって共有されることを特徴とする請求項３記載の画素アレイ。
前記第一画素回路は該第一画素回路の前記第一および第二画素セルによって共有される読み出し回路をさらに含むことを特徴とする請求項３記載の画素アレイ。
前記読み出し回路は列選択ゲートおよびソースフォロワゲートを含むことを特徴とする請求項５記載の画素アレイ。
第一画素回路にリセット電圧を加え、
前記画素アレイの第一の行および第一の列に配置された第一画素回路と当該第一画素回路に対して斜め方向に位置する前記画素アレイの第二の行および第二の列に配置された第二画素回路とに接続された共有活性化回路の第一制御信号をパルスにし、前記第一制御信号は前記第一画素回路内の高ダイナミックレンジ回路、および前記第二画素回路の二重変換利得回路を制御し、
前記高ダイナミックレンジ回路および前記二重変換利得回路が共に前記画素アレイの第一の行および第一の列に配置され、
前記二重変換利得回路は、キャパシタと二重変換利得トランジスタで構成され、
前記高ダイナミックレンジ回路は高ダイナミックレンジトランジスタで構成され、
前記第一制御信号は、第二画素回路の前記二重変換利得回路の前記二重変換利得トランジスタを閉じて、前記第二画素回路内の光変換装置を、前記第二画素回路のフローティング拡散領域および前記第二画素回路の前記二重変換利得回路の前記キャパシタに接続し、
および
前記第一画素回路からリセット信号を読み出す
ことを特徴とする画素アレイから読み出す方法。
第一格納領域内に前記リセット信号を格納することをさらに含むことを特徴とする請求項７記載の方法。
前記第一画素回路から第一電荷信号を読み出し、および
前記第一電荷信号を第二格納領域に格納することをさらに含むことを特徴とする請求項８記載の方法。
前記第一画素回路に接続された前記共有活性化回路の前記第一制御信号を再度パルスにし、
前記第一画素回路から第二電荷信号を読み出し、前記第二電荷信号は二重変換利得信号であり、および
前記第二電荷信号を第三格納領域に格納することをさらに含むことを特徴とする請求項８記載の方法。
前記画素アレイの第一の行および第一の列に配置された第一画素回路と当該第一画素回路に対して斜め方向に位置する前記画素アレイの第二の行および第二の列に配置された第二画素回路とに接続された共有活性化回路の第一制御信号をパルスにし、前記第一制御信号は前記第一画素回路内の高ダイナミックレンジ回路および前記第二画素回路の二重変換利得回路を制御し、
前記高ダイナミックレンジ回路および前記二重変換利得回路が共に前記画素アレイの第一の行および第一の列に配置され、
前記二重変換利得回路は、キャパシタと二重変換利得トランジスタで構成され、
前記高ダイナミックレンジ回路は高ダイナミックレンジトランジスタで構成され、
前記第一制御信号は、第二画素回路の前記二重変換利得回路の前記二重変換利得トランジスタを活性化して、前記第二画素回路内の光変換装置を、前記第二画素回路のフローティング拡散領域および前記第二画素回路の前記二重変換利得回路の前記キャパシタに接続し、
前記第一画素回路からリセット信号を格納し、
前記第一画素回路から第一電荷信号を格納し、および
前記第一画素回路から第二電荷信号を格納する
ことを特徴とする画素アレイから読み出す方法。
第一電荷信号を閾値と比較することをさらに含むことを特徴とする請求項１１記載の方法。
前記リセット信号、前記第一電荷信号、および前記第二電荷信号を選択的に結合することをさらに含むことを特徴とする請求項１２記載の方法。
前記第一電荷信号は閾値より大きいとき前記リセット信号を前記第二電荷信号に結合することをさらに含むことを特徴とする請求項１２記載の方法。
前記第一電荷信号は閾値より大きくないとき前記リセット信号を前記第一電荷信号に結合することをさらに含むことを特徴とする請求項１３記載の方法。
イメージャ装置を含み、これは
画素アレイを含み、
前記画素アレイは、前記画素アレイの第一の行および第一の列に配置された高ダイナミックレンジ回路を有する第一画素回路と前記第一画素回路に対して斜め方向に位置し前記画素アレイの第一の行および第一の列に配置された二重変換利得回路を有する第二画素回路とに接続され、前記二重変換利得回路および前記高ダイナミックレンジ回路の双方に共通制御信号を提供するための制御線を含み、
前記二重変換利得回路は、キャパシタと二重変換利得トランジスタで構成され、
前記高ダイナミックレンジ回路は高ダイナミックレンジトランジスタで構成され、
前記制御線がイネーブルになったとき、前記第二画素回路に関連して設けられたフローティング拡散領域の電荷が読み出され、前記第二画素回路の前記二重変換利得回路の前記キャパシタに格納する
ことを特徴とするイメージングシステム。
各前記第一および第二画素回路は第一および第二画素セルを含むことを特徴とする請求項１６記載のイメージングシステム。
前記第一および第二画素セル各々は光変換装置を含むことを特徴とする請求項１７記載のイメージングシステム。
前記第一画素回路は該第一画素回路の前記第一および第二画素セルによって共有されるフローティング拡散領域をさらに含むことを特徴とする請求項１７記載のイメージングシステム。
前記第一画素回路は該第一画素回路の前記第一および第二画素セルによって共有される読み出し回路をさらに含むことを特徴とする請求項１７記載のイメージングシステム。
前記読み出し回路は列選択ゲートおよびソースフォロワゲートを含むことを特徴とする請求項２０記載のイメージングシステム。
プロセッサ、および
イメージャを含み、
前記イメージャは画素アレイを含み、
前記画素アレイは、前記画素アレイの第一の行および第一の列に配置された高ダイナミックレンジ回路を有する第一画素回路と前記第一画素回路に対して斜め方向に位置し前記画素アレイの第一の行および第一の列に配置された二重変換利得回路を有する第二画素回路とに接続され、前記二重変換利得回路および前記高ダイナミックレンジ回路の双方に共通制御信号を提供するための制御線を含み、
前記二重変換利得回路は、キャパシタと二重変換利得トランジスタで構成され、
前記高ダイナミックレンジ回路は高ダイナミックレンジトランジスタで構成され、
前記制御線がイネーブルになったとき、前記第二画素回路に関連して設けられたフローティング拡散領域の電荷が読み出され、前記第二画素回路の前記二重変換利得回路の前記キャパシタに格納する
ことを特徴とするプロセッサシステム。
各前記第一および第二画素回路は第一および第二画素セルを含むことを特徴とする請求項２２記載のプロセッサシステム。
前記第一および第二画素セル各々は光変換装置を含むことを特徴とする請求項２３記載のプロセッサシステム。
前記第一画素回路は該第一画素回路の前記第一および第二画素セルによって共有されるフローティング拡散領域をさらに含むことを特徴とする請求項２３記載のプロセッサシステム。
前記第一画素回路は該第一画素回路の前記第一および第二画素セルによって共有される読み出し回路をさらに含むことを特徴とする請求項２３記載のプロセッサシステム。
前記読み出し回路は列選択ゲートおよびソースフォロワゲートを含むことを特徴とする請求項２６記載のプロセッサシステム。