JP2009501447A - イメージャ光センサーの電極上にコンデンサーを提供する方法および装置 - Google Patents

イメージャ光センサーの電極上にコンデンサーを提供する方法および装置 Download PDF

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Abstract

画素アレイを有するイメージング装置であって、格納コンデンサーの一つの電極板が格納ノードに接続されながら他の電極板は光変換領域の電極によって形成される。
【選択図】図4

Description

本発明は一般的に半導体イメージング装置そして特に画素(pixel)セルのアレイおよびコンデンサーを含むセルのための回路を有するイメージャ(imager)に関する。
低価格イメージング装置として使用するためのCMOSアクティブ(active)画素イメージャは現在関心がある。図1は当業者に一般に知られる形でCMOSアクティブ画素センサー(“APS")画素アレイ230および画素に格納された信号の読み出しを可能にするタイミングと制御信号を提供するコントローラ232を含むイメージャ100を示す。例示的なアレイはMxN画素の規模で特定応用に依存するアレイ230のサイズを持つ。イメージャ画素が列並列読み出しアーキテクチャを用いることによって一度に一行読み出される。行アドレッシング回路234および行ドライバ240の動作を制御することによってコントローラ232はアレイ230の特定行の画素を選択する。選択された行の画素内に格納された電荷信号(またはチャージ信号:charge signal)が列線上に読み出し回路242へ提供される。各列内の画素からの読み出す画素信号が、典型的に各画素のリセット信号Vrstおよび画像信号Vsig、次に列アドレッシング回路244を用いて逐次的に読み出されそして差動増幅器212に供給され、画素によって見られる光の表現である差動信号Vrst−VsigがAD(A−to−D)変換器214内でデジタル化されそして画像プロセッサ216に提供される。
図2は図1の画素アレイ230の一部をより詳細に示す。図2は画素アレイ230内の例示的な4トランジスタ(4T)CMOS画素10を図解する。CMOS画素10は一般的に画素10上に入射する光によって生成しそして生成された電荷収集のための光変換デバイス23、および光変換デバイス23から典型的にフローティング拡散領域5である検出ノード(sensing node)へ光電子電荷の転送のための転送トランジスタ17を含む。フローティング拡散領域5が出力ソースフォロワトランジスタ19のゲートに電気的に接続される。画素10はまたフローティング拡散領域5をあらかじめ決められた電圧にリセットするリセットトランジスタ16(アレイ画素供給電圧Vaa_pixとして示される);アドレス信号へ応答してソースフォロワトランジスタ19からの信号を出力列線へ出力するための行選択トランジスタ18を含む。この例示的な画素10において、コンデンサー20(あるいはキャパシタ:capacitor)がまた含まれる。コンデンサー20の一つ電極板がVaa_pixセルに接続されそしてコンデンサー20の他の電極板がフローティング拡散領域5に接続される。コンデンサー20は存在する必要がないが、しかし使用されている時にはフローティング拡散領域(あるいはノード)5の電荷格納容量を増加する利点がある。さらに、コンデンサーをフローティング拡散領域5への接続の選択的制御のためにコンデンサーがトランジスタスイッチに直列接続される。
図3は図2の画素10の一部の断面側面図であり、光変換デバイス23、転送トランジスタ17およびリセットトランジスタ16を示す。例示的なCMOS画素10はピン型フォトダイオードとして形成される光変換デバイス23を有する。フォトダイオード光変換デバイス23はp型表面層22およびp型基板11上に形成されるp型エピタキシャル活性層24内のn型蓄積領域21を含むp−n−p構造を有する。フォトダイオード23は転送トランジスタ17に隣接し、そして部分的に転送トランジスタ17の下にある。リセットトランジスタ16は転送トランジスタ17側にあり、フォトダイオード23の反対側である。図3に示されるように、リセットトランジスタ16は供給(あるいは電源)電圧Vaa_pixに接続されるソース/ドレイン領域2を含む。フローティング拡散領域5は
転送トランジスタ17とリセットトランジスタ16の間にあり、そして電気的にソースフォロワトランジスタ19のゲート(図2)と、もし後者が使用されれば、コンデンサーの一つ電極板に接続される。
図2、3に示される例示的なCMOS画素10において、光変換デバイス23上に入射する光によって電子が生成されそしてn型フォトダイオード領域21に格納される。これらの電荷は転送トランジスタ17が活性化されときに転送トランジスタ17によってフローティング拡散領域5に転送される。ソースフォロワトランジスタ19は転送される電荷に基づいて出力信号を作る。最大出力信号はn型フォトダイオード領域21から抽出される電子の数に比例する。
通常、イメージセンサーの他の画素そしてデバイスから画素10を隔離するために浅い溝隔離(STI)領域3が用いられる。STI領域3は従来のSTIプロセスを用いることで典型的に形成される。STI領域3は典型的に酸化物ライナー(liner)で境界づけられ、そして絶縁の材料で満たされる。また、STI領域3は窒化物直線部を含むことができ、窒化物ライナーは、STI領域3角近くで角の丸さを改善し、STI領域3に隣接するストレスを減らし、そして転送トランジスタの漏れを減らす多くの利点をもたらす。
アレイ230(図1)の充填率(fill factor)および電荷格納容量を増やすことは望ましい。しかし、電荷格納容量を増やすためのコンデンサー20の含むことによりアレイ230内のスペースを必要とする。スペースのトレードオフがある:アレイ内のコンデンサーによって使われる大きいスペースは光変換23のための使用可能スペースを少なくする。このように、アレイ230内にコンデンサーを含むことはアレイ230の充填率を影響する。ゆえに、アレイ230の充填率を著しく影響せずに電荷格納容量を増やすコンデンサーを含むことが望ましい。
例示的な実施例に示されるように本発明の1つの形態において、アレイの充填率を著しく減少させない方法で光センサーとして光ゲートを用いる画素アレイ内にコンデンサーが提供される。画素のために動作するコンデンサーの第一電極板はまた光ゲートの一部でもありながら、第二電極板が電荷格納領域に接続される。
本発明の他の形態において、一行内の画素のための電荷格納領域に接続される第二コンデンサー電極板はまた異なる行内の異なる画素の光ゲート電極の一部でもある。
本発明の他の形態において、コンデンサーの第二電極板が電荷格納ノードへ選択的に接続ように切り替えられる構成として設けられる。
本発明のこれらおよび他の特徴そして利点は添付図面と関連した本発明の以下の記述によって容易に理解できる。
後続の詳細記述において、添付図が参照され、図はこの記述の一部を構成し、そして図の中に本発明の特定の実施例が例示的形式で示される。当業者によって実施そして使用することを可能にするためにこれらの実施例が十分に詳細に記載され、そして本発明の精神と範囲から離脱せずに構造的に、論理的にまたは他の変更が開示されている特定実施例になされることが可能であると理解されたい。
図4は本発明の例示的な実施例に従う複数の画素を含む画素アレイ1001を有するイ
メージング装置1000の電気的な図式図を示す。画素回路900dは画素アレイ1001の一部であり、そしてアレイ内の他の画素の代表である。画素回路900dは光ゲート981、下の記載のように画素900dに二重変換利得(dual conversion gain:DCG)を提供するように動作するトランジスタ991、フローティング拡散領域978として形成される格納ノード、転送トランジスタ961、リセットトランジスタ684とソースフォロワトランジスタ986および行選択トランジスタ988からなる読み出し回路を含む。上の一行の画素ここで画素900a内の光ゲート981の電極は、画素900dによって使用されるコンデンサー990の一つ電極板として動作する。画素900dのためのコンデンサー990の他の電極板はトランジスタ991を通してフローティング拡散領域978に接続される。各画素例えば、900dにおいて、トランジスタ991によってコンデンサー990がフローティング拡散領域978に切り替え可能に接続される。
画素の光ゲートを共有する一つ電極板を有するコンデンサー990によって、光ゲート981の一部上にコンデンサー990が容易に製造されることが可能である。ゆえに、画素アレイ1001内のレイアウトスペースを節約して使用する。このように、充填率に著しく影響せずに画素アレイ1001に画素コンデンサーを取り込む利点において画素アレイ1001は有利となる。
光ゲート981から転送トランジスタ901を通してそれぞれのフローティング拡散領域978への電荷転送中にトランジスタスイッチ991は1回またはそれ以上の回数でオンとなることが可能である。単独電荷転送イベント中にトランジスタ991がオンされ、コンデンサー990がフローティング拡散領域978に接続されれば画素は単独変換利得(single conversion gain)で動作する。そのような構成において電荷が光ゲート981から転送トランジスタ961を介して転送された後、各画素はリセット動作に続くフローティング拡散領域978における電荷に基づきリセット信号Vrst、及びフローティング拡散領域978内の電荷に基づくイメージ信号Vsigを出力する。一方、光ゲート981からフローティング拡散領域978への電荷の第一転送中にトランジスタ991がオフとなり、そしてその後光ゲート981からフローティング拡散領域978への電荷の第二転送のためにトランジスタ991がオンとなる態様で各画素がまた動作されうる。この動作は画素に二重変換利得(DCG)を提供する。この場合において、各画素は、リセット信号Vrstと、コンデンサー990がフローティング拡散領域に接続される前の転送された電荷に基づく第一イメージ信号Vsigと、そして第二電荷転送に続いてコンデンサー990がフローティング拡散領域978に接続される後の第二イメージ信号Vdcgとを出力する。
画素列内の画素回路は読み出し列線701つまり、701a、701bを共有し、そして列読み出し回路の一部であるそれぞれの列共有のサンプルアンドホールド回路700(図5)に接続される。DCG動作が用いられる時に画素読み出し過程の一部として各画素から3つの信号のVrst、Vsig、Vdcgを受信するように図5の列サンプルアンドホールド回路が構成される。これらの3つの信号は後続説明のようにコンデンサー714、716そして718に切り替えられる。例示的な実施例において、信号が画素一行ずつで画素アレイから読み出され、最上部画素行から開始し底部画素行まで増加して続けられる。例として、画素900a、900b、および900cは事実上同時に読み出される。そして、画素900d、900e、および900fは事実上同時に読み出される。画素アレイの一行ずつ読み出しはアレイの最後の行が読み出されるまで続けられる。各画素のために単独変換利得のみが用いられる時に、素子710、718および726がサンプルアンドホールド回路700から省略される。
二重変換利得モードが用いられれば、光ゲート981からフローティング拡散領域97
8に電荷転送のための電荷転送過程の一部としてトランジスタ991が活性化される。言及したように転送トランジスタ961の制御もとでの電荷転送が2ステップで発生され、そして3つの信号Vrst、VigおよびVdcgが各画素から読み出され、そしてスイッチ706、708および710のそれぞれを動作するそれぞれのサンプルアンドホールド信号SHR1、SHS1およびSDCG1の制御もとでサンプルアンドホールド回路700内のそれぞれのコンデンサー714、715および718に格納される。単独変換利得の動作のためにコンデンサー714および716のみが用いられ、それぞれの制御信号SHR1およびSHS1の制御もとでVrstおよびVsig画素出力を格納する。
言及したように、図5は本発明の例示的な実施例に従うサンプルアンドホールド回路700の一部の図式的図である。1つだけのサンプルアンドホールド回路700が描かれているが、サンプルアンドホールド回路700は画素アレイ内の各列の画素回路のためのサンプルアンドホールド回路700を代表する。
画素アレイの他の動作方法が可能ではあるが、図6は本発明の典型的な実施例に従う二重変換利得回路を用いたサンプルアンドホールド回路を用いた図4の画素アレイ1001の動作を描くタイミング図である。簡単のため、行内の画素の読み出しが論じられそしてアレイ内の他の画素の代表である。画素アレイ1001からの読み出しは4T画素を有するイメージャからの従来の読み出しに類似する方法で実行される。図5のタイミング図において、信号はアクティブ“ハイ”(active “high”) つまり、ハイ論理状態である。“行”(“row”)は画素の行であり、例えば、900a、900b、900c(図4)である。画素第一行は行0、例えば、900a、900b、900c(図4)であり;画素の第二行の画素は行1、例えば、900d、900e、900f(図4)である。
図6において、Addrは読み出される行の行アドレスである。ROW0は行0のための行選択ゲート信号をあらわす。TX0は行0のための転送ゲート信号を表わす。Reset0は行0のためのリセットゲート信号を表わす。DCG0は行0のためのDCGゲート制御信号を表わす。SHR1、SHS1およびDCG1はそれぞれコンデンサー714、716及び718を列線701a(図5)に接続するためのスイッチをイネーブルする信号である。
図6において、t0時間期間は読み出される画素セルの行アドレスが提供される時間期間内の初期設定時間期間である。この例においてt0間に、第一行(つまり、行0)に対応する000のAddrが提供される。この例において、一つ画素例えば、画素900a(図4)からの読み出しが述べられるが、従来知られているようにこの例は実質上同時に読み出される行内の全ての画素の代表である。
t1時間期間中に、画素回路900aがリセットされそしてリセット電荷が下記のように格納される。制御信号Reset0、Row0、DCG0、およびSHR1がイネーブルされ(つまり、ハイにアサートされる)(図6)。Row0信号はスイッチ988を閉じそして画素900aを列線7001aに接続する(図6)。Reset0信号はスイッチ984を閉じそしてVaa_pixを画素900aに接続する(図6)。DCG0信号はスイッチ991を閉じそしてフローティング拡散領域978を画素900xのコンデンサー990に接続する(画素900xが図示されていないが画素900aの一行上の画素である)。SHR1信号はスイッチを閉じそして列線701aを通じてコンデンサー714を画素900aに接続する。ゆえに、t1時間期間の最後において、コンデンサー990を含む画素900aは、リセットされ、そして画素900aのリセット電圧Vrstはサンプルアンドホールド回路内に格納される(図5)。時間t1の最後において制御信号Reset0、DCG0、およびSHR1がディスエーブル(disable)され(つ
まり、ローとなる)。
t2時間期間中に、その時間に蓄積された画素回路900aの積算電荷(つまり、光信号)が下記のように読み出されそして格納される。制御信号Tx0およびSHS1がイネーブルされ(つまり、ハイとなる)、行選択信号Rowがまだネーブルされそしてトランジスタ991はオフである。Tx0信号はスイッチ961を閉じそして光変換デバイス981をフローティング拡散領域978に接続する。SHS1信号はサンプルアンドホールド回路内のスイッチを閉じそして列線701aを通じてコンデンサー716(図5)を画素900aに接続する。フローティング拡散領域978上に格納された電荷がイメージ信号Vsigとして読み出されそしてコンデンサー716上に格納される。ゆえに、t2の最後に、画素900aの信号電圧Vsigがサンプルアンドホールド回路内に格納される。時間期間t2の最後において制御信号Tx0およびSHS1がディスエーブルされ(つまり、ローとなる)(図6)。
t3時間期間中に、下記のように第二電荷転送が発生する。制御信号Tx0、DCG0、およびSDCG1がネーブルされる(つまり、ハイとなる)。Tx0信号はスイッチ961を閉じそして光変換デバイス981をフローティング拡散領域978に接続する。DCG0信号はスイッチ991を閉じそしてコンデンサー990を光変換デバイス981およびフローティング拡散領域978に接続する。SDCG1信号はサンプルアンドホールド回路内のスイッチ710を閉じそして列線701aを通じてコンデンサー718(図5)を画素900aに接続する。フローティング拡散領域978上に格納された電荷が読み出されそしてコンデンサー718上に格納される。ゆえに、t3の最後に、画素900aの信号電圧Vdcgがサンプルアンドホールド回路内に格納される。時間期間t3の最後において制御信号Tx0、DCG0およびSDCG1がディスエーブルされる(つまり、ローとなる)(図6)。
DCGゲート991およびコンデンサー990を動作そして使用する様々の方法が存在する。一つの方法、図6を参照した上述のように、二重変換利得信号をサンプリングしてホールドする。他の方法において、光ゲート981からフローティング拡散領域978への電荷の単独転送中にDCGゲートがオンとなり単独変換利得のみを提供する。
図7は図4の画素アレイ1001の一つ画素の上面レイアウト図(top down layout view)を示す。アレイの残りの画素を代表する画素900a内に描かれるように、コンデンサー990が上に配置されそしてその一つ電極板が光ゲート9801の電極の一部によって形成される。画素900aはまた、トランジスタゲート961aを有する転送トランジスタ961、リセットゲート984aを有するリセットトランジスタ984a、ゲート991aを有する二重変換利得(DCG)トランジスタ991、および読み出し回路、つまり、ゲート986aを有するソースフォロワトランジスタ986、ゲート988aを有する行選択トランジスタ988、およびフローティング拡散領域978を含む。各コンデンサー990は光ゲート981の電極の一部とする下部電極板990a及び上部電極板を画素900aの下の行内の900d画素のフローティング拡散領域978に選択的に接続するDCGトランジスタ991に接続する上部電極板990bを有する。
図8は図7の画素900aの線8−8を沿った一部の断面側面図である。画素900aは光ゲート981の電極の一部によって形成される下部電極板990aを有するコンデンサー990を含む。コンデンサー990の上部電極板990bが画素900dのトランジスタ991を通じて異なる行内の画素900dに電気的接続される。図7および8は光ゲート981によって光の電子への変換を最大にするために画素の光ゲート984の一部のみ上のコンデンサー990を示すが、幾つかの実装において、コンデンサー990は光ゲ
ート981の全体面積上に拡張することができる。
図7および8に示されたように、画素900dは光変換デバイス光ゲート981、転送トランジスタ961、およびリセットトランジスタ684を含む。光変換デバイス981はp型基板1511上に形成されるp型活性EPI層1524内のp型表面層1522およびn型蓄積領域1521を含むp−n−p構造を有する光ゲートとして形成されることができる。図7において最もよく解るように、光変換デバイス991は転送トランジスタ961のゲートに隣接しそして部分的に下にある。リセットトランジスタ684は光変換デバイス991に対向する転送トランジスタ961の側にある。図7に示すように、リセットトランジスタ684は画素供給電圧Vaa_pixに接続するソース/ドレイン領域1502を含む。フローティング拡散領域978が転送及びリセットトランジスタ961、684の間であり、そして、pウェルと接続される。フローティング拡散領域978はソースフォロワトランジスタ986のゲートに接続されそしてソースフォロワトランジスタ986の出力は行選択トランジスタ988によって制御される。
図9はイメージング装置1400の電気図式的図を示し、本発明の例示的な実施例に従って複数の画素を含む画素アレイ1401を有する。画素回路1300dは画素アレイ1401の一部でありそしてアレイ内の他の画素の代表である。画素回路1300dは光ゲート1381、画素1300dに二重変換利得(DCG)を提供するために動作可能なトランジスタ1391、フローティング拡散領域1378として形成される格納ノード、転送トランジスタ1361、リセットトランジスタ1384およびソースフォロワトランジスタ1386と行選択トランジスタ1388を含む読み出し回路を含む。光ゲート1381の電極はまたコンデンサー1390の一つ電極板として機能する。コンデンサー1390の他の電極板がトランジスタ1391を通してフローティング拡散領域1378に接続される。画素アレイ1401は画素アレイ1001とは画素アレイ1401の画素、例えば、1300a−f、各画素、例えば、1300d、内のコンデンサー1390はトランジスタ1391によって画素のフローティング拡散領域1378に切り替え可能に接続される点において違っている。
コンデンサー1390は画素の光ゲートと共有する一つ電極板を有することによって、コンデンサー1390が光ゲート1381の一部上に容易に製造されることができる。 これにより、ピクセルアレイ401のレイアウトスペースを節約することができる。このように、充填率を著しく影響せずに画素アレイ1401に画素コンデンサーを取り込む利点において画素アレイ1401は有利となる。
図10はプロセッサシステム1100を示し、装置100(図1)と同様であるイメージング装置1000を含むが図4から図8までまたは図9に関連した上述のように構成される画素およびサンプルアンドホールド回路を含む画素アレイを用いる。システム110はイメージセンサー装置を含みうるデジタル回路を有する例示的なシステムである。限定されるこがなく、このようなシステムはコンピュータシステム、カメラシステム、スキャナー、マシンビジョン、車両走行指示、ビデオ電話、監視システム、自動焦点システム、天体追跡システム、動き検出システム、イメージ安定化システム、および他のイメージ取得そして/または処理システムを含む。
システム1100、例えばカメラシステム、一般的に中央処理部(CPU)1110を含み、そのようなマイクロプロセッサはバス1170を通じて入力/出力(I/O)装置1150と通信を行う。イメージング装置1000はまたバス1170を通じてCPU1110と通信を行う。システム1100はまたランダムアクセスメモリ(RAM)1160を含み、フラッシュメモリのような取り外し可能なメモリを含むことができ、バス1170を通じてCPU1110と通信することができる。イメージング装置1000は単一
集積回路上にメモリ記憶装置を含みまたは含まずにCPU1110と結合することができ、またはイメージ装置1000はプロセッサとは異なるチップ上に用意することができる。
本発明の他の実施例はシステム1100を製造する方法を含むことが理解されたい。例えば、一つの典型的な実施例において、CMOS回路を製造する方法は、単独集積回路に対応する基板の一部上に少なくともコンデンサーを持つ画素アレイを製造するステップを含み、各コンデンサーは上述のように注目する画素(図4)の上の行内の画素である画素の光ゲートの電極の一部によって知られている半導体製造技術を用いて形成される一つ電極板を有する。他の典型的な実施例において、CMOS回路を製造する方法は、単一集積回路に対応する基板の一部上に少なくともコンデンサーを持つ画素アレイを製造するステップを含み、各コンデンサーは上述のように画素の光ゲート(図9)の電極の一部によって知られている半導体製造技術を用いて形成される一つ電極板を有する。さらに加えて、CMOS回路は光ゲートの電極全体上に形成されるコンデンサーを有することもできる。
特定の例示的な実施例への参照とともに本発明が述べられそして図解されているが、本発明の精神および範囲から離脱せずに多くの修正や取替えがなされることができると理解されたい。例えば、一つ画素の光変換領域上に配置されるコンデンサそして異なる行内の異なる画素のフローティング拡散領域に接続される一つ電極板を有するように述べられているが、本発明はそのように限定されず、そしてこのコンデンサーの一つ電極板は画素の同一フローティング拡散領域に接続されることができまたは画素アレイ内のどの画素のフローティング拡散領域に接続されることができる。また、トランジスタ991が省略されることができそして一つ電極板をフローティング拡散領域への切り替え不可能接続にすることもできる。したがって、本発明は前述記載によって限定されるように考慮されるこがなく請求範囲のみによって限定されるものである。
従来APSシステムのブロック図である。 図1の従来画素アレイ内に使われる代表画素の図式的図である。 図2の従来画素の一部の断面側面図である。 本発明の例示的な実施例に従ったイメージング装置の画素アレイの図式的図である。 サンプルアンドホールド回路の図式的図である。 図4と5の回路の部分的な動作のタイミング図である。 図4の装置のレイアウトの平面図である。 本発明の典型的な実施例に従う画素の断面側面図である。 本発明の典型的な実施例に従うイメージング装置の画素アレイの図式的図である。 本発明の実施例に従って構成される少なくとも1つのイメージング装置を取り入れるプロセッサシステムを示すブロック図である。

Claims (53)

  1. 第一電極を用いる光変換領域を有する画素と、
    コンデンサーおよびフローティング拡散ノードを有する画素と、
    を含み、
    前記フローティング拡散ノードが前記コンデンサーの一つ電極板に接続され、他の電極板は前記第一電極と共通にした
    ことを特徴とする画素アレイ。
  2. 光変換領域を有する前記画素およびフローティング拡散ノードを有する前記画素は同一画素であることを特徴とする請求項1記載の画素アレイ。
  3. 光変換領域を有する前記画素およびフローティング拡散ノードを有する前記画素は異なる画素であることを特徴とする請求項1記載の画素アレイ。
  4. 光変換領域を有する前記画素およびフローティング拡散ノードを有する前記画素は異なる行にあることを特徴とする請求項3記載の画素アレイ。
  5. 光変換領域を有する前記画素およびフローティング拡散ノードを有する前記画素は同一列にあることを特徴とする請求項4記載の画素アレイ。
  6. 光変換領域を有する前記画素およびフローティング拡散ノードを有する前記画素は隣接行にあることを特徴とする請求項4記載の画素アレイ。
  7. 前記光変換領域は光ゲートであることを特徴とする請求項3記載の画素アレイ。
  8. 前記フローティング拡散ノードを前記コンデンサーに接続するスイッチをさらに含むことを特徴とする請求項7記載の画素アレイ。
  9. 前記スイッチは二重変換利得スイッチであることを特徴とする請求項7記載の画素アレイ。
  10. 前記コンデンサーは前記第一電極上に少なくとも部分的に配置されることを特徴とする請求項8記載の画素アレイ。
  11. 前記コンデンサーは前記第一電極上に全体的に配置されることを特徴とする請求項8記載の画素アレイ。
  12. 第一画素と、この第一画素は
    トランジスタ領域と、 光変換領域であって、この光変換領域は第一電極を有するものからなるものと、
    第二画素と、この第二画素は、
    電荷格納ノードと、
    前記格納ノードに接続する一つ電極板と前記第一電極と共通の第二電極板を有するコンデンサーを含むものからなり、
    前記第一および第二画素はピクセルアレイの異なる行にある
    ことを特徴とする画素アレイ。
  13. 前記第一および第二画素はピクセルアレイの隣接行にあることを特徴とする請求項12記載の画素アレイ。
  14. 前記第一画素の前記光変換領域は光ゲートあることを特徴とする請求項12記載の画素アレイ。
  15. 前記格納ノードを前記コンデンサーに接続するスイッチをさらに含むことを特徴とする請求項13記載の画素アレイ。
  16. 前記スイッチは二重変換利得スイッチであることを特徴とする請求項15記載の画素アレイ。
  17. 前記コンデンサーは前記第一電極上に少なくとも部分的に配置されることを特徴とする請求項12記載の画素アレイ。
  18. 前記コンデンサーは前記第一電極上に全体的に配置されることを特徴とする請求項12記載の画素アレイ。
  19. 光ゲート光センサーを用いて画素内に電荷を集積し、そして
    画素の電荷格納領域内に前記集積された電荷を格納し、
    前記格納領域にはコンデンサーの第一コンデンサー電極板が選択的に接続され、前記コンデンサーの第二コンデンサー電極板は前記光ゲートの電極と共通である
    ことを特徴とする画素アレイの動作方法。
  20. 前記格納領域から前記格納領域の前記第一電極板を選択的に切断することをさらに含むことを特徴とする請求項19記載の画素アレイの動作方法。
  21. 前記電荷格納領域を画素電圧に接続し、
    前記電荷格納領域を前記コンデンサーの前記一つ電極板に接続し、そして
    前記電荷格納領域からリセット信号を格納する
    ステップをさらに含むことを特徴とする請求項20記載の画素アレイの動作方法。
  22. 前記電荷格納領域を前記コンデンサーの前記一つ電極板から切断し、そして
    前記電荷格納領域を前記画素電圧から切断する
    ステップをさらに含むことを特徴とする請求項21記載の画素アレイの動作方法。
  23. 前記光ゲート光センサーを有する前記画素は前記コンデンサーを有する前記画素とは同一画素であることを
    特徴とする請求項22記載の画素アレイの動作方法。
  24. 前記光ゲート光センサーを有する前記画素は前記コンデンサーを有する前記画素とは異なる画素であることを
    特徴とする請求項22記載の画素アレイの動作方法。
  25. 基板を形成し、
    第一電極を有する光変換領域を含むように前記基板上に第一画素を形成し、
    電荷格納領域を含むように前記基板上に第二画素を形成し、
    前記第一電極と共有する一つ電極板を有するコンデンサーを形成し、そして
    前記コンデンサーを前記電荷格納領域に接続する電気的経路を形成する
    ことを特徴とする画素アレイの製造方法。
  26. 前記光変換領域は光ゲートであることを特徴とする請求項25記載の画素アレイの製造
    方法。
  27. 前記画素アレイの第一画素行内に前記第一画素をおよび前記画素アレイの第二画素行内に前記第二画素を形成する
    ステップをさらに含むことを特徴とする請求項25記載の画素アレイの製造方法。
  28. 前記第一画素行は前記第二画素行に隣接することを特徴とする請求項27記載の画素アレイの製造方法。
  29. 前記第一画素および第二画素は前記画素アレイの同一列内にあることを特徴とする請求項27記載の画素アレイの製造方法。
  30. 前記コンデンサーを選択的に前記電荷格納領域に接続するためのスイッチを形成する
    ステップをさらに含むことを特徴とする請求項27記載の画素アレイの製造方法。
  31. 前記第一電極の少なくとも一部上に前記コンデンサーを形成する
    ステップをさらに含むことを特徴とする請求項25記載の画素アレイの製造方法。
  32. 前記第一電極の全体上に前記コンデンサーを形成する
    ステップをさらに含むことを特徴とする請求項25記載の画素アレイの製造方法。
  33. 第一電極を用いる光変換領域を有する画素、および
    前記第一電極の少なくとも一部上に存在するコンデンサであって、
    前記コンデンサーは前記第一電極と共通の第一電極板および画素の格納ノードに電気的に接続可能第二電極板を有するものとからなる
    画素アレイを具備することを特徴とする集積回路。
  34. 前記光変換領域を有する前記画素および前記電荷格納領域を有する前記画素は同一画素であることを特徴とする請求項33記載の集積回路。
  35. 前記光変換領域を有する前記画素および前記電荷格納領域を有する前記画素は異なる画素であることを特徴とする請求項33記載の集積回路。
  36. 前記光変換領域を有する前記画素およびフローティング拡散ノードを有する前記画素は異なる行にあることを特徴とする請求項35記載の集積回路。
  37. 前記光変換領域を有する前記画素およびフローティング拡散ノードを有する前記画素は同一列にあることを特徴とする請求項35記載の集積回路。
  38. 前記光変換領域を有する前記画素およびフローティング拡散ノードを有する前記画素は隣接行にあることを特徴とする請求項36記載の集積回路。
  39. 前記光変換領域は光ゲートであることを特徴とする請求項35記載の集積回路。
  40. 前記フローティング拡散ノードを前記コンデンサーに接続するスイッチをさらに含むことを特徴とする請求項33記載の集積回路。
  41. 前記スイッチは二重変換利得スイッチであることを特徴とする請求項40記載の集積回路。
  42. 前記コンデンサーは前記第一電極の全体上に配置されることを特徴とする請求項33記載の集積回路。
  43. プロセッサ、および
    前記プロセッサに接続するイメージャを含み、
    前記イメージャは、
    画素アレイであって第一電極を用いる光変換領域を有する画素と、前記第一電極の少なくとも一部上に存在するコンデンサーとを含み、前記コンデンサーは前記第一電極と共通にする第一電極板および画素の格納ノードに電気的に接続可能第二電極板を有するものと、
    第一電極を用いる光変換領域を有する画素、
    コンデンサー、および
    フローティング拡散ノードを有する画素を含み、前記フローティング拡散ノードは前記コンデンサーの一つ電極板に接続され、前記コンデンサーの他の電極板は前記第一電極と共通である
    ことを特徴とするプロセッサシステム。
  44. 前記光変換領域を有する前記画素および前記電荷格納領域を有する前記画素は同一画素であることを特徴とする請求項43記載のプロセッサシステム。
  45. 前記光変換領域を有する前記画素および前記電荷格納領域を有する前記画素は異なる画素であることを特徴とする請求項43記載のプロセッサシステム。
  46. 前記光変換領域を有する前記画素およびフローティング拡散ノードを有する前記画素は異なる行にあることを特徴とする請求項45記載のプロセッサシステム。
  47. 前記光変換領域を有する前記画素およびフローティング拡散ノードを有する前記画素は同一列にあることを特徴とする請求項46記載のプロセッサシステム。
  48. 前記光変換領域を有する前記画素およびフローティング拡散ノードを有する前記画素は隣接行にあることを特徴とする請求項46記載のプロセッサシステム。
  49. 前記光変換領域は光ゲートであることを特徴とする請求項45記載のプロセッサシステム。
  50. 前記フローティング拡散ノードを前記コンデンサーに接続するスイッチをさらに含むことを特徴とする請求項49記載のプロセッサシステム。
  51. 前記スイッチは二重変換利得スイッチであることを特徴とする請求項49記載のプロセッサシステム。
  52. 前記コンデンサーは前記第一電極の少なくとも一部上に配置されることを特徴とする請求項50記載のプロセッサシステム。
  53. 前記コンデンサーは前記第一電極の全体上に配置されることを特徴とする請求項50記載のプロセッサシステム。
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