JP4757292B2 - 電子装置及びその製造方法 - Google Patents

電子装置及びその製造方法 Download PDF

Info

Publication number
JP4757292B2
JP4757292B2 JP2008257318A JP2008257318A JP4757292B2 JP 4757292 B2 JP4757292 B2 JP 4757292B2 JP 2008257318 A JP2008257318 A JP 2008257318A JP 2008257318 A JP2008257318 A JP 2008257318A JP 4757292 B2 JP4757292 B2 JP 4757292B2
Authority
JP
Japan
Prior art keywords
electronic device
semiconductor element
external electrode
groove
electrode terminals
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2008257318A
Other languages
English (en)
Other versions
JP2009003969A (ja
Inventor
知巳 三浦
徹 嵯峨
信衛 佐藤
毅 伊藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Memory Japan Ltd
Original Assignee
Elpida Memory Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Elpida Memory Inc filed Critical Elpida Memory Inc
Priority to JP2008257318A priority Critical patent/JP4757292B2/ja
Publication of JP2009003969A publication Critical patent/JP2009003969A/ja
Application granted granted Critical
Publication of JP4757292B2 publication Critical patent/JP4757292B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
    • G06K19/00—Record carriers for use with machines and with at least a part designed to carry digital markings
    • G06K19/06—Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
    • G06K19/067—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components
    • G06K19/07—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
    • G06K19/077—Constructional details, e.g. mounting of circuits in the carrier
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
    • G06K19/00—Record carriers for use with machines and with at least a part designed to carry digital markings
    • G06K19/06—Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
    • G06K19/067—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components
    • G06K19/07—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
    • G06K19/077—Constructional details, e.g. mounting of circuits in the carrier
    • G06K19/07743—External electrical contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/4501—Shape
    • H01L2224/45012—Cross-sectional shape
    • H01L2224/45015—Cross-sectional shape being circular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/0781—Adhesive characteristics other than chemical being an ohmic electrical conductor
    • H01L2924/07811—Extrinsic, i.e. with electrical conductive fillers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015—Shape
    • H01L2924/1016—Shape being a cuboid
    • H01L2924/10161—Shape being a cuboid with a rectangular active surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/15165—Monolayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30105—Capacitance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Theoretical Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Credit Cards Or The Like (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Description

本発明は電子装置及びその製造方法に関し、例えば、カード内にＩＣ（集積回路）を組み込んだ半導体素子（半導体チップ）を内蔵したメモリーカードの製造に適用して有効な技術に関する。
デジタルカメラやオーディオプレーヤ等における記憶媒体として、ＳＤ（セキュアデジタル）メモリーカード，メモリー・スティック（商標），マルチメディアカード（Ｍｕｌｔｉ Ｍｅｄｉａ Ｃａｒｄ：商標）等と呼称されるメモリーカードが使用されている。これらのメモリーカードのうち、マルチメディアカードはその厚さが１．４ｍｍ程度と薄いカードであることが特徴である。
なお、出願番号２０００−２２８０２号の日本出願には、従来技術のマルチメディアカードの構造について記載されている。
なお、特開平８−１５６４７０号公報には、ＩＣモジュールの主面上を被うカード基板を有するＩＣカードについて記載されている。
ＳＤメモリーカードやメモリー・スティックといったメモリーカードが、半導体チップを搭載した配線基板の全体を含むケースを有する構造を採用するのに比較して、マルチメディアカードでは、非常に薄い構造を実現するために、半導体チップを搭載した配線基板（ＣＯＢパッケージ）の主面を被うキャップ形状のプラスチックケースを有する構造に採用している。
ここで、図４３、図４４に示すマルチメディアカード（メモリーカード）におけるＣＯＢパッケージについて簡単に説明する。図４４に示すように、メモリーカード１は一面に半導体素子５を複数搭載する配線基板（基板）２と、前記半導体素子５等を被うプラスチックのケース６０を有する。
半導体素子５としては、メモリーチップ５ａや、このメモリーチップ５ａを制御するコントロールチップ５ｂが基板２に固定されている。基板２の配線は一部しか図示しないが、半導体素子５の電極と配線は導電性のワイヤ６によって電気的に接続されている。基板２の一面の前記半導体素子５やワイヤ６等はモールドによって形成される絶縁性樹脂からなる封止部３で被われている。
ケース６０の一面には窪み７０が設けられている。この窪み７０は、基板２が収容できる浅い窪み７０ａと、前記封止部３が収容できる深い窪み７０ｂとからなっている。そして、窪み底と基板２との間には接着剤７１が介在されて基板２がケース６０に接着される構造になっている。なお、図において４ａは外部電極端子である。
しかし、従来のマルチメディアカードにおけるＣＯＢパッケージは、図４３、図４４にあるようにその主面上に、半導体チップを封止する封止部が形成されて盛り上がった部分と、その周囲に広がる薄い基板部分とを有する構造であるために、ＣＯＢパッケージの主面を被うケースも、前記封止部が入る深い窪みと、封止部の周囲に広がる基板部分を入れる浅い窪みを有する構造となり、ケースとＣＯＢパッケージとの組立工程における問題や、完成したメモリーカードにおける構造上の問題などを発生する要因となっていた。
本発明の目的は、安価な電子装置及びその製造方法を提供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面からあきらかになるであろう。
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記のとおりである。
本発明の一の態様は、第１の面及び第１の面の裏面となる第２の面を有する電子装置の製造方法であって、
（ａ）主面及び裏面のいずれか一方の面に形成された複数の外部電極端子と主面に形成された複数の配線とを有する配線基板と、該配線基板の主面上に配置され複数の配線を介して複数の外部電極端子と電気的に接続された半導体素子と、該半導体素子を被い上面が平坦に形成された絶縁性樹脂からなる封止部と、を備えた個片体であって、該個片体は矩形形状に形成され、その４側面がそれぞれ個片体の一方の面から他方の面に至る垂直な切断面に形成された個片体を準備する工程と、
（ｂ）矩形形状に形成された個片体に対応して４側面が開口から底部に至る垂直な面を成すように形成された窪みを一方の主面に有し、該一方の主面の裏面となる他方の主面が平坦に形成されたケースを準備する工程と、
（ｃ）複数の外部電極端子が形成されていない面がケースの底部に面するように個片体を窪みに挿入して該窪み内に固定する工程と、
を含み、
複数の外部電極端子が露出する個片体の面が平坦に形成されており、複数の外部電極端子が電子装置の外部端子を構成し、複数の外部電極端子が露出する平坦に形成された個片体の面が電子装置の第１の面を構成し、ケースの平坦に形成された他方の主面が電子装置の第２の面を構成することを特徴とする電子装置の製造方法である。
また、本発明の他の態様は、第１の面及び第１の面の裏面となる第２の面を有する電子装置の製造方法であって、
（ａ）複数の単位基板領域が縦横に整列配置形成された母基板であって、単位基板領域のそれぞれが、主面に配列された複数の外部電極端子と、主面または裏面に外部電極端子の配列方向に沿って設けられた溝と、溝の底に配置され対応する外部電極端子に電気的に接続された配線と、を備え、溝が母基板の全長に亘って形成された母基板を用意する工程と、
（ｂ）単位基板領域のそれぞれに、溝の底に半導体素子を固定する工程と、
（ｃ）単位基板領域のそれぞれにおいて、半導体素子の電極と対応する配線をそれぞれ電気的に接続する工程と、
（ｄ）単位基板領域のそれぞれにおいて、半導体素子を被い溝を塞ぐように絶縁性樹脂を埋め込んで封止部を形成する工程と、
（ｅ）母基板を単位基板領域間で切断し、基板と、半導体素子と、封止部と、複数の外部電極端子と、を含む個片体を複数個製造する工程とを有し、
個片体のそれぞれが、複数の外部電極端子を電子装置の外部端子とし、複数の外部電極端子が設けられた個片体の一方の平坦に形成された面を電子装置の第１の面とし、複数の外部電極端子が設けられていない個片体の他方の平坦に形成された面を電子装置の第２の面として構成することを特徴とする電子装置の製造方法である。
また、本発明の他の態様は、第１の面及び第１の面の裏面となる第２の面を有する電子装置の製造方法であって、
（ａ）複数の単位基板領域が縦横に整列配置形成された母基板であって、単位基板領域のそれぞれが、主面に配列された複数の外部電極端子と、主面または裏面に外部電極端子の配列方向に沿って設けられた溝と、溝の底に配置され対応する外部電極端子に電気的に接続された配線と、を備え、溝が母基板の全長に亘って形成された母基板を用意する工程と、
（ｂ）単位基板領域のそれぞれに、溝の底の第１の位置に第１の半導体素子を固定する工程と、
（ｃ）単位基板領域のそれぞれにおいて、第１の半導体素子の電極と対応する配線を電気的に接続する工程と、
（ｄ）単位基板領域のそれぞれにおいて、第１の半導体素子を被い溝の一部を塞ぐように絶縁性樹脂を埋め込んで露出面が平坦に形成された封止部を形成する工程と、
（ｅ）単位基板領域のそれぞれにおいて、封止部によって塞がれない溝の底の第２の位置に第２の半導体素子をフェイスダウンによって固定するとともに、該半導体素子の電極と対応する配線を電気的に接続する工程と、
（ｆ）母基板を単位基板領域間で切断し、基板と、第１及び第２の半導体素子と、封止部と、複数の外部電極端子と、を含む個片体を複数個製造する工程と、
を有し、
第２の半導体素子の露出する面は封止部の露出する平坦面とほぼ同じ高さに平坦に形成されており、
個片体のそれぞれが、複数の外部電極端子を電子装置の外部端子とし、複数の外部電極端子が設けられた個片体の一方の平坦に形成された面を電子装置の第１の面とし、複数の外部電極端子が設けられていない個片体の他方の平坦に形成された面を電子装置の第２の面として構成することを特徴とする電子装置の製造方法である。
また、本発明の他の態様は、第１の面及び第１の面の裏面となる第２の面を有する電子装置の製造方法であって、
（ａ）複数の単位基板領域が縦横に整列配置形成された母基板であって、単位基板領域のそれぞれにおいて、一方の主面に形成された複数の外部電極端子と、外部電極端子の配列方向に沿って設けられた溝と、一方の主面および該一方の主面の裏側となる他方の主面の両面に対応する複数の外部電極端子に電気的に接続する配線と、を備え、溝が母基板の全長に亘って形成された母基板を用意する工程と、
（ｂ）単位基板領域のそれぞれに、溝の底に半導体素子を固定する工程と、
（ｃ）単位基板領域のそれぞれにおいて、基板の他方の主面に半導体素子を固定する工程と、
（ｄ）単位基板領域のそれぞれにおいて、各半導体素子の電極と対応する配線をそれぞれ電気的に接続する工程と、
（ｅ）単位基板領域のそれぞれにおいて、溝を塞ぐように絶縁性樹脂を埋め込んで半導体素子を被う封止部を形成するとともに、他方の主面上の半導体素子を被うように基板の他方の主面全域を絶縁性樹脂で被う封止部を形成する工程と、
（ｆ）母基板を単位基板領域間で切断し、基板と、半導体素子と、封止部と、複数の外部電極端子と、を含む個片体を複数個製造する工程と、を有し、
個片体のそれぞれが、複数の外部電極端子を電子装置の外部端子とし、複数の外部電極端子が設けられた個片体の一方の平坦に形成された面を電子装置の第１の面とし、複数の外部電極端子が設けられていない個片体の他方の平坦に形成された面を電子装置の第２の面として構成することを特徴とする電子装置の製造方法である。
また、本発明の他の態様は、第１の面及び第１の面の裏面となる第２の面を有する電子装置であって、
主面および裏面を有する配線基板であって、主面に配列された複数の外部電極端子と、裏面又は主面に外部電極端子の配列方向に沿いかつ基板の全長に亘って設けられる溝と、溝の底に配置され対応する外部電極端子に電気的に接続された複数の配線と、を有する配線基板と、
溝の底に固定され、半導体素子の電極が配線を介して対応する外部電極端子に電気的に接続された半導体素子と、
半導体素子を被い溝を塞ぐように埋め込まれた絶縁性樹脂からなる封止部と、
を有し、
溝を封止部で埋めて得られた個片体において、複数の外部電極端子が電子装置の外部端子を構成し、複数の外部電極端子が露出する個片体の面が電子装置の第１の面を構成し、外部電極端子の存在しない個片体の面が電子装置の第２の面を構成することを特徴とする電子装置である。
また、本発明の他の態様は、第１の面及び第１の面の裏面となる第２の面を有する電子装置であって、
主面に露出して配列された複数の外部電極端子と、主面と裏面のいずれか一方に外部電極端子の配列方向に沿い、かつ基板の全長に亘って設けられた溝と、溝の底に配置され対応する複数の外部電極端子に電気的に接続された複数の配線と、を備えた基板と、
溝の底の第１の位置に固定された第１の半導体素子であって、該半導体素子の電極が対応する配線に電気的に接続された第１の半導体素子と、
半導体素子が固定された第１の位置を被って溝の一部を塞ぐように埋め込まれた絶縁性樹脂からなり露出面が平坦に形成された封止部と、
封止部に被われない溝の底の第２の位置内にフェイスダウンで装着して固定された第２の半導体素子であって、該第２の半導体素子の電極が対応する配線に電気的に接続された第２の半導体素子と、
を有する個片体として構成されてなり、
第２の半導体素子の露出する面は封止部の平坦面とほぼ同じ高さに平坦に形成されており、
個片体において、複数の外部電極端子が電子装置の外部端子を構成し、封止部の平坦に形成された面と第２の半導体素子の平坦に形成された露出面とを含む面が電子装置の第１の面を構成し、複数の外部電極端子が設けられていない側の基板の平坦に形成された面が電子装置の第２の面を構成することを特徴とする電子装置である。
また、本発明の他の態様は、第１の面及び第１の面の裏面となる第２の面を有する電子装置であって、
基板の主面に配列された複数の外部電極端子と主面の外部電極端子が設けられていない部分に外部電極端子の配列方向に沿い、かつ基板の全長に亘って設けられた溝と、溝の底面および基板の裏面に配置され対応する外部電極端子に電気的に接続して設けられた配線と、を備えた基板と、
溝の底に固定された第１の半導体素子であって、該第１の半導体素子の電極が対応する配線にそれぞれ接続された第１の半導体素子と、
裏面に固定された第２の半導体素子であって、該第２の半導体素子の電極が対応する配線にそれぞれ接続された第２の半導体素子と、
第１の半導体素子を被い溝を塞ぐように埋め込まれた絶縁性樹脂からなる第１の封止部と、
第２の半導体素子を含む裏面全域を被い露出上面が平坦に形成された絶縁性樹脂からなる第２の封止部と、
を有する個片体として構成されてなり、
個片体において、複数の外部電極端子が電子装置の外部端子を構成し、基板の主面と第１の封止部の露出面を含む面が電子装置の第１の面を構成し、第２の封止部の平坦に形成された露出上面が電子装置の第２の面を構成すること特徴とする電子装置である。
また、本発明の他の態様は、第１の面及び第１の面の裏面となる第２の面を有する電子装置であって、
一方の主面に４側面が開口から底部に至る垂直な面を成すように形成された収容窪みを有するケースと、
収容窪みに挿嵌接着されるＣＯＢパッケージとを有し、
ＣＯＢパッケージは、
主面に露出して配列された複数の外部電極端子と、主面と裏面のいずれか一方に外部電極端子の配列方向に沿い、かつ基板の全長に亘って設けられた溝と、溝の底に配置され対応する複数の外部電極端子に電気的に接続された複数の配線と、を備えた基板と、
溝の底に固定され、半導体素子の電極が配線を介して対応する外部電極端子に電気的に接続された半導体素子と、
半導体素子を被い溝を塞ぐように埋め込まれた絶縁性樹脂からなる封止部と、
を含む個片体として構成されてなり、
個片体は、その４側面がケースの窪みの４側面に対応して個片体の一方の主面から裏面となる他方の主面に至る垂直な切断面に形成され、外部電極端子が露出するようにケースに挿嵌接着されてなり、
個片体が挿嵌接着されたケースにおいて、複数の外部電極端子が電子装置の外部端子を構成し、ケースの窪みが形成されていない平坦面が電子装置の第１の面を構成し、複数の外部電極端子が露出する個片体の平坦に形成された面が電子装置の第２の面を構成することを特徴とする電子装置である。
また、本発明の他の態様は、第１の面及び第１の面の裏面となる第２の面を有する電子装置であって、
一方の面に４側面が開口から底部に至る垂直な面を成すように形成された収容窪みを有するケースと、
収容窪みに挿嵌接着されるＣＯＢパッケージとを有し、
ＣＯＢパッケージは、
主面に露出して配列された複数の外部電極端子と、主面と裏面のいずれか一方に外部電極端子の配列方向に沿い、かつ基板の全長に亘って設けられた溝と、溝の底に配置され対応する複数の外部電極端子に電気的に接続された複数の配線と、を備えた基板と、溝の底の第１の位置に固定された第１の半導体素子であって、該半導体素子の電極が対応する配線に電気的に接続された第１の半導体素子と、
半導体素子が固定された第１の位置を被って溝の一部を塞ぐように埋め込まれた絶縁性樹脂からなり露出面が平坦に形成された封止部と、
封止部に被われない溝の底の第２の位置内に固定された第２の半導体素子であって、該第２の半導体素子の電極が対応する配線に電気的に接続された第２の半導体素子と、
を含む個片体として構成されてなり、
個片体は、その４側面がケースの窪みの４側面に対応して個片体の一方の主面から裏面となる他方の主面に至る垂直な切断面に形成され、外部電極端子が露出するようにケースに挿嵌接着されてなり、
個片体が挿嵌接着されたケースにおいて、複数の外部電極端子が電子装置の外部端子を構成し、ケースの窪みが形成されていない平坦面が電子装置の第１の面を構成し、複数の外部電極端子が露出する個片体の面が電子装置の第２の面を構成することを特徴とする電子装置である。
また、本発明の他の態様は、第１の面及び第１の面の裏面となる第２の面を有する電子装置であって、
一方の主面に４側面が開口から底部に至る垂直な面を成すように形成された収容窪みを有するケースと、
収容窪みに挿嵌接着されるＣＯＢパッケージとを有し、
ＣＯＢパッケージは、
一方の主面に露出して配列された複数の外部電極端子と、主面の外部電極端子が設けられていない部分に外部電極端子の配列方向に沿い、かつ基板の全長に亘って設けられた溝と、溝の底面および基板の裏面に配置され対応する外部電極端子に電気的に接続して設けられた配線と、を備えた基板と、
溝の底に固定された第１の半導体素子であって、該第１の半導体素子の電極が対応する配線にそれぞれ接続された第１の半導体素子と、
裏面に固定された第２の半導体素子であって、該第２の半導体素子の電極が対応する配線にそれぞれ接続された第２の半導体素子と、
第１の半導体素子を被い溝を塞ぐように埋め込まれた絶縁性樹脂からなる第１の封止部と、
第２の半導体素子を含む裏面全域を被って形成された絶縁性樹脂からなる第２の封止部と、
を有する個片体として構成されてなり、
個片体は、外部電極端子が露出するようにケースに挿嵌接着され、複数の外部電極端子が電子装置の外部端子を構成し、ケースの溝が形成されていない平坦面が電子装置の第１の面を構成し、複数の外部電極端子が露出する個片体の平坦に形成された面が電子装置の第２の面を構成することを特徴とする電子装置である。
本発明をより詳細に説明するために、添付の図面に従ってこれを説明する。なお、発明の実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
（実施形態１）
本実施形態１は、電子装置として、メモリーチップを構成する１乃至複数の半導体素子を基板に搭載するとともに、前記メモリーチップを制御するコントロールチップを搭載するメモリーカードに本発明を適用した例について説明する。メモリーチップとしての半導体素子は、例えば、フラッシュメモリ〔Ｆｌａｓｈ Ｍｅｍｏｒｙ ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎ Ｍｅｍｏｒｙ）〕を搭載し、例えば、３２ＭＢあるいは６４ＭＢの大容量のマルチメディアカードを構成する。
図１乃至図１０は本発明の一実施形態（実施形態１）であるメモリーカードに係わる図である。図１乃至図４はメモリーカードの外観及びその断面構造に関する図であり、図５乃至図１０はメモリーカードの製造に関する図である。
本実施形態１のメモリーカード１は、外観的には、図３及び図４に示すように、四角形の基板２と、この基板２の一面（例えば、第２の面２ｂに張り合わせるように形成される封止部３とからなっている。封止部３はトランスファモールドによって形成され、基板２の第２の面２ｂ全域に均一の厚さで形成されている。封止部３は、例えば、エポキシ樹脂によって形成されている。
基板２のサイズは、例えば、長さ３２ｍｍ、幅２４ｍｍ、厚さ１．４ｍｍとなり、基板２の厚さは０．６ｍｍとなる。従って、封止部３の厚さは０．８ｍｍに形成されている。
基板２は、例えばガラスエポキシ樹脂配線板からなり、表裏面は勿論のこととして内部にも配線４が形成されている。第２の面の裏側となる第１の面２ａには配線４によって電極４ａが設けられている。この外部電極端子４ａは基板２の一辺に沿って並んで配置され、メモリーカード１の外部電極端子４ａとなる。即ち、メモリーカード１を、例えば、デジタルカメラのスロットに挿入した場合、前記外部電極端子４ａはスロット内の電極端子と接触するようになる。
この外部電極端子４ａは基板２を貫通するスルーホール内に充填された配線からなる導体４ｂを介して第２の面の配線４に電気的に繋がっている。
基板２の第１の面２ａには、半導体素子５が固定されている。この半導体素子５は図示しないが接着剤を介して基板２に固定されている。また、基板２の第２の面２ｂ上に前記配線を形成する際、この配線材料で素子搭載パッドを形成し、この素子搭載パッド上に接着剤を介して半導体素子５を形成してもよい。
半導体素子５として、例えば、メモリーチップ５ａと、このメモリーチップ５ａを制御するコントロールチップ５ｂが基板２に固定される。半導体素子５の上面には電極（図示せず）が設けられている。この電極と半導体素子５の周囲に延在する所定の配線４は導電性のワイヤ６で電気的に接続されている。ワイヤ６は例えば、金線が使用されている。
メモリーカード１は、基板２の第２の面２ｂに半導体素子５を搭載し、第２の面２ｂを封止部３で被う構造からなり、いわゆるＣＯＢパッケージ構造となっている。
また、封止部３はトランスファモールドによって形成されるが、このトランスファモールド時、図３に示すように、円弧断面の溝７が外部電極端子４ａが設けられる端とは反対側となる短辺に沿って設けられている。この溝７はメモリーカード１をスロットに挿入した後のメモリーカード１を引き出す際に使用される引出し用溝となる。即ち、メモリーカード１の使用後、使用者はこの溝７の縁に指先や爪を引っかけて容易にメモリーカード１をスロットから抜き出すことができる。
また、スロットに挿入する先端の１端は斜めに切り欠かれて方向性認識部８が形成されている。さらに、封止部３の平坦な表面にはメモリーカード１の機能や製品内容等が記載されたシール９が貼り付けられている。
つぎに、本実施形態１のメモリーカード１の製造方法について、図５乃至図１０を参照しながら説明する。
図５（ａ）〜（ｆ）はメモリーカードの製造各工程の状態を示す断面図等であり、マトリックス状の基板（以下マトリックス基板と呼称）用意（ａ）、チップボンディング（ｂ）、モールド（ｃ）、マトリックス基板分離（ｄ），（ｅ）、方向性認識部形成（ｆ）の図である。
最初に、図６及び図７に示すように、マトリックス基板２ｆを用意する。図６はマトリックス基板２ｆを裏返しにした図、即ちマトリックス基板２ｆの底面図であり、図７はマトリックス基板の模式的正面図である。
マトリックス基板２ｆは、ガラスエポキシ樹脂配線板からなるとともに、縦横に単位基板領域１５が形成されている。図において示す点線枠で示す各部が単位基板領域１５であり、基板２の構造になっている。このマトリックス基板２ｆの各単位基板領域１５には半導体素子が搭載され、かつ所定部分のワイヤボンディングが行われ、トランスファモールドによってモールド体が全ての単位基板領域１５を被うように形成された後、点線に沿ってマトリックス基板２ｆとモールド体を切断して単位基板領域１５ごとに分離することによって多数のメモリーカード１が製造される。
本実施形態１では、３列５行、合計で１５の単位基板領域１５が用意されたマトリックス基板２ｆが使用される。各単位基板領域１５の構造は、既に説明した基板２の構造である。従って、マトリックス基板２ｆの厚さは０．８ｍｍであり、単位基板領域１５の大きさは長さ３２ｍｍ、幅２４ｍｍの長方形である。図６には、第１の面２ａが現れていることから、各単位基板領域１５の外部電極端子４ａが現れている。
また、単位基板領域１５の一隅には打ち抜きによる貫通孔１６が設けられている。この貫通孔１６は直角三角形となり、その斜面部分がメモリーカード１の方向性認識部８を形成することになる。
マトリックス基板２ｆは、特に限定はされないが、多層構造のガラスエポキシ樹脂配線板である。単位基板領域１５は前述の基板２であることから、表裏面は勿論のこととして内部にも配線が形成されているが、ここでは各配線は省略してある。
このようなマトリックス基板２ｆに対して、図５（ｂ）及び図８に示すように、チップボンディングが行われ、半導体素子５が固定される。半導体素子５として、メモリーチップ５ａと、このメモリーチップ５ａを制御するコントロールチップ５ｂを固定する。半導体素子５は図示しないが接着剤を介してマトリックス基板２ｆに固定される。また、マトリックス基板２ｆの第２の面２ｂ上に配線を形成する際、この配線材料で素子搭載パッドを形成し、この素子搭載パッド上に接着剤を介して半導体素子を形成してもよい。搭載された半導体素子５の表面には、図示はしないが電極が設けられている。なお、半導体素子５の厚さは、０．２８ｍｍ程度である。
つぎに、図８に示すように、各半導体素子５の電極１８とマトリックス基板２ｆの表面の配線部分であるワイヤボンディングパッド４ｃを導電性のワイヤ６で接続する。ワイヤ６は、例えば、直径２７μｍ程度の金線からなっている。半導体素子５と配線を結ぶワイヤ６の高さは低く制御され、つぎの工程で形成されるモールド体で確実に被われるようにする。半導体素子５の電極１８と配線を接続する接続手段は他の構成でもよい。
つぎに、図５（ｃ）に示すように、トランスファモールドによってマトリックス基板２ｆの第２の面２ｂに一定厚さのモールド体３ａ（封止部３）を形成する。モールド体３ａは、例えば、エポキシ樹脂によって形成され、厚さ（高さ）０．６μｍに形成される。図９はマトリックス基板の一面にモールド体を形成する状態を示す模式的断面図であり、図１０はモールド時の樹脂の供給状態を示す下面側から見た模式図である。
図９に示すように、モールド金型２０の下型２１と上型２２との間にワイヤボンディングが終了したマトリックス基板２ｆを型締めし、下型２１に設けたポット２３内に樹脂タブレットを入れ、下型２１や上型２２に組み込まれた図示しないヒータによる熱によって溶けだした樹脂２４を、プランジャ２５の突き上げによって上型２２に設けたカル２６内に送りだす。カル２６からは、図１０に示すようにランナー２７が延在している。このランナー２７は、下型２１と上型２２による型締めによって形成されたキャビティ２８にゲート２９を介して繋がっている。キャビティ２８はマトリックス基板２ｆの全ての単位基板領域１５を含む大きさに形成されている。
本実施形態１によるモールド金型２０では、ポット２３は２本設けられ、カル２６からはそれぞれ２本のランナー２７が延在して単一なキャビティ２８に連通している。また、キャビティ２８にはキャビティ２８内に注入される樹脂２４によって押し出される空気をキャビティ外に案内するエアーベント３０が設けられている。また、上型２２にはメモリーカード１の溝７を形成するための突条３１が設けられている。
従って、図９に示すように、モールド金型２０の型締めによってマトリックス基板２ｆを保持した後、ポット２３内に予備加熱された樹脂タブレットをそれぞれ入れるとともに、プランジャ２５で突き上げて溶けた樹脂２４をキャビティ２８内に注入して、図５（ｃ）に示すようなモールド体３ａ（封止部３）を形成する。図５（ｃ）はモールド金型２０から取り出したマトリックス基板２ｆを示す断面図である。
つぎに、図５（ｄ），（ｅ）に示すように、図示しないダイシング装置のステージ３５上に後に容易に除去できる接着剤３３を用いて固定し、その後回転するダイシングブレード３６（例えば、厚さ２００μｍ）でマトリックス基板２ｆを縦横に切断する。図５（ｄ），（ｅ）はマトリックス基板２ｆを横方向（メモリーカード１の幅方向）に切断する状態を示す。横方向の切断が終了した後、ステージ３５を９０度回転させた後、縦方向（メモリーカード１の長さ方向）の切断を行う。これにより、基板２の第２の面２ｂに封止部３を張りつけた構造のメモリーカード１が略形成される。切断は図に示すような１枚のダイシングブレード３６を用いて行う方法、または所定間隔に設定された複数枚のダイシングブレード３６を用いて所定領域または全領域を切断する方法によって行う。
つぎに、長方形となったものの１隅、即ち、マトリックス基板２ｆの状態で貫通孔１６が設けられていた封止部部分を方向性認識部８に沿うように切断し、図５（ｆ）に示す方向性認識部（インデックス）８が付いたメモリーカード１を製造する。このメモリーカード１の基板２の第２の面２ｂにはシール９が張りつけられて使用可能なメモリーカード１が製造されることになる。
モールド体３ａ（封止部３）の切断、即ち、単位基板領域１５ごとの分離は、ダイシングブレードによる切断以外の方法でもよい。例えば、ルータ（エンドミル）の回転する剪断刃を、図１１の矢印３７に示すように製品であるメモリーカードの輪郭線に沿うように移動してモールド体３ａ及びマトリックス基板２ｆを切断する。
この際、ルータによる切断によって、メモリーカード１の方向性認識部（インデックス）８を形成することもできる。またルータでの切断によれば、ダイシングによって切断する場合と比較して、例えば方向性認識部（インデックス）８の加工など、隣接するメモリーカード１のパターンと直線でつながらない部分でもメモリーカード１の個片化工程で同時に切断することができる。
本実施形態１によれば以下の効果を有する。
（１）マトリックス基板２ｆの一面の各単位基板領域１５に所定の半導体素子５を搭載した後、一括してモールドを行い、その後、モールド体３ａと共にマトリックス基板２ｆを縦横に切断することによって電子装置（メモリーカード）を製造できるため、従来のこの種製品の製造工数に比較して工数が少なくなり、電子装置（メモリーカード）のコスト低減が達成できる。
（２）ケースを有さない構造のメモリーカード１においては、基板上に半導体素子を搭載することが可能な領域が広くなり、またモールド樹脂の厚さも大きくなる。従って、より大きなサイズの半導体素子５の搭載が可能になるとともに、半導体素子５の積層化が容易になる。従って、メモリーカード１の高機能化，大容量化が可能となる。
（３）配線を有する基板２をパッケージを構成する一部材とし、かつ露出する基板２の一面に設けた電極４ａをそのまま電子装置（メモリーカード）の外部電極端子４ａとすることができる。
（実施形態２）
図１２は本発明の他の実施形態（実施形態２）であるメモリーカードの模式的断面図である。本実施形態２では、前記実施形態１において、図１２に示すように、基板２の半導体素子５が固定される素子固定領域を一段窪んだ窪み４０とするとともに、この窪み底に固定した半導体素子５の上にさらに半導体素子５を固定した構造となっている。
上段の半導体素子５においても、その電極は基板２の配線に接続する必要があることから、下段の半導体素子の電極が露出するようにずらして上段の半導体素子を重ねて固定する。チップボンディング後には、各半導体素子５の電極は、ワイヤ６によって基板２の配線４に接続される。ワイヤ６を接続する配線４（ワイヤボンディングパッド）は、図１２の場合と異なり、半導体素子５を固定する窪み４０の底に配置することも可能である。
本実施形態２では、基板２に固定した半導体素子５の上にさらに一段以上重ねて半導体素子５を固定するものである。半導体素子５を多段に搭載することによって、メモリーカード１（電子装置）の高機能化が達成できる。また、半導体素子５としてメモリーチップを多段に搭載して増加させることによって、メモリーの大容量化が達成できる。
（実施形態３）
図１３乃至図１６は本発明の他の実施形態（実施形態３）であるメモリーカードに係わる図である。図１３はメモリーカードの裏返し状態の斜視図であり、図１４はメモリーカードの裏返し状態の模式的断面図である。
本実施形態３は基板の表面または裏面、即ち、第１の面または第２の面に端から端に亘って幅広の溝を設け、この溝底に半導体素子を固定するとともに、半導体素子の電極と配線とをワイヤで接続し、かつ溝を埋め戻すように絶縁性樹脂で塞ぐ構成である。溝は基板の第１の面に配列される外部電極端子の配列方向に沿って設けられる。溝を埋める絶縁性樹脂による封止部はトランスファモールドによって形成され、その形成においては溝の一端から他端に流れるようにして形成される。これは、実施形態１の場合と同様に、１枚のマトリックス基板を縦横に分割して同時に複数のメモリーカードを製造するためである。半導体素子の電極に一端が接続されるワイヤが接続される配線は、第１の面または第２の面だけでなく溝底に配置してもよい。なお、これ以降の図においては、ワイヤボンディング用の配線等、一部を省略した図を用いて説明する場合がある。
本実施形態３のメモリーカード１は、図１３及び図１４に示すように、実施形態１のメモリーカード１と異なり、第２の面２ｂには封止部が設けられず、外部電極端子４ａが設けられる第１の面２ａ側に封止部３ｃが設けられている。封止部３ｃは第１の面２ａに設けられる溝４５を埋め戻すように形成される絶縁性樹脂によって形成されている。溝４５は外部電極端子４ａの配列方向に沿い、かつ基板２の全長（全幅）に亘って設けられている。
封止部３ｃはトランスファモールドによって形成されるとともに、後述するようにマトリックス基板の切断と共に切断されて形成される。封止部３ｃの上面はモールド金型の平坦面に規定されて平坦となるとともに、前記モールド金型の平坦面は溝４５を塞ぐとともに、溝４５の両側の第１の面２ａに接触するため、封止部３ｃの平坦な表面と第１の面２ａは略同一平面上とに位置するようになる。また、封止部３ｃの溝４５の端に現れる側面は、マトリックス基板を切断する時にダイシングブレードで同時に切断されて形成されるため、基板２の側面と封止部３ｃの側面も同じ平面上に位置する。
封止部３ｃ内には、実施形態１と同様に半導体素子５としてメモリーチップ５ａやコントロールチップ５ｂが固定され、かつ半導体素子５の電極と基板２の配線がワイヤ６を介して電気的に接続されている。
本実施形態１のメモリーカード１はその外形は実施形態１と同じ寸法であるが、基板２の第１の面２ａに溝４５を設け、この溝４５の溝底に半導体素子５を固定し、封止部３ｃで被う構造となることから、基板２の厚さは実施形態１の場合に比較して厚くなるが、基板２の第２の面２ｂに封止部を設けないことから、全体の厚さは薄くできる特長がある。基板２の厚さは、例えば０．８ｍｍと薄くなる。溝４５の深さは例えば０．６ｍｍとなる。従って、メモリーカード１の薄型化を図ることができる。
本実施形態３の場合も実施形態２と同様に、基板２の素子固定領域を一段窪ませてその窪み底に半導体素子を固定する構造の採用も、また半導体素子の上に半導体素子を一段以上重ねて搭載する多段搭載構造も同様に適用でき、実施形態１と同様の高機能化，大容量化及び薄型化を図ることができる。また、この構造は以下の各実施形態でも採用できる。
本実施形態３のメモリーカード１は、以下の方法によって製造される。図１５はメモリーカードの製造において使用するマトリックス基板の底面図であり、図１６はメモリーカードの製造各工程の状態を示す断面図である。
本実施形態３のメモリーカードの製造においては、実施形態１と同様にマトリックス基板を使用するが、このマトリックス基板２ｇは図１５及び図１６（ａ）に示すように第１の面２ａに溝４５を設けた点が異なる。マトリックス基板２ｇは３行５列の配置で単位基板領域１５が設けられているが、前記溝４５は列方向、即ち、一列に並ぶ外部電極端子４ａの配列方向に沿って各単位基板領域１５を横切るように３本設けられている。従って、各単位基板領域１５において溝４５の両側に第１の面２ａが存在する構造になる。マトリックス基板２ｇはその厚さが０．８ｍｍとなり、溝４５の深さは０．６ｍｍになっている。
メモリーカード１を製造する場合、図１６（ａ）に示すように、溝４５を有するマトリックス基板２ｇを用意し、その後、図１６（ｂ）に示すように、各単位基板領域１５の溝４５の底に図示しない接着剤（銀ペースト等）を用いて半導体素子５を固定する。半導体素子５として、メモリーチップ５ａと、このメモリーチップ５ａを制御するコントロールチップ５ｂを固定する。
つぎに、図１６（ｂ）に示すように、各半導体素子５の図示しない電極とマトリックス基板２ｆの表面の図示しない配線（ワイヤボンディングパッド）を導電性のワイヤ６で接続する。
つぎに、図１６（ｃ）に示すように、トランスファモールドによってマトリックス基板２ｇの第１の面２ａに設けられた溝４５部分のみを絶縁性樹脂からなるモールド体３ａで塞ぐ。このモールド体３ａにより半導体素子５やワイヤ６は被われる。このトランスファモールドでは、実施形態１と同様にトランスファモールドで封止（モールド）が行われるが、モールド型の一方、例えば、上型のパーティング面は平坦な面となり、この平坦な面が溝４５を塞ぐようにしてマトリックス基板２ｆの第１の面２ａに接触する。そして、３本の各溝４５の一端側から樹脂が送りこまれる。樹脂は溝４５に沿って流れ、５個の単位基板領域１５の溝４５部分を全て塞ぐようになる。この結果、封止部３ｃは均一の厚さ（高さ）となるとともに、その平坦な表面と第１の面２ａは略同一平面上に位置することになる。
つぎに、図１６（ｄ）に示すように、図示しないダイシング装置のステージ３５上に接着剤３３を用いてマトリックス基板２ｇを固定した後、回転するダイシングブレード３６でマトリックス基板２ｇを縦横に切断する。図１６（ｄ）はマトリックス基板２ｇを横方向（メモリーカード１の幅方向）に切断する状態を示す。横方向の切断が終了した後、ステージ３５を９０度回転させた後、図１６（ｅ）に示すように、縦方向（メモリーカード１の長さ方向）の切断を行う。切断は一枚のダイシングブレードによって順次行われるか、複数枚のダイシングブレードによる一回または数回の切断で行われる。
これにより、基板２の第１の面２ａの溝４５部分に封止部３ｃを形成したメモリーカード１が略形成される。
つぎに、長方形となったものの１隅、即ち、マトリックス基板２ｇの状態で貫通孔１６が設けられていた封止部部分を方向性認識部８に沿うように切断し、図１３に示す方向性認識部（インデックス）８が付いたメモリーカード１を製造する。このメモリーカード１の基板２の第２の面２ｂにはシールが張りつけられて使用可能なメモリーカード１が製造されることになる。
本実施形態３では、基板２の一部に溝４５を設け、この溝底に半導体素子５を搭載し、溝４５を絶縁性の樹脂で埋めることから、樹脂の使用量の削減ができ、メモリーカード１のコストの低減が達成できる。
また、本実施形態３では、マトリックス基板の切断において、外部電極端子４ａの配列方向の切断はマトリックス基板のみの切断となり、相互に異なる材質である基板と樹脂の切断に比較して切削性能が上がり、品質向上や切断コストの低減を図ることができる。
（実施形態４）
図１７乃至図２１は本発明の他の実施形態（実施形態４）であるメモリーカードに係わる図である。図１７はメモリーカードの裏返し状態の断面図、図１８はメモリーカードの底面図、図１９はメモリーカードの製造における半導体素子の取り付け状態を示す斜視図、図２０は半導体素子の取り付け状態の一例を示す部分的断面図、図２１は半導体素子の取り付け状態の他の例を示す部分的断面図である。
本実施形態４は実施形態３において、図１９に示すように、溝４５を埋める封止部３ｃを部分的とし、封止部３ｃが形成されない空間領域５０に露出する溝底にフェイスダウンボンディングで半導体素子５を固定する構成である。例えば、図２０に示すように、半導体素子５の電極５１を有する面を溝底に対面させ、溝底に設けられたボンディングパッド５２に半田等の接合材５３を介して各電極５１を電気的かつ機械的に接続したり、あるいは図２１に示すように、溝底と半導体素子５との間に異方導電性接着剤５５を介して半導体素子５の電極５１を溝底のボンディングパッド５２に電気的かつ機械的に固定するものである。
図２０に示すボンディングパッド５２に接合材５３を介して電極５１を固定する構造では、溝底と半導体素子５との間に絶縁性樹脂（アンダーフィル樹脂）を充填してアンダーフィル５４を形成し、水分や異物が溝底と半導体素子５との間に入らないように配慮されている。図２１に示す異方導電性接着剤５５を使用するものでは、異方導電性接着剤５５を半導体素子５の電極５１とボンディングパッド５２との間に圧縮させることによって異方導電性接着剤５５の中の導電性粒子が相互に接触して電極５１とボンディングパッド５２とが電気的に接続される。
図１７〜図１９は異方導電性接着剤５５を用いる場合を示してある。また、特に限定はされないが、本実施形態では、封止部３ｃによって被われる半導体素子５はコントロールチップ５ｂとし、フェイスダウンボンディングによって搭載される半導体素子５はメモリーチップ５ａとしたものである。
また、本実施形態では、空間領域５０の外側に露出する半導体素子５の表面は溝４５の縁の面、即ち第１の面２ａから外側に突出しないようにするものである。例えば、半導体素子５の表面は基板２の表面（第１の面２ａ）と同一の平面上に位置するようにする。これは、メモリーカード１をスロットに挿入する際、引っ掛からないようにするためである。
本実施形態のメモリーカード１の製造は、マトリックス基板を使用する実施形態３の製造において、溝４５の一部に封止部３ｃを形成し、残りの部分は封止部３ｃで被わないことから、溝底の一部に半導体素子５を固定する。例えば、半導体素子５としてコントロールチップ５ｂを固定する。その後、この半導体素子５の電極と配線をワイヤ６で電気的に接続し、ついで前記半導体素子５及びワイヤ６を被うように封止部３ｃを溝底に部分的に接続する。
つぎに、封止部３ｃで被われない溝底に半導体素子５をフェイスダウンボンディングによって固定する。半導体素子５は、例えば、メモリーチップ５ａを固定する。この場合、図２０に示す接合材５３を用いてメモリーチップ５ａの電極５１と溝底のボンディングパッド５２を接続する方法や、図２１に示すように、異方導電性接着剤５５でメモリーチップ５ａの電極５１と溝底のボンディングパッド５２を電気的に接続する。接合材５３を使用する方法では、半導体素子５の固定後、絶縁性のアンダーフィル樹脂を半導体素子５と溝底との間に流し込み、その後このアンダーフィル樹脂を硬化処理してアンダーフィル５４を形成する。
つぎに、マトリックス基板を単位基板領域ごとに分離するようにマトリックス基板を縦横に切断し、かつ一隅を斜めに切断して方向性認識部８を形成して図１７及び図１８に示すようなメモリーカード１を複数製造する。
本実施形態４では、溝４５の一部を封止部３ｃで被い、封止部３ｃで被われない空間領域５０の溝底にフェイスダウンボンディングによって半導体素子５を搭載することから、高速動作するチップのインダクタンス低減が図れる。
（実施形態５）
図２２及び図２３は本発明の他の実施形態（実施形態４）であるメモリーカードに係わる図である。図２２はメモリーカードの裏返し状態の断面図、図２３はメモリーカードの底面図である。
本実施形態５のメモリーカード１は、図２２に示すように、基板２の表裏面、即ち、第１の面２ａ及び第２の面２ｂにそれぞれ半導体素子５を搭載するとともに封止部３ｃ，３で被った構造である。また、第１の面２ａ及び第２の面２ｂにおいて、半導体素子５の上にこの半導体素子５よりもサイズが小さい半導体素子５を固定し、いずれも図示しない各電極と各配線をワイヤ６で電気的に接続する構造になっている。即ち、本実施形態５は実施形態１と実施形態３を一緒にした構成になっている。
本実施形態５のメモリーカード１の製造においては、実施形態３の図１５で示すように溝４５を有するマトリックス基板２ｇを使用するが、溝底に２段に重ねて半導体素子５を搭載することから、溝４５の深さは深くなり、その分マトリックス基板２ｇの厚さも厚くなっている。
このような図示しないマトリックス基板において、最初に、各単位基板領域の溝底に所定の数の半導体素子５を固定する。また、各単位基板領域のマトリックス基板の第２の面２ｂにも所定の数の半導体素子５を固定する。この例ではマトリックス基板に半導体素子５を固定した後、この半導体素子５上にサイズの小さい半導体素子５を重ねて固定する。この固定時、下段の半導体素子５の電極が露出するように半導体素子５の固定を行う。
つぎに、各半導体素子５の電極と配線をワイヤ６で電気的に接続する。
つぎに、溝４５を塞ぐように絶縁性樹脂を埋め込んで半導体素子５及びワイヤ６を被うモールド体を形成するとともに、第２の面２ｂ上の半導体素子５及びワイヤ６を被うように第２の面２ｂの全域に絶縁性樹脂でモールド体を形成する。これら両モールド体はモールド型を使用したトランスファモールドによって同時に形成する。
つぎに、マトリックス基板を単位基板領域ごとに分離するようにマトリックス基板を縦横に切断し、かつ一隅を斜めに切断して方向性認識部８を形成して図２３及び図２２に示すようなメモリーカード１を複数製造する。
本実施形態５によれば、基板２表裏面にそれぞれ半導体素子を搭載する構造であることから、メモリーカード１の高機能化及び大容量化を図ることができる。また、本実施形態５では半導体素子５の上に半導体素子を固定する多段搭載構造であることから、さらに高機能化及び大容量化を図ることができる。
（実施形態６）
本実施形態６から実施形態９に至る実施形態のメモリーカードは、実施形態１及び実施形態３乃至５のメモリーカードの製造において、マトリックス基板を縦横に分断し、方向性認識部を形成する切断を行う前のＣＯＢパッケージを、プラスチックケースに嵌め込み接着固定した構成のものである。ＣＯＢパッケージを構成する基板の一面に設けられる外部電極端子は露出する状態でケースに収容され、前記外部電極端子はメモリーカードの外部電極端子として使用される。また、長方形のプラスチックケースの１隅には斜めに延在する方向性認識部が設けられている。この方向性認識部は他の形状（構造）でもよいことは勿論である。
図２４乃至図２７は本発明の他の実施形態（実施形態６）であるメモリーカードに係わる図である。図２４はメモリーカードの裏返し状態の斜視図、図２５はメモリーカードの裏返し状態の断面図、図２６はメモリーカードの製造各工程の状態を示す断面図、図２７はメモリーカードの製造においてケースにＣＯＢパッケージを取り付ける状態を示す斜視図である。
本実施形態６のメモリーカード１は、図２７に示すように、プラスチックで形成されるケース６０の収容窪み６２にＣＯＢパッケージ６１ａを嵌め込み、図２５に示すように、ＣＯＢパッケージ６１ａを接着剤６３で接着した構造になっている。メモリーカード１は、ＣＯＢパッケージ６１ａを構成する基板２の一面に設けられる外部電極端子４ａが露出する状態でＣＯＢパッケージ６１ａがケース６０に収容される構造になり、前記外部電極端子４ａがメモリーカード１の外部電極端子として使用される構造になる（図２４参照）。
即ち、本実施形態６のメモリーカード１は、プラスチックケースに実施形態１で形成するＣＯＢパッケージ品を収容した構造になっている。実施形態１ではモールド後マトリックス基板を縦横に切断し、その後方向性認識部を形成する切断を行ってメモリーカード１を製造するが、本実施形態ではマトリックス基板を縦横に切断して四角形のＣＯＢパッケージを製造した後、このＣＯＢパッケージをケース６０に嵌め合い接着してメモリーカード１を製造する。また、ケース６０の角には斜めに切断した方向性認識部８が設けられている。
ケース６０は、樹脂（例えば、ＰＰＥ：ｐｏｌｙ ｐｈｅｎｙｌ ｅｔｈｅｒ）で形成され、一面にＣＯＢパッケージ６１ａを嵌め込む収容窪み６２を有する単純な構造となっている。従って、成形コストも安価となる。
ケース６０の外形寸法は、例えば、縦（長さ）３２ｍｍ、横（幅）２４ｍｍ、厚さ１．４ｍｍとなっている。従って、ＣＯＢパッケージ６１ａの外形寸法は、前記ケース６０の収容窪み６２に嵌め込むため、縦（長さ）２８ｍｍ、横（幅）１９ｍｍ、厚さ０．８ｍｍとなっている。ケース６０の窪み底の板厚は０．５ｍｍとなっている。ＣＯＢパッケージ６１ａを構成する基板２の厚さは０．２１ｍｍである。
つぎに、図２６（ａ）〜（ｄ）を参照しながらＣＯＢパッケージ６１ａの製造について説明する。製造工程としては、その多くが実施形態１の場合と同様であることから簡単に説明する。図２６（ａ）〜（ｄ）はＣＯＢパッケージの製造各工程の状態を示す断面図であり、マトリックス基板用意（ａ）、チップボンディング及びワイヤボンディング（ｂ）、モールド（ｃ）、マトリックス基板分離（ｄ）を示す図である。
図２６（ａ）に示すように、本実施形態６のメモリーカード１の製造においても実施形態１の場合と同様なマトリックス基板２ｆを使用する。しかし、本実施形態６のマトリックス基板における単位基板領域１５の寸法は、例えば、長さ２８ｍｍ、幅１９ｍｍ、厚さ０．２１ｍｍと、ケース６０に嵌め込む構造となることから、実施形態１の場合よりも小さくなる。
つぎに、図２６（ｂ）に示すように、マトリックス基板２ｆの第２の面２ｂにチップボンディングが行われ、半導体素子５として、メモリーチップ５ａ及びコントロールチップ５ｂを固定する。
つぎに、図２６（ｂ）に示すように、各半導体素子５の電極とマトリックス基板２ｆの表面の配線（ワイヤボンディングパッド）を導電性のワイヤ６で接続する。
つぎに、図２６（ｃ）に示すように、常用のトランスファモールドによってマトリックス基板２ｆの第２の面２ｂに一定厚さのモールド体３ａを形成する。
つぎに、図２６（ｄ）に示すように、図示しないダイシング装置によってマトリックス基板２ｆを縦横に切断し、単位基板領域１５を含むＣＯＢパッケージ６１ａを形成する。
つぎに、図２７に示すように、外部電極端子４ａが露出する状態でＣＯＢパッケージ６１ａをケース６０に嵌め込み接着剤を介して固定し、図２４及び図２５に示すようなメモリーカード１を製造する。
図４３、図４４にあるような従来構造のＣＯＢパッケージでは、封止部３を形成する際に、封止樹脂の硬化時の体積変化によって、プラスチックケース６０とＣＯＢパッケージとの間の隙間部分（クリアランス）の体積が変化する可能性があった。このようにケース６０とＣＯＢパッケージとの隙間部分の変化は、ケース６０とＣＯＢパッケージとの接着不良の原因になり得る。またケース６０とＣＯＢパッケージとの接着を確実に確保するために、ケース６０とＣＯＢパッケージとの隙間部分を大きく取り、その分供給する接着剤の量をあらかじめ多く設定すると、接着剤はみ出しの原因になり得る。
これに比較して、本実施形態６のメモリーカード１においては、封止樹脂２４の硬化反応後にダイシングによって分割するために、配線基板２平面方向の寸法は封止樹脂２４の硬化反応による体積変化の影響を受けないため、寸法精度を向上することができる。従って、特に平面方向において、ケース６０の収容窪み６２とＣＯＢパッケージ６１ａとの間の隙間部分を減らすことができる。また、このように、ＣＯＢパッケージ６１ａの側面と、収容窪み６２の側面との隙間を狭くすることにより、低コストのペースト状接着剤を介してＣＯＢパッケージ６１ａとケース６０を接着する場合でも、接着剤のはみ出しを防ぐことができる。
また、図４３、図４４にあるような従来構造のＣＯＢパッケージでは、トランスファモールド法による個別封止によって封止部を形成する場合、封止部の周囲の基板上には、樹脂注入ゲートや、樹脂注入路となるランナー、または金型キャビティのエアーベントが各装置領域の配線基板上に配置されるために、その部分に不要な樹脂バリが残る場合がある。このようなバリは、ケースとＣＯＢパッケージとの接着不良や、基板の浮き／傾きの原因になり得る。さらに、このような樹脂バリによる不良を防ぐために、ケースとＣＯＢパッケージとの隙間部分を余裕を持って確保し、その分供給する接着剤の量をあらかじめ多く設定すると、接着剤はみ出しの原因になり得る。
これに比較して、本実施形態６のメモリーカード１においては、ゲート２９、ランナー２７、エアーベント３０といった部分は、ＣＯＢパッケージ６１ａとなる部分の外側に配置され、ダイシングによって分離されるので、樹脂バリの発生を塞ぐことができ、ケース６０との間の隙間部分を狭く設定することができる。
また、図４３、図４４にあるような従来構造のＣＯＢパッケージでは、封止部を形成する工程において、ポッティング法による個別封止を採用する場合、ポッティング法に起因する封止部形状のばらつきが発生する。このような形状ばらつきはキャップとＣＯＢパッケージとの間の接着不良の原因になり得る。またキャップとＣＯＢパッケージとの接着を確実に確保するために、その分供給する接着剤の量をあらかじめ多く設定すると、接着剤はみ出しの原因になり得る。
これに比較して、本実施形態６のメモリーカード１においては、モールド体３ａ周縁部の形状制御が困難なポッティング法を採用したとしても、複数の装置領域を一括で封止した後に周縁部とＣＯＢパッケージ６１ａとをダイシングによって分割することで、形状ばらつきを少なくすることができ、ケース６０とＣＯＢパッケージ６１ａとの接着を良好に行うことができる。
また、図４３、図４４にあるような従来構造のＣＯＢパッケージでは、封止部の周囲に広がる薄い基板部分は強度が低く、メモリーカード使用時に剥がれを発生する可能性が高い。こうした剥がれを防ぐためには、前記基板部分の接着が必須であったが、凹凸を有するケースの収容窪みの周縁部にまで接着剤または接着テープを供給することは困難であり、また、ペースト状接着剤の濡れ広がりを制御することが困難であった。
これに比較して、本実施形態６のメモリーカード１においては、ＣＯＢパッケージ６１ａを構成する基板２の第２の面２ｂ周縁部にも封止部３が形成されるため、ＣＯＢパッケージ６１ａの周縁部の強度が高く、メモリーカード１使用時の剥がれを防ぐことができる。
また、本実施形態６のメモリーカード１においては、ケース６０の収容窪み６２底部に大きな凹凸が無いために、接着剤、接着テープの供給が容易になり、また、ペースト状の接着剤の濡れ広がりの制御が容易になるという効果もある。
さらには、本実施形態６のメモリーカード１においては、使用時の剥がれ発生の可能性が低減されているので、ＣＯＢパッケージ６１ａの主に中央部のみペースト接着剤／接着テープを介してケース６０と接着し、ＣＯＢパッケージ６１ａ周縁部または側壁部はケース６０と接着しない構造を採用することができる。特にケース６０との接着にペースト接着剤を採用した場合には、ＣＯＢパッケージ６１ａ周縁部または側壁部を接着しないことにより、接着剤漏れ出しの可能性を更に低減することができる。
（実施形態７）
図２８乃至図３１は本発明の他の実施形態（実施形態７）であるメモリーカードに係わる図である。図２８はメモリーカードの裏返し状態の斜視図、図２９はメモリーカードの裏返し状態の断面図、図３０はメモリーカードの製造各工程の状態を示す断面図、図３１はメモリーカードの製造においてケースにＣＯＢパッケージを取り付ける状態を示す斜視図である。
本実施形態７のメモリーカード１は、図３１に示すように、プラスチックで形成されるケース６０の収容窪み６２にＣＯＢパッケージ６１ｂを嵌め込み、図２９に示すように、ＣＯＢパッケージ６１ｂを接着剤６３で接着した構造になっている。メモリーカード１は、ＣＯＢパッケージ６１ｂを構成する基板２の一面に設けられる外部電極端子４ａが露出する状態でＣＯＢパッケージ６１ｂがケース６０に収容される構造になり、前記外部電極端子４ａがメモリーカード１の外部電極端子として使用される構造になる（図２８参照）。
即ち、本実施形態７のメモリーカード１は、プラスチックケースに実施形態３で形成するＣＯＢパッケージ品を収容した構造になっている。実施形態３ではモールド後マトリックス基板を縦横に切断し、その後方向性認識部を形成する切断を行ってメモリーカード１を製造するが、本実施形態ではマトリックス基板を縦横に切断して四角形のＣＯＢパッケージ６１ｂを製造した後、このＣＯＢパッケージ６１ｂを実施形態６と同様のケース６０に嵌め合い接着してメモリーカード１を製造する。
従って、本実施形態７においても実施形態３による効果の一部を有するとともに、実施形態６と同様にＣＯＢパッケージ６１ｂの封止部３がケースに収容されているため、堅牢で安価なメモリーカード１を得ることができる。
つぎに、図３０（ａ）〜（ｅ）を参照しながらＣＯＢパッケージ６１ｂの製造について簡単に説明する。図３０（ａ）〜（ｅ）はＣＯＢパッケージの製造各工程の状態を示す断面図であり、マトリックス基板用意（ａ）、チップボンディング及びワイヤボンディング（ｂ）、モールド（ｃ）、マトリックス基板分離（ｄ），（ｅ）を示す図である。
図３０（ａ）に示すように、本実施形態６のメモリーカード１の製造においても実施形態３の場合と同様な溝４５を有するマトリックス基板２ｇを使用する。しかし、本実施形態７のマトリックス基板における単位基板領域１５の寸法は、例えば、長さ２８ｍｍ、幅１９ｍｍ、厚さ０．８ｍｍと、ケース６０に嵌め込む構造となることから、実施形態１の場合よりも小さくなる。
つぎに、図３０（ｂ）に示すように、マトリックス基板２ｇの第１の面２ａに設けられた溝４５の溝底にチップボンディングが行われ、半導体素子５として、メモリーチップ５ａ及びコントロールチップ５ｂを固定する。
つぎに、図３０（ｂ）に示すように、各半導体素子５の電極とマトリックス基板２ｇの表面の図示しない配線を導電性のワイヤ６で接続する。
つぎに、図３０（ｃ）に示すように、実施形態３と同様のトランスファモールドによってマトリックス基板２ｇの第１の面２ａに形成された溝４５を塞ぐようにモールド体３ａを形成する。
つぎに、図３０（ｄ）に示すように、図示しないダイシング装置のステージ３５上にマトリックス基板２ｇを接着剤３３を介して固定し、ダイシングブレード３６によってマトリックス基板２ｇを縦横に切断し、単位基板領域１５を含むＣＯＢパッケージ６１ｂを形成する（図３０（ｅ）参照）。
つぎに、図３１に示すように、外部電極端子４ａが露出する状態でＣＯＢパッケージ６１ｂをケース６０の収容窪み６２に嵌め込み、接着剤６３（図２９参照）を介して固定し、図２８及び図２９に示すようなメモリーカード１を製造する。
本実施形態７のメモリーカード１は、実施形態３のメモリーカードが有する効果の一部を有するばかりでなく、ＣＯＢパッケージ６１ｂの一面と周縁がケース６０によって被われて保護されるため、堅牢なメモリーカード１となる。
図３２は本実施形態７の変形例によるメモリーカードの裏返し状態の断面図であり、図３３は同じくメモリーカードの底面図である。この変形例はマトリックス基板の状態では溝４５が３本設けられてメモリーカード１が製造されるが、この溝４５は単位基板領域１５の一方の端まで延在する形状になっている。従って、図３２及び図３３の状態では、封止部３ｃの端はケース６０の内周縁まで延在するようになる。
この変形例では、溝４５の溝幅が広くなることから、より大型の半導体素子の搭載が可能になり、高機能化及び大容量化が可能になる。
（実施形態８）
図３４は本発明の他の実施形態（実施形態８）であるメモリーカードの裏面を示す底面図、図３５はメモリーカードの裏返し状態の断面図である。
本実施形態８のメモリーカード１は、ケース６０の収容窪み６２にＣＯＢパッケージ６１ｃを嵌め込み接着した構造である。ＣＯＢパッケージ６１ｃは、実施形態７のＣＯＢパッケージ６１ｂにおいて、溝４５に部分的に封止部３ｃを形成し、封止部３ｃが形成されない領域に半導体素子５をフェイスダウンボンディングによって搭載するものであり、この封止形態は実施形態４による構造のものである。
フェイスダウンボンディングによる半導体素子５の搭載形態は、実施形態４における図２０の接合材５３を用いて半導体素子５の電極５１と基板２のボンディングパッド５２を電気的に接続するもの、または図２１の異方導電性接着剤５５を用いて半導体素子５の電極５１と基板２のボンディングパッド５２を電気的に接続するもの等になる。図３４及び図３５は異方導電性接着剤５５によるものを示す。
本実施形態８のメモリーカード１は、実施形態７及び実施形態４が有する効果の一部を有するばかりでなく、ＣＯＢパッケージ６１ｃの一面と周縁がケース６０によって被われて保護されるため、堅牢なメモリーカード１となる。
（実施形態９）
図３６乃至図４２は本発明の他の実施形態（実施形態９）であるメモリーカード及びその製造に係わる図である。
本実施形態９のメモリーカード１は、図４２に示すように、プラスチックで形成されるケース６０の収容窪み６２にＣＯＢパッケージ６１ｄを嵌め込み、図３６に示すように、ＣＯＢパッケージ６１ｄを接着剤６３で接着した構造になっている。メモリーカード１は、ＣＯＢパッケージ６１ｄを構成する基板２の一面に設けられる外部電極端子４ａが露出する状態でＣＯＢパッケージ６１ｄがケース６０に収容される構造になり、前記外部電極端子４ａがメモリーカード１の外部電極端子として使用される構造になる（図３７参照）。
即ち、本実施形態９のメモリーカード１は、プラスチックケースに実施形態５のように基板２の表裏面に半導体素子５を搭載し、それぞれを封止部３，３ｃで被ったＣＯＢパッケージ６１ｄを収容した構造になっている。また、このＣＯＢパッケージ６１ｄは、実施形態７の変形例のように封止部３ｃの端はケース６０の内周縁まで延在する構造となり、より大型の半導体素子の搭載が可能になっている。
本実施形態９は、基板２の表裏面に半導体素子５を搭載する構造であること、半導体素子５を多段に搭載する構造であること、溝４５の幅を広くしてより大型の半導体素子５の搭載を可能にする構造であることによって、メモリーカード１の高機能化及び大容量化が達成できる。
また、ＣＯＢパッケージ６１ｄをケース６０の収容窪み６２に収容固定する構造であり、ＣＯＢパッケージ６１ｄの一面及び周縁はケース６０で保護されるため、より堅牢なメモリーカード１となる。
つぎに、図３８〜図４０及び図４１を参照しながらＣＯＢパッケージ６１ｄの製造について簡単に説明する。図３８（ａ）〜（ｅ）はＣＯＢパッケージの製造におけるチップボンディングからワイヤボンディングに至る各工程の状態を示す断面図である。図３９（ａ）〜（ｄ）はＣＯＢパッケージの製造におけるトランスファモールドの各段階での状態を示す断面図である。図４０（ａ）〜（ｃ）はＣＯＢパッケージの製造におけるマトリックス基板の分断に係わる各段階の状態を示す断面図である。
本実施形態９のメモリーカード１の製造においては、図４１及び図３８（ａ）に示すようなマトリックス基板２ｈが使用される。このマトリックス基板２ｈは、実施形態３の場合と同様に溝４５を有するマトリックス基板２ｈとなる。しかし、このマトリックス基板２ｈの溝４５は、隣接する単位基板領域１５の端にまで到達する幅広で、マトリックス基板２ｈを縦横に切断分離した状態では、一方の溝の端は切断代となり消滅して実施形態７の図３２のようになり、半導体素子５の搭載可能領域の拡大が図られている。
つぎに、図３８（ｂ）に示すように、マトリックス基板２ｈの第１の面２ａに設けられた溝４５の溝底にチップボンディングが行われる。
つぎに、図３８（ｃ）に示すように、マトリックス基板２ｈを裏返し、マトリックス基板２ｈの平坦な第２の面２ｂにチップボンディングが行われる。前記マトリックス基板２ｈの表裏面への半導体素子５の固定においては、メモリーカード１として所定の機能を果たすべく、複数のメモリーチップとこれらを制御するコントロールチップが固定される。
つぎに、図３８（ｄ）に示すように、マトリックス基板２ｈを裏返し、溝底に固定した半導体素子５の電極とマトリックス基板２ｈの表面の図示しない配線を導電性のワイヤ６で接続する。
つぎに、図３８（ｅ）に示すように、マトリックス基板２ｈを裏返し、平坦な第２の面２ｂに固定した半導体素子５の電極とマトリックス基板２ｈの表面の図示しない配線を導電性のワイヤ６で接続する。
つぎに、ワイヤボンディングが終了したマトリックス基板２ｈは、図３９（ａ）に示すように、トランスファモールド装置のモールド金型２０の下型２１と上型２２の間に型締めされる。図３９は溝４５の延在方向に沿う断面図である。
下型２１と上型２２による型締めによってマトリックス基板２ｈの表裏両面側にキャビティ２８が形成される。また、このキャビティ２８には、図９と同様にランナー２７が連なる。ランナー２７とキャビティ２８との境界部分がゲート２９となる。また、このゲート２９の反対側のキャビティ２８端には図示しないエアーベントが位置している。
図示しないプランジャの注入動作によって、図３９（ｂ）に示すように、ランナー２７内を流れる樹脂２４はゲート２９を通ってキャビティ２８内に流入する。キャビティ２８内全体に樹脂２４が充填されると、樹脂２４のキュアーが行われて図３９（ｃ）に示すように樹脂２４が硬化してモールド体３ａが形成される。
つぎに、図３９（ｄ）に示すように、モールド型からモールド体３ａが設けられたマトリックス基板２ｈを取り出す。
つぎに、モールドが終了したマトリックス基板２ｈを図４０（ａ）に示すように、図示しないダイシング装置のステージ３５上にマトリックス基板２ｈを接着剤３３で固定し、図４０（ｂ），（ｃ）に示すように、ダイシングブレード３６によってマトリックス基板２ｈを縦横に切断し、単位基板領域１５を含むＣＯＢパッケージ６１ｄを形成する（図４２参照）。
つぎに、図４２に示すように、外部電極端子４ａが露出する状態でＣＯＢパッケージ６１ｄをケース６０の収容窪み６２に嵌め込み、接着剤６３（図３６参照）を介して固定し、図３６及び図３７に示すようなメモリーカード１を製造する。
本実施形態９のメモリーカード１は、実施形態５のメモリーカードが有する効果の一部を有するばかりでなく、ＣＯＢパッケージ６１ｄの一面と周縁がケース６０によって被われて保護されるため、堅牢なメモリーカード１となる。
以上本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明は上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるメモリーカードの製造に適用した場合について説明したが、それに限定されるものではない。
本発明は少なくともＣＯＢパッケージ構造の電子装置には適用できる。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
（１）安価なパッケージ構造の電子装置を提供することができる。
（２）高機能化でかつ大容量化が可能な安価なパッケージ構造の電子装置を提供することができる。
（３）高機能化でかつ大容量化が可能な安価なメモリーカードを提供することができる。
本明細書に記載された各々の発明は、本明細書に記載された全ての課題を解決する構成に限定されるものではなく、特定の１つまたは複数の課題のみを解決する構成も含むものである。
「産業上の利用可能性」
以上のように、本発明に係わる電子装置としてのメモリーカードは、デジタルカメラやオーディオプレーヤ等において、高機能，大容量化でかつ安価な記憶媒体として使用することができる。また、本発明によるメモリーカードの製造方法は、従来のこの種製品の製造工数に比較して工数を少なくすることができるため、メモリーカードの製造コストをさらに低減することができる。
本発明の一実施形態（実施形態１）であるメモリーカードの模式的断面図である。 本実施形態１のメモリーカードの裏面を示す底面図である。 本実施形態１のメモリーカードの斜視図である。 本実施形態１のメモリーカードを裏返した状態の斜視図である。 本実施形態１のメモリーカードの製造各工程の状態を示す断面図等である。 本実施形態１のメモリーカードの製造において使用するマトリックス基板の底面図である。 前記マトリックス基板の模式的正面図である。 本実施形態１のメモリーカードの製造において、単位配線領域に搭載された半導体素子の状態を示す模式的平面図である。 本実施形態１のメモリーカードの製造において、マトリックス基板の一面にモールド体を形成する状態を示す模式的断面図である。 本実施形態１のメモリーカードの製造におけるモールド時の樹脂の供給状態を示す下面側から見た模式図である。 本実施形態１のメモリーカードの製造における他の基板切断方法を示す模式図である。 本発明の他の実施形態（実施形態２）であるメモリーカードの模式的断面図である。 本発明の他の実施形態（実施形態３）であるメモリーカードの裏返し状態の斜視図である。 本実施形態３のメモリーカードの裏返し状態の模式的断面図である。 本実施形態３のメモリーカードの製造において使用するマトリックス基板の底面図である。 本実施形態３のメモリーカードの製造各工程の状態を示す断面図である。 本発明の他の実施形態（実施形態４）であるメモリーカードの裏返し状態の断面図である。 本実施形態４のメモリーカードの底面図である。 本実施形態４のメモリーカードの製造における半導体素子の取り付け状態を示す斜視図である。 本実施形態４のメモリーカードの製造における半導体素子の取り付け状態の一例を示す部分的断面図である。 本実施形態４のメモリーカードの製造における半導体素子の取り付け状態の他の例を示す部分的断面図である。 本発明の他の実施形態（実施形態５）であるメモリーカードの裏返し状態の断面図である。 本実施形態４のメモリーカードの底面図である。 本発明の他の実施形態（実施形態６）であるメモリーカードの裏返し状態の斜視図である。 本実施形態６のメモリーカードの裏返し状態の断面図である。 本実施形態６のメモリーカードの製造各工程の状態を示す断面図である。 本実施形態６のメモリーカードの製造においてケースにＣＯＢパッケージを取り付ける状態を示す斜視図である。 本発明の他の実施形態（実施形態７）であるメモリーカードの裏返し状態の斜視図である。 本実施形態７のメモリーカードの裏返し状態の断面図である。 本実施形態７のメモリーカードの製造各工程の状態を示す断面図である。 本実施形態７のメモリーカードの製造においてケースにＣＯＢパッケージを取り付ける状態を示す斜視図である。 本実施形態７の変形例によるメモリーカードの裏返し状態の断面図である。 本実施形態７の変形例によるメモリーカードの底面図である。 本発明の他の実施形態（実施形態８）であるメモリーカードの裏面を示す底面図である。 本実施形態８のメモリーカードの裏返し状態の断面図である。 本発明の他の実施形態（実施形態９）であるメモリーカードの裏返し状態の断面図である。 本実施形態９のメモリーカードの底面図である。 本実施形態９のメモリーカードの構成部品であるＣＯＢパッケージの製造におけるチップボンディングからワイヤボンディングに至る各工程の状態を示す断面図である。 本実施形態９のメモリーカードの構成部品であるＣＯＢパッケージの製造におけるトランスファモールドの各段階での状態を示す断面図である。 本実施形態９のメモリーカードの構成部品であるＣＯＢパッケージの製造におけるマトリックス基板の分断に係わる各段階の状態を示す断面図である。 本実施形態９のメモリーカードの製造において使用するマトリックス基板の底面図である。 本実施形態９のメモリーカードの製造においてケースにＣＯＢパッケージを取り付ける状態を示す斜視図である。 本出願人の提案によるメモリーカードの平面図である。 図４３のＡ−Ａ線に沿う断面図である。

Claims (30)

  1. 第１の面及び前記第１の面の裏面となる第２の面を有する電子装置の製造方法であって、
    （ａ）主面及び裏面のいずれか一方の面に形成された複数の外部電極端子と前記主面に形成された複数の配線とを有する配線基板と、前記配線基板の主面上に配置され前記複数の配線を介して前記複数の外部電極端子と電気的に接続された半導体素子と、前記半導体素子を被い上面が平坦に形成された絶縁性樹脂からなる封止部と、を備えた個片体であって、前記個片体は矩形形状に形成され、その４側面がそれぞれ前記個片体の一方の面から他方の面に至る垂直な切断面に形成された個片体を準備する工程と、
    （ｂ）前記矩形形状に形成された前記個片体に対応して４側面が開口から底部に至る垂直な面を成すように形成された窪みを一方の主面に有し、該一方の主面の裏面となる他方の主面が平坦に形成されたケースを準備する工程と、
    （ｃ）前記複数の外部電極端子が形成されていない面が前記ケースの底部に面するように前記個片体を前記窪みに挿入して該窪み内に固定する工程と、
    を含み、
    前記複数の外部電極端子が露出する前記個片体の面が平坦に形成されており、前記複数の外部電極端子が前記電子装置の外部端子を構成し、前記複数の外部電極端子が露出する前記平坦に形成された個片体の面が前記電子装置の前記第１の面を構成し、前記ケースの平坦に形成された前記他方の主面が前記電子装置の前記第２の面を構成することを特徴とする電子装置の製造方法。
  2. 前記個片体が、
    （ａ１）複数の単位基板領域が縦横に配置された配線母基板であって、前記単位基板領域のそれぞれが、主面及び平坦に形成された裏面と、該主面及び裏面のいずれか一方の面に形成された複数の外部電極端子と、対応する前記外部電極端子に電気的に接続され前記主面上に形成された複数の配線と、を有する配線母基板を準備する工程と、
    （ａ２）前記単位基板領域のそれぞれに半導体素子を配置し、前記半導体素子を前記配線を介して前記複数の外部電極端子と電気的に接続する工程と、
    （ａ３）前記単位基板領域のそれぞれに、前記半導体素子を封止する封止部を形成する工程と、
    （ａ４）前記工程（ａ２）で得られた前記配線母基板を前記単位基板領域間で切断し、前記単位基板領域の配線基板、単位基板領域上の封止部、半導体素子及び複数の外部電極端子によって構成される個片体をそれぞれ形成する工程と、
    を含む工程で製造されることを特徴とする請求項１に記載の電子装置の製造方法。
  3. 前記工程（ｂ）において、前記複数の個片体に対応して複数の前記ケースを準備し、前記個片体を前記ケースそれぞれの窪みの内部に固定することで、同一工程で複数の前記電子装置を製造することを特徴とする請求項２に記載の電子装置の製造方法。
  4. 前記（ｂ）工程において準備される前記ケースには、方向性認識部が形成されていることを特徴とする請求項１乃至３のいずれか１項に記載の電子装置の製造方法。
  5. 前記（ｃ）工程は、前記ケースの窪みの底部にペースト状の接着剤を供給する工程と、前記ペースト状の接着剤を介して前記個片体を前記窪みの内部に配置する工程と、前記接着剤を硬化して前記個片体を前記接着剤を介して前記ケースに接着する工程とを有することを特徴とする請求項１乃至４のいずれか１項に記載の電子装置の製造方法。
  6. 第１の面及び前記第１の面の裏面となる第２の面を有する電子装置の製造方法であって、
    （ａ）複数の単位基板領域が縦横に整列配置形成された母基板であって、前記単位基板領域のそれぞれに、主面に配列された複数の外部電極端子と、前記主面または裏面に前記外部電極端子の配列方向に沿って設けられた溝と、該溝の底に配置され対応する前記外部電極端子に電気的に接続された配線と、を備え、前記溝が母基板の全長に亘って形成された母基板を用意する工程と、
    （ｂ）前記単位基板領域のそれぞれにおいて、前記溝の底に半導体素子を固定する工程と、
    （ｃ）前記単位基板領域のそれぞれにおいて、前記半導体素子の電極と対応する前記配線をそれぞれ電気的に接続する工程と、
    （ｄ）前記単位基板領域のそれぞれにおいて、前記半導体素子を被い前記溝を塞ぐように絶縁性樹脂を埋め込んで封止部を形成する工程と、
    （ｅ）前記母基板を前記単位基板領域間で切断し、前記単位基板領域と、前記半導体素子と、前記封止部と、前記複数の外部電極端子と、を含む個片体を複数個製造する工程とを有し、
    前記個片体のそれぞれが、前記複数の外部電極端子を前記電子装置の外部端子とし、前記複数の外部電極端子が設けられた前記個片体の一方の平坦に形成された面を前記電子装置の前記第１の面とし、前記複数の外部電極端子が設けられていない前記個片体の他方の平坦に形成された面を前記電子装置の前記第２の面として構成することを特徴とする電子装置の製造方法。
  7. 前記封止部の表面を平坦に形成するとともに、封止部の表面を前記溝の両側の基板表面と略同じ高さに形成することを特徴とする請求項６に記載の電子装置の製造方法。
  8. 前記単位基板領域の前記溝の底にさらに窪みを設け、この窪み底に前記半導体素子を固定することを特徴とする請求項６または７に記載の電子装置の製造方法。
  9. 前記半導体素子は、複数の半導体チップを含み、下段の半導体チップの電極が露出するようにずらして前記下段の半導体チップの上に上段の半導体チップを重ねて固定し、その後、各半導体チップの電極と対応する前記配線を電気的に接続することを特徴とする請求項６乃至８のいずれか１項に記載の電子装置の製造方法。
  10. 第１の面及び前記第１の面の裏面となる第２の面を有する電子装置の製造方法であって、
    （ａ）複数の単位基板領域が縦横に整列配置形成された母基板であって、前記単位基板領域のそれぞれに、主面に配列された複数の外部電極端子と、前記主面または裏面に前記外部電極端子の配列方向に沿って設けられた溝と、該溝の底に配置され対応する前記外部電極端子に電気的に接続された配線と、を備え、前記溝が母基板の全長に亘って形成された母基板を用意する工程と、
    （ｂ）前記単位基板領域のそれぞれにおいて、前記溝の底の第１の位置に第１の半導体素子を固定する工程と、
    （ｃ）前記単位基板領域のそれぞれにおいて、前記第１の半導体素子の電極と対応する前記配線を電気的に接続する工程と、
    （ｄ）前記単位基板領域のそれぞれにおいて、前記第１の半導体素子を被い前記溝の一部を塞ぐように絶縁性樹脂を埋め込んで露出面が平坦に形成された封止部を形成する工程と、
    （ｅ）前記単位基板領域のそれぞれにおいて、前記封止部によって塞がれない前記溝の底の第２の位置に第２の半導体素子をフェイスダウンによって固定するとともに、該半導体素子の電極と対応する前記配線を電気的に接続する工程と、
    （ｆ）前記母基板を前記単位基板領域間で切断し、前記単位基板領域と、前記第１及び第２の半導体素子と、前記封止部と、前記複数の外部電極端子と、を含む個片体を複数個製造する工程と、
    を有し、
    前記第２の半導体素子の露出する面は前記封止部の前記露出する平坦面とほぼ同じ高さに平坦に形成されており、
    前記個片体のそれぞれが、前記複数の外部電極端子を前記電子装置の外部端子とし、前記複数の外部電極端子が設けられた前記個片体の一方の平坦に形成された面を前記電子装置の前記第１の面とし、前記複数の外部電極端子が設けられていない前記個片体の他方の平坦に形成された面を前記電子装置の前記第２の面として構成することを特徴とする電子装置の製造方法。
  11. 前記第２の半導体素子は電極を有する面を前記溝の底の前記第２の位置に対面させ、前記溝の底と前記第２の半導体素子との間に異方導電性接着剤を介在させて前記第２の半導体素子の電極と前記溝の底の配線とを電気的に接続することを特徴とする請求項１０に記載の電子装置の製造方法。
  12. 前記第２の半導体素子は電極を有する面を前記溝の底の前記第２の位置に対面させ、前記溝の底の配線と前記第２の半導体素子の電極を半田を介して接合することを特徴とする請求項１１に記載の電子装置の製造方法。
  13. 第１の面及び前記第１の面の裏面となる第２の面を有する電子装置の製造方法であって、
    （ａ）複数の単位基板領域が縦横に整列配置形成された母基板であって、前記単位基板領域のそれぞれにおいて、一方の主面に形成された複数の外部電極端子と、前記外部電極端子の配列方向に沿って設けられた溝と、前記一方の主面および該一方の主面の裏側となる他方の主面の両面に対応する前記複数の外部電極端子に電気的に接続する配線と、を備え、前記溝が母基板の全長に亘って形成された母基板を用意する工程と、
    （ｂ）前記単位基板領域のそれぞれにおいて、前記溝の底に半導体素子を固定する工程と、
    （ｃ）前記単位基板領域のそれぞれにおいて、前記基板の前記他方の主面に半導体素子を固定する工程と、
    （ｄ）前記単位基板領域のそれぞれにおいて、前記各半導体素子の電極と対応する前記配線をそれぞれ電気的に接続する工程と、
    （ｅ）前記単位基板領域のそれぞれにおいて、前記溝を塞ぐように絶縁性樹脂を埋め込んで前記半導体素子を被う封止部を形成するとともに、前記他方の主面上の前記半導体素子を被うように前記基板の前記他方の主面全域を絶縁性樹脂で被う封止部を形成する工程と、
    （ｆ）前記母基板を前記単位基板領域間で切断し、前記単位基板領域と、前記半導体素子と、前記封止部と、前記複数の外部電極端子と、を含む個片体を複数個製造する工程と、を有し、
    前記個片体のそれぞれが、前記複数の外部電極端子を前記電子装置の外部端子とし、前記複数の外部電極端子が設けられた前記個片体の一方の平坦に形成された面を前記電子装置の前記第１の面とし、前記複数の外部電極端子が設けられていない前記個片体の他方の平坦に形成された面を前記電子装置の前記第２の面として構成することを特徴とする電子装置の製造方法。
  14. 前記封止部の表面をそれぞれ平坦に形成するとともに、前記溝を埋め込むように形成する封止部の表面を前記溝の両側の基板表面と略同じ高さに形成することを特徴とする請求項１３に記載の電子装置の製造方法。
  15. 前記母基板の前記単位基板領域間での切断はダイシングによって行うことで矩形形状の前記個片体を製造することを特徴とする請求項２、３、６乃至１３のいずれか１項に記載の電子装置の製造方法。
  16. 前記半導体素子はそれぞれ、メモリーチップと前記メモリーチップを制御するコントロールチップとを含み、前記工程を経て製造された個片体はメモリーカードを構成することを特徴とする請求項１乃至１５のいずれか１項に記載の電子装置の製造方法。
  17. 前記電子装置は機器のスロットに着脱可能に挿入されるものであり、
    前記個片体の前記複数の外部電極端子は、前記個片体が前記電子装置として前記機器のスロット内に挿入されたとき、当該スロット内の対応する電極端子と接触するように配置されており、
    前記電子装置の前記第１の面及び前記第２の面を構成する前記個片体の面は、前記個片体が前記電子装置として前記スロット内に挿入されるとき引っ掛からないように平面に形成されていることを特徴とする請求項１乃至１６のいずれか１項に記載の電子装置の製造方法。
  18. 第１の面及び前記第１の面の裏面となる第２の面を有する電子装置であって、
    主面および裏面を有する配線基板であって、前記主面に配列された複数の外部電極端子と、前記裏面又は前記主面に前記外部電極端子の配列方向に沿いかつ前記基板の全長に亘って設けられる溝と、該溝の底に配置され対応する前記外部電極端子に電気的に接続された複数の配線と、を有する配線基板と、
    前記溝の底に固定され、半導体素子の電極が前記配線を介して対応する前記外部電極端子に電気的に接続された半導体素子と、
    前記半導体素子を被い前記溝を塞ぐように埋め込まれた絶縁性樹脂からなる封止部と、
    を有し、
    前記溝を封止部で埋めて得られた個片体において、前記複数の外部電極端子が前記電子装置の外部端子を構成し、前記複数の外部電極端子が露出する前記個片体の面が前記電子装置の第１の面を構成し、前記外部電極端子の存在しない前記個片体の面が前記電子装置の第２の面を構成することを特徴とする電子装置。
  19. 前記複数の外部電極端子は前記配線基板の前記主面に露出し、該主面と前記封止部の露出上面によって構成される前記個片体の面が前記電子装置の前記第１の面を構成することを特徴とする請求項１８に記載の電子装置。
  20. 第１の面及び前記第１の面の裏面となる第２の面を有する電子装置であって、
    主面に露出して配列された複数の外部電極端子と、前記主面と裏面のいずれか一方に前記外部電極端子の配列方向に沿い、かつ前記基板の全長に亘って設けられた溝と、該溝の底に配置され対応する前記複数の外部電極端子に電気的に接続された複数の配線と、を備えた基板と、
    前記溝の底の第１の位置に固定された第１の半導体素子であって、該半導体素子の電極が対応する前記配線に電気的に接続された前記第１の半導体素子と、
    前記半導体素子が固定された前記第１の位置を被って前記溝の一部を塞ぐように埋め込まれた絶縁性樹脂からなり露出面が平坦に形成された封止部と、
    前記封止部に被われない前記溝の底の第２の位置内にフェイスダウンで装着して固定された第２の半導体素子であって、該第２の半導体素子の電極が対応する前記配線に電気的に接続された前記第２の半導体素子と、
    を有する個片体として構成されてなり、
    前記第２の半導体素子の露出する面は前記封止部の前記平坦面とほぼ同じ高さに平坦に形成されており、
    前記個片体において、前記複数の外部電極端子が前記電子装置の外部端子を構成し、前記封止部の前記平坦に形成された面と前記第２の半導体素子の平坦に形成された前記露出面とを含む面が前記電子装置の前記第１の面を構成し、前記複数の外部電極端子が設けられていない側の前記基板の平坦に形成された面が前記電子装置の前記第２の面を構成することを特徴とする電子装置。
  21. 前記第２の半導体素子の電極は異方導電性接着剤によって前記溝の底の対応する前記配線と電気的に接続されてなることを特徴とする請求項２０に記載の電子装置。
  22. 前記第２の半導体素子は電極を有する面が前記溝の底に対面し前記溝の底の配線と電気的に接続され、前記溝の底と前記第２の半導体素子との間にはアンダーフィル樹脂が充填されてなることを特徴とする請求項２０に記載の電子装置。
  23. 第１の面及び前記第１の面の裏面となる第２の面を有する電子装置であって、
    基板の主面に配列された複数の外部電極端子と前記主面の外部電極端子が設けられていない部分に前記外部電極端子の配列方向に沿い、かつ前記基板の全長に亘って設けられた溝と、前記溝の底面および前記基板の裏面に配置され対応する前記外部電極端子に電気的に接続して設けられた配線と、を備えた基板と、
    前記溝の底に固定された第１の半導体素子であって、該第１の半導体素子の電極が対応する前記配線にそれぞれ接続された前記第１の半導体素子と、
    前記裏面に固定された第２の半導体素子であって、該第２の半導体素子の電極が対応する前記配線にそれぞれ接続された前記第２の半導体素子と、
    前記第１の半導体素子を被い前記溝を塞ぐように埋め込まれた絶縁性樹脂からなる第１の封止部と、
    前記第２の半導体素子を含む前記裏面の全域を被い露出上面が平坦に形成された絶縁性樹脂からなる第２の封止部と、
    を有する個片体として構成されてなり、
    前記個片体において、前記複数の外部電極端子が前記電子装置の外部端子を構成し、前記基板の前記主面と前記第１の封止部の露出面を含む面が前記電子装置の前記第１の面を構成し、前記第２の封止部の前記平坦に形成された露出上面が前記電子装置の前記第２の面を構成すること特徴とする電子装置。
  24. 前記第１の封止部の露出上面は平坦となり、前記溝の両側の基板表面と略同じ高さになっていることを特徴とする請求項２３に記載の電子装置。
  25. 第１の面及び前記第１の面の裏面となる第２の面を有する電子装置であって、
    一方の主面に４側面が開口から底部に至る垂直な面を成すように形成された収容窪みを有するケースと、
    前記収容窪みに挿嵌接着されるＣＯＢパッケージとを有し、
    前記ＣＯＢパッケージは、
    主面に露出して配列された複数の外部電極端子と、前記主面と裏面のいずれか一方に前記外部電極端子の配列方向に沿い、かつ基板の全長に亘って設けられた溝と、該溝の底に配置され対応する前記複数の外部電極端子に電気的に接続された複数の配線と、を備えた基板と、
    前記溝の底に固定され、半導体素子の電極が前記配線を介して対応する前記外部電極端子に電気的に接続された半導体素子と、
    前記半導体素子を被い前記溝を塞ぐように埋め込まれた絶縁性樹脂からなる封止部と、
    を含む個片体として構成されてなり、
    前記個片体は、その４側面が前記ケースの窪みの４側面に対応して前記個片体の一方の主面から裏面となる他方の主面に至る垂直な切断面に形成され、前記外部電極端子が露出するように前記ケースに挿嵌接着されてなり、
    前記個片体が挿嵌接着されたケースにおいて、前記複数の外部電極端子が前記電子装置の外部端子を構成し、前記ケースの前記窪みが形成されていない平坦面が前記電子装置の前記第１の面を構成し、前記複数の外部電極端子が露出する前記個片体の平坦に形成された面が前記電子装置の前記第２の面を構成することを特徴とする電子装置。
  26. 第１の面及び前記第１の面の裏面となる第２の面を有する電子装置であって、
    一方の面に４側面が開口から底部に至る垂直な面を成すように形成された収容窪みを有するケースと、
    前記収容窪みに挿嵌接着されるＣＯＢパッケージとを有し、
    前記ＣＯＢパッケージは、
    主面に露出して配列された複数の外部電極端子と、前記主面と裏面のいずれか一方に前記外部電極端子の配列方向に沿い、かつ基板の全長に亘って設けられた溝と、該溝の底に配置され対応する前記複数の外部電極端子に電気的に接続された複数の配線と、を備えた基板と、前記溝の底の第１の位置に固定された第１の半導体素子であって、該半導体素子の電極が対応する前記配線に電気的に接続された前記第１の半導体素子と、
    前記半導体素子が固定された前記第１の位置を被って前記溝の一部を塞ぐように埋め込まれた絶縁性樹脂からなり露出面が平坦に形成された封止部と、
    前記封止部に被われない前記溝の底の第２の位置内に固定された第２の半導体素子であって、該第２の半導体素子の電極が対応する前記配線に電気的に接続された前記第２の半導体素子と、
    を含む個片体として構成されてなり、
    前記個片体は、その４側面が前記ケースの窪みの４側面に対応して前記個片体の一方の主面から裏面となる他方の主面に至る垂直な切断面に形成され、前記外部電極端子が露出するように前記ケースに挿嵌接着されてなり、
    前記個片体が挿嵌接着されたケースにおいて、前記複数の外部電極端子が前記電子装置の外部端子を構成し、前記ケースの前記窪みが形成されていない平坦面が前記電子装置の前記第１の面を構成し、前記複数の外部電極端子が露出する前記個片体の面が前記電子装置の前記第２の面を構成することを特徴とする電子装置。
  27. 第１の面及び前記第１の面の裏面となる第２の面を有する電子装置であって、
    一方の主面に４側面が開口から底部に至る垂直な面を成すように形成された収容窪みを有するケースと、
    前記収容窪みに挿嵌接着されるＣＯＢパッケージとを有し、
    前記ＣＯＢパッケージは、
    一方の主面に露出して配列された複数の外部電極端子と、前記主面の前記外部電極端子が設けられていない部分に前記外部電極端子の配列方向に沿い、かつ基板の全長に亘って設けられた溝と、前記溝の底面および前記基板の裏面に配置され対応する前記外部電極端子に電気的に接続して設けられた配線と、を備えた基板と、
    前記溝の底に固定された第１の半導体素子であって、該第１の半導体素子の電極が対応する前記配線にそれぞれ接続された前記第１の半導体素子と、
    前記裏面に固定された第２の半導体素子であって、該第２の半導体素子の電極が対応する前記配線にそれぞれ接続された前記第２の半導体素子と、
    前記第１の半導体素子を被い前記溝を塞ぐように埋め込まれた絶縁性樹脂からなる第１の封止部と、
    前記第２の半導体素子を含む前記裏面全域を被って形成された絶縁性樹脂からなる第２の封止部と、
    を有する個片体として構成されてなり、
    前記個片体は、前記外部電極端子が露出するように前記ケースに挿嵌接着され、前記複数の外部電極端子が前記電子装置の外部端子を構成し、前記ケースの前記溝が形成されていない平坦面が前記電子装置の前記第１の面を構成し、前記複数の外部電極端子が露出する前記個片体の平坦に形成された面が前記電子装置の前記第２の面を構成することを特徴とする電子装置。
  28. 前記ケースの縁には方向性認識部が設けられていることを特徴とする請求項２５乃至２７のいずれか１項に記載の電子装置。
  29. 前記半導体素子は、メモリーチップと、前記メモリーチップを制御するコントロールチップとを含むことを特徴とする請求項１８乃至２８のいずれか１項に記載の電子装置。
  30. 前記電子装置は機器のスロットに着脱可能に挿入されるものであり、
    前記個片体の前記複数の外部電極端子は、前記個片体が前記電子装置として前記機器のスロット内に挿入されたとき、当該スロット内の対応する電極端子と接触するように配置されており、
    前記電子装置の前記第１の面及び前記第２の面を構成する前記個片体の面は、前記個片体が前記電子装置として前記スロット内に挿入されるとき引っ掛からないように平面に形成されていることを特徴とする請求項１８乃至２９のいずれか１項に記載の電子装置。
JP2008257318A 2001-02-28 2008-10-02 電子装置及びその製造方法 Expired - Fee Related JP4757292B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2008257318A JP4757292B2 (ja) 2001-02-28 2008-10-02 電子装置及びその製造方法

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2001055834 2001-02-28
JP2001055834 2001-02-28
JP2008257318A JP4757292B2 (ja) 2001-02-28 2008-10-02 電子装置及びその製造方法

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2002568296A Division JP4227808B2 (ja) 2001-02-28 2002-01-25 メモリカード及びその製造方法

Publications (2)

Publication Number Publication Date
JP2009003969A JP2009003969A (ja) 2009-01-08
JP4757292B2 true JP4757292B2 (ja) 2011-08-24

Family

ID=18915955

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2002568296A Expired - Fee Related JP4227808B2 (ja) 2001-02-28 2002-01-25 メモリカード及びその製造方法
JP2008257318A Expired - Fee Related JP4757292B2 (ja) 2001-02-28 2008-10-02 電子装置及びその製造方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2002568296A Expired - Fee Related JP4227808B2 (ja) 2001-02-28 2002-01-25 メモリカード及びその製造方法

Country Status (5)

Country Link
US (1) US20040090829A1 (ja)
JP (2) JP4227808B2 (ja)
CN (1) CN1267850C (ja)
TW (2) TWI283831B (ja)
WO (1) WO2002069251A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12019484B2 (en) 2021-10-01 2024-06-25 Samsung Electronics Co., Ltd. Electronic device including air vent

Families Citing this family (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3768761B2 (ja) * 2000-01-31 2006-04-19 株式会社日立製作所 半導体装置およびその製造方法
US7367503B2 (en) * 2002-11-13 2008-05-06 Sandisk Corporation Universal non-volatile memory card used with various different standard cards containing a memory controller
US7652359B2 (en) 2002-12-27 2010-01-26 Semiconductor Energy Laboratory Co., Ltd. Article having display device
EP1437683B1 (en) 2002-12-27 2017-03-08 Semiconductor Energy Laboratory Co., Ltd. IC card and booking account system using the IC card
US7094633B2 (en) * 2003-06-23 2006-08-22 Sandisk Corporation Method for efficiently producing removable peripheral cards
US7566001B2 (en) 2003-08-29 2009-07-28 Semiconductor Energy Laboratory Co., Ltd. IC card
US20050077620A1 (en) * 2003-10-09 2005-04-14 Hsin Chung Hsien Miniaturized small memory card structure
JPWO2005114730A1 (ja) * 2004-05-20 2008-03-27 スパンション エルエルシー 半導体装置の製造方法および半導体装置
CN100390819C (zh) * 2004-08-17 2008-05-28 漳立冰 电泳显示智能卡及其制造方法
JP2006119983A (ja) * 2004-10-22 2006-05-11 Renesas Technology Corp Ｉｃカードおよびその製造方法
US7193305B1 (en) * 2004-11-03 2007-03-20 Amkor Technology, Inc. Memory card ESC substrate insert
JP2006236206A (ja) * 2005-02-28 2006-09-07 Power Digital Card Co Ltd メモリカードの製造方法
US7384817B2 (en) * 2005-05-13 2008-06-10 Sandisk Corporation Method of assembling semiconductor devices with LEDs
JP2007004775A (ja) 2005-05-23 2007-01-11 Toshiba Corp 半導体メモリカード
US7601563B2 (en) * 2005-06-10 2009-10-13 Kingston Technology Corporation Small form factor molded memory card and a method thereof
CN100446241C (zh) * 2005-06-30 2008-12-24 矽品精密工业股份有限公司 可容置大尺寸芯片的半导体装置及其制法
US7608469B2 (en) * 2005-08-25 2009-10-27 Kingston Technology Corporation Method of fabricating a chip
CN100403335C (zh) * 2005-08-30 2008-07-16 资重兴 存储卡的制造方法
US7745944B2 (en) 2005-08-31 2010-06-29 Micron Technology, Inc. Microelectronic devices having intermediate contacts for connection to interposer substrates, and associated methods of packaging microelectronic devices with intermediate contacts
US7485501B2 (en) 2005-11-02 2009-02-03 Sandisk Corporation Method of manufacturing flash memory cards
US20070117269A1 (en) * 2005-11-19 2007-05-24 Chin-Tong Liu Method for packaging flash memory cards
JP2007241727A (ja) * 2006-03-09 2007-09-20 Toshiba Corp 半導体メモリカード
US7928010B2 (en) 2006-10-20 2011-04-19 Sandisk Corporation Method for producing portable memory devices
US8013332B2 (en) 2006-10-20 2011-09-06 Sandisk Technologies Inc. Portable memory devices
TWI407860B (zh) * 2006-10-20 2013-09-01 Sandisk Technologies Inc 可攜式記憶體裝置及其方法
CN100424721C (zh) * 2006-11-22 2008-10-08 凤凰微电子（中国）有限公司 采用塑封工艺将芯片和元件组合封装成智能卡的方法
JP2008211125A (ja) 2007-02-28 2008-09-11 Spansion Llc 半導体装置およびその製造方法
CN101271535B (zh) * 2007-03-22 2010-07-14 沈育浓 一种具有堆叠式元件结构的存储介质
JP4989323B2 (ja) * 2007-06-12 2012-08-01 株式会社ディスコ メモリカードの製造方法
TW200910537A (en) * 2007-08-24 2009-03-01 qin-dong Liu Improved structure of portable flash drive
US8472199B2 (en) 2008-11-13 2013-06-25 Mosaid Technologies Incorporated System including a plurality of encapsulated semiconductor chips
USD628202S1 (en) 2009-10-20 2010-11-30 Sandisk Corporation MicroSD memory card with different color surfaces
US8690283B2 (en) 2009-10-20 2014-04-08 Sandisk Il Ltd. Method and system for printing graphical content onto a plurality of memory devices and for providing a visually distinguishable memory device
USD638431S1 (en) 2009-10-20 2011-05-24 Sandisk Corporation MicroSD memory card with a semi-transparent color surface
CN102142095A (zh) * 2010-02-02 2011-08-03 朱铭 可加载平面信息传播与标识功能的移动存储卡及制备方法
WO2012049895A1 (ja) 2010-10-15 2012-04-19 日本電気株式会社 部品内蔵モジュール及びこれを備える電子機器並びに部品内蔵モジュールの製造方法
US9195929B2 (en) * 2013-08-05 2015-11-24 A-Men Technology Corporation Chip card assembling structure and method thereof
USD730906S1 (en) * 2014-07-01 2015-06-02 Google Inc. Mobile device module
USD728577S1 (en) * 2014-07-01 2015-05-05 Google Inc. Mobile device module
JP2016062212A (ja) * 2014-09-17 2016-04-25 株式会社東芝 半導体記憶装置
CN105142383B (zh) * 2015-08-18 2018-05-22 广东利元亨智能装备有限公司 Usb模块自动化组装机及其组装方法
US9799636B2 (en) * 2015-11-12 2017-10-24 Nxp Usa, Inc. Packaged devices with multiple planes of embedded electronic devices
JP6867775B2 (ja) 2016-10-19 2021-05-12 任天堂株式会社 カートリッジ
US20230223307A1 (en) * 2022-01-10 2023-07-13 Western Digital Technologies, Inc. Semiconductor device including differential height pcb
US11729915B1 (en) * 2022-03-22 2023-08-15 Tactotek Oy Method for manufacturing a number of electrical nodes, electrical node module, electrical node, and multilayer structure

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2920012B1 (de) * 1979-05-17 1980-11-20 Gao Ges Automation Org Ausweiskarte mit IC-Baustein und Verfahren zur Herstellung einer derartigen Ausweiskarte
DE3151408C1 (de) * 1981-12-24 1983-06-01 GAO Gesellschaft für Automation und Organisation mbH, 8000 München Ausweiskarte mit einem IC-Baustein
JPS61188871U (ja) * 1985-05-16 1986-11-25
US4872091A (en) * 1986-07-21 1989-10-03 Ricoh Company, Ltd. Memory cartridge
JPS63120694A (ja) * 1986-11-11 1988-05-25 セイコ−京葉工業株式会社 半導体装置の製造方法
JPH0687486B2 (ja) * 1989-10-25 1994-11-02 三菱電機株式会社 Ｉｃカード用モジュール
US5061845A (en) * 1990-04-30 1991-10-29 Texas Instruments Incorporated Memory card
US5108294A (en) * 1990-07-25 1992-04-28 Amp Incorporated Terminator connector
DE4132720A1 (de) * 1991-10-01 1993-04-08 Gao Ges Automation Org Chipkarte und verfahren zur herstellung derselben
KR100194130B1 (ko) * 1994-03-30 1999-06-15 니시무로 타이죠 반도체 패키지
JP3388921B2 (ja) * 1994-11-29 2003-03-24 株式会社東芝 集積回路カードの製造方法
JP3660382B2 (ja) * 1995-02-03 2005-06-15 株式会社東芝 情報記憶装置およびそれに用いるコネクタ部
FR2738077B1 (fr) * 1995-08-23 1997-09-19 Schlumberger Ind Sa Micro-boitier electronique pour carte a memoire electronique et procede de realisation
JPH08332790A (ja) * 1995-10-09 1996-12-17 Mitsubishi Plastics Ind Ltd カードの製造法
KR0179921B1 (ko) * 1996-05-17 1999-03-20 문정환 적측형 반도체 패키지
CN1088861C (zh) * 1997-10-15 2002-08-07 姚立和 插卡式存储器的转接器
WO1999026288A1 (fr) * 1997-11-14 1999-05-27 T.I.F. Co., Ltd. Dispositif a semi-conducteur et son procede de fabrication
JP2000123141A (ja) * 1998-10-12 2000-04-28 Hitachi Maxell Ltd メモリカード
US6444501B1 (en) * 2001-06-12 2002-09-03 Micron Technology, Inc. Two stage transfer molding method to encapsulate MMC module

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12019484B2 (en) 2021-10-01 2024-06-25 Samsung Electronics Co., Ltd. Electronic device including air vent

Also Published As

Publication number Publication date
TWI249712B (en) 2006-02-21
US20040090829A1 (en) 2004-05-13
JP4227808B2 (ja) 2009-02-18
CN1267850C (zh) 2006-08-02
JPWO2002069251A1 (ja) 2004-07-02
TW200407790A (en) 2004-05-16
CN1493059A (zh) 2004-04-28
WO2002069251A1 (en) 2002-09-06
JP2009003969A (ja) 2009-01-08
TWI283831B (en) 2007-07-11

Similar Documents

Publication Publication Date Title
JP4757292B2 (ja) 電子装置及びその製造方法
US7220615B2 (en) Alternative method used to package multimedia card by transfer molding
US6538311B2 (en) Two-stage transfer molding method to encapsulate MMC module
JP4827593B2 (ja) 半導体装置およびその製造方法
US5665651A (en) Process for encapsulating a semiconductor device and lead frame
KR101160694B1 (ko) 반도체장치의 제조 방법
JP3194917B2 (ja) 樹脂封止方法
US20080286990A1 (en) Direct Package Mold Process For Single Chip SD Flash Cards
KR20060024436A (ko) 탈착식 주변 카드의 효율적 제작 방법
TW404030B (en) Dual-chip semiconductor package device having malposition and the manufacture method thereof
JP2004013738A (ja) メモリカードおよびその製造方法
JP2003158234A (ja) 半導体装置及びその製造方法
US20020117762A1 (en) Surface mountable chip type semiconductor device and manufacturing method
US7781259B2 (en) Method of manufacturing a semiconductor using a rigid substrate
JP2005161695A (ja) 樹脂封止装置及び樹脂封止方法
JP2004118511A (ja) メモリカード及びその製造方法
JPH11186481A (ja) リードフレーム
JP3711333B2 (ja) 半導体装置の製造方法および樹脂封止装置
TWM407485U (en) Device of stackable semiconductor package having whole surface molding
JPH10135375A (ja) 半導体装置ならびに半導体装置の製造方法および製造装置
KR100391124B1 (ko) 반도체 패키지의 베이스, 이를 이용한 반도체 패키지 및그 제조방법
JP3825028B2 (ja) 半導体装置の製造方法
JP4453009B2 (ja) 半導体装置及びその製造方法
JPH0951019A (ja) 半導体装置及びその製造方法
TW200529332A (en) Window ball grid array semiconductor package and method for fabricating the same

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20081002

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110518

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110531

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140610

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140610

Year of fee payment: 3

SG99 Written request for registration of restore

Free format text: JAPANESE INTERMEDIATE CODE: R316G99

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140610

Year of fee payment: 3

R371 Transfer withdrawn

Free format text: JAPANESE INTERMEDIATE CODE: R371

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140610

Year of fee payment: 3

SG99 Written request for registration of restore

Free format text: JAPANESE INTERMEDIATE CODE: R316G99

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140610

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

S803 Written request for registration of cancellation of provisional registration

Free format text: JAPANESE INTERMEDIATE CODE: R316803

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees