KR20060024436A - 탈착식 주변 카드의 효율적 제작 방법 - Google Patents

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Abstract

집적 회로 제품의 제작에 있어 개선된 기술이 공개된다. 개선 기술에 따르면, 집적 회로 제품을 소형으로 저렴하게 생산할 수 있다. 한 태양에 따르면, 집적 회로 제품들이 한번에 한 배치(batch)로 제작되며, 이 배치를 개별 집적 회로로 싱귤레이션하는 것은, 비-선형(가령, 비-장방형이나 직/곡선 혼용) 소잉이나 커팅을 이용한다. 따라서, 개별화된 집적 회로 패키지들이 완전한 장방형일 필요가 없다. 발명의 또다른 태양에 따르면, 집적 회로 제품들이 반도체 어셈블리 공정을 이용하여 제작될 수 있어서, 외부 패키지나 컨테이너의 제공이 하나의 선택사항에 불과해진다.

Description

탈착식 주변 카드의 효율적 제작 방법{METHOD FOR EFFICIENTLY PRODUCING REMOVABLE PERIPHERAL CARDS}
본 발명은 집적 회로 제품에 관한 발명으로서, 특히, 한개 이상의 집적 회로를 지닌 탈착식 주변 카드에 관한 것이다.
메모리 집적 회로 패키지가 점점 소형화되고 메모리 밀도가 점점 높아짐에 따라, 집적 회로 패키징 분야에서의 개선이 요구되고 있다. 한가지 최근의 개선점은 단일 집적 회로 패키지 내에 여러개의 집적 회로 다이들을 적층시키는 것이다. 이러한 내부 패키지 적층 기술은 큰 다이 위에 작은 다이를 적층하는 과정을 포함한다. 각각의 다이는 기판에 와이어 본딩된다. 이 종류의 적층은 동일 기능 다이(가령, 두개의 플래시 메모리 다이)와 함께 사용될 수도 있고, 서로 다른 기능의 다이(가령, 한개의 플래시 메모리 다이와 한개의 SRAM 다이)와 함께 사용될 수도 있다. 두개나 세개의 다이를 적층하는 것은 적층형 칩 스케일 패키지(적층형 CSP)와 적층형 TSOP(Thin Small Outline Packages)에 대해 구현되고 있다.
다양한 제품(가령, 전자 제품)에 사용하기 위해 디지털 데이터를 저장하는 데 메모리 카드들이 종종 사용되고 있다. 이 메모리 카드들은 점점 더 많은 양의 데이터를 저장할 수 있도록 요구되고 있다. 메모리 카드들은 일반적으로 비휘발성 데이터 저장 장치로서, 이러한 메모리 카드들은 파워 오프시에도 여전히 데이터를 유지한다는 점에서 환영받고 있다. 메모리 카드들의 예는 데이터 저장을 위해 플래시 타입이나 EEPROM 형 메모리 셀들을 이용하는 플래시 카드가 있다. 플래스 카드는 비교적 소형의 폼 팩터로서, 카메라, 컴퓨터, 셋탑박스, 핸드헬드형 또는 그외 다른 소형 오디오 플레이어/레코더, 그리고 의료용 모니터기와 같은 제품에 디지털 데이터를 저장하는 데 사용되고 있다. 플래시 카드의 주 공급자는 미국, 캘리포니아 주 Sunnyvale 소재의 SanDisk Corporation이다.
불행하게도, 비교적 소형의 폼 팩터를 가진 고밀도 메모리 카드의 제작이 복잡하다. 한가지 복잡한 점은 메모리 카드들의 최종 폼 팩터가 불규칙적이라는 점이다. 즉, 장방형이 아니다. 이러한 불규칙적인 폼 팩터는 여러가지 용도로 기능할 수 있다. 가령, 특정 방향으로 커넥터나 포트에 대한 연결을 제한한다거나, 기준 위치 또는 잠금 위치 등을 제공할 수 있다. 그러나, 집적 회로 조립체들은 통상적으로 규칙적인(즉, 장방형) 형태를 취하며, 사용자로부터 또한 보호되어야 한다. 따라서, 메모리 카드들은 집적 회로 조립체의 규칙적 형태를 포괄하는 리드(lid), 프레임, 또는 외부 패키지에 의해 형성되는 불규칙적 폼 팩터를 가진다. 이러한 리드, 프레임, 또는 외부 패키지는 플라스틱으로 만들어지는 것이 일반적이다. 불규칙적 폼 팩터의 또한가지 문제점은 집적 회로 조립체에 관한 리드, 프레임, 또는 외부 패키지의 조립체가 반도체 제작 공정에 위치하지 아니하며 별도의 생산 라인에서 이루어져야 한다는 점이다.
따라서, 소형 폼 팩터를 가진 메모리 카드들을 제작하는 개선된 기법이 필요 하다.
본 발명은 집적 회로 제품을 제작하는 개선된 기술에 관한 발명이다. 이 개선된 기술에 따르면 집적 회로 제품을 소형으로 그리고 저렴하게 제작할 수 있다. 발명의 한가지 태양에 따르면, 집적 회로 제품들이 한번에 한 배치(batch)로 제작되며, 상기 배치를 개별 집적 회로 제품에 싱귤레이션시키는 것은 비선형 소잉(sawing)이나 커팅 작업을 이용한다. 그래서, 개별화된 최종 집적 회로 패키지들이 더이상 완전한 장방형일 필요가 없다. 발명의 또다른 태양에 따르면, 반도체 조립 공정과 함께 집적 회로 제품들이 제작될 수 있어서, 외부 패키지나 컨테이너를 제공할 필요성이 선택적 사항에 불과하게 된다.
집적 회로 제품들은 반도체 어셈블리 기술을 이용하여 형성되는 탈착식 주변 카드나 그외 다른 탈착식 매체에 관계할 수 있다. 탈착식 주변 카드의 한가지 종류는 메모리 카드이다. 메모리 카드는 데이터 저장 기능을 제공하는 소형의 집적 회로 기반 제품이다. 이 메모리 카드는 컴퓨터, 카메라, 이동 전화, 그리고 PDA같은 전자 디바이스의 포트나 커넥터에 연결된다.
본 발명은 여러가지 방식으로 구현될 수 있다. 가령, 시스템, 장치, 디바이스, 또는 방법으로 구현될 수 있다. 본 발명의 여러 실시예들이 아래 설명된다.
다수의 집적 회로 제품들을 동시에 형성하는 방법으로서, 발명의 한 실시예는
- 다수의 인스턴스들을 구비한 멀티-인스턴스 리드프레임이나 기판을 제공하는 단계,
- 상기 멀티-인스턴스 리드프레임이나 기판의 한개 이상의 면 위의 각각의 인스턴스에 한개 이상의 다이를 부착하는 단계,
- 상기 멀티-인스턴스 리드프레임이나 기판의 각 인스턴스에 한개 이상의 다이 각각을 전기적으로 연결하는 단계,
- 그후, 상기 멀티-인스턴스 리드프레임이나 기판의 한개 이상의 면 위의 다수의 인스턴스들을 몰딩 화합물로 함께 캡슐화하는 단계, 그리고
- 이어서, 각각의 인스턴스의 한개 이상의 영역의 비-선형 정형을 이용하여 각각의 인스턴스를 싱귤레이션하는 단계로서, 이에 따라, 집적 회로 제품을 형성하는 단계
를 포함한다.
하나의 배치(batch)로 제작되는 집적 회로 제품으로서, 발명의 한 실시예에 따르면,
- 다수의 인스턴스들을 구비한 멀티-인스턴스 리드프레임이나 기판을 제공하는 동작,
- 상기 멀티-인스턴스 리드프레임이나 기판의 한개 이상의 면 위의 각각의 인스턴스에 한개 이상의 다이를 부착하는 동작,
- 상기 멀티-인스턴스 리드프레임이나 기판의 각각의 인스턴스에 상기 한개 이상의 다이 각각을 전기적으로 연결하는 동작,
- 그후, 상기 멀티-인스턴스 리드프레임이나 기판의 한개 이상의 면 위의 다수의 인스턴스들을 몰딩 화합물로 함께 캡슐화하는 동작, 그리고
- 이어서, 각각의 인스턴스의 한개 이상의 영역의 비-선형 정형을 이용하여 각각의 인스턴스를 싱귤레이션하는 동작
에 의해 상기 집적 회로 제품이 하나의 배치(batch)로 제작되고, 상기 동작들에 의해 제작되는 각각의 인스턴스가 상기 집적 회로 제품이다.
다수의 메모리 카드들을 동시에 제작하는 방법으로서, 이때, 각각의 메모리 카드는 한개 이상의 메모리 다이와 한개의 컨트롤러 다이를 포함하며, 발명의 한 실시예는,
- 다수의 인스턴스들을 구비한 멀티-인스턴스 리드프레임을 제공하는 단계,
- 상기 멀티-인스턴스 리드프레임에 탈착식 테이프를 부착하는 단계,
- 상기 멀티-인스턴스 프레임의 각 인스턴스의 일부분 위에 다이 접합 물질을 위치시키는 단계,
- 상기 각각의 인스턴스에 대응하는 상기 다이 접합 물질을 통해 각각의 인스턴스에 메모리 다이를 부착하는 단계,
- 각각의 인스턴스에 대해 컨트롤러 다이를 고정시키는 단계,
- 상기 멀티-인스턴스 리드프레임의 각각의 인스턴스에 각각의 메모리 다이와 컨트롤러 다이를 전기적으로 연결하는 단계,
- 그후, 몰딩 화합물로 인스턴스들을 함께 캡슐화하는 단계, 그리고
- 이어서, 각각의 인스턴스의 한개 이상의 영역의 비-선형 정형을 이용하여 각각의 인스턴스를 싱귤레이션하는 단계
를 포함한다.
다수의 메모리 카드들을 동시에 제작하는 방법으로서, 각각의 메모리 카드는 한개 이상의 메모리 다이와 한개의 컨트롤러 다이를 포함하고, 발명의 한 실시예는,
- 다수의 인스턴스들을 구비한 멀티-인스턴스 인쇄 회로 보드를 제공하는 단계,
- 각각의 인스턴스에 대해 메모리 다이를 부착하는 단계,
- 각각의 인스턴스에 대해 컨트롤러 다이를 고정시키는 단계,
- 각각의 메모리 다이와 컨트롤러 다이를 멀티-인스턴스 인쇄 회로 보드의 각각의 인스턴스에 전기적으로 연결하는 단계,
- 그후, 상기 인스턴스들을 몰딩 화합물로 함께 캡슐화하는 단계, 그리고
- 이어서, 비-장방형 정형을 이용하여 각각의 인스턴스를 싱귤레이션하는 단계
를 포함한다.
도 1A는 제작된 반도체 제품의 평면도.
도 1B는 도 1A에 도시된 기준 라인 A-A'에 대하여 그린 제작된 반도체 제품의 단면도.
도 2A와 2B는 발명에 따라 제작될 수 있는 집적 회로 제품의 한가지 대표 형태도.
도 2C는 발명의 또다른 실시예에 따른 집적 회로 제품의 평면도.
도 3은 발명의 한 실시예에 따른 배치 집적 회로 제품 공정의 순서도.
도 4는 발명의 한 실시예에 따른 배치 메모리 카드 공정의 순서도.
도 5A와 5B는 발명의 또한가지 실시예에 따른 배치 메모리 카드 공정의 순서도.
본 발명은 집적 회로 제품을 제작하는 개선된 기술에 관한 것이다. 이 개선된 기술에 의하면, 집적 회로 제품들을 소형으로 저렴하게 제작할 수 있다. 발명의 한가지 태양에 따르면, 집적 회로 제품들이 한번에 한 배치(batch)로 제작되며, 상기 배치를 개별 집적 회로 제품에 싱귤레이션시키는 것은 비선형 소잉(sawing)이나 커팅 작업을 이용한다. 그래서, 개별화된 최종 집적 회로 패키지들이 더이상 완전한 장방형일 필요가 없다. 발명의 또다른 태양에 따르면, 반도체 조립 공정과 함께 집적 회로 제품들이 제작될 수 있어서, 외부 패키지나 컨테이너를 제공할 필요성이 선택적 사항에 불과하게 된다.
집적 회로 제품들은 반도체 어셈블리 기술을 이용하여 형성되는 탈착식 주변 카드나 그외 다른 탈착식 매체에 관계할 수 있다. 탈착식 주변 카드의 한가지 종류는 메모리 카드이다. 메모리 카드는 데이터 저장 기능을 제공하는 소형의 집적 회로 기반 제품이다. 이 메모리 카드는 컴퓨터, 카메라, 이동 전화, 그리고 PDA같은 전자 디바이스의 포트나 커넥터에 연결된다. 메모리 카드들은 비휘발성 메모리 카드일 수 있다. 메모리 카드는 기판이나 리드프레임의 한면 또는 양면에 적층되는 여러개의 집적 회로 칩들을 포함할 수 있다.
도 1A는 반도체 제품의 평면도이다. 제작되는 반도체 제품의 베이스는 멀티-인스턴스 기판(multi-instance substrate)(100)이다. 멀티-인스턴스 기판(100)에 구성된 몰딩 화합물(102)은 집적 회로 제품의 다수의 인스턴스(104)의 각각에 제공되는 회로(즉, 반도체 다이)를 캡슐화한다. 집적 회로 제품의 각각의 인스턴스(104)는 (104-1), (104-2), (104-3), (104-4)...(104-n)으로 표시된다. 각각의 인스턴스(104)는 한개의 집적 회로 제품을 나타낸다. 다시 말해서, 제작된 반도체 제품은 집적 회로 제품들의 어레이를 가진다. 그러므로, 멀티-인스턴스 기판(100)이 처리되어 인스턴스(104)들을 그 위에 형성할 때, 집적 회로 제품들이 배치 모드로 제작될 수 있다.
도 1B는 도 1A의 라인 A-A'을 따라 취한 반도체 제품의 단면도이다. 도 1B에서, 각각의 인스턴스(104-1, 104-2, 104-3)는 제 1 반도체 다이(106-1, 106-2, 106-3)를 각각 포함한다. 집적 회로 다이(106)들은 멀티-인스턴스 기판(100) 상에 장착된다. 한 실시예에서, 멀티-인스턴스 기판(100)은 인쇄 회로 보드(PCB)를 나타낸다. 추가적으로, 각각의 인스턴스(104-1, 104-2, 104-3)는 제 2 반도체 다이(108-1, 108-2, 108-3)를 각각 포함할 수 있다. 도 1B에 도시되는 바와 같이, 제 2 반도체 다이(108)가 제 1 반도체 다이(106) 상에 적층될 수 있다. 제 1 반도체 다이(106)들은 멀티-인스턴스 기판(100)의 인스턴스(104)들 바로 위에 장착될 수도 있고, 또는, 다이 접합제나 접착 물질을 이용하여 제 1 반도체 다이(106)에 부착될 수 있다. 더우기 한 실시예에서, 반도체 다이(106, 108)들은 와이어 본드(110)에 의해 멀티-인스턴스 기판(100)의 인스턴스(104)에 전기적으로 연결될 수 있다. 가령, 반도체 다이(106-1, 108-1)가 와이어 본드(110-1)에 의해 멀티-인스턴스 기판(100)의 인스턴스(104-1)에 전기적으로 연결될 수 있다.
그러므로, 멀티-인스턴스 기판(100)을 이용하고 집적 회로 제품의 다수의 인스턴스들을 그 위에 형성함으로서, 집적 회로 제품들이 배치 모드로(즉, 병렬로) 제작될 수 있다. 그러나, 몰딩 화합물(102)이 여러 인스턴스(104) 위에 위치할 때, 몰딩 화합물(102)은 멀티-인스턴스 기판(100)에 대해 모든 인스턴스(104)들을 덮는 단일 구조를 형성한다. 그후, 집적 회로 제품의 다양한 인스턴스(104)들이 단일 구조로부터 개별화되거나 싱귤레이션된다. 이러한 관점에서, 반도체 제품은 소잉(sawing)되거나 커팅되어, 다수의 인스턴스들로 나누어진다. 발명의 한 태양에 따르면, 집적 회로 제품들의 형태가 완전한 장방형이 아니며, 따라서, 제작된 반도체 제품을 개별 인스턴스들로 싱귤레이션하는 것은 비선형(가령, 비-장방형)의 소잉(sawing)을 실행한다. 이러한 소잉은 매우 얇은 소잉 폭으로, 그리고 고정밀도로 효율적으로 실행될 수 있다.
도 2A와 2B는 발명에 따라 제작될 수 있는 집적 회로 제품의 한가지 대표 형태를 도시한다. 도 2A에서, 집적 회로 제품(200)은 직선/곡선 혼용 영역(202)을 가진 형태의 부분을 가지는 것으로 도시된다. 따라서, 멀티-인스턴스 기판과 단일 몰딩 화합물을 가진 반도체 제품으로부터 멀티-인스턴스들이 싱귤레이션될 때, 집적 회로 제품(200)을 도출하도록 반도체 제품을 효율적으로 소잉(sawing)할 수 있어야 한다. 본 예에서, 소잉 동작은 선형 커팅 및 비선형 커팅의 조합을 이용한다. 선형 커팅은 쉽게 구현되지만, 비선형 커팅은 아래 설명되는 바와 같이 정교하고 복잡한 소잉 액션을 필요로한다.
도 2B는 직곡선 혼용 영역(222)을 가진 집적 회로 제품(220)의 평면도이다. 집적 회로 제품(220)은 도 2A에 도시되는 집적 회로 제품(200)과 유사하다. 그러나, 집적 회로 제품(220)의 직곡선 혼용 영역(222)은 램프로 분리되는 두개의 작은 라운딩 영역들을 가지며, 반면에 도 2A에서는 직곡선 혼용 영역(202)이 램프 섹션없이 두개의 라운딩 영역을 가진다(가령, S 곡선 형태). 도 2B에 도시되는 두개의 작은 라운딩 영역들이 선형 절단에 의해 날카로운 각을 가지는 경우에도, 직곡선 혼용 영역(202)은 비-장방형 영역으로 분류될 수 있다.
도 2C는 본 발명의 또다른 실시예에 따른 집적 회로 제품(250)의 평면도이다. 집적 회로 제품(250)은 도 2B에 제시된 집적 회로 제품(220)의 직곡선 혼용 영역(222)과 유사한 직곡선 혼용 영역(252)을 포함한다. 추가적으로, 집적 회로 제품(250)은 노치(254)를 포함한다. 노치(254)는 소잉 동작에 의해 얻어지는 비교적 소형의 세부부분이다. 노치(254)는 집적 회로 제품(250)에 대한 기준 포인트나 캐치(가령, 래치-캐치) 영역으로 기능할 수 있다. 노치(254)는 집적 회로 제품(250)의 커넥터나 리셉터클에 삽입될 때 사용될 수 있다. 작은 크기의 노치(254)는 작은 특징부들 도출하기 위해 정교한 소잉 동작을 필요로한다.
따라서, 소잉 동작은 외부나 폼 팩터에 작은 특징부나 곡선 부분을 가진 집적 회로 제품을 제작할 수 있다. 일반적으로, 최종 집적 회로 제품들은 한 곳 이상이 곡선형이거나 다면체거나 비-장방형이기에, 비-장방형이다. 이러한 집적 회로 제품들을 제작하는 동작들이 아래에 추가적으로 설명된다.
도 3은 발명의 한 실시예에 따른 배치 집적 회로 제품 공정(300)의 순서도이다. 배치 집적 회로 제품 공정(300)은 다수의 집적 회로 제품들을 제작하도록 동작한다. 가령, 제작되는 집적 회로 제품들은 도 2A-2C에 제시된 집적 회로 제품들일 수 있다.
배치 집적 회로 제품 공정(300)은 멀티-인스턴스 리드프레임이나 기판을 제공한다(단계 302). 리드프레임이나 기판은 리드프레임이나 기판에 동시에 형성될 수 있는 다수의 멀티-인스턴스들 각각을 위한 집적 회로 제품의 소자나 컴포넌트들을 지지하도록 동작한다. 리드프레임의 경우에, 리드프레임은 구리같은 도전성 금속이다. 기판의 경우에, 기판은 PCB인 경우가 일반적이다. 가령, 기판의 경우에, 멀티-인스턴스 기판은 도 1A에 제시된 멀티-인스턴스 기판(100)일 수 있다.
그후, 멀티-인스턴스 리드프레임이나 기판의 각각의 인스턴스에 한개 이상의 패시브 컴포넌트가 부착될 수 있다(단계 304). 제작될 집적 회로 제품이 한개 이상의 패시브 컴포넌트들을 포함할 경우, 이러한 패시브 컴포넌트들이 각각의 인스턴스에 부착될 수 있다(단계 304). 패시브 컴포넌트들의 예로는 커패시터와 저항이 있다. 추가적으로, 한개 이상의 다이(집적 회로 다이)나 집적 회로 칩이 멀티-인스턴스 리드프레임이나 기판의 인스턴스 각각에 부착된다(단계 306). 각각의 인스턴스의 경우에, 상기 인스턴스에 대응하는 리드프레임이나 기판 위 영역 내에 한개 이상의 다이가 부착될 것이다. 한개 이상의 다이는 기판이나 리드프레임에 직접 부착될 수도 있고, 다이 접합 물질 들을 이용하여 리드프레임이나 기판에 부착될 수 도 있다. 더우기 한 실시예에서, 한 인스턴스에 대한 여러 다이들이 상기 인스턴스에 대응하는 리드프레임이나 기판의 영역 내에 부착될 경우, 다이들은 적층 방식으로 부착될 수 있다. 하부 다이 위에 적층되는 다이는 하부 다이에 직접 부착되거나 다이 접합 물질 등을 이용하여 하부 다이에 부착될 수 있다.
한개 이상의 다이가 각각의 인스턴스에 부착된 후(단계 306), 각 인스턴스의 각 다이는 리드프레임이나 기판의 대응부에 전기적으로 연결될 수 있다(단계 308). 한 실시예에서, 이러한 전기적 연결은 다이의 와이어 본딩 패드, 리드, 또는 단자들과, 리드프레임이나 기판 사이에 제공될 수 있다. 이러한 와이어 본딩을 이용하여 각각의 전기적 연결에 대하여, 작고 얇은 와이어가 다이로부터 리드프레임이나 기판으로 뻗어가, 납땜에 의해 고정된다.
그후, 여러 인스턴스들이 몰딩 화합물과 함께 캡슐화된다(단계 310). 몰딩 화합물은 리드프레임이나 기판의 인스턴스들 각각을 둘러싸는 단일 캡슐화로 형성된다. 이러한 캡슐화는 "몰딩된 패널"이라고 불릴 수도 있다. 몰딩 화합물은 다양한 방식으로 공급될 수 있는 데, 가령, 트랜스퍼 몰딩(transfer molding)이나 플루드 몰딩(flood molding) 기술을 이용할 수 있다.
추가적으로, 필요할 경우, 몰딩 화합물에 마킹이 공급될 수 있다(단계 312). 가령, 마킹은 각각의 인스턴스를 위해 몰딩 화합물의 표면에 인쇄되는 로고나 그외 다른 정보를 가질 수 있다. 가령, 마킹은 소자의 제작자, 상표, 종류일 수 있다.
마지막으로, 각각의 인스턴스는 비-장방형 정형을 이용하여 싱귤레이션된다(단계 314). 여기서, 싱귤레이션(단계 314)이 장방형 정형을 포함할 수 있으나, 각 각의 인스턴스의 정형은 각 인스턴스의 일부분 이상에 대해 비-장방형 정형을 이용한다. 이러한 정교한 정형은 소잉 디바이스를 이용하여 달성될 수 있다. 소잉 디바이스는 작은 커팅 폭을 가져야 하며 작은 세부사항들을 정형할 수 있어야 한다.
소잉 디바이스의 예로는, 워터 제트 커팅(water jet cutting), 레이저 커팅, 워터 가이드 레이저 커팅(water guided laser cutting), 건식 매질 커팅(dry media cutting), 그리고 다이아몬드 코팅 와이어(diamond coted wire) 등이 있다. 워터 제트 코팅은 커팅 폭이 작은 경우(가령, 50 미크론)에 특히 선호되는 커팅 디바이스로서, 작은 특징부를 정형하거나 신속한 커팅 속도가 필요할 때 특히 바람직하다이를 보완하거나 그 효과에 집중하기 위해 물이 레이저 커팅과 함께 사용될 수 있다. 싱귤레이션(단계 314) 이후, 배치 집적 회로 제품 공정(300)이 완료되고 종료된다.
도 3에 도시되지 않았으나, 배치 집적 회로 제품 공정(300)은 일부 구현에서 그외 다른 동작들을 포함할 수 있다. 가령, 캡슐화 단계(단계 310) 이후 싱귤레이션(단계 314) 이전에, 다음과 같은 추가적인 동작들이 실행될 수 있다. 즉, 1) 어레이 구조에 있을 때 집적 회로 제품들을 테스트하는 단계, 또는, 2) 보호 및 내마모성을 위해 테스트 핀이나 전도성 리드나 트레이스들을 코팅하는 단계가 실행될 수 있다. 일반적으로, 테스트 핀들은 리드프레임이나 기판의 각각의 인스턴스에 형성된다. 한 실시예에서, 테스트 핀이 각각의 집적 회로 제품을 테스트하는 데 사용된 후, 테스트 핀들이 보호필름/보호층으로 코팅되거나 덮힐 수 있다(가령, 테스트 핀의 전기적 절연을 위해). 더우기, 싱귤레이션(314) 이후, 각각의 인스턴스는 날 카로운 에지를 제거하거나 매끄럽게 하기 위해 추가적으로 정형될 수 있다. 추가적으로, 각각의 인스턴스에 폴리머 코팅이 보호면으로 도포될 수 있다. 또한 각각의 인스턴스에 대해, 집적 회로 제품 둘레로 외부 패키지나 리드(lid)를 추가하도록 리딩 동작(lidding operation)이 이용될 수 있다. 이러한 패키지나 리드는 집적 회로 제품에 대한 외부 커버링을 제공할 것이며, 외부 제품 특징부를 구축할 것이다. 가령, 집적 회로 제품들이 해당 제품들에 대한 요망 폼 팩터보다 작을 경우, 외부 패키지나 리드로 집적 회로 제품을 덮는 과정은 집적 회로 제품을 요망 폼 팩터로 스케일링할 수 있다.
집적 회로 제품들은 반도체 어셈블리 기술을 이용하여 형성되는 주변 카드나 그외 다른 탈착식 매체에 관계할 수 있다. 한가지 종류의 탈착식 주변 카드는 메모리 카드라 불린다. 메모리 카드는 소형의 집적 회로 기반 제품으로서 데이터 저장 기능을 제공한다. 이 메모리 카드들은 컴퓨터, 카메라, 이동전화, PDA 등과 같은 전자 장치에 포트나 커넥터를 통해 연결될 수 있다. 도 4, 5A, 5B는 메모리 카드를 참고하여 아래에 설명되며, 이러한 공정으로부터 그외 다른 집적 회로 제품을 제작할 수도 있다.
도 4는 발명의 한 실시예에 따른 배치 메모리 카드 공정(400)의 순서도이다. 배치 메모리 카드 공정(400)은 다수의 메모리 카드를 한번에 한 배치(batch)로 형성하기 위해 집적 회로 어셈블리 공정을 이용한다. 배치 메모리 카드 공정(400)은 멀티-인스턴스 PCB를 획득한다(단계 402). 멀티-인스턴스 PCB는 도전성 트레이스들을 포함하는 래미네이트 구조이며, 상기 도전성 트레이스들은 PCB에 부착된 여러 다른 소자들이나 컴포넌트들을 전기적으로 연결하는 데 사용된다. 각각의 인스턴스에 대해 PCB 상에 메모리 다이가 장착된다(단계 404). 그후, 각각의 인스턴스에 대해 메모리 다이 상에 컨트롤러 다이가 장착된다(단계 406). 이 시점에서, 각각의 인스턴스에 대해, 다이 스택이 존재한다. 이때, 하부 다이는 메모리 다이이고, 상부 다이는 컨트롤러 다이이다. 그후, 메모리 다이와 컨트롤러 다이들은 해당 인스턴스 위치에서 PCB에 와이어 본딩된다(단계 408). 와이어 본드들은 메모리 다이와 컨트롤러 다이를 PCB에 전기적으로 연결한다.
그후, PCB와 PCB 상에 형성되는 컴포넌트들에게 몰딩화합물이 도포된다(단계 410). 여기서, 몰딩 화합물은 컴포넌트와, PCB에 대한 전기연결부를 보호하는 기능을 할 뿐 아니라, 메모리 카드용 외부 바디를 제공하게 된다. 몰딩 화합물이 고착(또는 경화)되면, 멀티-인스턴스 PCB의 각각의 인스턴스들이 비선형 정형을 이용하여 싱귤레이션될 수 있다(단계 412). 즉, 각 메모리 카드의 싱귤레이션(412)에서, 네 변 각각이 소잉되고, 이렇게 하는 동안에, 네 변들 중 한개 이상은 비선형 정형을 필요로하는 직곡선 혼용부를 포함한다. 결과적으로, 배치 방식으로 제작되는 메모리 카드들의 개별 인스턴스들은 일부분이 비선형 형태인 하우징이나 외부 구조를 가진다. 다시 말해서, 메모리 카드들의 외부 구조나 하우징이 장방형이 아니며, 비선형 (또는 비-장방형) 형태를 가진 한개 이상의 영역을 포함한다는 것이다. 가령, 도 2A에서, 집적 회로 제품(200)은 비-선형(또는 비-장방형) 영역에 해당하는 직곡선 혼용 영역(202)을 포함한다. 배치 메모리 카드 공정(400)의 나머지 동작들과 같은 제작 위치에서 싱귤레이션(412)이 실행될 수 있다는 측면에서 본 실시예는 바람 직하다. 더우기, 비-선형 정형/커팅을 제공하는 기능에 의해, 메모리 카드들이 이러한 싱귤레이션(단계 412)을 통해 최종 형태로 정형될 수 있다. 따라서, 단순한 장방형이 아닌 메모리 카드들의 외부 특징부는 싱귤레이션(단계 412)의 소잉/커팅 동작에 의해 결정될 수 있다. 싱귤레이션(412) 이후, 배치 메모리 카드 공정(400)이 완료되고 종료된다.
결과적으로, 추가적인 외부 패키지나 바디(가령, 플라스틱 리드)가 필요치 않으며, 따라서, 이러한 패키지나 바디를 형성하기 위한 추가적 단계들이 필요하지 않고, 이러한 패키지나 바디들에 해당 인스턴스를 삽입할 필요가 없다. 더우기, 메모리 카드를 제작하는 공정이 훨씬 효율적이고 조렴하게 구현된다. 외부 패키지나 바디가 불필요하지만, 인스턴스에는, 필요할 경우 외부 패키지나 바디가 여전히 제공될 수 있다. 이러한 패키지나 바디는 집적 회로 제품에 대한 외부 커버링을 제공할 것이며, 외부 프로덕트 특징부를 구축할 것이다. 예를 들어, 메모리 카드가 메모리 카드용 요망 폼 팩터보다 작을 경우, 메모리 카드들은 외부 패키지나 리드 내에 수용되어, 메모리 카드를 요망 폼 팩터에 맞게 스케일링할 수 있다.
도 5A와 5B는 본 발명의 또다른 실시예에 따른 배치 메모리 카드 공정(500)의 순서도이다. 배치 메모리 카드 공정(500)은 리드프레임 둘레로 제작되는 집적 회로 제품(즉, 메모리 카드)를 제작하는 데 관련된 공정이다.
배치 메모리 카드 공정(500)은 멀티-인스턴스 리드프레임을 획득한다(단계 502). 멀티-인스턴스 리드프레임은 구리같은 도전성 금속이다. 리드프레임은 다수의 개별 인스턴스들의 어레이를 포함하도록 구성되며, 이에 관련하여 집적 회로 제 품들이 배치 처리를 위해 함께 유지된다. 임시 베이스를 제공하면서 멀티-인스턴스 리드프레임의 한 표면을 보호하고 지지하기 위해, 멀티-인스턴스 리드프레임의 한면에 탈착식 폴리머 테이프가 장착된다(단계 504). 그후, 멀티-인스턴스 리드프레임의 각각의 인스턴스의 한 영역에 다이 접합 물질이 위치한다(단계 506). 다이 접합 물질은 일반적으로 비전도성 접착제이다.
그후, 멀티-인스턴스 리드프레임의 각각의 인스턴스의 상기 영역의 다이 접합 물질에 메모리 다이가 장착된다(단계 508). 각각의 인스턴스에 대한 메모리 다이 위에 컨트롤러 다이가 장착된다(단계 510). 여기서, 각각의 인스턴스에서, 메모리 다이 위에 컨트롤러 다이가 적층된다. 컨트롤러 다이를 고정시키고 이를 메모리 다이와 전기적으로 절연시키기 위해 컨트롤러 다이와 메모리 다이 사이에 다이 접합 물질이 위치할 수 있다. 더욱이, 각각의 인스턴스에서 메모리 다이 위에 컨트롤러 다이가 적층되는 것으로 묘사되지만, 비-적층형 구조를 제공하도록 각각의 인스턴스에서 메모리 다이를 따라 컨트롤러 다이가 위치할 수도 있다. 적층형 접근법의 장점은 메모리 카드의 전체 폼 팩터가 작아질 수 있다는 점이다.
그후, 메모리 다이와 컨트롤러 다이들이 멀티-인스턴스 리드프레임의 각 인스턴스에 와이어 본딩된다(단계 512). 여기서, 메모리 다이와 컨트롤러 다이의 패드나 리드들은 와이어 본딩 공정에 의해 배치되는 와이어를 이용하여 멀티-인스턴스 리드프레임의 각각의 인스턴스에 전기적으로 연결된다. 멀티-인스턴스 리드프레임과 그 위의 컴포넌트들에게 몰딩 화합물이 도포된다(단계 514). 몰딩 화합물은 컴포넌트들(가령, 다이)과, 멀티-인스턴스 리드프레임에 대한 전기적 연결부를 보 호하며, 메모리 카드용 외부 바디를 제공한다. 몰딩 화합물을 적용하는 단계(단계 514)는 다양한 방식으로 실행될 수 있고, 그 중 한가지는 트랜스퍼 몰딩(transfer molding), 또한가지는 플루드 몰딩(flood molding)이라 불린다.
그후, 멀티-인스턴스 리드프레임의 한 면으로부터 폴리머 테이프가 제거될 수 있다(단계 516). 폴리머 테이프에 의해 보호되었던 멀티-인스턴스 프레임의 상기 면은 금같은 도전성 물질로 도금된 노출 리드(exposed leads)를 가질 수 있다(단계 518). 추가적으로, 리드프레임의 코너나 에지를 매끄럽게 하기 위해 리드프레임에 간략한 에칭을 제공할 수 있다. 이러한 간략한 에칭은 완-해프 에칭(one-half etch)이라 불린다.
마지막으로, 멀티-인스턴스 리드프레임의 각각의 인스턴스는 개별 메모리 카드를 형성하도록 싱귤레이션된다(단계 520). 인스턴스들의 싱귤레이션(단계 520)은 메모리 카드의 형태를 형성한다. 인스턴스들이 싱귤레이션(단계 520)된 후, 배치 메모리 카드 공정(500)이 완료되고, 한 배치(a batch)의 메모리 카드들이 제작된 상태이다.
한 실시예에서, 싱귤레이션(단계 520)은 비-선형 정형을 이용할 수 있다. 즉, 각 메모리 카드의 싱귤레이션(단계 520)에서, 네 변이 소잉되는 데, 그 중에 한 개 이상의 변이 비-선형 정형을 요하는 직곡선 혼용부를 포함한다. 결과적으로, 배치 방식으로 제작되는 메모리 카드들의 개별 인스턴스들은 일부분이 비-선형 형태인 외부 구조나 하우징을 가진다. 다시 말해서, 본 실시예에서, 메모리 카드의 하우징이나 외부 구조는 단순한 장방형이 아니며, 비-선형(또는 비-장방형) 형태의 한개 이상의 영역을 포함한다는 것이다. 예를 들어, 도 2A에서, 집적 회로 제품(200)은 비-선형(또는 비-장방형) 영역에 해당하는 직곡선 혼용 영역(202)을 포함한다. 배치 메모리 카드 공정(500)의 다른 동작들과 같은 제작 위치에서 싱귤레이션(단계 520)이 실행될 수 있다는 측면에서 본 실시예는 바람직하다. 더우기, 비-선형 정형/커팅을 제공함으로서, 메모리 카드들이 이러한 싱귤레이션(520)을 통해 최종 형태로 정형될 수 있다. 따라서 본 실시예에서, 단순한 장방형이 아닌 메모리 카드들의 외부 특징부들은 싱귤레이션(단계 520)의 소잉/커팅 동작에 의해 결정될 수 있다. 싱귤레이션(520)에 이어, 배치 메모리 카드 공정(500)이 완료된다.
도 4에 제시된 실시예와 유사하게, 추가적인 외부 패키지나 바디(가령, 플라스틱 리드)가 필요하지 않으며, 따라서, 이러한 패키지나 바디를 형성하기 위한 추가적 단계들이 필요하지 않고, 이러한 패키지나 바디에 인스턴스들을 삽입할 필요도 없다. 결과적으로, 메모리 카드를 제작하기 위한 공정이 훨씬 효율적이고 저렴하게 구현된다. 외부 패키지나 바디가 이용될 필요가 없지만, 필요하다면, 외부 제품 특징부를 설정하기 위해 외부 패키지나 바디가 부가적으로 사용될 수 있다. 예를 들어, 집적 회로 제품이 해당 제품에 대한 요망 폼 팩터보다 작을 경우, 집적 회로 제품을 외부 패키지나 리드에 삽입하는 것은, 외부 제품 특징부들을 구성(요망 폼 팩터 설정 포함)할 수 있도록 집적 회로 제품을 스케일링할 수 있다.
본 발명에 따른 집적 회로 제품들이 메모리 시스템에 사용될 수 있다. 본 발명은 상술한 바의 메모리 시스템을 포함하는 전자 시스템에도 또한 관계할 수 있다. 메모리 시스템들은 여러 전자 제품들과 함께 사용하기 위해 디지털 데이터를 저장하는 데 공공연하게 이용된다. 저장된 디지털 데이터를 휴대용으로 이용할 수 있도록 메모리 시스템이 전자 제품으로부터 탈착식으로 구성되는 경우가 자주 있다. 이러한 메모리 시스템을 메모리 카드라 부른다. 본 발명에 따른 메모리 시스템들은 비교적 소형의 폼 팩터를 가질 수 있고, 카메라, 핸드헬드 또는 노트북의 커퓨터, 네트워크 카드, 네트워크 어플라이언스, 셋탑 박스, 핸드헬드형 또는 그외 다른 소형 오디오 플레이어/레코더(가령, MP3 기기), 그리고 의료용 모니터 기기같은 전자 제품에서의 디지털 데이터 저장에 사용될 수 있다. 메모리 카드의 예로는 PC 카드(예전에 PCMCIA 디바이스), 플래시 카드, 플래시 디스크, 멀티미디어 카드, 그리고 ATA 카드가 있다. 한 예로, 메모리 카드는 데이터를 저장하는 데 플래시타입이나 EEPROM 타입 메모리 셀들을 이용할 수 있다. 보다 일반적으로는, 메모리 시스템이 메모리 카드에만 관계하는 것이 아니라, 메모리 스틱이나 그외 다른 반도체 메모리 제품에도 관계한다.
본 발명의 장점들은 수없이 많다. 여러 다른 실시예들이 다음 장점들 중 한가지 이상을 도출할 수 있다. 발명의 한가지 장점은 메모리 카드같은 집적 회로 제품을 소형으로 제작할 수 있다는 것이다. 가령, 메모리 카드를 칩 스케일 패키지 수준의 크기로 만들 수 있다. 또다른 장점은 집적 회로 제품들의 어셈블리가 하나의 반도체 어셈블리 제작 라인을 이용하여 완전하게 실행될 수 있다는 점이다. 또한가지 장점은 집적 회로 제품을 형성하는 데 사용되는 몰딩화합물과 기판 또는 리드프레임이 외부 표면으로 기능할 수 있다는 점이다. 외부 표면의 정교한 정형을 통해, 집적 회로 제품이 직곡선 혼용 영역이나 작은 특징부들과 함께 형성될 수 있 다. 작은 특징부들은 기능적인 용도나 장식용도로 제공될 수 있다. 또다른 장점은 집적 회로 제품들이 저렴하고 신속한 방식으로 제작될 수 있다는 것이다. 또한가지 장점은 집적 회로 제품의 폼 팩터(form factor)가 반도체 어셈블리 레벨에 맞도록 설정될 수 있다는 점이다. 발명의 또한가지 장점은 주변 플라스틱 쉘, 바디, 또는 프레임이 부가적인 사항이 된다는 것으로서, 이는 사용되지 않을 시 제작 시간과 비용을 절감할 수 있고, 사용될 시에는 외부 제품 특징부(가령, 폼 팩터)를 탄력적으로 설정할 수 있다.

Claims (54)

  1. 다수의 집적 회로 제품들을 동시에 제작하는 방법으로서, 상기 방법은,
    - 다수의 인스턴스들을 구비한 멀티-인스턴스 리드프레임이나 기판을 제공하는 단계,
    - 상기 멀티-인스턴스 리드프레임이나 기판의 한개 이상의 면 위의 각각의 인스턴스에 한개 이상의 다이를 부착하는 단계,
    - 상기 멀티-인스턴스 리드프레임이나 기판의 각 인스턴스에 한개 이상의 다이 각각을 전기적으로 연결하는 단계,
    - 그후, 상기 멀티-인스턴스 리드프레임이나 기판의 한개 이상의 면 위의 다수의 인스턴스들을 몰딩 화합물로 함께 캡슐화하는 단계, 그리고
    - 이어서, 각각의 인스턴스의 한개 이상의 영역의 비-선형 정형을 이용하여 각각의 인스턴스를 싱귤레이션하는 단계로서, 이에 따라, 집적 회로 제품을 형성하는 단계
    를 포함하는 것을 특징으로 하는 다수의 집적 회로 제품들의 동시 제작 방법.
  2. 제 1 항에 있어서, 상기 전기적으로 연결하는 단계는, 각각의 다이를 상기 리드프레임이나 기판의 해당 인스턴스에 와이어 본딩하는 단계를 포함하는 것을 특징으로 하는 다수의 집적 회로 제품들의 동시 제작 방법.
  3. 제 1 항에 있어서, 상기 캡슐화하는 단계는, 몰딩된 패널을 형성하는 것을 특징으로 하는 다수의 집적 회로 제품들의 동시 제작 방법.
  4. 제 1 항에 있어서, 상기 싱귤레이션하는 단계는, 레이저에 의해 제공되는 레이저 빔에 의해 실행되는 것을 특징으로 하는 다수의 집적 회로 제품들의 동시 제작 방법.
  5. 제 1 항에 있어서, 상기 싱귤레이션하는 단계는, 고압 워터 제트에 의해 실행되는 것을 특징으로 하는 다수의 집적 회로 제품들의 동시 제작 방법.
  6. 제 5 항에 있어서, 상기 워터 제트는 물과 연마제를 포함하는 것을 특징으로 하는 다수의 집적 회로 제품들의 동시 제작 방법.
  7. 제 1 항에 있어서, 상기 기판이 인쇄 회로 보드(PCB)인 것을 특징으로 하는 다수의 집적 회로 제품들의 동시 제작 방법.
  8. 제 1 항에 있어서, 각각의 인스턴스에 한개 이상의 패시브 컴포넌트가 부착되며, 상기 패시브 컴포넌트가 저항과 커패시터 중 한가지 이상인 것을 특징으로 하는 다수의 집적 회로 제품들의 동시 제작 방법.
  9. 제 1 항 내지 8 항 중 어느 한 항에 있어서, 상기 한개 이상의 다이가 반도체 다이인 것을 특징으로 하는 다수의 집적 회로 제품들의 동시 제작 방법.
  10. 제 1 항 내지 8 항 중 어느 한 항에 있어서, 상기 집적 회로 제품들이 메모리 카드인 것을 특징으로 하는 다수의 집적 회로 제품들의 동시 제작 방법.
  11. 제 1 항에 있어서, 상기 집적 회로 제품들이 탈착식, 비-장방형 주변 카드인 것을 특징으로 하는 다수의 집적 회로 제품들의 동시 제작 방법.
  12. 제 1 항에 있어서, 상기 방법은,
    - 상기 캡슐화하는 단계 이전에, 각각의 인스턴스에 한개 이상의 패시브 컴포넌트들을 부착하는 단계
    를 추가로 포함하는 것을 특징으로 하는 다수의 집적 회로 제품들의 동시 제작 방법.
  13. 제 1 항에 있어서, 상기 방법은,
    - 각각의 인스턴스에 대한 몰딩 화합물에 마크를 공급하는 단계
    를 추가로 포함하는 것을 특징으로 하는 다수의 집적 회로 제품들의 동시 제작 방법.
  14. 제 13 항에 있어서, 상기 마크가 인쇄 마크인 것을 특징으로 하는 다수의 집적 회로 제품들의 동시 제작 방법.
  15. 제 1 항에 있어서,
    상기 캡슐화하는 단계는, 몰딩된 패널을 형성하고,
    상기 싱귤레이션 단계는, 상기 몰딩된 패널을 다수의 몰딩된 패키지로 절단하며, 이때, 상기 다수의 몰딩된 패키지가 집적 회로 제품인 것을 특징으로 하는 다수의 집적 회로 제품들의 동시 제작 방법.
  16. 제 15 항에 있어서, 상기 몰딩된 패키지가 메모리 카드인 것을 특징으로 하는 다수의 집적 회로 제품들의 동시 제작 방법.
  17. 제 16 항에 있어서, 상기 방법은,
    - 상기 싱귤레이션하는 단계 이후, 각각의 메모리 카드에 코팅을 공급하는 단계
    를 추가로 포함하는 것을 특징으로 하는 다수의 집적 회로 제품들의 동시 제작 방법.
  18. 제 16 항에 있어서, 상기 방법은,
    - 상기 싱귤레이션하는 단계 이후, 각각의 메모리 카드에 외부 케이싱을 고정시키는 단계
    를 추가로 포함하는 것을 특징으로 하는 다수의 집적 회로 제품들의 동시 제작 방법.
  19. 제 1 항에 있어서, 상기 싱귤레이션하는 단계에서의 각각의 인스턴스의 비-선형 정형은 상기 싱귤레이션하는 단계 중 직곡선 혼용이나 비-장방형 커팅을 통해 구현되는 것을 특징으로 하는 다수의 집적 회로 제품들의 동시 제작 방법.
  20. 제 1 항에 있어서, 상기 캡슐화하는 단계 이후, 그리고 상기 싱귤레이션하는 단계 이전에, 인스턴스들을 전기적으로 테스트하는 단계가 실행되는 것을 특징으로 하는 다수의 집적 회로 제품들의 동시 제작 방법.
  21. 제 1 항에 있어서, 상기 방법은,
    - 상기 싱귤레이션 단계 이후, 각각의 인스턴스에 코팅을 공급하는 단계
    를 추가로 포함하는 것을 특징으로 하는 다수의 집적 회로 제품들의 동시 제작 방법.
  22. 하나의 배치(batch)로 제작되는 집적 회로 제품으로서,
    - 다수의 인스턴스들을 구비한 멀티-인스턴스 리드프레임이나 기판을 제공하 는 동작,
    - 상기 멀티-인스턴스 리드프레임이나 기판의 한개 이상의 면 위의 각각의 인스턴스에 한개 이상의 다이를 부착하는 동작,
    - 상기 멀티-인스턴스 리드프레임이나 기판의 각각의 인스턴스에 상기 한개 이상의 다이 각각을 전기적으로 연결하는 동작,
    - 그후, 상기 멀티-인스턴스 리드프레임이나 기판의 한개 이상의 면 위의 다수의 인스턴스들을 몰딩 화합물로 함께 캡슐화하는 동작, 그리고
    - 이어서, 각각의 인스턴스의 한개 이상의 영역의 비-선형 정형을 이용하여 각각의 인스턴스를 싱귤레이션하는 동작
    에 의해 상기 집적 회로 제품이 하나의 배치(batch)로 제작되고, 상기 동작들에 의해 제작되는 각각의 인스턴스가 상기 집적 회로 제품인 것을 특징으로 하는 하나의 배치(batch)로 제작되는 집적 회로 제품.
  23. 제 22 항에 있어서, 상기 싱귤레이션하는 동작에서의 각 인스턴스의 비-선형 정형이, 상기 싱귤레이션하는 동작 중 직곡선 혼용 또는 비-장방형 커팅을 통해 구현되는 것을 특징으로 하는 하나의 배치(batch)로 제작되는 집적 회로 제품.
  24. 제 22 항에 있어서, 상기 집적 회로 제품을 제작하는 데 사용되는 추가적인 동작은, 상기 싱귤레이션하는 동작 이후, 각각의 인스턴스 둘레로 외부 패키지를 고정시키는 동작을 포함하는 것을 특징으로 하는 하나의 배치(batch)로 제작되는 집적 회로 제품.
  25. 제 22 항 내지 24 항 중 어느 한 항에 있어서, 상기 집적 회로 제품이 메모리 카드인 것을 특징으로 하는 하나의 배치(batch)로 제작되는 집적 회로 제품.
  26. 제 22 항 내지 24 항 중 어느 한 항에 있어서, 상기 집적 회로 제품이 탈착식, 비-장방형 주변 카드인 것을 특징으로 하는 하나의 배치(batch)로 제작되는 집적 회로 제품.
  27. 다수의 메모리 카드들을 동시에 제작하는 방법으로서, 이때, 각각의 메모리 카드는 한개 이상의 메모리 다이와 한개의 컨트롤러 다이를 포함하며, 상기 방법은,
    - 다수의 인스턴스들을 구비한 멀티-인스턴스 리드프레임을 제공하는 단계,
    - 상기 멀티-인스턴스 리드프레임에 탈착식 테이프를 부착하는 단계,
    - 상기 멀티-인스턴스 프레임의 각 인스턴스의 일부분 위에 다이 접합 물질을 위치시키는 단계,
    - 상기 각각의 인스턴스에 대응하는 상기 다이 접합 물질을 통해 각각의 인스턴스에 메모리 다이를 부착하는 단계,
    - 각각의 인스턴스에 대해 컨트롤러 다이를 고정시키는 단계,
    - 상기 멀티-인스턴스 리드프레임의 각각의 인스턴스에 각각의 메모리 다이 와 컨트롤러 다이를 전기적으로 연결하는 단계,
    - 그후, 몰딩 화합물로 인스턴스들을 함께 캡슐화하는 단계, 그리고
    - 이어서, 각각의 인스턴스의 한개 이상의 영역의 비-선형 정형을 이용하여 각각의 인스턴스를 싱귤레이션하는 단계
    를 포함하는 것을 특징으로 하는 다수의 메모리 카드들의 동시 제작 방법.
  28. 제 27 항에 있어서, 상기 탈착식 테이프가 폴리머 테이프인 것을 특징으로 하는 다수의 메모리 카드들의 동시 제작 방법.
  29. 제 27 항에 있어서, 상기 고정시키는 단계는, 각각의 인스턴스에 대해, 메모리 다이 상에 컨트롤러 다이를 장착하고, 이에 따라, 컨트롤러 다이가 메모리 다이 위에 적층되는 것을 특징으로 하는 다수의 메모리 카드들의 동시 제작 방법.
  30. 제 27 항에 있어서, 상기 방법은,
    - 상기 캡슐화하는 단계 이후, 그리고 상기 싱귤레이션하는 단계 이전에, 탈착식 테이프를 제거하는 단계
    를 추가로 포함하는 것을 특징으로 하는 다수의 메모리 카드들의 동시 제작 방법.
  31. 제 30 항에 있어서, 각각의 인스턴스는 각각의 인스턴스의 리드프레임의 일 부분으로 노출된 전기 연결부를 포함하는 것을 특징으로 하는 다수의 메모리 카드들의 동시 제작 방법.
  32. 제 31 항에 있어서, 상기 방법은,
    - 상기 탈착식 테이프를 제거하는 단계 이후, 그리고 상기 싱귤레이션하는 단계 이전에, 각각의 인스턴스의 전기 연결부를 도금하는 단계
    를 추가로 포함하는 것을 특징으로 하는 다수의 메모리 카드들의 동시 제작 방법.
  33. 제 27 항에 있어서,
    상기 전기적으로 연결하는 단계는, 멀티-인스턴스 리드프레임의 각 인스턴스에 메모리 다이와 컨트롤러 다이를 와이어 본딩하는 단계를 포함하는 것을 특징으로 하는 다수의 메모리 카드들의 동시 제작 방법.
  34. 제 27 항에 있어서, 상기 싱귤레이션하는 단계는, 레이저에 의해 제공되는 레이저 빔에 의해 실행되는 것을 특징으로 하는 다수의 메모리 카드들의 동시 제작 방법.
  35. 제 27 항에 있어서, 상기 싱귤레이션하는 단계는, 고압 워터 제트에 의해 실행되는 것을 특징으로 하는 다수의 메모리 카드들의 동시 제작 방법.
  36. 제 35 항에 있어서, 상기 워터 제트는 물과 연마제를 포함하는 것을 특징으로 하는 다수의 메모리 카드들의 동시 제작 방법.
  37. 제 27 항에 있어서, 상기 메모리 카드가 몰딩된 카드이고, 각각의 메모리 카드는 추가적인 외부 케이싱없이 몰딩 화합물에 의해 제공되는 하우징을 구비하는 것을 특징으로 하는 다수의 메모리 카드들의 동시 제작 방법.
  38. 제 27 항에 있어서, 상기 메모리 카드가 데이터를 저장할 수 있는 탈착식, 비-장방형 주변 카드인 것을 특징으로 하는 다수의 메모리 카드들의 동시 제작 방법.
  39. 제 27 항에 있어서, 상기 캡슐화하는 단계는, 메모리 다이와 메모리 다이에 부착된 컨트롤러 다이의 인스턴스들을 구비한 리드프레임의 한 개 이상의 면을 캡슐화하고, 따라서, 메모리 다이와 컨트롤러 다이를 캡슐화하는 것을 특징으로 하는 다수의 메모리 카드들의 동시 제작 방법.
  40. 제 27 항에 있어서, 상기 싱귤레이션하는 단계에 의해 각 인스턴스의 비-선형 정형이 상기 싱귤레이션하는 단계 중 직곡선 혼용 또는 비-장방형 커팅을 통해 구현되는 것을 특징으로 하는 다수의 메모리 카드들의 동시 제작 방법.
  41. 제 40 항에 있어서, 상기 방법은,
    - 상기 싱귤레이션하는 단계 이후, 각각의 인스턴스 둘레로 외부 패키지를 고정시키는 단계
    를 추가로 포함하는 것을 특징으로 하는 다수의 메모리 카드들의 동시 제작 방법.
  42. 다수의 메모리 카드들을 동시에 제작하는 방법으로서, 각각의 메모리 카드는 한개 이상의 메모리 다이와 한개의 컨트롤러 다이를 포함하고, 상기 방법은,
    - 다수의 인스턴스들을 구비한 멀티-인스턴스 인쇄 회로 보드를 제공하는 단계,
    - 각각의 인스턴스에 대해 메모리 다이를 부착하는 단계,
    - 각각의 인스턴스에 대해 컨트롤러 다이를 고정시키는 단계,
    - 각각의 메모리 다이와 컨트롤러 다이를 멀티-인스턴스 인쇄 회로 보드의 각각의 인스턴스에 전기적으로 연결하는 단계,
    - 그후, 상기 인스턴스들을 몰딩 화합물로 함께 캡슐화하는 단계, 그리고
    - 이어서, 비-장방형 정형을 이용하여 각각의 인스턴스를 싱귤레이션하는 단계
    를 포함하는 것을 특징으로 하는 다수의 메모리 카드들의 동시 제작 방법.
  43. 제 42 항에 있어서, 상기 고정시키는 단계는, 각각의 인스턴스에 대해, 메모리 다이 위에 컨트롤러 다이를 장착하고, 이에 따라, 컨트롤러 다이가 메모리 다이 위에 적층되는 것을 특징으로 하는 다수의 메모리 카드들의 동시 제작 방법.
  44. 제 43 항에 있어서, 각각의 인스턴스에 대해, 상기 메모리 다이가 인쇄 회로 보드 상에 장착되는 것을 특징으로 하는 다수의 메모리 카드들의 동시 제작 방법.
  45. 제 42 항에 있어서, 각각의 인스턴스는 인쇄 회로 보드 상에 노출된 전기 접점을 포함하는 것을 특징으로 하는 다수의 메모리 카드들의 동시 제작 방법.
  46. 제 42 항에 있어서, 상기 전기적으로 연결하는 단계는, 멀티-인스턴스 인쇄 회로 보드의 각 인스턴스에 각각의 메모리 다이와 컨트롤러 다이를 와이어 본딩하는 단계를 포함하는 것을 특징으로 하는 다수의 메모리 카드들의 동시 제작 방법.
  47. 제 42 항에 있어서, 상기 싱귤레이션하는 단계는, 레이저에 의해 제공되는 레이저 범에 의해 실행되는 것을 특징으로 하는 다수의 메모리 카드들의 동시 제작 방법.
  48. 제 42 항에 있어서, 상기 싱귤레이션은 레이저 빔과 물을 이용하는 것을 특징으로 하는 다수의 메모리 카드들의 동시 제작 방법.
  49. 제 42 항에 있어서, 상기 싱귤레이션은 고압 워터 제트에 의해 실행되는 것을 특징으로 하는 다수의 메모리 카드들의 동시 제작 방법.
  50. 제 49 항에 있어서, 상기 워터 제트는 물과 연마제를 포함하는 것을 특징으로 하는 다수의 메모리 카드들의 동시 제작 방법.
  51. 제 42 항 내지 50 항에 있어서, 상기 메모리 카드들은 몰딩된 카드이고, 각각의 몰딩된 카드는 추가적인 외부 케이싱없이 몰딩 화합물에 의해 제공되는 하우징을 구비하는 것을 특징으로 하는 다수의 메모리 카드들의 동시 제작 방법.
  52. 제 42 항 내지 50 항에 있어서, 상기 메모리 카드들은 데이터를 저장할 수 있는 탈착식, 주변 카드인 것을 특징으로 하는 다수의 메모리 카드들의 동시 제작 방법.
  53. 제 42 항 내지 50 항에 있어서, 상기 캡슐화하는 단계는, 메모리 다이와 메모리 다이에 부착된 컨트롤러 다이의 인스턴스들을 구비한 인쇄 회로 보드의 한개 이상의 면을 캡슐화하여, 메모리 다이와 컨트롤러 다이를 캡슐화하는 것을 특징으로 하는 다수의 메모리 카드들의 동시 제작 방법.
  54. 제 42 항 내지 50 항 중 어느 한 항에 있어서, 상기 방법은,
    - 상기 싱귤레이션하는 단계 이후, 각각의 인스턴스에 대해 외부 패키지를 고정시키는 단계
    를 추가로 포함하는 것을 특징으로 하는 다수의 메모리 카드들의 동시 제작 방법.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8357288B2 (en) 2008-02-29 2013-01-22 Samsung Electronics Co., Ltd. Deionization apparatus and method of manufacturing the same
US8440064B2 (en) 2008-03-07 2013-05-14 Samsung Electronics Co., Ltd. Electrode module and deionization apparatus using the same
US8518229B2 (en) 2009-01-06 2013-08-27 Samsung Electronics Co., Ltd. Integrated electrode-current collector sheet for capacitive deionization, capacitive deionization device and electric double layer capacitor having the same
US9187348B2 (en) 2007-07-18 2015-11-17 Samsung Electronics Co., Ltd. Electrode for capacitive deionization device and capacitive deionization device having the electrode

Families Citing this family (67)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6586078B2 (en) * 2001-07-05 2003-07-01 Soundcraft, Inc. High pressure lamination of electronic cards
KR20040086869A (ko) * 2003-03-22 2004-10-13 삼성전자주식회사 다양한 형태의 반도체 칩을 제조하기 위한 웨이퍼 절단 방법
US20050013106A1 (en) * 2003-07-17 2005-01-20 Takiar Hem P. Peripheral card with hidden test pins
US7416132B2 (en) * 2003-07-17 2008-08-26 Sandisk Corporation Memory card with and without enclosure
JP2007531083A (ja) * 2003-07-17 2007-11-01 サンディスク　コーポレイション 隆起部を備えたメモリカード
US7730368B2 (en) * 2003-10-31 2010-06-01 Sandisk Il Ltd. Method, system and computer-readable code for testing of flash memory
US7098077B2 (en) * 2004-01-20 2006-08-29 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor chip singulation method
US7384817B2 (en) * 2005-05-13 2008-06-10 Sandisk Corporation Method of assembling semiconductor devices with LEDs
TWI249772B (en) * 2005-06-07 2006-02-21 Siliconware Precision Industries Co Ltd Semiconductor device for accommodating large chip, fabrication method thereof, and carrier used in the semiconductor device
CN100446241C (zh) * 2005-06-30 2008-12-24 矽品精密工业股份有限公司 可容置大尺寸芯片的半导体装置及其制法
JP2007059693A (ja) * 2005-08-25 2007-03-08 Toshiba Corp 半導体メモリカードおよび半導体メモリカードの製造方法
WO2007046789A1 (en) * 2005-10-17 2007-04-26 Duel Systems Electronic packages for peripheral devices
US7485501B2 (en) * 2005-11-02 2009-02-03 Sandisk Corporation Method of manufacturing flash memory cards
US20070120240A1 (en) * 2005-11-29 2007-05-31 3M Innovative Properties Company Circuit substrate and method of manufacture
JP4843311B2 (ja) * 2005-12-27 2011-12-21 富士通コンポーネント株式会社 メモリカード及びその製造方法
US7488620B2 (en) * 2005-12-29 2009-02-10 Sandisk Corporation Method of fabricating leadframe based flash memory cards including singulation by straight line cuts
US20070158799A1 (en) * 2005-12-29 2007-07-12 Chin-Tien Chiu Interconnected IC packages with vertical SMT pads
US20070207568A1 (en) * 2006-03-01 2007-09-06 Hem Takiar SiP module with a single sided lid
DE102006012738A1 (de) * 2006-03-17 2007-09-20 Infineon Technologies Ag Nutzen aus einer Verbundplatte mit Halbleiterchips und Kunststoffgehäusemasse sowie Verfahren und Moldform zur Herstellung desselben
TWI294168B (en) * 2006-04-18 2008-03-01 Siliconware Precision Industries Co Ltd Semiconductor package and substrate with array arrangement thereof and method for fabricating the same
US7769942B2 (en) * 2006-07-27 2010-08-03 Rambus, Inc. Cross-threaded memory system
US7772107B2 (en) * 2006-10-03 2010-08-10 Sandisk Corporation Methods of forming a single layer substrate for high capacity memory cards
US8013332B2 (en) * 2006-10-20 2011-09-06 Sandisk Technologies Inc. Portable memory devices
US7928010B2 (en) * 2006-10-20 2011-04-19 Sandisk Corporation Method for producing portable memory devices
WO2008051838A2 (en) * 2006-10-20 2008-05-02 Sandisk Corporation Portable memory devices and method therefor
TW200845236A (en) * 2007-05-04 2008-11-16 Utac Taiwan Memory card and method for fabricating the same
US7741151B2 (en) * 2008-11-06 2010-06-22 Freescale Semiconductor, Inc. Integrated circuit package formation
US8636855B2 (en) 2009-03-05 2014-01-28 GM Global Technology Operations LLC Methods of enhancing mechanical properties of aluminum alloy high pressure die castings
JP5315186B2 (ja) 2009-09-18 2013-10-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US8690283B2 (en) 2009-10-20 2014-04-08 Sandisk Il Ltd. Method and system for printing graphical content onto a plurality of memory devices and for providing a visually distinguishable memory device
USD638431S1 (en) 2009-10-20 2011-05-24 Sandisk Corporation MicroSD memory card with a semi-transparent color surface
USD628202S1 (en) 2009-10-20 2010-11-30 Sandisk Corporation MicroSD memory card with different color surfaces
US9165833B2 (en) * 2010-01-18 2015-10-20 Semiconductor Components Industries, Llc Method of forming a semiconductor die
KR101700904B1 (ko) * 2010-10-04 2017-01-31 샌디스크 세미컨덕터 (상하이) 컴퍼니, 리미티드 개별 소자의 역방향 트레이서빌리티 및 순방향 트레이서빌리티를 구비한 반도체 디바이스 및 전자 디바이스
US8368192B1 (en) 2011-09-16 2013-02-05 Powertech Technology, Inc. Multi-chip memory package with a small substrate
US8649820B2 (en) 2011-11-07 2014-02-11 Blackberry Limited Universal integrated circuit card apparatus and related methods
US8936199B2 (en) 2012-04-13 2015-01-20 Blackberry Limited UICC apparatus and related methods
USD703208S1 (en) 2012-04-13 2014-04-22 Blackberry Limited UICC apparatus
USD701864S1 (en) 2012-04-23 2014-04-01 Blackberry Limited UICC apparatus
JP2013157626A (ja) * 2013-04-11 2013-08-15 Renesas Electronics Corp 半導体装置の製造方法
USD728864S1 (en) * 2014-02-25 2015-05-05 Central Garden & Pet Company Hummingbird feeder component
USD730908S1 (en) * 2014-05-02 2015-06-02 Samsung Electronics Co., Ltd. Memory card
USD730907S1 (en) * 2014-05-02 2015-06-02 Samsung Electronics Co., Ltd. Memory card
USD730910S1 (en) * 2014-05-02 2015-06-02 Samsung Electronics Co., Ltd. Memory card
USD727913S1 (en) * 2014-06-27 2015-04-28 Samsung Electronics Co., Ltd. Memory card
USD727912S1 (en) * 2014-06-27 2015-04-28 Samsung Electronics Co., Ltd. Memory card
USD729251S1 (en) * 2014-06-27 2015-05-12 Samsung Electronics Co., Ltd. Memory card
USD727911S1 (en) * 2014-06-27 2015-04-28 Samsung Electronics Co., Ltd. Memory card
USD730909S1 (en) * 2014-06-27 2015-06-02 Samsung Electronics Co., Ltd. Memory card
USD736212S1 (en) * 2014-07-01 2015-08-11 Samsung Electronics Co., Ltd. Memory card
USD736215S1 (en) * 2014-07-01 2015-08-11 Samsung Electronics Co., Ltd. Memory card
USD736214S1 (en) * 2014-07-01 2015-08-11 Samsung Electronics Co., Ltd. Memory card
USD727910S1 (en) * 2014-07-02 2015-04-28 Samsung Electronics Co., Ltd. Memory card
KR102284654B1 (ko) * 2014-07-02 2021-08-03 삼성전자 주식회사 메모리 카드
KR20160032958A (ko) 2014-09-17 2016-03-25 삼성전자주식회사 반도체 패키지 및 이의 제조 방법
US9922935B2 (en) 2014-09-17 2018-03-20 Samsung Electronics Co., Ltd. Semiconductor package and method of fabricating the same
JP6185492B2 (ja) * 2015-01-08 2017-08-23 サンディスク セミコンダクター （シャンハイ） カンパニー， リミテッドＳａｎｄｉｓｋ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ （Ｓｈａｎｇｈａｉ） Ｃｏ．， Ｌｔｄ． 個別部品後方追跡可能性および半導体装置前方追跡可能性
USD798868S1 (en) * 2015-08-20 2017-10-03 Isaac S. Daniel Combined subscriber identification module and storage card
USD773466S1 (en) * 2015-08-20 2016-12-06 Isaac S. Daniel Combined secure digital memory and subscriber identity module
USD783621S1 (en) * 2015-08-25 2017-04-11 Samsung Electronics Co., Ltd. Memory card
USD783622S1 (en) * 2015-08-25 2017-04-11 Samsung Electronics Co., Ltd. Memory card
JP6415411B2 (ja) * 2015-09-18 2018-10-31 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
USD773467S1 (en) * 2015-11-12 2016-12-06 Samsung Electronics Co., Ltd. Memory card
USD772232S1 (en) * 2015-11-12 2016-11-22 Samsung Electronics Co., Ltd. Memory card
JP1564043S (ko) * 2016-04-27 2017-11-13
JP1564455S (ko) * 2016-05-11 2017-11-13
USD798251S1 (en) * 2016-11-07 2017-09-26 Transcend Information, Inc. Printed circuit board of solid-state memory

Family Cites Families (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US549089A (en) * 1895-10-29 Dumping-car
JPS61156806A (ja) * 1984-12-28 1986-07-16 日立エーアイシー株式会社 樹脂デイツプ型コンデンサの製造方法
JPS62104899A (ja) 1985-10-31 1987-05-15 日産化学工業株式会社 殺菌洗浄剤
JPS62104899U (ko) * 1985-12-18 1987-07-04
JPS6370392A (ja) * 1986-09-12 1988-03-30 Toppan Printing Co Ltd Ｉｃカ−ド用コネクタ
JPS6472546A (en) * 1987-09-11 1989-03-17 Kansai Nippon Electric Semiconductor device
JPH01258452A (ja) * 1988-04-08 1989-10-16 Nec Corp 樹脂封止半導体装置
US5663901A (en) 1991-04-11 1997-09-02 Sandisk Corporation Computer memory cards using flash EEPROM integrated circuit chips and memory-controller systems
US5422435A (en) 1992-05-22 1995-06-06 National Semiconductor Corporation Stacked multi-chip modules and method of manufacturing
US5397857A (en) 1993-07-15 1995-03-14 Dual Systems PCMCIA standard memory card frame
FR2721732B1 (fr) * 1994-06-22 1996-08-30 Solaic Sa Carte à mémoire sans contact dont le circuit électronique comporte un module.
WO1996013855A1 (en) 1994-10-27 1996-05-09 National Semiconductor Corporation A leadframe for an integrated circuit package which electrically interconnects multiple integrated circuit die
FR2738077B1 (fr) 1995-08-23 1997-09-19 Schlumberger Ind Sa Micro-boitier electronique pour carte a memoire electronique et procede de realisation
JPH09327990A (ja) 1996-06-11 1997-12-22 Toshiba Corp カード型記憶装置
JPH1011550A (ja) * 1996-06-25 1998-01-16 Fujitsu Takamizawa Component Kk カード及びカードホルダ
US6786417B1 (en) * 1997-06-04 2004-09-07 Sony Corporation Memory card with write protection switch
KR100272737B1 (ko) * 1998-01-09 2001-01-15 윤종용 릴인쇄회로기판및그를이용한칩온보드패키지
US6040622A (en) 1998-06-11 2000-03-21 Sandisk Corporation Semiconductor package using terminals formed on a conductive layer of a circuit board
US5972735A (en) * 1998-07-14 1999-10-26 National Starch And Chemical Investment Holding Corporation Method of preparing an electronic package by co-curing adhesive and encapsulant
US5933328A (en) 1998-07-28 1999-08-03 Sandisk Corporation Compact mechanism for removable insertion of multiple integrated circuit cards into portable and other electronic devices
JP3309822B2 (ja) 1999-01-12 2002-07-29 日本電気株式会社 半導体記憶装置及びその試験方法
JP2000277550A (ja) * 1999-03-25 2000-10-06 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6151248A (en) 1999-06-30 2000-11-21 Sandisk Corporation Dual floating gate EEPROM cell array with steering gates shared by adjacent cells
CN1275196C (zh) * 1999-08-24 2006-09-13 松下电器产业株式会社 存储卡
KR100462980B1 (ko) * 1999-09-13 2004-12-23 비쉐이 메저먼츠 그룹, 인코포레이티드 반도체장치용 칩 스케일 표면 장착 패키지 및 그 제조공정
KR100309161B1 (ko) 1999-10-11 2001-11-02 윤종용 메모리 카드 및 그 제조방법
US6368899B1 (en) * 2000-03-08 2002-04-09 Maxwell Electronic Components Group, Inc. Electronic device packaging
US6372539B1 (en) 2000-03-20 2002-04-16 National Semiconductor Corporation Leadless packaging process using a conductive substrate
US6399415B1 (en) * 2000-03-20 2002-06-04 National Semiconductor Corporation Electrical isolation in panels of leadless IC packages
JP3786339B2 (ja) * 2000-03-23 2006-06-14 株式会社三井ハイテック 半導体装置の製造方法
US6611053B2 (en) 2000-06-08 2003-08-26 Micron Technology, Inc. Protective structure for bond wires
JP4581189B2 (ja) * 2000-06-13 2010-11-17 ソニー株式会社 Ｉｃカードの記録及び／又は再生装置
US6624005B1 (en) 2000-09-06 2003-09-23 Amkor Technology, Inc. Semiconductor memory cards and method of making same
US6705925B1 (en) * 2000-10-20 2004-03-16 Lightwave Microsystems Apparatus and method to dice integrated circuits from a wafer using a pressurized jet
WO2002035585A1 (en) * 2000-10-20 2002-05-02 Lightwave Microsystems, Inc. Apparatus and method to dice integrated circuits from a wafer using a pressurized jet
WO2002059831A1 (fr) * 2001-01-26 2002-08-01 Sony Corporation Carte a circuit integre et adaptateur de carte a circuit integre
JP4708577B2 (ja) * 2001-01-31 2011-06-22 キヤノン株式会社 薄膜半導体装置の製造方法
TWI283831B (en) 2001-02-28 2007-07-11 Elpida Memory Inc Electronic apparatus and its manufacturing method
US6444501B1 (en) * 2001-06-12 2002-09-03 Micron Technology, Inc. Two stage transfer molding method to encapsulate MMC module
TW498443B (en) * 2001-06-21 2002-08-11 Advanced Semiconductor Eng Singulation method for manufacturing multiple lead-free semiconductor packages
US6456528B1 (en) 2001-09-17 2002-09-24 Sandisk Corporation Selective operation of a multi-state non-volatile memory system in a binary mode
JP3977049B2 (ja) * 2001-10-18 2007-09-19 株式会社ルネサステクノロジ 半導体装置及びその半導体装置を組み込んだ電子装置
US20040018667A1 (en) * 2002-07-26 2004-01-29 Haren Joshi Method and apparatus for producing a silicon wafer chip package
US20040058478A1 (en) * 2002-09-25 2004-03-25 Shafidul Islam Taped lead frames and methods of making and using the same in semiconductor packaging
JP2004199400A (ja) * 2002-12-18 2004-07-15 Yamaichi Electronics Co Ltd Ｉｃカード用アダプタ
US6853064B2 (en) * 2003-05-12 2005-02-08 Micron Technology, Inc. Semiconductor component having stacked, encapsulated dice
US20050013106A1 (en) * 2003-07-17 2005-01-20 Takiar Hem P. Peripheral card with hidden test pins

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9187348B2 (en) 2007-07-18 2015-11-17 Samsung Electronics Co., Ltd. Electrode for capacitive deionization device and capacitive deionization device having the electrode
US8357288B2 (en) 2008-02-29 2013-01-22 Samsung Electronics Co., Ltd. Deionization apparatus and method of manufacturing the same
US8440064B2 (en) 2008-03-07 2013-05-14 Samsung Electronics Co., Ltd. Electrode module and deionization apparatus using the same
US8518229B2 (en) 2009-01-06 2013-08-27 Samsung Electronics Co., Ltd. Integrated electrode-current collector sheet for capacitive deionization, capacitive deionization device and electric double layer capacitor having the same

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