JP4662740B2 - 積層型半導体メモリ装置 - Google Patents

Description

本発明は、半導体メモリ装置に関し、特にメモリセルアレイチップとメモリ構成を変更するためのインターフェースチップとを積層した半導体メモリ装置に関する。

半導体集積回路の微細化・高集積化技術の進展に伴い、ＤＲＡＭ（ダイナミック型ランダムアクセスメモリ）やＳＲＡＭ（スタティック型ランダムアクセスメモリ）はメモリの大容量化を果たしてきた。しかしながら半導体微細化には限界があるために、更なる大容量化には新たな技術の導入が求められている。

大容量化の一技術として半導体チップを積層した３次元半導体が提案されている。特許文献１（特開平４−１９６２６３号公報）には、半導体チップを積層してチップ面積を変えずに大規模集積回路を実現することが記載されており、半導体集積回路本体の上に積層した別チップにメモリ回路が集積されている。特許文献２（特開２００２−２６２８３号公報）および特許文献３（特開２００３−２０９２２２号公報）には、メモリセルアレイを多層化してさらに大容量化した多層メモリ構造が記載されている。

特許文献２に記載の発明では、多層メモリチップのそれぞれがメモリ周辺回路を持たずに、各メモリチップが一対の周辺回路を共有することとして、チップ面積に占める周辺回路の領域を削減している。

特許文献３に記載の発明では、多層メモリ装置を製造後に、メモリ層を選別して不良メモリ層を除去することが可能である。
特開平４−１９６２６３号公報 特開２００２−２６２８３号公報 特開２００３−２０９２２２号公報

しかしながら、上述した積層型メモリ装置は、いずれにおいても、限られたチップ面積でメモリの容量を増加させることが可能であるが、メモリ構成要素である入出力ビット数、バンク数、データ転送レートについては記述されていない。

一方で、メモリとつながるＣＰＵの高性能化に伴い、メモリ装置には大容量化だけではなく、入出力ビットの増加やバンク数の増加、メモリ転送レートの増加も求められている。システムの多様化によってこれらのメモリ構成は多岐にわたり、多品種のメモリ装置を開発しなければならず、開発するコストが年々増加してきている。

本発明はかかる点に鑑みてなされたものであり、メモリセルアレイとそのメモリ構成を変更するための回路を別チップで積層し、チップ間で遅延の少ない配線を多数本利用することによって、メモリ構成、特に入出力ビット構成と、メモリ転送レートに関わる入出力プリフェッチ構成を幅広く再構成することを可能にして、多品種なメモリ装置の開発コストを低減することを目的とする。

本発明の積層型半導体メモリ装置は、インターフェースチップと、要求されるメモリ容量に応じた数のメモリセルアレイチップと、が積層された積層型半導体メモリ装置であって、
前記メモリセルアレイチップは同一入出力ビット数のｎ個（ｎは２以上の整数）のメモリユニットから構成され、
前記インタフェースチップと前記メモリセルアレイチップを接続し、前記ｎ個のメモリユニットの入出力データが入出力されるｎ組のデータバスと、
前記インターフェースチップ上に配置されるメモリ構成切り替え回路と、
を有し、
前記メモリ構成切替回路は、
前記ｎ組のデータバスから、少なくとも１つ以上のデータバスを選択し、入出力データビット数のデータバスに接続するスイッチと、
前記入出力データビット数のデータバスに接続される複数のラッチ回路と、
前記複数のラッチ回路におけるラッチタイミングを制御することにより入出力データのビット数および転送レートを制御する制御回路と、
を有し、前記ｎ組のデータバスに接続され、メモリデータの入出力ビット数あるいは転送レートを変更する、
ことを特徴とする。

この場合、積層される前記メモリセルアレイチップの数が２以上である、としてもよい。

また、制御回路は、その配線に設けられたヒューズを備え、該ヒューズの切断状態に応じてメモリユニット群の入出力ビット数、または、入出力データのビット数および転送レートを制御する信号を発生することとしてもよい。

また、制御回路は、ボンディングオプションの入力信号の組み合わせによって動作する論理回路であって、その出力によりメモリユニット群の入出力ビット数、または、入出力データのビット数および転送レートを制御する信号を発生することとしてもよい。

上記のいずれかに記載の積層型半導体メモリ装置も、ＤＲＡＭであってもよい。

本発明によれば、メモリセルアレイチップとインターフェースチップを積層したメモリ装置において、インターフェースチップのメモリ構成切り替え回路によってメモリセルアレイチップの入出力ビット構成やデータ転送レートを変える。これによって、多品種のメモリ装置の開発コストを低減することができる。

次に、本発明の実施例について図面を参照して説明する。

図１は本発明による積層型メモリ装置の一実施例の概略構成を示す図である。

本実施例は、図１に示されるように、メモリセルアレイチップ１０１、メモリユニット１０２、入出力バッファ１０３、アドレスバッファ１０４、インターフェースチップ１０５、チップ間配線１０６、メモリ構成切り替え回路１０７、アドレスバッファ１０８、行デコーダ１０９、列デコーダ１１０およびメモリセルアレイ１１１から構成されている。

メモリセルアレイ１１１はマトリクス上に配置された複数のメモリユニット１０２から構成され、行デコーダ１０９および列デコーダ１１０デコーダと集積されてメモリセルアレイチップ１０１を構成する。インターフェースチップ１０５は、アドレスバッファ１０４と入出力バッファ１０３とメモリ構成切り替え回路１０７から構成され、メモリセルアレイチップ１０１と積層され、チップ間配線１０６によりメモリセルアレイチップ１０１と接続される。

メモリセルアレイチップ１０１のメモリセルアレイ１１１とインターフェースチップ１０５のメモリ構成切り替え回路１０７とは、積層構造であることを利用してｊ×ｋ本の多数のチップ間配線１０５によって接続されており、高い並列度でデータが転送できる。積層型であることでチップ面積は従来の平面型の同容量メモリ装置より小さい。また、図２に示すように、メモリセルアレイチップ１０１を複数枚積層することによって、さらに面積効率が上がる。

メモリ装置の入出力ビット構成の切り替え手段について説明する。メモリセルアレイ１１１はｎ個のメモリユニット１０２により構成されている。各メモリユニット１０２からは４本のチップ間配線１０６からなる４ビット（ＤＱ０、ＤＱ１、ＤＱ２、ＤＱ３）のデータバスによってメモリ構成切り替え回路１０７に接続され、データバスの総ビット数は４ｎである。

図３（ａ）に示すように、メモリ構成切り替え回路１０７によってｎ個すべてのメモリユニットからのデータバスをＤＱごとにまとめることによって、入出力ビット数は４となる。図３（ｂ）に示すように、ｎ／２個のメモリユニットからのデータバスをまとめると入出力ビット数は８、図３（ｃ）に示すように、ｎ／４個のメモリユニットからのデータバスをまとめると入出力ビット数は１６となる。ｎ個のメモリユニットからのデータバスをそのまますべて並列に入出力バッファとつなぐと、図３（ｄ）のように入出力４ｎビット構成となる。

上記のように、並列数の大きいチップ間のデータバス配線をインターフェースチップ１０５上のメモリ構成切り替え回路１０７で切り替えることにより、一つのメモリセルアレイチップ１０１で４ビットから４ｎビット構成まで広範囲にメモリ装置の入出力ビット構成を切り替えることが可能である。

また、インターフェースチップ１０５におけるメモリ構成切り替え回路１０７のデータバスにラッチを設けてデータをプリフェッチし、ラッチへのクロックのタイミングを制御すれば、メモリセルアレイ１１１のクロック周波数を変えずに、外部インターフェースとのデータ転送レートを２倍、４倍へと変えることが可能である。

次に、本発明の実施例について図面を参照してより詳細に説明する。

図４は本発明による５１２Ｍｂの積層型ＤＲＡＭ装置の実施例の構成を示す図である。図４中の、メモリセルアレイチップ４０１、メモリユニット４０２、入出力バッファ４０３、アドレスバッファ４０４、インターフェースチップ４０５、チップ間配線４０６、メモリ構成切り替え回路４０７、アドレスバッファ４０８、行デコーダ４０９、列デコーダ４１０およびメモリセルアレイ４１１のそれぞれは図１に示したメモリセルアレイチップ１０１、メモリユニット１０２、入出力バッファ１０３、アドレスバッファ１０４、インターフェースチップ１０５、チップ間配線１０６、メモリ構成切り替え回路１０７、アドレスバッファ１０８、行デコーダ１０９、列デコーダ１１０およびメモリセルアレイ１１１と同様のものである。

インターフェースチップ４０５の上面にメモリセルアレイチップ４０１が積層されている。メモリセルアレイチップ４０１は４バンク構成（ＢＫ０、ＢＫ１、ＢＫ２、ＢＫ３）であり、各バンクには１２８Ｍｂのメモリセルアレイ４１１と列デコーダ４０９と行デコーダ４１０が設けられている。インターフェースチップ４０５はメモリ構成切り替え回路４０７とアドレスバッファ４０４と入出力バッファ４０９を備える。メモリセルアレイチップ４０１のメモリセルアレイ４１１とインターフェースチップ４０５のメモリ構成切り替え回路４０７とはデータバスで接続され、また、列デコーダ４０９および行デコーダ４１０とアドレスバッファ４０４とはアドレスバスで接続されている。それぞれのバスはチップを貫通させた１００μｍ以下の極短距離の貫通配線であるチップ間配線４０６が用いられており、直径２０μｍ程度と大きく、低抵抗のため、GHzクラスの高速伝送が可能である。

図５はメモリセルアレイ４１１の構成を詳細に示す図であり、図５（ａ）はバンク部分の詳細図、図５（ｂ）は内部構造を示す図である。

１２８Ｍｂのメモリセルアレイ４１１は３２個の４Ｍｂメモリユニット５０１から構成され、各４Ｍｂメモリユニット５０１からは４本のチップ間配線４０６が延在し、これが４ビットのデータバスになる。４Ｍｂメモリユニット５０１は４ビット１Ｍワード構成であり、その内部構造は図５（ｂ）に示されるように、列デコーダ４１０からの１０２４本のデータセレクト線５０２と、行デコーダ４０９からの１０２４本のワード線５０３がメモリユニットにつながり、データセレクト線５０２とワード線５０３の交点にはＤＱ０、ＤＱ１、ＤＱ２、ＤＱ３の４ＤＱ分のメモリセル５０５がある。

データ読み出し時には各メモリセル５０５のデータに応じたデータ線の小振幅差動信号がセンスアンプ５０４とデータアンプ５０７によってフル振幅信号に変換され、ＤＱ０、ＤＱ１、ＤＱ２、ＤＱ３の４ビットのデータバスに送られる。データ書き込み時には、データセレクト線５０２で選択された４本のデータ線に４ビットデータバスからデータが送られ、選択されたワード線５０３との交点の４ＤＱ分のメモリセル５０５にデータが書き込まれる。４ビットデータバスは４本のチップ間配線を通してインターフェースチップ４０５とデータの受け渡しを行う。

図６はバンク内で入出力ビット構成を変えるときのメモリセルアレイ４１１へのＤＱビット割り付けを示している。メモリセルアレイチップ４０１の１バンクからつながる１２８本のデータバス配線の組み合わせを、インターフェースチップ４０５のメモリ構成切り替え回路４０７によって変えることによって、入出力ビット数を変える。４ＤＱの４Ｍｂメモリユニットを最小単位として、図６（ａ）〜図６（ｆ）に示すように、×４、×８、×１６、×３２、×６４、×１２８のビット構成の割り付けが可能である。

図７はメモリインターフェースチップ４０５のメモリ構成切り替え回路４０７の構成を示すブロック図である。メモリ構成切り替え回路４０７は、ビット切り替え回路７０８とプリフェッチ切り替え回路７０１と切り替え制御回路７０６から構成されている。ビット切り替え回路７０８はメモリセルアレイチップ４０１からのデータバス配線を組み替える。

図８はビット切り替え回路７０８の構成を詳細に示すブロック図であり、図４、図５（ａ）に示したメモリセルアレイチップ４０１における４Ｍｂメモリユニット５０１からのびる４本のチップ間配線４０６が、図８に示すビット切り替え回路の４ビット配線ユニット８０３に接続されており、これがメモリユニットと同様に、横に８個、縦に４個の計３２個並んで設けられている。各配線ユニット８０３間は４個のトランジスタのトランスファーゲートからなる４スイッチアレイ８０１、８０４で接続されている。また、ビット切り替え回路７０８からの配線はプリフェッチ切り替え回路７０１を経由して入出力バッファ４０９に接続されている。

図９はビット切り替え回路７０８の中で、横に８個の４ビット配線ユニット８０３が並設されている部分を示す図であり、４ビット配線ユニット８０３間の４スイッチアレイ８０４を切り替えることによりビット数が切り替えられる。

図９において枠で囲った４スイッチアレイ８０４をオンとすることにより、図９（ａ）〜図９（ｄ）に示される、×４、×８、×１６、×３２のビット構成とすることが可能である。さらに、図９（ｄ）に示される３２ビット構成を縦に４つ接続し、その間に設けたスイッチアレイを切り替えることによって図６（ｄ）〜図６（ｆ）に対応した×３２、×６４、×１２８の入出力ビット構成とすることが可能である。

ビット切り替え回路７０８のスイッチの制御信号は、切り替え制御回路７０６から送られる。切り替え制御回路の構成としては、切り替え制御回路７０６の配線にヒューズを設けて、チップ製造後にこのヒューズをメモリ構成の仕様にしたがって切断することにより所望のメモリ構成とするスイッチの制御信号が出力される構成が挙げられる。この他にも、切り替え制御回路７０６をボンディングオプションの入力信号の組み合わせによって動作する論理回路とし、チップパッケージを行う際にボンディングオプションのパットとパッケージピンとの間のボンディングを所望の入出力ビット構成の仕様にしたがって行うことにより所望のメモリ構成とするスイッチの制御信号が出力される構成が挙げられる。

本実施例では、メモリセルアレイチップは１枚のチップとしたが、これを複数枚のチップを積層したものにすれば、メモリ装置のメモリ容量をチップ枚数分だけ増やして同様のメモリ構成切り替えを行うことが可能である。さらに、メモリ装置をＤＲＡＭとしたが、ＳＲＡＭでも同様の構成が可能である。

メモリセルアレイチップは図１０に示すように、１バンク、２バンク、４バンクとバンク数を変えても良く、メモリセルアレイチップのメモリ容量が５１２Ｍｂの場合、バンク数と入出力ビット数に応じて図１１に示すような２１通りのメモリ構成が可能である。複数バンク構成にした場合には、バンク単位でアドレス指定してメモリセルにアクセスすることにより、あるバンクのメモリセルにアクセスしている時には、他のバンクでプリチャージ動作やさらにはワード線を選択してビット線を活性化する動作を行う、あるいはリフレッシュ動作を行うといったインターリーブが行えることから、次々に間断なくバンクにアクセスしてデータ転送することが可能である。

次に、メモリコアの動作周波数は変えずにプリフェッチ切り替え回路７０１においてプリフェッチ数とクロックタイミングを切り替えて、メモリ装置と外部とのデータ転送レートを変える手段について説明する。

図１２において、ビット切り替え回路７０８からデータが４組の３２ビットデータバス１２０１を介してプリフェッチ切り替え回路７０１へ送られる。
プリフェッチ切り替え回路７０１は、４組の３２ビットデータバスのそれぞれに対応する４個のラッチ回路１２０３、クロック線７０５および制御信号線７０７と接続され、クロック線７０５を介して送られてくるクロック信号を制御信号線７０７を介して送られてくる制御信号に応じて調整し、各ラッチ回路１２０３がデータをラッチするタイミング信号として各ラッチ回路１２０３へ供給するクロック制御回路１２０２を備えている。

プリフェッチ切り替え回路７０１におけるデータをラッチするタイミングが制御され、ラッチされたデータが入出力バッファ７０４へ送られ、外部への転送レートは２倍、もしくは４倍に切り替えられる。

メモリセルアレイチップ４０１のクロック周波数と同じ２００ＭＨｚのクロックをラッチに入力し、図１３（ａ）のクロック波形に示すようにクロックの立ち上がりのタイミングで４組の３２ビットデータバス１２０１のすべてのデータを入出力バッファ７０４へ送る場合には、入出力１２８ビット、入出力データ転送レートは２００Ｍｂｐｓとなる。４組の３２ビットデータバス１２０１のうち、２組をクロックの立ち上がりでラッチし、一方の２組をクロックの立ち下がりでラッチすることにより、入出力６４ビットで、データ転送レートは２倍の４００Ｍｂｐｓになる（図１３（ｂ））。さらに、図１３（ｃ）のようにラッチへの入力クロックを位相がπ／２シフトした２相にしてクロックの立ち上がりと立ち下がりも利用することによって、３２ビットデータバス４組のデータを８００ＭＨｚ周期のタイミングでラッチすることにより、入出力３２ビット、データ転送レート８００Ｍｂｐｓとなる。各ラッチ回路１２０３への入力クロックを切り替えるための制御信号は入出力ビット構成の切り替えのための制御信号と同様に、切り替え制御回路から送られる。このように、プリフェッチ数を１、２、４に変えることによって、入出力ビット構成のみならず、データ転送レートの切り替えも可能である。

積層型メモリ装置の構成を示す図である。 多数枚積層型メモリ装置図である。 入出力ビット構成の切り替え手段を示し、（ａ）は４ビット、（ｂ）は８ビット、（ｃ）は１６ビット、（ｄ）は４ｎビット構成を示す図である。 本発明の実施例を説明する５１２Ｍｂ積層型ＤＲＡＭ装置図である。 （ａ）はＤＲＡＭメモリセルアレイのバンクを示す図、（ｂ）は４Ｍｂメモリユニットを示す図である。 メモリセルアレイのビット割り付けを示す図であり、（ａ）は４ビット、（ｂ）は８ビット、（ｃ）は１６ビット、（ｄ）は３２ビット、（ｅ）は６４ビット、（ｆ）は１２８ビット構成を示す図である。 メモリ構成切り替え回路の概要図である。 ビット切り替え回路図である。 スイッチ動作による配線組み替えを示し、（ａ）は４ビット、（ｂ）は８ビット、（ｃ）は１６ビット、（ｄ）は３２ビット構成を示す図である。 メモリセルアレイチップのバンク割り付けの概略図である。 ５１２ＭｂＤＲＡＭのビット数とバンク数の構成に対応するワード数を示す図である。 データ転送レートを切り替えるための回路図である。 データ転送レートを切り替える時にラッチへ入力するクロック波形である。

符号の説明

１０１ メモリセルアレイチップ
１０２ メモリユニット
１０３ 入出力バッファ
１０４ アドレスバッファ
１０５インターフェースチップ
１０６ チップ間配線
１０７ メモリ構成切り替え回路
１０８ アドレスバッファ
１０９ 行デコーダ
１１０ 列デコーダ
１１１ メモリセルアレイ
４０１ メモリセルアレイチップ
４０２ メモリユニット
４０３ 入出力バッファ
４０４ アドレスバッファ
４０５インターフェースチップ
４０６ チップ間配線
４０７ メモリ構成切り替え回路
４０８ アドレスバッファ
４０９ 行デコーダ
４１０ 列デコーダ
４１１ メモリセルアレイ
５０１ ４Ｍｂメモリユニット
５０２ データセレクト線
５０３ ワード線
５０４ センスアンプ
５０５ メモリセル
５０６ データ線
５０７ データアンプ
７０１ プリフェッチ切替回路
７０２ メモリ構成切り替え回路
７０３ データバス
７０４ 入出力バッファ
７０５ クロック線
７０６ 切り替え制御回路
７０７ 制御線信号
７０８ ビット切り替え回路
８０１ ４スイッチアレイ
８０２ チップ間配線
８０３ ４ビット配線ユニット
８０４ ４スイッチアレイ
１２０１ ３２ビットデータバス
１２０２ クロック制御回路
１２０３ ラッチ回路

Claims (5)

1. インターフェースチップと、要求されるメモリ容量に応じた数のメモリセルアレイチップと、が積層された積層型半導体メモリ装置であって、
   前記メモリセルアレイチップは同一入出力ビット数のｎ個（ｎは２以上の整数）のメモリユニットから構成され、
   前記インタフェースチップと前記メモリセルアレイチップを接続し、前記ｎ個のメモリユニットの入出力データが入出力されるｎ組のデータバスと、
   前記インターフェースチップ上に配置されるメモリ構成切り替え回路と、
   を有し、
   前記メモリ構成切替回路は、
   前記ｎ組のデータバスから、少なくとも１つ以上のデータバスを選択し、入出力データビット数のデータバスに接続するスイッチと、
   前記入出力データビット数のデータバスに接続される複数のラッチ回路と、
   前記複数のラッチ回路におけるラッチタイミングを制御することにより入出力データのビット数および転送レートを制御する制御回路と、
   を有し、前記ｎ組のデータバスに接続され、メモリデータの入出力ビット数あるいは転送レートを変更する、
   ことを特徴とする積層型半導体メモリ装置。
2. 請求項１記載の積層型半導体メモリ装置において、
   積層される前記メモリセルアレイチップの数が２以上である、
   ことを特徴とする、積層型半導体メモリ装置。
3. 請求項１または請求項２に記載の積層型半導体メモリ装置において、
   制御回路は、その配線に設けられたヒューズを備え、該ヒューズの切断状態に応じてメモリユニット群の入出力ビット数、または、入出力データのビット数および転送レートを制御する信号を発生することを特徴とする積層型半導体メモリ装置。
4. 請求項１または請求項２に記載の積層型半導体メモリ装置において、
   制御回路は、ボンディングオプションの入力信号の組み合わせによって動作する論理回路であって、その出力によりメモリユニット群の入出力ビット数、または、入出力データのビット数および転送レートを制御する信号を発生することを特徴とする積層型半導体メモリ装置。
5. 請求項１ないし請求項４のいずれかに記載の積層型半導体メモリ装置において、
   ＤＲＡＭであることを特徴とする積層型半導体メモリ装置。

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