JP4425688B2 - めっきターミネーション - Google Patents

Description

本発明の主題は、一般的に、多層電子コンポーネントの改善されたターミネーションフィーチャに関するものであり、具体的には、多層電子コンポーネント用、例えばキャパシタ用、抵抗用、インダクタ用、または集積受動素子用のめっきターミネーションに関する。主題に係る端子の設計においては、めっきされた電気的な接続部の形成を容易にするため、内部および／または外部電極タブを選択的に配置している。外部接続されるのが好ましく、そうすれば、典型的な厚膜ターミネーションストライプを設ける必要がないか、大幅に簡略化できる。

多くの最新の電子コンポーネントは、モノリシックデバイスとしてパッケージされ、単一のチップパッケージ内にシングルまたはマルチプルコンポーネントを備えることができる。このモノリシックデバイスの具体例としては、多層キャパシタまたはキャパシタアレイがあり、開示技術に関して特に注目すべきものとしては、インタディジテイドされた（interdigitated）内部電極層と、対応する電極タブとを備えた多層キャパシタがある。ＩＤＣ（interdigitated cpapacitor）のフィーチャを含む多層キャパシタの例は、特許文献１及び２に見られる。他のモノリシック電子コンポーネントは、複数の受動コンポーネントを集積してシングルチップ構造にしたデバイスである。これらの集積受動コンポーネントは、抵抗、キャパシタ、インダクタ、および／または他の受動コンポーネントを選択的に組み合せたものであって、多層構成のモノリシック電子デバイスとしてパッケージされたものとして、提供することができる。

選択的ターミネーション（selective termination）は、種々のモノリシック電子コンポーネントを電気的に接続するのに、しばしば必要となる。マルチプルターミネーションは、集積モノリシックデバイスの異なる電子コンポーネントを電気的に接続するのに必要である。マルチプルターミネーションは、好ましくないインダクタンスを低減するため、ＩＤＣその他の多層アレイと共にしばしば使用される。マルチプルターミネーションを、多層コンポーネントにおいて形成する方法の一例としては、チップ構造の選択領域にビア（via）をドリルで設け、当該ビアを、当該デバイスの電極部間を電気的に接続するため、導電性材料で充填する例がある。

主題に係るデバイス用の外部ターミネーションを形成する他の方法としては、ガラス母材中の銀または銅の厚膜ストライプを、内部電極層の露出部に設け、その後、一部を基板にはんだ付けできるようにするため、端子ストライプ上に追加の金属層をめっきする方法がある。焼成ターミネーションにより設けた外部電極であって、これら外部電極上に金属をめっきして形成した外部電極を有する電子コンポーネントの一例としては、特許文献３に開示された例がある。ターミネーションは、しばしば制御が困難であり、チップサイズを縮小する上で問題となる。特許文献４と特許文献５は、電子デバイスの選択した領域にターミネーションを形成する方法に関するものである。

電子コンポーネントのサイズが絶えず縮小しているから、予め定めた領域に所要の精度でターミネーションのストライプをプリントすることは、極めて困難になっている。厚膜ターミネーションストライプは、典型的には、チップを掴み、特別に設計され、および／または彫刻されたホイール（wheel）で、選択ターミネーションを設けるマシンにより設けられる。特許文献６ないし９は、チップ構造にターミネーションストライプを設けることに関する機械的フィーチャおよびステップを開示している。コンポーネントのサイズを縮小し、電子チップデバイス用ターミネーションの接点数を増加させると、典型的なターミネーションマシンの分解能は、限界に達する。

選択的にターミネーションを設けようとした場合には、ターミネーションランドがシフトするという問題、ターミネーションが位置ズレしこれにより内部電極タブが露出するか完全に消失するという問題、及びターミネーションのラップアラウンド（wrap-around）ターミネーション部分が欠落するという問題が生じる。塗料のような極薄のターミネーション材料が設けられるか、あるいはターミネーションコーティングの一部が他の部分に滲んでターミネーションランドが短絡する場合に、さらに他の問題が生じる。モノリシックデバイス用の電気的なターミネーションを設けることに関連するこれらの問題その他の問題があるため、電子チップコンポーネント用の安価で効率的なターミネーションフィーチャを提供する必要性が生じる。

コンポーネントを小型化する点と、互いに短絡しないターミネーション、特に回路基板上に複数のコンポーネントを近接して配置したとき互いに短絡しないターミネーションを提供することに関する点とに照らして、特許文献１０は、セラミック基板の側部から予め定めた距離をおいて外部電極を有するチップ型電子コンポーネントを提供している。具体的には、慣用の５サイドターミネーションとに対する３サイドターミネーションを有する電子コンポーネントが開示されている。その３サイドターミネーションを有するコンポーネントは、別のターミネーションと短絡せずに隣との相互関係をより容易に確保できる。特許文献１０の開示するいくつかの実施形態は、個々の電極の露出部に電気めっき膜が設けてある。

ターミネーションを設けることに関するさらに他の知られたオプションは、複数の個別の基板コンポーネントを、シャドウマスクと整列させることである。部品は、特別に設計した固定具、例えば特許文献１１に開示されたものに、装填することができ、ついで、マスク要素を通して、スパッタすることができる。これは、典型的には、非常に高価な製造プロセスであるから、他の効率的でかつよりコストエフィシエント（cost efficient）の良いターミネーションの提供が望まれる。

特許文献１２ないし１５は、それぞれ種々の電子コンポーネント用のターミネーションの形成の態様を取り扱っている。

多層セラミックデバイスを形成する方法に関するさらなる背景参照文献には、特許文献１６ないし１９が含まれる。

種々の態様と代替の形態が、電子コンポーネントおよびそのターミネーションの分野において知られているが、本明細書で述べた問題のすべてについて全体的に触れた設計は、１つも現れていない。前述の特許文献のすべての開示は、その番号を付すことにより、本明細書に完全に組み込まれている。

米国特許第５，８８０，９２５号明細書 米国特許第６，２４３，２５３Ｂ１号明細書 米国特許第５，０２１，９２１号明細書 米国特許第６，２３２，１４４号明細書 米国特許第６，２１４，６８５Ｂ１号明細書 米国特許第５，９４４，８９７号明細書 米国特許第５，８６３，３３１号明細書 米国特許第５，７５３，２９９号明細書 米国特許第５，２２６，３８２号明細書 米国特許第６，３８０，６１９号明細書 米国特許第４，９１９，０７６号明細書 米国特許第５，８８０，０１１号明細書 米国特許第５，７７０，４７６号明細書 米国特許第６，１４１，８４６号明細書 米国特許第３，２５８，８９８号明細書 米国特許第４，８１１，１６４号明細書 米国特許第４，２６６，２６５号明細書 米国特許第４，２４１，３７８号明細書 米国特許第３，９８８，４９８号明細書

本発明の主題は、前述の種々の欠点、ならびに電子ターミネーションおよび関連技術のある種の態様に関する他の事項を認識し、かつ対処するものである。

したがって、広い意味で言えば、ここに開示する技術の主な目的は、電子コンポーネント用のターミネーションフィーチャを改善することである。具体的には、開示されたターミネーションフィーチャは、めっきされており、このターミネーションフィーチャは、ターミネーションのためにモノリシックデバイスに典型的に印刷される厚膜ストライプを省略するか大幅に簡略化するように設計されている。

ここに開示された技術の他の主目的は、内部電極を設け、追加のアンカータブ（anchor tab）を任意選択的に配置することによって、めっきターミネーションを形成できるようにする方法を提供することにある。内部電極と追加のアンカータブの両方によって、外部めっきを確実に信頼性高く形成することが容易になる。典型的に、アンカータブは、電気的に内部接続するためのものではないが、外部ターミネーションの接続性を高め、より良好に機械的に統合し、めっき材料をデポジットすることができる。

本主題のさらに他の主目的は、電子コンポーネント用のターミネーションフィーチャを提供することにあり、これにより一般的な厚膜ターミネーションストライプが省略されるか、あるいは簡略化されるから、所定のコンポーネントの外部電極の多くを接続するために、めっきターミネーションのみが必要とされる。開示技術に係るめっきされた材料は、金属導体、抵抗材料、および／または半導体材料とすることができる。

さらに主題のターミネーション技術の主目的は、ターミネーションフィーチャが、例えば、低インダクタンスキャパシタおよびキャパシタアレイと、多層セラミックキャパシタおよびキャパシタアレイと、集積受動コンポーネントとを含む種々の多層モノリシックデバイスに従って使用できるようにすることにある。集積受動コンポーネントは、抵抗、キャパシタ、バリスタ、インダクタ、バラン（balun）、および／または他の受動コンポーネントを含むことができる。

開示された主題から得られる利点は、電子コンポーネント用のターミネーションフィーチャを、ターミネーションマシンによらずに、設けることができ、したがって、このターミネーションフィーチャでなければ得られない分解能で、外部ターミネーションを設ける能力がある。また、その改善されたターミネーション分解能によって、所定のコンポーネント領域に、より多くのターミネーションと、より微細なピッチのターミネーションを提供し、そのようなターミネーションに関連する超ＥＳＬ値を低減することが可能になる。

本技術の全体的な目的は、はんだ浸出がなく、絶縁抵抗が低下しない、有効なはんだベースを可能にするターミネーションフィーチャを提供することにある。露出電極とアンカータブとの構成は、選択した隣接する露出タブによって別のターミネーションの間で好ましくないブリッジが生じず、めっきされたターミネーション材料で装飾されるように設計される。

本主題のさらに他の目的は、外部ターミネーションの数や配置を変えることを含む無数の異なるターミネーション構成に従って、開示された技術を利用できる点にある。めっきターミネーションは、本明細書に開示する種々の異なるめっき技術によって形成することができるが、本明細書の開示においては、露出させた導電性要素を電子コンポーネントの側部に提供することによって自ずと定まる位置に、形成される。

さらに主題であるめっきターミネーション技術の目的は、適正かつ信頼性のあるやり方で、より安価でより効率的な電子コンポーネントの製造を容易にすることにある。これが達成される主な理由は、主題のターミネーションめっきプロセスが、個別のターミネーションに代えて、「バッチ」処理を用いるからである。

本発明のさらなる目的および利点は、本明細書の詳細な説明において記載されているか、あるいは当業者にとって明らかなものである。当業者にとって当然のことであるが、明細書において具体的に例示し、参照し、述べたフィーチャは、開示技術の種々の実施形態および使用において、開示技術の精神と範囲から逸脱しない限り、この開示技術を参照することによって、修正し変形することができる。

このような変形には、同等の手段およびフィーチャとの置換が含まれ、あるいは、材料にあっては、図示し、参照し、述べた材料との置換も含まれ、かつ種々の部品、フィーチャ等の機能を逆にしたもの、オペレーションを逆にしたもの、位置を逆にしたものも含まれるが、これらに限定されるものではない。

さらに、当然のことであるが、本発明の異なる実施形態は、本明細書の異なる好ましい実施形態と同様に、ここに開示した形態または要素を種々に組み合せたものか、あるいは構成したもの、あるいはその等価物（図に明示されず、あるいは詳細な説明において記述されない、フィーチャまたは構成を組み合せたものを含む）を含むことができる。

本主題の第１例示的実施形態は、複数の誘電層と、複数の内部電極と、複数の内部アンカータブとを含む多層電子コンポーネントに関する。個別の誘電層は、側部を有し、複数の内部電極が複数の誘電層とインタリーブされ、これら複数の内部電極の選択部分が、複数の誘電層の少なくとも１つの側部から露出されている。複数の電極タブも複数の誘電層とインタリーブされ、誘電層の側部から露出されている。

本主題の第２例示的実施形態は、複数の第１誘電層と、複数の内部電極と、複数の第２誘電層と、複数の内部アンカータブとを含む多層電子コンポーネントである。各第１誘電層は、側部を有する。複数の内部電極は、複数の第１誘電層とインタリーブされ、頂部および底部に特徴のあるアクティブアセンブリが形成される。複数の内部電極の選択部分は、複数の第１誘電層の少なくとも１つの側部から露出されている。複数の第２誘電層も、側部を有し、多層電子コンポーネントの少なくとも１層のカバー層を形成するため、それぞれアクティブアセンブリの頂面および底面に設けられている。複数の内部電極の露出部分と、内部アンカータブの露出部分とが、多層電子コンポーネントの側部または角部において、１つ以上の列をなすように、複数の内部アンカータブが、第１誘電層および第２誘電層のうちの選択された層とインタリーブされ、側部から露出される。

幾つかの具体的な実施形態においては、内部導電性要素は、第１極性のキャパシタ電極と、第１極性とは逆の第２極性のキャパシタ電極であり、少なくとも１つのめっきターミネーションが各極性の要素と接続するために形成される。第１極性ターミネーションに接続する内部アンカータブは、第２極性電極要素から充分に隔てて設け、第２極性ターミネーションに接続する内部アンカータブは、第１極性電極要素から充分に隔てて設け、これらの要素が互いに接触しないようにしてある。他の実施形態においては、多層電子コンポーネントのカバー層に使用される第２誘電層は、共通電極要素とインタリーブされている。

幾つかの例示的実施形態においては、電極要素は、全体的な形状が、矩形、Ｔ字状、Ｊ字状、および／またはＵ字状に構成することができる。他の例示的実施形態においては、電極要素は、例えば多層電子コンポーネントの１つ、２つ、または４つの側部に、１つ以上の列に整列するように、電極タブを備えるインタディジテイドした構成にすることができるが、これらに限定されるものではない。整列する列の数（得られたターミネーションの数に相当する）は、ある実施形態においては、約４〜４０の範囲にあるが、他の実施形態においては、約１０〜２０の範囲である。所定のコンポーネントの側部に露出した導電性の列（および得られるターミネーション）の間のピッチ寸法は、約１０〜３０ミル（０．２５４〜０．７６２ミリメートル）とすることができる。

開示技術によってターミネーションをガイドして形成するため、所定の列の露出導電部分の隣接距離を、特別に設計することができる。ある実施形態においては、所定の列の露出導電部分間の距離は、約１０ミクロン未満であり、他の実施形態においては、８ミクロン未満である。デバイスの角／角部に丸みを付ける実施形態においては、当該デバイスのカバー層の導電要素間の距離は、それらの導電要素の露出部分間の所望の表面間の距離が実質的に一定になるように、多層電子コンポーネントの頂面および／または底面に向かって徐々に減少させることができる。

開示技術に係るめっきターミネーションは、露出電極上および露出アンカータブ上に形成することができる。ある実施形態においては、無電解めっきされるターミネーション材料（例えば銅）の元の部分が、それぞれの露出導電部分に設けられる。それらの元の部分は、隣接する露出導電部分の間をブリッジさせた１つ以上のターミネーションを形成することができる。あるいはまた、当初デポジットした材料の上に、（例えば追加の銅か、又はその後にニッケルで）さらに他の層をめっきすることによって、実質的に連続してブリッジしたターミネーションを形成することができる。めっきターミネーション材料と露出導電部分間の界面に、（例えばデバイスを熱処理した結果）一定量の拡散が起こる。主題のめっきターミネーションにより、露出させた内部電極またはアンカータブに接続するため、外部電極タブまたは側部ランド（peripheral land）を多層電子コンポーネントの頂面および／または底面に設けることができる。角丸め（corner rounding）を行って多層電子コンポーネントの角を全体的に丸くする場合には、多くの場合、一般的に、それらの外部タブ／ランドを、内部電極およびアンカータブよりも厚くすることにより、機械的なロバストネス（mechanical robustness）と耐久性が向上する。耐久性は、多層電子コンポーネントの頂面および／または底面に外部ランドをエンベッドすることによって、および／または所定の容量パーセントのセラミック材料を含む選択した導電要素（例えば、電極ならびに内部および／または外部アンカータブ）を形成することによって、向上させることができる。

本主題の幾つかの実施形態においては、ターミネーションは１つ以上の層のめっきターミネーション材料を含み、その上に追加のターミネーション層が設けられる。このような多層ターミネーションの一例は、最初に銅のめっき層、続いてニッケルおよびスズであり、これも本明細書に開示する技術によってめっきすることができる。

本技術の他の例示的実施形態は、複数の誘電層と、複数の第１導電要素と、複数の第２導電要素とを含む多層キャパシタである。それぞれ第１および第２極性の対向するキャパシタプレートとして構成されている複数の第１および第２導電要素は、それぞれ複数の誘電層の間にインタリーブされている。誘電層と、第１導電要素と、第２導電要素とでインタリーブされたアセンブリは、対向する頂面と底面、およびその間の４つの側面を特徴とする矩形のプリズムとして全体的に形成された構造を形成する。第１および第２導電要素は、多層キャパシタの少なくとも２つの隣接する側面に露出する。

幾つかの実施形態においては、複数の第１および第２導電要素は、それぞれ複数のＴ字状キャパシタ電極と、複数の全体的に矩形のアンカー電極とを含む。このようなキャパシタ電極およびアンカー電極の１つ以上の整列した列が形成され、これにより、各電極要素は、多層キャパシタの側部と、選択した側部に隣接する２つの側面に露出する。得られた構成は、キャパシタを基板にマウントするため等しく構成された、２つの対向する側面を備えるコンポーネントを形成する。

他の実施形態においては、第１および第２導電要素の各々は、ベース部分の対向する角部から延伸する全体的に矩形の第１および第２タブ部を備える、全体的に矩形のベース部分を含む。第１および第２導電要素の全体的に矩形のタブ部は、各々、多層キャパシタの側部に沿って１列以上の整列した列に露出する。各矩形タブ部は、多層キャパシタの隣接する２つの側面が互いに一緒になる場所に形成されたコンポーネントの稜に露出することができる。各導電要素の矩形のタブ部は、得られる多層キャパシタの４つの側部は、それぞれ、基板マウント用に等しく構成されるように、対向する側部に露出する。

本主題は、同時に、開示技術による多層電子コンポーネントの形成に関連する方法に関する。それらの方法の一例示的実施形態は、複数の電子コンポーネントを提供するステップと、めっき溶液を提供し電子コンポーネントをめっき溶液に浸漬するステップとを含む。電子コンポーネントは、それぞれ複数の内部導電要素に選択的にインタリーブされた複数の誘電層を含む。内部導電要素の選択部分は、ターミネーション材料がめっき溶液への浸漬によって各電子コンポーネントの選択された露出導電部分にデポジットすることができるように、各電子コンポーネントの側部に露出させる。

さらに特定の実施形態においては、めっき溶液は無電解めっき溶液である。追加の後続のステップは、電気的なバイアスをかけた電解めっき溶液を提供し、最初の浸漬ステップでデポジットしたターミネーション材料の上に追加のターミネーション材料がデポジットされるように、複数の電子コンポーネントを電解めっき溶液に浸漬するステップを含む。最初か後続のめっき材料のデポジットは、いずれも、複数の露出させた導電要素の中に１つ以上のブリッジしたターミネーションを設けられる。本主題によるさらなる例示的ステップは、コンポーネントを無電解溶液に浸漬する前に、電子コンポーネントの選択面を化学研磨などによって仕上げるステップを含むことができる。さらに例示的なステップは、金属塩への浸漬、有機金属前躯体のフォト形成、スクリーン印刷、または、インクジェットによる金属デポジット、および／または電気泳動による金属デポジットなどによって露出させた電極部にアクティベーション材料を付着させるステップである。他の例示的実施形態においては、コンポーネントの稜および角部を丸くするため、例えば媒質を用いるか用いないでハーパライジング（harperizing）して、電子コンポーネントを機械研磨する。電子コンポーネントをＶ字型に切り取る方法によりダイシングすると、デバイスの稜および角部を丸くするために必要な機械研磨時間を短縮することができる。さらに他の例示的ステップは、めっきターミネーション材料の電子コンポーネントへの接着を強化するため、加熱またはアニーリングするステップである。

本主題のさらなる実施形態は、本概要においては必ずしも示していないが、上記で要約した目的において参照した形態の態様もしくは部品、および／または本明細書で述べた形態もしくは部品を種々に組み合せたものを含むか、あるいは組み込むことができる。

当業者であれば、明細書をリビューすることによって、それらの実施形態の特徴および態様その他をより良く認識することができる。

本主題の完全で可能な限りの記述は、その最善の態様を含めて、明細書において添付図面を参照して示した。

本明細書および添付図面を通して、参照記号は、本発明の同じまたは類似の形態または要素を表す。

発明の概要において参照したように、本主題は、モノリシック電子コンポーネントのための改善されたターミネーションフィーチャに関するものである。

主題のターミネーションフィーチャは、次のような構成を有する露出電極、すなわち、例えばモノリシックキャパシタアレイと、インタディジテイドした電極構成を有するキャパシタを含む多層キャパシタと、集積受動コンポーネントと、その他の電子チップ構成を有する露出電極を利用している。

複数の内部導体の露出部分であって、めっきされたターミネーションが形成された露出部分であり、デバイスの側部に確実に配置された露出部分を、スタック構造にするため、追加のアンカータブを、このようなモノリシックコンポーネント内にエンベッド（embed）することができる。

追加のアンカータブを、チップデバイスの選択頂面および／または選択底面に設けることによって、チップの側部を覆い最上層および最下位層のうちの１つ以上の層に至る、めっきされたラップアラウンドターミネーションを形成することができる。このようなラップアラウンドターミネーションは、プリント基板その他の適正な基板へのチップのはんだ付けを容易にする上で、あるアプリケーションにおいては望ましい。側部を覆うが、最上層および／または最下位層をラップアラウンドしない露出タブは、デバイスの最上層および最下位層のそれぞれの角部にアンカータブを設けることにより形成することができ、このようにすれば、プリント基板その他のマウント面に対して良好なはんだ濡れを可能にするランドレスターミネーションが容易になる。主題のめっき技術およびアンカータブフィーチャは、複数の異なるモノリシックコンポーネントに従って利用することができる。図１Ａおよび図１Ｂは、既知のインタディジテイティド電極層構成の態様を示す。この構成においては、電極タブは、一般的に、多層コンポーネントの２つの選択側部において露出している。本主題に係るめっきターミネーションの態様は、図２Ａおよび図２Ｂに示してあり、図２Ａおよび図２Ｂの多層コンポーネントにおいても、デバイスの２つの選択側部に導体が露出させてある。

図３Ａは既知の電極層構成の態様を示すが、この構成においては、多層電子デバイスの１つの選択側部に露出させるための電極タブを有する。図３Ｂおよび図４Ａは、それぞれ、図３Ａに示した例示的実施形態を改善したものに関するもので、キャパシタの１つの選択側部に露出する内部電極タブを備える例示的多層キャパシタを提供し、本技術によるアンカータブを構成している。図４Ｂは、本主題に係るコンポーネントの４つの選択側部に露出させた内部電極タブとアンカータブとを備える例示的な多層インタディジテイティドコンポーネントに関する。

本主題のさらなる例示的実施形態は、それぞれ図６Ａないし６Ｃに示す多層キャパシタ構成に関し、それぞれ図５Ａないし５Ｃの例示的多層キャパシタ構成を改善したものである。多層キャパシタ構成の追加の例は、図１３Ａないし１３Ｃと、図１４Ａないし１４Ｃと、図１５Ａないし１５Ｃと、図１６Ａないし１６Ｄと、図１７Ａないし１７Ｃとにそれぞれ示されている。さらに、開示技術の実施形態は、図７Ａおよび７Ｂの例示的キャパシタアレイを参照して、提示されている。図８Ａおよび８Ｂは、主題のめっきターミネーションフィーチャの態様を提示しており、図９Ａおよび９Ｂは、本主題に係る選択的なターミネーションを有する例示的な集積受動コンポーネントに関するものである。図１０Ａおよび１０Ｂは、本明細書に開示の技術を使用可能な具体例として、「Ｉ字状」のターミネーションの態様を表し、図１１Ａおよび１１Ｂは、「Ｊ字状」のターミネーションの態様を示し、図１２Ａおよび１２Ｂは、「Ｕ字状」のターミネーションの態様を示す。図１８Ａおよび図１９Ａ〜１９Ｄは、アンカータブと、アクティブキャパシタ電極と、共通電極とを、本技術の多層キャパシタに組み込んだ例示的な変形例を示す。図２０、図２１Ａ〜２１Ｃ、図２２は、多層電子コンポーネントのカバー層にアンカータブを設けることに関する例示的態様を、より詳細に示す。図２３Ａ〜２３Ｃは、それぞれ、Ｖカットダイシング（V-cut dicing）であって、本主題の実施形態のエッジと角をアングルオフ（angle off）し、結果として丸みを持たせることが容易になるもののオプションを示す。図２４、図２５、および図２６は、本主題のめっきターミネーションに関する具体的な例示的フィーチャを示し、図２７は、比較的多数かつ高密度のペリフェラルターミネーションが得られる、開示技術の例示的実施形態に関するＥＳＬ値をグラフで表したものである。

本明細書に示した例示的な実施形態によって、開示技術が限定されるものではない、ことに留意すべきである。一実施形態の部分として図示されるか説明されたフィーチャは、さらなる実施形態とするため、他の実施形態と組み合わせて使用することができる。加えて、あるフィーチャは、まだ述べていない同様のデバイスまたはフィーチャであって、同一か、同様か、または同等の機能を有するものと、置換することができる。

本明細書の開示技術の好ましい実施形態を詳細に説明する。図１Ａは、多層インタディジテイティドキャパシタまたはキャパシタアレイに使用するための電極タブ１４を有する電極層１０および１２の既知の例示的構成を示す。電極層１０と電極１２は、電極層１０と電極１２を交互に配した場合に、電極タブ１４の列が平行になるように配置される。図１Ａにおいては、電極タブ１４を有する４つの電極層を示すが、現在の技術によって利用される典型的なものは、電極層も電極タブもより多く含むことができる。このフィーチャによれば、（電極の数を選択することによって）広範囲の容量値を有する容量性要素を作製できる。

図１Ａの例示的な電極層構成は、完成キャパシタの実施形態を示すものではない。代りに、図１Ａは、例示的なキャパシタおよびキャパシタアレイ構成の中間態様を参照する。図１Ａの電極層構成は、図１Ｂに示すような例示的な多層インタディジテイティドキャパシタで使用することができる。

インタディジテイティドキャパシタは、複数の電極層、例えば、図１Ａに示したものからなるものであって、誘電体ボディ１８、例えば図１Ｂの例示的なインタディジテイティドキャパシタ構成１６に見られるものに配設された複数の電極層、からなるのが典型的である。電極層１０および１２は、電極タブ１４がＩＤＣ（interdigitated capacitor）１６の２つの側部において露出するように、誘電体ボディ１８に配設される。このような電極層の例示的な材料は、白金、ニッケル、パラジウム−銀合金、その他の適正な導電性物質を含むことができる。誘電体ボディ１８は、チタン酸バリウム、酸化亜鉛、低焼成ガラスを有するアルミナ、その他の適正なセラミックまたはガラス結合材料を含むことができる。あるいはまた、誘電体ボディ１８は、有機化合物、例えば、プリント基板としてポピュラーなエポキシ（セラミックが混入されていてもいなくてもよく、ファイバーグラスが含まれていてもいなくてもよい）か、または誘電体として一般的な他のプラスチックとすることができる。これらの場合においては、導体は、通常、銅箔であり、この銅箔を化学的にエッチングしてパターンが形成される。

あるいはまた、例示的なＩＤＣ１６においては、当該デバイスの２０で示す部分は、電極層と誘電層とを交互に配してなる多層構成として見ることができる。ＩＤＣ１６は、典型的には、最上層の誘電層２２と、最下位層の誘電層２４とに特徴があり、これらの層は、ＩＤＣ１６の他の誘電層よりも厚く作製することができる。このような誘電層２２および２４は、デバイスを保護りするカバー層であって、キャパシタボディに焼成することができるガラス／金属釉の応力に耐えるだけの容積を提供するカバー層として働く。既知のキャパシタの実施形態は、図１Ｂの多層配設の例であるが、本主題は、本明細書に開示する追加の形態に従ってＩＤＣ１６の態様を用いる。

図１Ｂのような多層ＩＤＣコンポーネント１６は、図１Ａの既知の例示的な電極層構成を組み込んだものであるが、電極部１４が、ＩＤＣコンポーネント１６の２つの選択側部に露出していることを特徴とする。他の例示的な内部電極構成は、内部電極部がデバイスの異なる位置に、および／または異なる数だけ露出するように、多層コンポーネントにおいて使用することができる。

例えば、図３Ａの展開図に示された例示的な内部電極層構成を考察する。電極層２６と電極層２８を交互に配するとともに、選択した一方向に電極タブ部３０が設けられている。これら電極層の電極タブ３０のセットは、例えば、電極層２６の電極タブ３０がそれぞれ２つの列に整列するようなスタック構造にするのが好ましい。電極層２８の電極タブ３０も、同様に整列しているのが好ましい。図３Ａの例示的な内部電極構成を用いる多層キャパシタその他の受動コンポーネントは、典型的には、電極タブ部３０がコンポーネントの単一の選択側部に露出するように構成されている。

さらに他の例示的な内部電極層構成は、多層のインタディジテイティドコンポーネントの４つの側部に、電極タブが露出する。このような内部電極層は、図１Ａに示した構成と同様とすることができ、交互に配置した各電極層１０および１２は、タブ部１４と隣り合う側部に追加のタブ部を有する。さらなる例示的な電極層構成と、対応する多層キャパシタ例とを、それぞれ、図５Ａないし５Ｃに示す。図５Ｃに示すような多層キャパシタ３８を形成するため、図５Ａに示すような第１複数内部電極層３２は、図５Ｂに示すような内部電極層３４と、誘電体ボディ３６において、インタリーブされている。このような例示的な多層コンポーネント３８において、電極層３２または３４の１つのセットのうち、４０で示す部分は、コンポーネント３８の側部に露出している。したがって、電極層３２または３４の他のセットの当該部分は、当該デバイスの側部４２の反対側の側部に露出している（図面では見えない）。

再び図１Ｂを説明する。典型的な慣用のターミネーションは、ＩＤＣ１６のターミネーションであれ、他のモノリシック電子コンポーネントのターミネーションであれ、印刷され焼成されたガラス母材中において、銀、銅その他の適正な金属の厚膜ストライプが含まれ、その上にニッケル層がめっきされ、これにより浸出抵抗が高くなり、スズまたははんだ合金の層が続いて、ニッケルの酸化を保護し、ターミネーションのはんだ付けを容易にする。

このようなターミネーションのタイプに従った厚膜ストライプは、典型的には、ターミネーションマシンと、プリンティングホイールその他の適正なコンポーネントであってメタル入りペーストを転写するのに適したものとによって、印刷することが要求される。このような印刷ハードウェアには、解像度に限界があり、特により小さなチップに厚膜ストライプを設けるのは、困難である。ＩＤＣ１６その他の電子コンポーネントの現存する一般的なサイズは、対向する側部で約１２０ミル（千分の１インチ）（３０４８μｍ）×６０ミル（１４２４μｍ）、最上層から最下位層までの厚さが約３０ミル（７６２μｍ）である。このサイズの部品に４つ以上のターミネーションを設ける必要があるか、あるいは部品がターミネーションにより小さな寸法を必要とする場合には、専用のターミネーションマシンの解像度は、有効なターミネーションストライプを設ける上でしばしば限界に達する。

本主題は、このような典型的な厚膜ターミネーションストライプを設けず、または簡略化するターミネーションスキームを提供する。制御の困難な厚膜ストライプを省略することによって、典型的なターミネーション印刷ハードウェアが不要となる。開示技術によるターミネーションフィーチャは、ニッケル、スズ、銅などのめっき層であって、典型的に厚膜ターミネーションストライプの上に形成されるめっき層に焦点を合わせる。

本開示技術によるめっきターミネーションによって、コンポーネントの側部に露出させた内部電極と同じ幅のターミネーションを形成できることを理解されたい。厚膜ターミネーションストライプを設ける従来技術のターミネーションフィーチャにおいては、露出タブの位置ズレに対処するため、ターミネーションは、典型的に露出電極よりも広い。このような従来技術の実施形態における露出電極は、ターミネーションによって完全にそれが被覆されるようにするためだけではなく、隣接するターミネーションが互いに短絡しないように、典型的に十分狭くなければならない。本明細書に開示のめっきターミネーションの態様によれば、露出させた内部電極パッドの隣接する列間のピッチは、大きくする必要はない。厚膜ターミネーションに伴う潜在的な問題が、多くの実施形態において、除かれるので、キャパシタは、幅が広いか、隣接する電極タブ列間のピッチの小さい電極タブ、または多数の電極タブで作ることができる。前述のキャパシタ修正によれば、ＥＳＬ（equivalent series inductance）の小さい電子コンポーネントが得られる。

多層キャパシタ実施形態により多くの電極タブを用い、このような電極タブの列を互いにより接近させると、ＥＳＬを特に小さくすることができる。電極当たりの比較的多数の電極タブを有するインタディジテイティドキャパシタは、結果として、多数の電気的なターミネーションを有し、したがって、しばしばＨＤＰＴ（high density peripheral temination）キャパシタと呼ばれる。本開示技術によって、このような部品構造とターミネーションが設けられ、ＥＳＬ特性の向上したコンポーネントが完成される。この現象を表すグラフを、図２７に示すが、図２７は、インタディジテイティドキャパシタのターミネーション数に対する単点ＥＳＬをピコヘンリー（ｐＨ）で図式化した幾つかの曲線を示す。菱形のデータ点を有する曲線は、ピッチが約７６０μｍでターミネーションが８〜１０個のＨＤＰＴキャパシタのＥＳＬ測定値である。四角形のデータ点を有する曲線は、ターミネーション間のピッチが約５００μｍでターミネーションが８〜３２個のＨＤＰＴキャパシタのＥＳＬ測定値である。実線の丸データ点およびターミネーション８〜１０間に対応する線の部分は、ターミネーションピッチ３７５μｍでのターミネーション数に対するＥＳＬ測定値を表している。実線の丸データ点を超える線の部分（＞１０ターミネーション）は、ターミネーションピッチが約３７５μｍのターミネーションの数に対する予測ＥＳＬを表している。丸データ点２５０は、その１０ターミネーション間のピッチが４００μｍの０３０６サイズＩＤＣの予測ＥＳＬである。丸データ点２５２は、その２２ターミネーション間のピッチが３７５μｍの０６１２サイズＩＤＣの予測ＥＳＬである。丸データ点２５４は、コンポーネント間のピッチが３７５μｍの１６１６サイズＩＤＣの予測ＥＳＬである。コンポーネントサイズ「ＸＸＹＹ」は、幅の寸法が０．ＸＸインチであり、長さの寸法が０．ＹＹインチのコンポーネントであることは、当業者にとって当然のことである。

図７Ａに示した例示的なキャパシタアレイ構成４４を考察する。キャパシタアレイ４４は、誘電体ボディ４８にエンベッドされた複数の内部電極と、対応する電極タブ１６とを特徴とする。例示的なＩＤＣ構成１６の電極層とは逆に、キャパシタアレイ４４の電極タブ４６は、典型的には、内部電極と分離している。キャパシタアレイ４４または同様に露出電極タブを有する他の電子コンポーネントを、例えばニッケルまたは銅イオン性溶液の無電解めっき溶液に浸漬することによって、図７Ｂに示すようなめっきされたターミネーション５０を形成するのが好ましい。このような溶液に浸漬することによって、露出電極タブ４６にニッケル、銅、スズその他の金属めっきをデポジットすることが可能にある。スタック構造の列の中の隣接する電極タブ４６間を電気的に接続するのに充分に、めっき材料をデポジットするのが好ましい。タブ列における隣接する電極タブ間の距離は、適正にめっきを行うため、約１０ミクロン以上でないことが好ましいが、実施形態によっては、約８ミクロン未満とすることができる。したがって、スタックしている電極タブ４６の隣接する列間の距離は、個別のターミネーション５０どうしが接触しないように、この最小距離よりも２倍以上長くしなければならない。本技術の幾つかの実施形態においては、露出メタライゼーション（exposed metallization）の隣接する列状スタック構造間の距離は、特定のスタックの隣接する露出電極タブ４６間の距離の約４倍である。露出された内部導体間の距離を制御すれば、ターミネーションの接続性を操作して、必要なターミネーションフィーチャに応じて、ブリッジドターミネーション又はノンブリッジドターミネーションを形成することができる。

そこで、めっきターミネーション５０は、露出電極タブ４６の配設によってガイドされる。めっきターミネーション５０の形成が、多層コンポーネントまたはキャパシタアレイ４４の選択したペリフェラル位置に露出させた金属化層の構成によって決定され、以下、この現象を「自己画定（self-determining）」という。露出させた内部電極タブ４６によれば、キャパシタアレイ４４′の側部に、アンカーターミネーション５０を設ける助けとなり、これは、図７Ａに示すような多層キャパシタの実施形態に、めっきターミネーション５０を加えたものと一致する。さらに完全なめっき被覆と金属結合は、めっき溶液に、抵抗減少添加剤を含ませることによって、保証することができる。

さらに主題のめっきターミネーションを形成する金属デポジットの接着性を高めるメカニズムは、ベーキング、レーザ照射、ＵＶ暴露、マイクロウェーブ暴露、アーク溶接などの技術によって、その後にコンポーネントを加熱するものである。この加熱ステップは、当分野においてはアニーリングとも呼ばれるが、しばしば隣接する露出させた導電部分（例えば、内部電極や、内部アンカータブおよび／または外部アンカータブ）へ、めっきターミネーション材料がいくらか拡散する。このようなアニーリングプロセスから明らかな拡散は、図２５の領域Ｇを詳細に示す図２６に例示されており、この図２５は、図２４の多層デバイスの面Ｆの断面を示す図である。導電部２０４（例えば銅めっき）が、露出させた導電部２６０（例えばニッケル電極）に形成されると、導電部２０４からいくらかの銅が、２６０で示す部分に拡散することになる。このような現象を、図２６においては、２６０で示す部分に下方向へ陰影を付けて表している。アニーリングステップにおいては、めっきターミネーションの選択部分（例えばめっき層２０６）に幾つかのボイディング（voiding）が生じる。このようなボイディング（例示的な領域２６２で表す）は、「Kirkendall」ボイディングの可能性もあるが、アニーリング中に隣接する導電部分へ拡散し、形成された合金が元の成分よりも小さな容積を占める。

図７Ｂのめっきターミネーション５０は、幾つかのコンポーネントアプリケーションのために、十分形成することができるが、内部電極タブの露出メタライゼーションは、本技術の自己画定ターミネーションを形成するのに不十分なことがときどきある。このような場合においては、モノリシックコンポーネント内にエンベッドした追加のアンカータブを設ければ、有益であり、このようにすることが必要なこともある。アンカータブは、短い導電性タブであって、典型的には、コンポーネントに電気的な機能を与えないが、モノリシックデバイスの側部に追加のめっきターミネーションを機械的に設け確保する。露出させた内部電極部と、露出させたアンカータブは、共に、十分な露出メタライゼーションを提供し、より効果的な自己画定ターミネーションを生成する。

例えば、図２Ａの例示的な内部メタライゼーションを考察する。交互に配置した電極層５２と電極層５４は、図１Ａの電極層と同様の構成で提供され、電極タブ部５６は、電極層５３と電極層５４の選択位置にある。また、追加のアンカータブ５８は、それらが多層コンポーネントから露出され、また内部において電気的に接続しないように、アクティブ電極層５２および５４と同一面に設けるのが好ましい。追加のアンカータブは、コンポーネントの側部から突出する自己画定めっきターミネーションを形成するように、多層コンポーネントのカバー層に設けて、側部に露出させることができる。

図２Ｂを参照するに、多層コンポーネント６０は、本主題に係る例示的な多層キャパシタの実施形態と一致する。多層コンポーネント６０の６２で示す部分は、図２Ａの例示的なインタディジテイティド電極層とアンカータブ構成とを備えており、誘電体にエンベッドされているのが好ましい。６２で示す部分の側部の実線５６は、図２Ａの電極タブ５６の露出部分を表しており、６２で示す部分の側部の破線５８は、露出させたアンカータブ５８を表している。追加のアンカータブ（図２Ａには図示していない）を、誘電体カバー層６４および６６（その露出部分は、破線６８で表されている）にエンベッドして、本主題に係る自己画定めっきターミネーションの形成を容易にする露出メタライゼーションをさらに配設することができる。全ての内部タブが共通のスタック構造に配設するため、内部アンカータブは、内部電極タブのスタック構造と同様の列に整列させるのが好ましい。これは既に述べたが、電極タブ列の隣接する電極タブ間の距離は、適正なめっきを確保するため、約１０ミクロン未満が好ましい。当然のことであるが、この距離は、このような構造を利用するときは、典型的に露出させた電極タブとアンカータブを含む露出させた導電部間の距離を、反映させた方が良い。本技術の例示的な実施形態においては、所定の列における隣接する露出させた導電部分間の距離は、約１０ミクロンであることが推奨されるが、幾つかの実施形態においては、このような距離は約８ミクロン未満とすることができる。

幾つかのコンポーネントアプリケーションにとっては、ターミネーションがコンポーネントの幅全体に形成されるだけではなく、最上層および最下位層をラップアラウンドさせる、ことが好ましい。この場合、めっきターミネーションを、側部と最上層および最下位層とに形成することができ、延在するはんだランドを形成するため、外部アンカータブまたはランド７０は、多層ＩＤＣの最上層および最下位層上に配設することができる。例えば、エンベッドされた内部アンカータブ５８および６８と、外部アンカータブとを、図２Ｂに示すようなＩＤＣの露出させた電極タブ５６とともに、設けた場合には、図８Ａに示すように、ラップアラウンドさせためっきターミネーション７２の形成を、容易にできる。

本開示技術によるアンカータブを選択的に使用することを、さらに進んで見た例を、図１８と、図１９Ａ〜１９Ｄにそれぞれ示す。図１９Ａ、１９Ｂ、１９Ｃ、１９Ｄは、それぞれ、図１８のＢ−Ｂ線断面と、Ｃ−Ｃ線断面とを示す。図１９Ａは、デバイスの高さ全体にターミネーションを形成することができるように、アンカータブ１９２をカバー層にエンベッドした例示的な多層デバイスを示す。当該デバイスが当該デバイスのエッジ全体に丸みを付けるため処理されるとき、プリント基板その他のマウント基板に対して有効なはんだ濡れを容易にするランドレス（land-less）ターミネーションを設けるため、ある実施形態において、ターミネーションを、当該デバイスの頂面および／または底面に至るまで設けることが、有利である。ある例示的な実施形態においては、アンカータブ１９２は、デバイスの頂面および／または底面から２ミル（０．０５１ｍｍ）（具体的には約１．０〜１．５ミル（０．０２５〜０．０３８ｍｍ））以内の距離に、エンベッドすることができる。さらに他の実施形態においては、多層デバイスは、比較的薄いカバー層（例えば、約２ミル（０．０５１ｍｍ）未満）を有することができ、これはデバイスのＥＳＬ（eqivalent series inductance）の低減に役に立つ。

図１９Ｂを説明する。内部アンカータブ（アンカータブ１９４として図示）をアクティブ層に設け、同様にカバー層（アンカータブ１９２として図示）を設けることは、本主題の幾つかの実施形態においては望ましい。このような場合、アンカータブ１９４は、一方の極性を有するターミネーションの追加の核形成点（nucleation points）として設計されているが、他方の極性の電極層として、同一面に印刷することができる。さらに他の実施形態においては、例えば一般的に低容量か高電圧のデバイスにおいて、アクティブ層間の間隔が広いときは、アンカータブはアクティブ層間で使用することもできる。アクティブ層間のこのような内部アンカータブは、図１９Ｃにおいては、アンカータブ１９６として図示してある。デバイスの側部に核形成点を設けるため、電子デバイス内の所望の場所にアンカータブを設けることは可能であるから、デバイスの全体のサイズまたは容量によって、本開示技術によるめっきターミネーションの使用およびアプリケーションを制限すべきでない。

多層キャパシタのカバー層にも核形成点を設けた例を、図１９Ｄに示す。当該カバー層においてアンカータブ１９２のみを使用する替わりに、追加のアンカータブ１９２とともに、あるいは追加のアンカータブ１９２を除いて、共通の電極層１９８をカバー層の中に設けることができる。このような実施形態においては、デバイスのアクティブ電極層２００は、対向する第１および第２電極層の複数の対を含む。したがって、カバー層の１層は、第１電極層と同じか類似の形で形成された共通電極層を含むことができ、他方、他のカバー層は、第２電極層に類似した共通電極層を含む。各層は、図１９Ｄに示したアンカータブを含むことができるが、電極層間の間隔が十分広くない実施形態においては、アンカータブは必要ない。アンカータブのみとは対照的に、カバー層において共通電極層を使用する利点は、共通電極層が、カバー層を機械的にサポートするとともにカバー層を機械的に均一にするので、享受できる。

幾つかの異なる技術は、めっきターミネーション例えば図８Ａの多層コンポーネント７４のターミネーションを形成するのに、使用できる可能性がある。前述したが、第１方法は、電気めっきまたは電気化学的デポジットであり、この方法においては、露出させた導電部分を有する電子コンポーネントは、電気的なバイアスを特徴とする電解ニッケルまたは電解スズ溶液に曝される。ついで、コンポーネント自体に、めっき溶液の極性と逆の極性のバイアスをかけ、これにより、めっき溶液中の導電要素が、当該コンポーネントの露出されたメタライゼーションに引き付けられる。極性バイアスをかけないめっき技術は、無電解めっきと呼ばれ、ニッケルまたは銅イオン性溶液などの無電解めっき溶液と共に用いられる。

無電解めっき技術は、幾つかのアプリケーションにおいては浸漬めっきと呼ばれるが、この無電解めっき技術においては、電子コンポーネントを所定の無電解めっき溶液に浸漬する前に、予備ステップがしばしば用いられる。電子コンポーネントに、露出させた金属電極および／またはアンカータブ部を形成した後、化学研磨ステップを実施して、金属部の露出を促進することができる。例えば、電極および／またはアンカータブがニッケル製である場合には、化学研磨は、まだターミネーションを設けていないコンポーネントの側部に、酸化ニッケル（ＮｉＯ）のビルドアップ（build up）を化学的に除去することに役立つ。

本明細書に開示された無電解めっき技術に従って利用できるさらなる予備ステップの例は、デバイスの露出させた金属部をアクティベートして、無電解めっき材料のデポジットを容易にすることにある。アクティベーションは、電子コンポーネントをパラジウム塩に浸漬するか、有機金属前躯体（マスクまたはレーザーによって）のフォトパターンを形成するか、パラジウム化合物をスクリーン印刷するかインクジェットデポジットするか、あるいは電気泳動によってパラジウムをデポジットするか、によって行うことができる。パラジウムベースのアクティベーションが次のような例、すなわち、ニッケルまたはニッケルベース合金製の露出電極および／またはタブをアクティベートする上で良好なアクティベーション溶液の例、としてのみ開示されていることは当然のことである。他の実施形態においては、代替のアクティベーション溶液を用いることができる。さらなる実施形態においては、パラジウム（Ｐｄ）ドーパントをニッケルインク中に導入することができ、キャパシタの電極および／またはアンカータブを形成して無電解ＣｕデポジットのためのＰｄアクティベーションステップを省略することができる。さらに、有機金属前駆体などの上記のアクティベーション方法のいくつかは、電子コンポーネントの全体的なセラミックボディへの接着を高めるため、ガラス形成材をコデポジット（co-deposit）することにも役立つことは、当然のことである。アクティベーションステップが上述のように行われると、多くの場合、ターミネーションめっきの前後に、アクティベーション材料の痕跡（図２６の部分２０２で表されている）が、露出させた導電部分に残る。電気化学的デポジットおよび無電解めっき技術によれば、図８ＡのＩＤＣ７４などのコンポーネントは、適正なめっき溶液に特定の時間浸漬することが好ましい。露出させた導電ロケーションに垂直な方向にめっき材料を広げ、かつ露出させた導電部分の隣り合う導電部分間にブリッジが形成されるだけビルドアップするためには、本主題のある実施形態においては、十分なめっき材料をコンポーネントの露出された導電ロケーションにデポジットするのに、１５分あればよい。本技術のある実施形態においては、完全にブリッジしたターミネーションは、最初の材料をめっきするときには形成されず、後続のめっきステップでのみ形成される。例えば、図２５を参照するに、第１めっきステップにおいては、めっき材料がつながっていない「バンプ（ｂｕｍｐ）」様部２０４が形成される可能性がある。最初のバンプ様部２０４の上に、第２材料２０６をめっきすると、完全にブリッジしたターミネーションが得られる。図２５に関しては次の点、すなわち、最終的なめっき層２０６の下部にある最初にデポジットした無電解めっき部分２０４によって、ターミネーションの外観が全体的に「波打つ（ｗａｖｙ）」ようになる点に留意されたい。このような波打つ外観は、最初のめっき部分２０４がつながっていても、その後にめっき層が形成されてもされなくても、明確に目に見える。

本主題のめっきターミネーション形成に従って利用できる他の技術には、めっき材料を磁力により引き付けることが含まれる。例えば、浴溶液中に懸濁したニッケル粒子は、ニッケルの磁気特性を利用して、同様に多層コンポーネントの導電性の露出電極タブおよびアンカータブに引き付けることができる。同様の磁気特性を有する他の材料は、めっきターミネーションの形成に用いることができ、その他の材料を磁気コア上に被覆することができる。

多層コンポーネントの露出電極タブおよびアンカータブにめっきターミネーション材料を付着させることに関するさらなる技術には、電気泳動または静電気の原理が含まれる。このような例示的な技術によれば、浴溶液は、静電気的に荷電した粒子を含む。露出させた導電部を有するＩＤＣその他の多層コンポーネントは、ついで逆極性の電荷でバイアスされ、荷電粒子がコンポーネントの選択位置にデポジットするように浴溶液に曝される。この技術は、ガラスおよび他の半導体または非導電性材料のアプリケーションに特に有用である。このような材料がデポジットすると、その後中間でコンポーネントに十分の熱を加えることによって、デポジットした材料を導電性材料に変換することが可能である。

めっきターミネーションを形成する本開示技術に関する最大の利点は、複数の電子コンポーネントを、バルクプロセス、例えば、バレルめっき、流動床めっきおよび／またはフロースルーめっきターミネーションプロセスでターミネートすることができる点にあり、このような利点は、全て、当業者にとって既知である。このような態様においては、デバイスの製造において正確に構成されたターミネーションマシンによって選択的にターミネーションを付加する必要がないので、より都合のよい適正なコンポーネントのターミネーション配設が容易になる。

次の点は当然のことであるが、これらの電子部品がしだいに小さくなっていくので、一方で、各端部に厚膜ターミネーションを付加し、他方で、それらを物理的に保持することは、実際には、実施可能性は少ない。

さらに、この薄膜アプローチであれば、寸法の変化が少なく、容易に自動ハンドリングができる。

開示技術によるめっきターミネーションを形成する１つの具体的な方法は、上で参照しためっき付着技術の組み合せに関する。多層コンポーネントは、まず、銅イオン性溶液のような無電解めっき溶液に浸漬し、露出させたタブ部の上に、銅の最初の層をデポジットして、より大きな接触面積を提供することができる。ついで、めっき技術は、電気化学的めっき系に切り換えることができ、このようなコンポーネントの選択部の上に、銅をより速くデポジットすることが可能になる。

さらに他の例示的な方法においては、最初にコンポーネントを無電解めっき溶液に浸漬することによって、図２５に示した最初のバンプ様部２０４を形成することができる。ついで電気化学的めっきまたは電解めっきを用いて、ターミネーション材料のブリッジ部分２０６を形成する。最初のバンプ様部２０４が銅で形成されるときは、ある例示的な実施形態においては、ブリッジ部分２０６は、追加の銅をデポジットしたものとすることができ、他の例示的な実施形態においては、ニッケル（Ｎｉ）、金（Ａｕ）、銀（Ａｇ）、ニッケル−リン（ＮｉＰ）その他の適正な合金とすることができる。

本技術による多層コンポーネントの露出させた導電要素に材料をめっきする、異なる可能な技術によれば、めっきターミネーションの作製および電子コンポーネントの内部形態に電気的な接続を形成するため、異なる材料を使用することができる。例えば、ニッケル、銅、スズなどの金属性導体は、適正な抵抗のある導電体または半導体材料、および／またはこれらの異なる種類の材料の組み合せたものと同様に使用することができる。

本主題に係るめっきターミネーションの具体例を図８Ｂを参照して述べるが、この例は、めっきターミネーションが複数の異なる材料を備えている例である。図８Ｂは図８ＡのＡ−Ａ線断面図であって、めっきターミネーション７２の具体例に係るコンポーネント７４の断面図である。ターミネーション７２は、この例においては、最初のめっき層のみを備えるが、追加の層は備えることができない、ことは当然のことである。図８Ａおよび８Ｂの多層コンポーネントおよびターミネーションの実施形態は、めっき層の数が変化する可能性があるので、それぞれ、参照番号７４および７４′で示してあるが、これら参照番号によって、これら２つの実施形態において追加の変化があることを意味するものではない。

図８Ｂのターミネーション形成の第１ステップにおいては、コンポーネントをニッケルまたは銅イオン溶液などの無電解めっき溶液中に浸漬するステップが含まれるが、この浸漬するステップによれば、内部アンカータブ５８および６８と、電極層５２および５４の露出内部電極タブと、外部アンカータブ７０とが露出したコンポーネント７４′の側部に、銅の層７６その他の金属がデポジットされる。そして、金属めっき７６で被覆されたタブは、抵抗ポリマー材料７８で被覆され、ついで金属銅その他の材料８０で再びめっきされる。他の例示的な実施形態においては、ターミネーション層７８は、はんだバリア層、例えばＮｉ−はんだバリア層とすることができる。ある実施形態においては、層７８は、最初に無電めっきされた層７６（例えば銅めっき）上にニッケルの追加層を電気めっきすることによって、形成される。層７８の他の例示的な材料には、ニッケル−リンと、金と、銀とが含まれる。第３の例示的なターミネーション層８０は、幾つかの実施形態においては、導電性層、例えば、めっきされたＮｉ、Ｎｉ／Ｃｒ、Ａｇ、Ｐｄ、Ｓｎ、Ｐｂ／Ｓｎ、その他の適正にめっきされたはんだとすることができる。

さらなるめっきの別法は、金属めっきの層を形成し、ついでその金属めっきの上に抵抗性合金を電気めっき方法である。めっき層は、単独のものとして提供できるか、あるいは、多くの異なるめっきターミネーションフィーチャを提供するため、組み合せたものとして提供することができる。このようなめっきターミネーションの原理は、自己画定めっきが、設計および露出導電性部をコンポーネントの側部に配設することによって構成される点にある。複数の層を有する上述のめっきターミネーションが、図８Ａおよび８Ｂに示した実施形態で用いることに限定されないこと、及び全ての図示され開示され明示された電子コンポーネントの変形に従って実施することができることは、当然のことである。

内部電極部とアンカータブとのこのような配列は、本主題に係るめっきターミネーションの形成を容易にするため、種々の異なる構成において有することができる。例えば、電極層２６および２８を有する図３Ｂの例示的な内部導電性構成を考察する。電極タブ３０と内部アンカータブ８２とを誘電体に設けて、図４Ａのそれに類似した多層コンポーネントを作製することができる。追加の内部アンカータブ８４と外部アンカータブ８６とを設けることもできる。ついで、上記のめっき技術の１つを用いて、多層コンポーネント８８上にメタライゼーションの露出領域にめっきターミネーションを形成することができる。

本主題の態様に係るさらに他の例示的な多層コンポーネントは、図４Ｂにおいて、コンポーネント９０として示す。内部電極層は、電極タブを、コンポーネント９０の４つの側部に有する。追加の内部アンカータブ９４は、露出させた電極タブ９２とインタリーブさせることができる。さらに、内部アンカータブ９６は、拡張しためっきターミネーションを提供するため、コンポーネント９０のカバー層の内部にエンベッドすることができる。外部アンカータブ９８を設けると、これにより、コンポーネントの頂部および／または底部にラップアラウンドさせためっきターミネーションの形成を容易にすることができる。このような外部アンカータブ９８は、セラミック板に直接印刷するか、または最上層の基板層をテープ形成して、最上層の基板層と完全に同じ高さの「エンベッド（embeded）」層を形成することができる。このような電子コンポーネントの部分をエンベッドすることによって、ターミネーションが部分的に破損したり不注意で剥離したりすることが低減され、コンポーネント全体がより美観的に設計できる。

異なる側部ターミネーショのン形状の例、例えば外部アンカータブを選択的に配設することによって得られる形状を、図１０Ａおよび１０Ｂ、図１１Ａおよび１１Ｂ、図１２Ａおよび１２Ｃを参照して示す。具体例を図１０Ａを参照して説明する。多層電子コンポーネント１５０においては、第１電極１５２と第２電極１５４とにより具現化された対向する複数の電極対を有する。各電極層はセラミック層上に形成され、このセラミック層上に、少なくとも１つのアンカータブ１５６を設けることもできる。露出させた導電性領域を多層コンポーネント１５０のいずれかの側部に設けるため、追加のアンカータブ１５８を、電極要素のない誘電体カバー層に設けることもできる。露出させた導電性アンカータブ１５８をカバー層に設け、かつコンポーネント１５０の角部１５７に接近させ、これにより、図１０Ｂに示すような全体的に「Ｉ字状」のターミネーション１５９ａおよび１５９ｂを形成することが容易になる。このような「Ｉ字状」のターミネーションによって、ランドレスターミネーションが提供され、これにより、プリント基板その他のマウント面に対して良好なはんだ濡れが可能になるが、これは、「Ｉ字状」のターミネーションを、コンポーネント１５０の頂面および／または底面に至るまで設けることが好ましいからである。

図１１Ａおよび１１Ｂを説明する。多層電子コンポーネント１６０は、それぞれ、第１電極１６２と第２電極１６４とにより具現化された対向する複数の電極対を有する。各電極層は、セラミック層上に形成され、このセラミック層上に少なくとも１つのアンカータブ１６６を設けることもできる。露出させた導電性領域を多層コンポーネント１６０のいずれかの側部に設けるため、追加のアンカータブ１６８を、電極要素のない誘電体カバー層に設けることもできる。外部アンカータブ１６５は、「Ｊ字状」のターミネーション１６９ａおよび１６９ｂが、主題のめっき技術によって形成されるように、コンポーネント１６０の頂部および底部のいずれかに設けることが好ましい。このような「Ｊ字状」のターミネーションによって、プリント基板その他のマウント面に、電子コンポーネントをマウントするためのランドが提供されるが、これらランドがコンポーネント１０８の側部のみにあるので、コンポーネントのマウントの向きが予め定められる。

コンポーネントの頂面に導電部がないのが望ましい場合があるが、このような場合とは、例えば頂面が熱シールドまたはＲＦシールドと接触してショートする場合である。

図１１Ａおよび１１Ｂの上記の説明から当然のことであるが、「Ｊ字状」のターミネーション１６９ａおよび１６９ｂの特徴は、大まかに説明した図から理解すべきであるが、本技術の実施形態に限定されるものではない。例えば「Ｊ字状」のターミネーションとは、異なる実施形態においては、大文字の「Ｊ」または小文字の「ｊ」のいずれかの形状に形成されたターミネーションを記述するものと解釈することができる。「Ｊ」字状のターミネーションは、小文字の「ｊ」の実施形態においては、２つの直角をなす部分を含む「Ｌ」字状の構造の逆向きの構造とみることができる。本主題のある実施形態のコンテキストでターミネーションが設けられる場合には、このようなターミネーションは、所定の側部と接する面までラップアラウンドして、所定の側部に設けることができる。大文字の「Ｊ」字状のターミネーションは、小文字の「ｊ」字状のターミネーションとは、次の点、すなわち、大文字の「Ｊ」字状のターミネーションが２つの直角をなす部分を含むが、大文字の「Ｊ」の頂部にさらに小さな横棒（crossbar）に相当する部分を含むことができるという点で、類似することができる。本主題のある実施形態のコンテキストでターミネーションが設けられる場合には、このようなターミネーションは、所定の側部に主要部分を有することができ、他方で、所定の側部と接し対向する面までラップアラウンドする複数のランド（典型的には、一方のランドは、他のランドよりも長い）を含むことができる。この長い方のランドは、大文字「Ｊ」の基底部であり、短い方のランドは、上方の横棒部分とすることができる。

図１２Ａおよび１２Ｂを説明する。多層電子コンポーネント１７０は、第１電極１７２と第２電極１７４とにより具現化された対向する複数の電極対を有する。各電極層はセラミック層上に形成され、セラミック層上に少なくとも１つのアンカータブ１７６を設けることもできる。露出させた導電性領域が多層コンポーネント１７０のいずれかの側部に提供されるように、追加のアンカータブ１７８を、電極要素のない誘電体カバー層に設けることもできる。「Ｕ字状」のターミネーション１７９ａおよび１７９ｂが主題のめっき技術によって形成されるように、外部アンカータブ１７５をコンポーネント１７０の頂部および底部の両方に設けるのが好ましい。このような「Ｕ字状」のターミネーションは、電子コンポーネント１７０のどちらの側もプリント基板その他のマウント面にマウントするためのランドを提供する。

図１０Ｂと、図１１Ｂと、図１２Ｂとに関しては、次の点、すなわち、ターミネーション１５９ａ、１５９ｂ、１６９ａ、１６９ａ、１７９ａ、１７９ｂは、単層ターミネーションまたは多層ターミネーションとして選択的に形成することができる点は、当然のことである。例えば、図１０Ｂと、図１１Ｂと、図１２Ｂの側部ターミネーションは、単層のめっき銅またはニッケルである。あるいはまた、このようなターミネーションは、最初に、めっき銅の層を、ついで、めっきはんだバリアおよびはんだ層、例えばニッケルに続いてスズの層を有するように形成することができる。多層ターミネーションにあっては、抵抗性材料または半導体材料から形成される層を選択することができる。

本開示技術のさらに他のアプリケーションは、図１５Ａ、１５Ｂ、１５Ｃに示したように、より一般的な多層コンポーネント構成に関する。図１５Ａの電極層１６２と、図１５Ｂの電極層１６４とは、この全体的な構成が矩形をしており、誘電層とインタリーブして図１５Ｃに示すような多層デバイスを形成したとき、このような電極１６２および１６４が、１つおきに、多層デバイス１７０の側部に設けられる。電極層にアンカータブ１７２を設けて、デバイス１７０の側部１６６および１６８に露出させる導電部の密度を高め、これら導電部へのめっきターミネーションの形成を容易にすることができる。外部アンカータブすなわちランド１７４は、デバイス１７０の頂面および／または底面に設けることができ、露出させた内部電極とアンカータブとに整列させて設けることができ、１つ以上の頂面／底面へのラップアラウンドターミネーションの形成を容易にすることができる。デバイス１７０を、本明細書で説明しためっき技術のうちの１つ以上のめっき技術で処理した後、本主題に係るめっきターミネーションの形成を行うことができる。本主題の追加の実施形態は、図１５Ａおよび１５Ｂに示したものに類似した電極構成を組み込むことができ、電極プレート１６２および１６４の形状は、矩形ではなく、全体的に正方形である。

本主題の実施形態に係るさらに他の例示的な多層構成の使用は、図６Ａ、６Ｂ、６Ｃ、６Ｄ、６Ｅ、６Ｆ、６Ｇに示す。図６Ａの電極層１００と、図６Ｂの電極層１０２とは、電極タブ１０４ｂが電極層１００を延在させてなるものとし、電極タブ１０４ａが電極層１０２を延在させてなるものとするため、それぞれＴ字状の構成をしている。電極層１００および１０２が、誘電層において、インタリーブされ図６Ｃに示したような多層電子装置を形成するとき、電極タブ１０４ａおよび１０４ｂは、デバイス１０８の２つの隣接する側部に露出する。具体的には、タブ１０４ｂの間に画定されるベース部分と、タブ１０４ａの間に画定されるベース部分は、両方ともデバイス１０８の側部から露出し、同様に、所定の側部に隣接する２つの面に露出する。アンカータブ１０６ａおよび１０６ｂは、露出させた導電部が、デバイス１０８の対向する側部において整列されるように、電極層面に設けられ、この電極層面上にめっき電極を形成することが容易になる。デバイス１０８を、本明細書に述べためっき技術の１つで処理することによって、角部のターミネーションの形成が行われる。多層電子コンポーネントの角部にターミネーションを設けることは、当然、従来技術のターミネーションプロセスでは困難であった。さらに、当業者にとって当然のことであるが、角部にターミネーションを設けた設計は、デバイス１０８だけではなく、他の多くの特定の構成のデバイスにおいて行うことができ、上述したアンカータブと同様に、配列形態が必要なときのように、必要であれば、角部のラップアラウンドは、１つの角部だけに設けることができる。

図６Ｃに示した例示的な構成の他の利点は、さらに多くの誘電体および電極層がスタックされ、図６Ｄに示したようなアセンブリ１０９を形成するときに享受できる。図６Ｃと同様に、複数の第１電極１０４ａ（および任意選択的に追加のアンカータブ１０６ａを含む）は、デバイス１０９の一方の側部に列状に露出させ、複数の第２電極１０４ｂ（および任意選択的に追加の固定部分１０６ｂを含む）は、デバイス１０９の第１電極１０４ａが露出する側部に対向する側部に、露出する。第１および第２電極１０４ａおよび１０４ｂ（および任意の対応する任意選択的なアンカータブ１０６ａおよび／または１０６ｂ）は、実際には、デバイス１０９の側部に露出させることができ、また、２つの隣接する側部に露出することができる。この独特のスタックアセンブリ１０９は、ついで、開示のめっき技術によって、ターミネーションが設けられ、図６Ｅに示したような２つのターミネーション１１１ａおよび１１１ｂを形成することができる。図６Ｄに示したアセンブリ１０９は、基板にマウントできる構成にするため、図６Ｅに示したように、第１および第２電極１０４ａおよび１０４ｂが側部にも設けてある。このようなアセンブリで実施された独特な角部ターミネーション１１１ａおよび１１１ｂは、側部１１３と、この側面１１３に対向する側部との両方の側部を、等しく表面実装することが可能になり、これによりコンポーネント向きとマウントが多様になる。

ここで図６Ｆおよび６Ｇを参照するに、図６Ａ〜６Ｅに図示し、これらの図を参照して述べた例示的な電極および角部のターミネーションは、当然、第１極性を有する１つのターミネーション１１１ａと、第２極性を有する１つのターミネーション１１１ｂとに限定されるものではない。図６Ｆに示したように、このような電極層１０４ａおよび１０４ｂ（追加のアンカータブ１０６ａおよび１０６ｂを有するか有しない）は、誘電層で選択的にインタリーブすることができ、これにより、露出させた導電部分の個々の列を形成することができる。本主題の「自己画定」めっき技術によって、このような露出させた領域は、複数の第１ターミネーション１１１ａおよび１１１ａ′と、複数の第２ターミネーション１１１ｂおよび１１１ｂ′とを形成する。アセンブリ当たり２つまたは４つを超える数の多くのターミネーションを設けることができる（本明細書に示したように）ことは、当然のことである。角部ターミネーションが施された多層電子デバイスのさらに他の例は、図１６Ａ〜１６Ｄにそれぞれ示す。図１６Ａの電極層１５０と、図１６Ｂの電極層１５２とは、全体的に矩形のタブ１５４が全体的に矩形のベース部１５５の対向する角部に設けられるように、それぞれの電極構成に設けられる。電極層１５０および１５２が誘電層とインタリーブされて、図１６Ｃに示したような多層デバイス１５６を形成するとき、電極層１５０のセットの角部のタブ１５４（図１６Ｃに実線で描かれている）がデバイス１５６の反対側の角部にターミネーション用として露出され、一方、電極層１５２のセットの角部のタブ（図１６Ｃに破線で描かれている）は、他の２つの角部に露出される。図６Ｃのこのようなデバイス１５６が、この開示されためっき技術により処理されると、マルチプルターミネーション１６１ａ、１６１ｂ、１６３ａ、１６３ｂが、図１６Ｄに示したように、このようなデバイスの側部に形成される。ターミネーションを施したデバイスをマウントするため、このように側部にもターミネーションを行うことによって、デバイス１５６の４つの側部１５８の任意の側部から、全ての電極に接触することが可能になり、このような４つの側部１５８のいずれも任意に基板にマウントすることが可能になる。各角部ターミネーション１６１ａ、１６１ｂ、１６３ａ、１６３ｂは、当然、図１６Ｄに示したように、１つの連続したターミネーションである必要はない。あるいはまた、内部電極１５０および１５２を選択的に配設することによって、図６Ｆおよび６Ｇの実施形態において示したように、角部において１つ以上の列が得られる。

図１６Ａ〜１６Ｄの電極と、対応するキャパシタとの設計によれば、表面実装デバイスの向きに対して非常に大きな自由度が与えられ、本主題のある例示的な実施形態で特に有利である。なぜなら、コンポーネントサイズが縮小されると、試験と、テープ／リール・ピック（pick）／プレース（place）のアプリケーションと、実際のデバイスマウントとにおいて、適正なデバイス向きを得るのは、潜在的にはますます困難になる。これらの利点は、全体的に矩形のデバイスで実現することができるが、デバイス１５６の断面（頂面および底面１６０で画定される）が全体的に正方形で画定されるときは、デバイスの向きに対する不感が大きくなる。従来の印刷技術で角部ターミネーションを設けることは、特に小さなコンポーネントでしばしば困難であったので、図６Ａ〜６Ｃの角部ターミネーションに関して上述したように、当然、図１６Ａ〜１６Ｄの実施形態を有するめっきターミネーションを使用することにより、さらに追加の利点が得られる。図１６Ａ〜１６Ｄの実施形態には、示していないが、図示した電極構成を、アクティブおよび／またはカバー層のアンカータブ（全体的に「Ｌ」字状か、または三角形の角部タブなど）、および／またはデバイスの外部ランドとしてサーブ（serve）し、開示技術によってめっきターミネーションを形成するための追加の核形成点を提供できる、ことは当然のことである。

本明細書に開示技術を用いることのできる多層電子コンポーネントの他の例は、図１３Ａ、１３Ｂ、１３Ｃに示す。図１３Ａの電極層１３０と、図１３Ｂの電極層１３２とは、電極タブ１３４が電極層から延在させてなるものであるように、それぞれＪ字状の構成で提供される。電極層１３０および１３２が、図１３Ｃに示すように、誘電層とインタリーブされてスタックされ、多層セラミックデバイスを形成する場合には、各電極タブ１３４（それぞれ実線で示す）は、デバイス１３８の頂面の選択した位置に露出する。アンカータブ１３６は、追加の露出させた導電部（図１３Ｃの破線で示す）によって、その上にめっき電極を容易に形成できるように、電極層内および／または誘電体カバー層内に設けることもできる。図１３Ａ〜１３Ｃに示した「Ｊ字状」電極を用いたコンポーネントは、ターミネーションがコンポーネントの１つの側部にのみ形成されるので、コンポーネントの固有の向きを有するアプリケーションにおいて有利である。

図１３Ａ〜１３Ｃにそれぞれ示した「Ｊ字状」の電極の僅かな変形例は、図１４Ａ、１４Ｂ、１４Ｃで実施される「Ｔ字状」の電極である。図１４Ａの電極層１４０と図１４Ｂの電極層１４２とは、電極タブ１４４を電極層から延在させ、Ｔ字状の構成で提供される。電極層１３０および１３２が、図１４Ｃに示すように、誘電層とインタリーブされスタックされ、多層セラミックデバイスを形成する場合、各電極タブ１４４（それぞれ実線で示す）は、デバイス１４８の頂部および底部の両方に露出する。また、アンカータブ１４６は、追加の露出させた導電部（図１４Ｃの破線で示す）によって、その上にめっき電極を容易に形成できるように、電極層内および／または誘電体カバー層内に設けることもできる。

本主題のめっきターミネーション技術で使用するさらに他の例示的なデバイス構成は、図１７Ａ、１７Ｂ、１７Ｃに示す。図１７Ａに示された複数の電極層１７６と、図１７Ｂに示された電極層１７８とは、複数の誘電層とインタリーブされて、図１７Ｃに示された多層デバイス１８０が形成される。各電極層１７６および１７８は、それぞれ複数の電極タブを有し、多層デバイス１８０の長手の側部１８４に露出させてある。各電極層１７６において１７７で示す部分は、多層デバイス１８０の側部１８６において、列状に整列し露出し、一方、各電極層１７８おいて１７９で示す部分は、デバイスの側部１８８において列状に整列し露出している。図１７Ａ〜１７Ｃには図示していないが、当然、アンカータブは、アクティブおよび／またはカバー層の電極層１７６および１７８を補充し、および／またはデバイスの外部ランドとして働いて、開示技術によるめっきターミネーションを形成するための追加の核形成点を提供する。

図１７Ｃの多層デバイスの実施形態には比較的多数の露出させた導電部分がある。本明細書で前述した無電解めっき技術その他の技術は、露出させた導電部分にめっきターミネーションを形成するのに用いられるが、ある実施形態においては、意図するターミネーションの数が多く、および／またはターミネーションピッチおよび／またはターミネーションサイズが比較的小さいときには、電気めっきまたは電気化学的デポジット技術だけを用いることは、困難である。図１７Ｃのデバイスを参照するに、電気めっき技術は、各露出させた導電部（電極層１７６および１７８において１８１および１８２で示す部分、同様に、露出端部１７７および１７９）を電気的にバイアスして電解質のめっき溶液を引き付け、露出させた導電部分にデポジットさせることが必要である。仮に導電部のうちの幾つかの導電部のみがバイアスされた場合には、１つ以上の整列した列の全ての露出部をブリッジしたターミネーションは、形成されないであろう。電気めっきを図１７Ｃの多層デバイス１８０のより実現性のある選択肢とするには、デバイスの側部１８６および１８８で、電極層１７６および１７８における露出端部１７７および１７９に、端部ターミネーション１９０を印刷することができる。印刷された端部ターミネーション１９０は、逆極性の電極層を集めた２つの電気的接続を形成することができる。このようなターミネーションは、従来の電子デバイスのターミネーションに用いられた比較的厚い膜の紐とすることができ、必要であれば、デバイスの１つ以上の側部をラップアラウンドすることができる。ついで、印刷された端部ターミネーション１９０にバイアスが掛かっている限り、端部ターミネーション１９０を有するデバイス１７０を電気めっき溶液にさらし、ついで各露出させた導電部１８１および１８２にもめっき材料がその上にデポジットするように、エネルギーを供給することができる。この方法によれば、電気めっきにおいて、１つ以上の露出させた導電部１８１および１８２においてめっきターミネーションが形成されない可能性を低減することに大きく役立つ。

開示技術の態様を具現化した他の例は、図９Ａおよび９Ｂに示す。図９Ａは集積受動コンポーネント１１０を示し、単一モノリシック構造中に提供される受動コンポーネントの組み合せたものを含む。集積コンポーネント１１０は、抵抗、バリスタ、キャパシタ、インダクタ、カプラー、バラン、および／その他の受動コンポーネントの組み合せたものを含むことができる。各受動コンポーネントは、典型的に少なくとも１つの導電性電極類似の部分を特徴とし、そこから少なくとも１つの電極タブ１１２がコンポーネント１１０の側部まで延在して露出している。図９Ａに示すような集積受動コンポーネント１１０は、図示の複数の異なる内部電極の配設を有することができる。対応する電極タブ１１２は、対称または非対称で提供することができ、種々にグループ化することができる。重要な特徴は、露出させた電極タブ１１２をコンポーネント１１０の内部に配設して、選択的にめっきしたターミネーションの形成を容易にすることにある。加えて、内部アンカータブ１１４および／または外部アンカータブ１１６を集積受動コンポーネントに設けて、追加のターミネーションを選択的に設けることもできる。例えば、多数の露出させた内部電極タブ１１２と、内部アンカータブ１１４と、外部アンカータブ１１６とを有する図９Ａの露出タブの配設に注目されたい。このような構成を、本明細書に開示の種々の技術によるめっき溶液に暴露すれば、図９Ｂのように、複数のめっきされた側部ターミネーション１１８と、めっきされたラップアラウンドターミネーション１２０とが好ましく形成される。集積受動コンポーネント、または多層電子デバイス１１０′は、めっきターミネーション１１８および１２０をそれぞれ追加した、図９Ａの１１０などの集積受動コンポーネントに一致する。したがって、集積受動コンポーネントのタブは、異なる電極間と、異なるコンポーネントの層間にめっきターミネーションを形成できるように、設計することができる。

ここで図２０、２１Ａ〜２１Ｃ、２２を参照して、本主題の種々の追加の態様を述べる。図２１Ａ、２１Ｂ、２１Ｃは、多層キャパシタ２０８のＤ−Ｄ線断面とＥ−Ｅ線断面とを示す。図２１Ａ、２１Ｂ、２１Ｃの断面は、ターミネーション２１０ｂを設けたキャパシタ２０８のＤ−Ｄ線断面であって、キャパシタ２０８の短手の側部を示し、また多層キャパシタ２０８のＥ−Ｅ線断面を示す。図２１Ａ〜２１Ｃはデバイスの１つの具体的な角部を参照するが、次のことは当然のことであって、多くの多層デバイスが１つ以上のディメンションにおいて実質的に対称であり、したがって図示した部分は、実際、多層デバイス２０８の複数の端部／角部を代表することができる。図２１Ａ〜２１Ｃは、図２０の端部ターミネーション２１０ａおよび２１０ｂを示していないが、本主題のターミネーション技術によるこのようなターミネーションを形成することのできる露出させた導電部を示す。

図２１Ａおよび２１Ｂは、電子コンポーネントの角丸め（corner rounding）を施した例を示す。「角丸め」は、電子コンポーネントの鋭角の角部を全体に丸めるためのステップであって、本技術によって実際にターミネーションめっきを行う前にインプリメントすることができるステップである。このような角丸めを行うと、より良好なターミネーション被覆と部品との間がより均一になり、同様に、鋭角の角部を有する複数のコンポーネントを大量に取り扱ったときの割れの可能性が低減する。その「角丸め」によれば、未焼成（green）状態のときに通常柔らかい媒質と一緒にもしくは媒質なしで、または焼成した状態のときに媒質および／または水と一緒に、複数の電子コンポーネントに所定レベルの振動を加えることができる。コンポーネントが焼成状態のときのこのプロセスは、当業者が「ハーパライジング」というものである。

このような角丸めの前後を図２１Ａおよび２１Ｂに示す。図２１Ａおよび２１Ｂの多層コンポーネントにおいては、対向する第１電極層２１２と第２電極層２１４の複数の対が複数の誘電層とインタリーブされ、キャパシタ２０８のアクティブ領域が形成される。アンカータブ２１７をこのようなアクティブ領域に設けて、アクティブ領域の側部に露出させた導電部の密度を高めることができる。カバー層（一般的に２１８で示す）を、キャパシタ２０８のアクティブ領域の頂面および／または底面に設けることができる。カバー層は複数の誘電層（例えばセラミックシート）からなることができ、複数の誘電層の間にアンカータブ２２０を設けることができる。アンカータブを、第１および／または第２電極層２１２および２１４と同様に、デバイスの側部に露出するように、カバー層に配設することによって、めっきターミネーションを、キャパシタ２０８の側部全体に設けることができる。

図２１Ｂを説明する。当該デバイスの角の丸み２２２にアンカータブ２２０を所定の長さで設けるため、キャパシタ２０８の角丸めを行うための機械的な攪拌のレベルを制御することができる、ことに留意すべきである。予め定めた攪拌条件、例えば期間および効率は、所定の異なる結果を得るため、予め定めることができる。例えば、攪拌時間を長くするほど、角が丸みをおび、攪拌時間を短くするほど、コンポーネントの磨耗が少なくなる。多層電子コンポーネントのうち、角丸めプロセスに関連して機械的に研磨され易い部分は、ラップアラウンドターミネーションを容易にするためデバイスに設けることのできる外部アンカータブ、すなわちランド２２４である。少なくともこのことに起因して、外部アンカータブ２２４は、内部アンカータブよりも厚く形成されることが多い。例えば、幾つかの実施形態においては、アクティブ層のタブ２１７のような内部アンカータブと、やカバー層のタブ２２０とは、内部電極２１２および２１４と同様に、約２μｍ以下の例示的な厚さを特徴とすることができ、他方、外部ランド２２４は、約５μｍ以上の例示的な厚さを特徴とすることができる。得られた電子コンポーネントが、角丸め、すなわちハーパライジングに関連して機械的な攪拌を受けるとき、よりロバスト（robust）にするため、一般的に、外部ランド２２４の厚みは、内部電極および／またはアンカータブの厚さの約２倍とすることができる。当該コンポーネントを角丸めすなわちハーパライジングされるのを少なくする１つの選択肢においては、デバイスが全体に丸みをもった角部を得るには、攪拌を少なくするか全くしないようにするため、コンポーネントをダイシング（dicing）することになる。例えば、図２３Ａ〜２３Ｃをそれぞれ参照するに、本発明に係るキャパシタが、典型的にはバルクプロセスで製造され、これにより、比較的大きなキャパシタアレイが組み立てられ、ついでダイシングされて個別のコンポーネントが形成される、ことは当業者にとって当然のことであり既知のことである。図２３Ａはこのようなキャパシタアレイを２２６で示すが、この図によれば、内部導電部２２８をどのようにして形成するか、この内部導電部２２８を切断して２つ以上の多層キャパシタにアンカータブ２３０を提供することができるかを、理解することができる。慣用のコンポーネントダイシングによれば、図２３Ａにおいて２３２で示すように、実質的に直線にすることができるが、この慣用のコンポーネントダイシングに代えてこのダイシングを採用すれば、例えば図２３Ｂにおいて２３４で示すように、「Ｖ」型切り取りを行うことができる。「Ｖ」型切り取りを採用すれば、当該コンポーネントの角を落とすことができ、その結果、図２３Ｃに示したようにキャパシタ２３６の角に丸みを待たせるためには、攪拌すなわちハーパライジングが少なくて済む。さらに、外部ランド２２４において、「Ｖ」型切り取りを採用しなかったときに必要であった厚みは、まったく必要ない。

本技術のある実施形態で実施し、これにより、デバイスを攪拌すなわちハーパライジングするとき特に必要となるデバイスの機械的のロバストネスを高めることができる他の設計態様においては、電子デバイスの導電部を形成する材料の中に、一定量のセラミックが混入される。例えば、多層セラミックキャパシタにおいては、内部電極層と、内部および／または外部アンカータブとは、それぞれ、ある容量パーセント（vol％）の導電性インク（例えばニッケル（Ｎｉ）、銅（Ｃｕ）など）と、あるvol％のセラミックとから、それぞれ形成することができる。ある程度の導電性を有する部分が、７５vol％までのセラミック（および２つのパーセントを合わせて１００vol％になるような、対応するもう一方のvol％の導電性インク）で形成することができる、ことは当然のことである。セラミックと導電性インクを組み合せたものには、若干のトレードオフがあり、高vol％のセラミックは、当然、ロバストネスを高めるのに役立つが、導電性インクのレベルが低くなることによって伝導度の損失を招く。より具体的な実施形態においては、内部電極および／または内部アンカータブは、約２０vol％のセラミック（例えばチタン酸バリウム）と混合した導電性インク（例えばＮｉインク）で形成される。このような導電部にセラミックを加えると、製造中に部品を焼成するときの電極の収縮を制御するのに役立つ。外部アンカータブ（ランド）は、内部導電部よりも多くのvol％のセラミック、例えば約３０vol％のセラミックを含むことができる。主題のキャパシタの導電部を、セラミック材料の割合を増加させて形成するとき、セラミックパウダーの粒子サイズを約１μｍ未満などに小さくすることによって、セラミックと導電性材料の接着を高めることができる。セラミックの含有量を多くすれば、一般的に、印刷された材料の接着性が高くなるが、その層の伝導率が低くなる。しかし、純粋な材料をその後にめっきすると、再び、導電性が向上するので、これは重要なことではない。

図２１Ｃを参照するに、本主題に係る多層デバイスを、特定のコンポーネントの例示的な寸法で示す。図２１Ｃのデバイスにおいて、カバー層２１８のアンカータブ２２０の長さ（２３８で示す）は、当該デバイスの側部と、電極層２１４の端部との間の長さ（２４０で示す）よりも短い。カバー層のアンカータブの長さ（２３８で示す）が、２４０で示す長さと同じかそれよりも長い（図２１Ａおよび２１Ｂに示した例のように）と、アンカータブ２２０が頂部の１つ以上の第２電極２１４と短絡する虞れがある。この危険性は、図２１Ｃの実施形態においては、大幅に低減される。アンカータブ２２０または２１７が、内部において、第１電極２１２のどれかと接触した場合には、外部ターミネーションを形成するとき、これら導電部が全て互いに結合されることになって、デバイスとして機能しなくなる。

図２２を参照するに、多層電子コンポーネントの角丸めの他の態様が示されている。図２３は図２１Ｂに示したカバー層２１８の角の丸み２２２を全体的に示す。図２１Ｂには、デバイスの角部が丸められると、隣接するカバー層のアンカータブ２２０の露出位置間の距離が、当該デバイスの頂部に向かって長くなる、ことが視覚的に分かるように示してある。アンカータブ（または共通のアクティブ層または何らかの導電部を多層電子コンポーネントの頂面および／または底面の近くで内部に設けることができる）の横方向の露出をより一定に維持するため、このようなアンカータブ２２０の密度をデバイスの頂面２４２に向かって高くすることができる。例えば、頂面２４２により近いアンカータブ間の距離（例えば２４６で示す）は、頂面２４２から離れたアンカータブ間の距離（例えば２４４で示す）よりも小さい。

図を参照して説明し述べたモノリシックコンポーネントの実施形態は、単に開示技術の例として提供されるものであり、その中間の態様を含んでいる、ことを理解されたい。これらの例のうちの幾つかの例においては、４つ以上の列の電極を示したが、所望のコンポーネント構成によっては、電極列をこれより多くも少なくもできる。さらに、本明細書に示した例示的な電極構成の多くの異なる変形を実施することができ、したがって、このような例によって、主題のめっきターミネーション技術を使用することのできる構造の種類が限定されるものではない。開示技術によって、コンポーネントの任意の側部においてめっきターミネーションを形成することが可能である。

内部アンカータブおよび外部アンカータブは、異なるサイズの側部ターミネーションまたはラップアラウンドターミネーションを提供するため、ターミネーションの異なる優先度に応じて選択的に使用できる、ことは当然のことである。内部および外部アンカータブの両方を特徴とする、本明細書に説明し述べたＩＤＣの実施形態は、具体的なアプリケーションにおいてラップアラウンドターミネーションが好ましくない場合には、例えば内部アンカータブのみの形態を用いることができる。種々の異なる多層コンポーネント上の、内部および外部アンカータブ両方と既存の露出電極タブとの異なる組合せ、幾何形状、またはサイズによって、デバイスの多くのターミネーションスキームが可能になる。

以上本主題をその具体的な実施形態に関して詳細に説明したが、当業者であれば、上記を理解することによって、本技術をこのような実施形態の代替、変形、および等価のものに容易に適合することができることは、当然のことである。したがって、本開示の範囲に限定されるものではなく、本開示は例示にすぎず、主題の開示は、当業者にとって顕著であるが、このような修正、変形、および／または追加を含むことを排斥するものではない。

多層インタディジテイティドキャパシタの既知の電極層構成を示す展開図である。 図１Ａに図示した、既知の例示的な実施形態などの内部電極層構成を有する多層インタディジテイティドキャパシタを示す外観図である。 本主題に係る多層インタディジテイティドキャパシタのための、例示的な内部電極層およびアンカータブ構成を示す展開図である。 図２Ａに示した内部電極およびアンカータブを有する、本主題に係る例示的な多層インタディジテイティドキャパシタを示す外観図である。 多層キャパシタのための既知の例示的な内部電極層構成を示す展開図である。 本主題に係る多層キャパシタのための例示的な内部電極層およびアンカータブ構成を示す展開図である。 図３Ｂに示した内部電極およびアンカータブを有する、本主題に係る例示的な多層キャパシタを示す外観図である。 内部電極およびアンカータブを例示的なキャパシタ構成の４つの側部に有する、本主題に係る例示的な多層インタディジテイティドキャパシタを示す外観図である。 例示的な多層キャパシタの実施形態に使用される既知の電極層構成を示す展開図である。 例示的な多層キャパシタの実施形態に使用される既知の電極層構成を示す展開図である。 図５Ａおよび５Ｂの既知の例示などの電極層構成を有する、例示的な多層キャパシタの実施形態を示す外観図である。 角部ターミネーションをもつ多層キャパシタの実施形態に使用される、本主題に係る例示的な「Ｔ字形」電極層構成を示す展開図である。 角部ターミネーションをもつ多層キャパシタの実施形態に使用される、本主題に係る例示的な「Ｔ字形」電極層構成を示す展開図である。 図６Ａおよび６Ｂに示したものなどの電極層構成を有する、本主題に係る例示的な多層キャパシタの実施形態を示す外観図である。 図６Ｃに類似し、図６Ａおよび６Ｂに示したものなどの電極層構成を有する、例示的な多層キャパシタの実施形態を示す図である。 図６Ｄの実施形態に本主題に係るめっきターミネーションを設け、さらにこの実施形態を基板にマウントするための向きで示す図である。 図６Ｃに類似し、図６Ａおよび６Ｂに示したものなどの電極層構成を有する、例示的な多層キャパシタの実施形態を示す図である。 図６Ｆの実施形態に本主題に係るめっきターミネーションを設け、さらにこの実施形態を基板にマウントするための向きで示す図である。 露出させた電極タブを有する例示的なキャパシタアレイを示す外観図である。 本主題に係るめっきされたターミネーションを有する例示的なキャパシタアレイを示す外観図である。 本主題に係るめっきされたターミネーションを有する例示的な多層インタディジテイティドキャパシタを示す外観図である。 開示技術による例示的なめっきターミネーションを有する例示的な多層インタディジテイティドキャパシタの図８ＡのＡ−Ａ線断面図である。 開示技術による露出させた電極タブおよび追加のアンカータブを有する、例示的なモノリシック集積受動コンポーネントを示す外観図である。 本主題に係るめっきされたターミネーションを有する、例示的なモノリシック集積受動コンポーネントを示す外観図である。 本明細書に開示技術によって、「Ｉ字状」のターミネーションを形成するため配設され露出された電極およびアンカータブを有する、例示的な多層電子コンポーネントの断面図である。 図１０Ａに示した実施形態を、本主題に従って本明細書に開示された選択めっきプロセスにかけることなどによって形成された、「Ｉ字状」のターミネーションを有する例示的な多層電子コンポーネントの断面図である。 本明細書に開示技術によって、「Ｊ字状」のターミネーションを形成するため配設され露出された電極およびアンカータブを有する、例示的な多層電子コンポーネントの断面図である。 図１１Ａに示した実施形態を、本主題に従って本明細書に開示された選択めっきプロセスにかけることなどによって形成された、「Ｊ字状」のターミネーションを有する例示的な多層電子コンポーネントの断面図である。 本明細書に開示技術によって、「Ｕ字状」のターミネーションを形成するため配設され露出された電極およびアンカータブを有する、例示的な多層電子コンポーネントの断面図である。 図１２Ａに示した実施形態を、本主題に従って本明細書に開示された選択めっきプロセスにかけることなどによって形成された、「Ｕ字状」のターミネーションを有する例示的な多層電子コンポーネントの断面図である。 多層キャパシタの実施形態に使用するための、本主題に係る例示的な「Ｊ字形」電極層構成を示す平面図である。 多層キャパシタの実施形態に使用するための、本主題に係る例示的な「Ｊ字形」電極層構成を示す平面図である。 図１３Ａおよび１３Ｂに示したものなどの電極層構成を有する、本主題に係る例示的な多層キャパシタの実施形態を示す外観図である。 多層キャパシタの実施形態に使用するための、本主題に係る例示的な「Ｔ字形」電極層構成を示す平面図である。 多層キャパシタの実施形態に使用するための、本主題に係る例示的な「Ｔ字形」電極層構成を示す平面図である。 図１４Ａおよび１４Ｂに示したものなどの「Ｔ字形」電極層構成を有する、本主題に係る例示的な多層キャパシタの実施形態を示す外観図である。 多層キャパシタの実施形態に使用するための、本主題に係る例示的な矩形電極層構成の全体の平面図である。 多層キャパシタの実施形態に使用するための、本主題に係る例示的な矩形電極層構成の全体の平面図である。 図１５Ａおよび１５Ｂに示したものなどの矩形電極層構成を有する、本主題に係る例示的な多層キャパシタの実施形態を示す外観図である。 本主題に係る多層キャパシタの実施形態に使用するため、対向する角部ターミネーションを実施する例示的な電極層構成の全体の平面図である。 本主題に係る多層キャパシタの実施形態に使用するため、対向する角部ターミネーションを実施する例示的な電極層構成の全体の平面図である。 本主題に係る図１６Ａおよび１６Ｂに示したものなどの電極層構成を有する、例示的な多層キャパシタの実施形態を示す外観図である。 本主題に係るめっきターミネーションを備え、例示的なマウント構成に配向された、図１６Ｃの例示的な多層キャパシタの実施形態を示す外観図である。 本主題に係る多層キャパシタの実施形態に使用するための複数の側部タブおよび延在した末端部分を有する、例示的な電極層構成の全体の平面図である。 本主題に係る多層キャパシタの実施形態に使用するための複数の側部タブおよび延在した末端部分を有する、例示的な電極層構成の全体の平面図である。 図１７Ａおよび１７Ｂに示した本主題に係る埋め込み電極層構成を有する、例示的な多層キャパシタの実施形態を示す外観図である。 本開示技術による、ターミネートされた例示的な多層キャパシタを示す図である。 図１８の多層キャパシタのＢ−Ｂ線およびＣ−Ｃ線断面図であって、特に多層キャパシタのカバー層にのみ使用された内部アンカータブを示す図である。 図１８の多層キャパシタのＢ−Ｂ線およびＣ−Ｃ線断面図であって、特に多層キャパシタのカバー層およびアクティブ層に使用された内部アンカータブを示す図である。 図１８の多層キャパシタの例示的なＢ−Ｂ線およびＣ−Ｃ線断面図であって、特にアクティブ層の数および対応する容量の少ない多層キャパシタのカバー層およびアクティブ層に使用された内部アンカータブを示す図である。 図１８の多層キャパシタのＢ−Ｂ線およびＣ−Ｃ線断面図であって、特に多層キャパシタのカバー層に使用した共通電極層を示す図である。 本開示技術による、ターミネートされた例示的な多層キャパシタを示す図である。 図２０の多層キャパシタのＤ−Ｄ線およびＥ−Ｅ線断面図であって、特にキャパシタデバイスの角部を丸くする前の、デバイスの角部の形状を示す図である。 図２０の多層キャパシタのＤ−Ｄ線およびＥ−Ｅ線断面図であって、特にキャパシタデバイスの角部を丸くした後の、デバイスの全体的な角部の形状を示す図である。 図２０の多層キャパシタのＤ−Ｄ線およびＥ−Ｅ線断面図であって、特にカバー層のアンカータブとキャパシタの端部の間の例示的な長さの関係を示す図である。 多層キャパシタをＤ−Ｄ線およびＥ−Ｅ線断面図であって、キャパシタの頂面および／または底面に向かって徐々に間隔が狭くなるカバー層のアンカータブの配設を示す図である。 図２３Ｂに示したように「Ｖ字状」に切り取って複数のキャパシタを製造することができ、さらに角部をわずかに丸くした後に、図２３Ｃに示すように見える、多層キャパシタアセンブリの例示的な部分を示す図である。 複数のキャパシタを製造するために採用される「Ｖ字」型切り取りを説明するための説明図である。 「Ｖ字状」に切り取った後にさらに角部をわずかに丸くした例を示す図である。 本開示技術によってターミネートした例示的な多層キャパシタを示す図である。 図２４の多層キャパシタを面Ｆに沿って示す例示的な断面図であって、本主題に係る例示的なめっきターミネーションの種々の外観の形態を示す図である。 図２５に示したキャパシタ断面の領域Ｇの例示的な詳細図であって、本主題に係る例示的なめっきターミネーションの種々の追加の外観を示す図である。 本主題によって設計された高密度側部ターミネーション（ＨＤＰＴ）におけるターミネーション数に対するシングルポイントＥＳＬ測定値を示すグラフである。

符号の説明

１００、１０２ 電極層
１０４ａ、１０４ｂ 電極タブ
１０６ａ、１０６ｂ アンカータブ
１０８ デバイス
１０９ アセンブリ
１１１ａ、１１１ａ′、１１１ｂ、１１１ｂ′ ターミネーション
１５０、１５２ 電極層
１５４ 矩形のタブ
１５５ 矩形のベース部分
１５４ 角部タブ
１５６ 多層デバイス
１６１ａ、１６１ｂ、１６３ａ、１６３ｂ 角部ターミネーション
１６２、１６４ 電極プレート
１６６、１６８ 稜
１７０ 多層デバイス
１７２ アンカータブ
１７４ ランド
１７６、１７８ 電極層
１８０ 多層デバイス
１８１、１８２ 導電部
１８６、１８８ 側部
１９０ 端部ターミネーション
１９２、１９４、１９６ アンカータブ
１９８ 共通の電極層
２００ アクティブ電極層
２０４ 導電部
２０６ ブリッジ部分
２０８ 多層デバイス
２１０ａ、２１０ｂ 端部ターミネーション
２１２、２１４ 電極層
２１７、２２０、２３０、２７０ アンカータブ
２１８ カバー層
２２４ ランド
２６０ 導電部

Claims (2)

1. 側部を有する複数の誘電層と、
   前記複数の誘電層のうちの選択された誘電層の間にインタリーブされた複数の内部電極要素であって、該複数の内部電極要素の選択された部分が前記複数の誘電層の少なくとも１つの側部に露出し、前記電極要素と前記誘電層をインタリーブした組合せが、頂面および底面を有するモノリシックアセンブリを形成する複数の内部電極要素と、
   前記複数の誘電層のうちの選択された誘電層とインタリーブされ、前記複数の誘電層の側部に露出する複数の内部アンカータブと
   を備え、
   前記複数の内部電極要素の露出部分と、前記複数の内部アンカータブの露出部分とは、前記多層電子コンポーネントの側部に１つ以上の列で整列し、
   所与の列に整列している前記内部電極要素の各露出部分と、前記内部アンカータブの各露出部分とはそれぞれ、前記所与の列に整列している前記内部電極要素の前記露出部分および前記内部アンカータブの前記露出部分のうちの少なくとも１つから約８ミクロン未満の距離で前記多層電子コンポーネントの側部に露出しており、
   前記モノリシックアセンブリの前記頂面と底面とが側部と出会う稜部は、全体に丸められ、
   隣接する前記内部アンカータブの露出部分間の距離は、前記モノリシックアセンブリの内部よりも、前記モノリシックアセンブリの前記頂面および前記底面に向かって、より近接していることを特徴とする多層電子コンポーネント。
2. 縁部を有する複数の第１誘電層と、
   該複数の第１誘電層とインタリーブされた複数の内部電極要素であって、前記複数の第１誘電層の少なくとも１つの側部において露出し、前記内部電極要素と前記第１誘電層のインタリーブされた組合せが、頂面と底面を有するアクティブアセンブリを形成する内部電極要素と、
   縁部を有する第２誘電層であって、前記アクティブアセンブリの頂面と底面に設けられて、少なくとも１層の多層電子コンポーネント用のカバー層を形成する複数の第２誘電層であり、前記アクティブアセンブリと前記少なくとも１層のカバー層が、頂面と底面を有するモノリシック素子アセンブリを形成する第２誘電層と、
   前記第１誘電層および前記第２誘電層とインタリーブされ、側部において露出する複数の内部アンカータブと
   を備えた多層電子コンポーネントであって、
   前記複数の内部電極要素の露出部分と前記複数の内部アンカータブの露出部分は、前記多層電子コンポーネントの側部において１つ以上の列で整列し、
   所与の列に整列した、前記内部電極要素の各露出部分および前記内部アンカータブの各露出部分は、前記多層電子コンポーネントの側部に露出する前記所与の列中の露出した前記内部電極要素および前記内部アンカータブの露出部分のうちの少なくとも１つから約８ミクロン未満の距離で、前記多層電子コンポーネントの側部に露出しており、
   前記モノリシックアセンブリの前記頂面と底面がデバイスの側部と接する稜は、全体に丸められ、
   隣接する内部アンカータブの露出部分間の距離は、前記モノリシック素子アセンブリの内部よりも、前記モノリシック素子アセンブリの前記頂面と底面に向かって、より近接していることを特徴とする多層電子コンポーネント。

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