JP3790853B2 - Dram及びその製造方法 - Google Patents
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Description
技術分野
本発明は、概して集積回路メモリ設計に関し、特にダイナミックRAM設計に関する。
【0002】
発明の背景
ダイナミックRAM(記憶保持動作が必要な随時書き込み読み出しメモリ)デバイスは、もっとも広く使用されている記憶装置の種類である。各DRAM内での単独ビット・アドレス指定可能メモリ位置の量は、更に大きなメモリ・パーツ密度に対するニーズが高まるに連れて増加している。この更に大きなメモリ密度に対する要求から世界的な市場が生まれ、その中では多くのメモリ・パーツが代替可能と考えられているメモリ・パーツ標準又は規格が生じることになった。このようにして、多くのメモリ・パーツは、ある製造業者のメモリ・パーツが別の製造業者のメモリ・パーツと差し込むだけで交換可能となるように、周知の世界的に採用された仕様に則って動作する。
【0003】
技術においては、メモリ・パーツの過去の世代の実装要件内に適合可能なメモリ・パーツを生産するニーズが存在する。この「プラグ互換グレードアップ」に対するニーズは、メモリ密度のグレードアップが、既存のコンピュータ・システム及びビデオ・システムのような記憶装置を使用するその他のシステムで容易に達成されることを必要とする。これには、同じ信号及び電力ピン配列指定で、過去の世代のメモリ・パーツと同じ大きさのパッケージ内に更に大きな密度のメモリ・パーツが配置されることが必要である。
【0004】
技術においては、高導電性相互接続の単独デポジション層を使用して、固定ダイ・サイズ内にもっとも多くのメモリ・セルを適合するためにスペース節約技法を活用するシーモス(CMOS)ダイナミックRAM半導体メモリ・パーツをより効率的に製造するという別のニーズが存在する。技術においては、更に高い競争力を持つ価格が設定されたメモリ・パーツを生産するためにより少ない工程ステップを使用して、このようなメモリ・パーツをより短い生産時間内に製造するというニーズも存在する。
【0005】
発明の概要
本発明は、技術における前記ニーズ及び本明細書を読み、理解すると当業者により理解されるそれ以外のニーズを解決する。本発明は、(金属のような)高導電性相互接続が1度のデポジション・ステップで付着又はデポジションされる、独自に形成される少なくとも16メガビット(224ビット)の記憶装置を含む。本発明は、1度のデポジション・ステップで高導電性相互接続から成るただ1つのデポジション層が付着される16メガビットのダイナミックRAM記憶装置の例示的な実施例を参照して記述される。結果として生じる半導体ダイまたはチップは、過去の二重金属デポジション層付き16メガビットDRAMの物理的なアーキテクチャに優る、ほとんどまたはまったく速度の損失が起こらない、既存の業界標準又は業界規格の300ミルのSOJ(小型アウトラインJ−ウィング)、TSOP(薄型小型アウトラインパッケージ)またはそれ以外の業界標準パッケージの範囲内に適合する。これは、更に小型で速度が最適化されたDRAMを考慮する、単独デポジション層金属から電力ブッシングのかなりの部分を取り除くためにリード・フレームを新規に使用するとともに、高速単独金属速度経路を考慮するダイ向きを使用して達成される。単独デポジション層金属設計を使用すると、DRAM、SRAM、VRAM、SAM、並びに類似物を含むが、それらに限定されない、多岐に渡るメモリ・パーツの生産費が低減し、生産時間が短縮する。
【0006】
好適実施例の説明
好適実施例の以下の詳細な説明においては、本明細書の一部を成し、図により本発明が実行される特定の好適実施例が示される添付図面が参照される。これらの実施例は、当業者が本発明を実行できるのに十分に詳細に記述され、その他の実施例を活用することができる旨、そしてに本発明の精神及び適用範囲を逸脱することなく、構造上、論理的、物理的、アーキテクチャ上、電気的な変更を加えることができる旨が理解されるべきである。したがって、以下の詳細な説明は、限定的な意味で捉えられるべきではなく、本発明の適用範囲は、添付請求項及びそれに同等なものによってだけ限定される。
【0007】
設計の概要
本発明は、(金属等の)複数の高導電性相互接続がただ1度のデポジション・ステップで付着又はデポジションされる、記憶装置の新規の設計を目的とする。本発明は、単独デポジション層を使用し製作される少なくとも1,600万(224)ビットの記憶容量を備え、業界標準の300ミル幅パッケージに収まるように特別に製造された全体的なダイ・サイズのシーモス・ダイナミックRAM(DRAM)メモリ・パーツのような例示的な実施例で記述される。本発明の好適実施例においては、ダイ・サイズは約210ミル掛ける440ミルである。このメモリ・パーツは、オフチップ電力分配用のパッケージ内の改良型リード・フレーム、接地式ゲート技術のような絶縁技法を使用した改善型行デコーダ/ドライバ設計、接地式ゲート絶縁を活用するセンス増幅器設計用の新規レイアウト、並びに、高導電性相互接続から成る単独デポジション層を使用するより高い密度及びグローバル・ルーティングを可能とするためのピッチ・セル・レイアウト用の新規ジグザグ配列設計を具備する。高導電性の相互接続の使用を単独プロセス・ステップ内で付着される1つの層に制限することにより、メモリの設計の厳しい制限が加えられるが、新規の物理アーキテクチャ及びリード・フレームを使用することにより、本発明の単独デポジション層金属DRAM設計は、2つまたは3つ以上の金属層DRAM設計を実現するために過去に使用されていたのと同じ又は類似した領域で実施される。
【0008】
本発明の開示のために、「高導電性相互接続」を言及することは、単位面積当たり1オームを下回る層抵抗又は面積抵抗を持つあらゆる相互接続物質を指すものとし、金属相互接続物質を含む。「単独デポジション層金属」を言及することは、1度のデポジション・ステップで付着されるマスク画成された高導電性相互接続層を指すものとする。デポジション技法は、半導体技術の当業者には既知の方法である。高導電性の相互接続の幾つかの例は、アルミニウム、タングステン、チタン、チタン窒化物、並びにチタン・タングステンを含むが、それらに限定されない。
【0009】
更に、「半導体相互接続」とは、単位面積当たり1オームを超える面積抵抗を持つ物質から構成される任意の相互接続である。半導体相互接続物質及びその面積抵抗の幾つかの例は、以下の表1に提示される。当業者は、その他の高導電性相互接続及び半導体の相互接続物質が、本発明の適用範囲及び精神を逸脱することなく活用できることを容易に認識するだろう。前記例は、説明のために提供されたもので、排他的又は限定的となることを意図としない。
【0010】
【表1】
【0011】
業界標準の実装
図1A、図1B、並びに図1Cは、典型的な薄型小型アウトライン・パッケージ(TSOP)の機械的なアウトラインを示し、図2A、図2B、並びに図2Cは、それぞれ業界標準又は業界規格の小型アウトラインJ−ウィング(SOJ)を示す。これらの業界標準パッケージは、通常、横8.636乃至9.398ミリメートル掛ける縦17.145ミリメートルであり、厚さは可変であり、JEDEC標準番号R−PDSO−Jに準拠する。2つ或いはそれ以上の金属層16メガビット(224Mb)のダイナミックRAM(DRAM)チップは、これらのパッケージのキャビティ内に収まる。これらのパッケージ用に設計された従来の技術のDRAMチップは、半導体ダイ上の様々な構成要素を相互接続するために少なくとも2つの金属層を必要とするプロセスを使用して製造される。例えば、シーモス(CMOS)・シリコン・ゲート・プロセスでは、4Mb掛ける4ビットのDRAM構成(16,777,216合計アドレス指定可能メモリ位置)が、パーツ番号MT4C4M4B1として本発明の譲受人であるマイクロン・セミコンダクター・インコーポレーテッド社(Micron Semiconductor Inc.,)により製造されている(本発明の譲受人であるマイクロン・セミコンダクター・インコーポレーテッド社により出版販売される、ここで引用することで本明細書に合体させる1995年マイクロンDRAMデータブックの2−53ページを参照のこと)。このパーツは、標準動作パラメータが設定されるSOJパッケージ及びTSOPパッケージで使用可能で、半導体記憶装置の市場における代替商品と見なされている。当業者は、2Mb掛ける8ビット、16Mb掛ける1ビット及びビデオRAMで使用されるようなその他の構成のような、多岐にわたる標準16メガビットDRAM構成及びピン配列が業界で入手可能であることを容易に認識するだろう。
【0012】
図3は、4Mb掛ける4ビット構成内での単独デポジション層金属16Mb DRAMの典型的な記憶装置の構成の機能ブロック図である。本発明は、この機能ブロック図に従って動作するように構成することができる。当業者は、本発明の物理的なアーキテクチャ及び単独デポジション層金属技術を使用して、異なった機能構成を実現可能であることを容易に理解するだろう。図3の4Mb掛ける4ビット構成は説明のためだけであり、本発明はそのように限定されない。本発明を使用するメモリ・パーツの実現は、7.62ミリメートル幅のSOJアウトライン及びTSOPパッケージ・アウトライン内で使用可能なその他の16メガビットDRAMと同一に、及びプラグ互換で動作する、16メガビットの単独デポジション層金属DRAMの生産を可能にする。しかしながら、この技術が更に経済的に生産されるという事実は、消費者には見えない。
【0013】
図3の機能ブロック図に示される記憶装置は、周知の原則に則って動作する。図3の左側に図示される11本のアドレス線は、書込み或いは読取りが為されるメモリ・アレイ内の行を選択するために信号RAS(行アドレス・ストローブ)によりROW ADDRESS BUFFER(行アドレス・バッファ)にクロックされる。後で、同じ11本のアドレス線は、読取り或いは書き込みが為されるメモリ・アレイ内の列を選択するために信号CAS(列アドレス・ストローブ)によりCOLUMN ADDRESS BUFFER(列アドレス・バッファ)にクロックされる。図3の右側に図示されるデータ線は、データの読取り及び書込みの両方に使用される双方向データ・ポートである。余分なメモリ・セル領域と製造後に不良であることが判明した領域を良品メモリ・セル領域で代用するために使用されるヒューズとを制御するための回路は、(通常エンド・ユーザには見えないため)図3に図示されていない。この回路は、製造後であるが、カスタマへの納品前のメモリ・チップの修理だけに使用される。
【0014】
16メガビット単独デポジション層金属DRAMアーキテクチャ
本発明の物理的なアーキテクチャは、図4のブロック図に図示される。全体的な半導体ダイ400は、横約5.334ミリメートル掛ける縦11.176ミリメートルであり、半導体ダイの縦方向の縁上に信号ボンディング・パッド401a、401b、401c等が図示される。半導体ダイの電力も、縦方向の縁上の周辺ボンディング・パッド405a、405b、405c等や、ダイの内部で発見される内部ボンディング・パッド404a、404b、404c等からも利用できる。単独金属デポジション設計を達成するために、半導体ダイ上の回路への電力ブッシングの一部は、チップの内部へのある程度の電力分配がリード・フレームを介して達成される新規リード・フレームを使用することによりオフチップで実行される。電力は、ダイ上部上に配置されるこの独自のリード・フレームから、内部ボンディング・パッド404a、404b、404c等を介してダイの内部領域にもたらされる。リード・フレームについては、更に完全に後述する。
【0015】
再び図4を参照すると、16Mb DRAMの物理アーキテクチャには、メモリ・セル及び4つの象限に分けられたアクティブなサポート回路が備えられ、象限の間にはI/O経路領域403及び406がある。各象限にはメモリ・セル領域の4Mbがあり、各象限は単独ビット・メモリ・セルの256キロビット(218ビット)から成る16個のサブアレイに分割される(この場合1Kb=1024ビット)。各256Kbのセル・サブアレイは、総合的にピッチ・セルと呼ばれる、行デコーダ、列デコーダ、並びにセンス増幅器によってサービスが提供される。ピッチ・セルとは、行線及び列線に沿ったアレイ内のメモリ・セルと直線状に整列する回路のことである。ピッチ・セルは、セルが、ピッチ・セルによってサービスを提供されるメモリ・セルの線と同じピッチ上にあると言われていることからこのように呼ばれる。これらのピッチ・セルのレイアウトは、以下に詳細に後述する。
【0016】
ダイ400の本発明による実現ではただ1つのデポジション層金属しか使用されないため、セル・サブアレイの動作速度はもっとも重要である。信号線は、データをメモリ・アレイの中に、及びメモリ・アレイの外へ高速に分配するために、すべて高導電性相互接続線である。こうして、一実施例では、メモリ・セル・アレイ内のディジット線或いはビット線は、高導電性相互接続物質内で実現され、ワード線或いは行線は半導体物質内で実現される。代替実施例においては、メモリ・セル・アレイ内のワード線は高導電性相互接続物質内で実現され、ビット線は半導体物質内で実現される。当業者は、蒸着或いはその他の既知の技法を使用して付着されるチタン・アルミニウム、タングステン、チタン窒化物、チタン・タングステン等を含む金属のような、多岐にわたる高導電性の物質が、本発明の実現で使用できることを容易に認識するだろう。選択された金属種類の前記一覧は、説明のためだけのものであり、限定するものと意図されない。
【0017】
高導電性相互接続の使用は、1度のデポジション・ステップに制限されるため、更に多くのピッチ・セル相互接続が拡散層や、そうした相互接続の抵抗及びキャパシタンスの増加のために必然的に金属より低速の信号経路であるポリシリコン内で実現される。相互接続の長尺な延在長に対する必要性を最小限に抑制するために、メモリ・セル領域は、小さな領域に細分化される。セル領域が細分化されるほど、それらのセル領域にサービスを提供するために更に多くのピッチ・セルが必要となる。ただし、従来の技術による複数金属層DRAMパーツとほぼ同じサイズのままであるダイ・サイズの大局的な制限範囲内では、本発明のセル領域のサイズは縮小され、ピッチ・セルは、スペースを節約するために緊密な間隔となり、互い違い配列と為される。
【0018】
図5を参照すると、図4のメモリ・セル領域及びアクティブ・サポート回路領域の一部の拡大図が示される。図5は、図4の半導体ダイの左上象限からメモリ・セルの複数の256Kbサブアレイ402a、402b、402c、402d等や、図4の半導体ダイの左下象限からメモリ・セルの複数の256Kbサブアレイ、402e、404f、402g、402h等を示す。図4及び図5に図示される新規アーキテクチャは、特に、アレイ内のメモリ・セルにアクセスするための入出力(I/O)ピンの間の読取り回数及び書込み回数を最小限に抑えるように設計されている。入力ボンディング・パッドとアドレス指定されている実際のセルの間には長いリード長さが必要となる可能性があるが、出力ボンディング・パッドへのデータ線はきわめて短いだろう。補足の様式では、入力アドレス・ボンディング・パッドまでの物理的な接続が短いメモリ・セルは出力データ線まで長いデータ経路を持つ可能性がある。この様式では、任意の1つのセルの総体的なアクセス時間は70ナノ秒または以下に平均化される。
【0019】
メモリ・セルの256Kbサブアレイは、アレイ内で512ビット掛ける512ビットとして配列される。サブアレイは、図5の縦の矩形内に図示される、n−センス増幅器(NSA)502a及びp−センス増幅器(PSA)によりサービスの提供を受ける。メモリ・サブアレイ用の列アドレス・デコーダ(COL DECORDER)は、縦の矩形領域503a内のp−センス増幅器と同じ場所に配置される。列アドレス・デコーダ及びp−センス増幅器の配置は、図7の向きのために、メモリ・サブアレイ用のn−センス増幅器(NSA)102、メモリ・セル・アレイ402b、p−センス増幅器(PSA)並びに列アドレス・デコーダ503aが水平スタック内に現れる、図7に更に詳細に図示される。図7中の共通の領域503aは、PSA領域701、I/O経路領域702、列デコーダ領域703、更に多くのI/O領域704及び別のPSA領域705の位置を更に詳細に示す。これらの領域の特定のレイアウトは、以下に更に完全に記述される。
【0020】
再び図5を参照すると、行アドレス・デコーダ(ROWDEC)は、メモリ・サブアレイ間の水平領域501a、504a、505a等に位置する。図5の上半分内のサブアレイの場合、アレイ制御、並びに出力データはダイの上部に向かって流れ、図5の下半分内のサブアレイの場合は、アレイ制御及び出力データがダイの下部に向かって流れる。
【0021】
図6は、128ビット掛ける128ビットとして配列されるメモリ・セル領域の16Kブロック603a、603b、603c等に更に分割されたサブアレイを示す。一実施例では、メモリ・セル・ブロック全体でのビット線またはディジット線601が、(金属のような)高導電性相互接続物質内で実現され、メモリ・セル領域603nを列デコーダに接続する。この実施例においては、メモリ・セル・ブロック603n全体でのワード線602は、メモリ・セルを行デコーダに接続するポリシリコンである。セル領域へのデータ経路及びセル領域からのデータ経路は、領域503a内のデータ経路を、図6の左上に向かって位置するダイ周辺に向かって経路設定することにより接続される。当業者は、メモリ・セル・ブロック全体でのワード線602も、メモリ・セルを行デコーダに接続するための導電的にストラップで縛られたポリシリコンを使用して実現できることを容易に認識するだろう。
【0022】
代替実施例では、ディジット線601がポリシリコン、または導電的にストラップ状態のポリシリコン内で実現される。この代替実施例では、メモリ・セル・ブロック603n全体でのワード線は、メモリ・セルを行デコーダに接続するための高導電性相互接続物質内で実現される。
【0023】
前記のように、行ドライバ、行デコーダ、列デコーダ、センス増幅器は、集合的にピッチ・セルと呼ばれる。ピッチ・セルは、セルがピッチ・セルによってサービスの提供を受けるメモリ・セルの線と同じピッチ上にあると言われていることからこのように呼ばれる。本発明のDRAMのピッチ・セル領域はダイ面積のだいたい15%を構成するので、ピッチ・セルは、可能な限り小型かつ狭く保たれる。メモリ・セルはピッチ・セル・サイズに関して非常に小さいため、ピッチ・セルは、ピッチ・セルがピッチ上に存在できるように部分的にずらされ、緊密な間隔となっている。行デコーダは、わずかに高い電圧でメモリ・セルを書き込むためにわずかに上昇した電圧でワード線を駆動し、最大コンデンサ充電電圧を保証するので、行デコーダのトランジスタは、過電圧パンチスルーを防止するために強化されなければならない。通常、絶縁又は隔離のためだけに使用されるフィールド・インプラント(field implant)は、パンチスルーに対する抵抗を高めるために行デコーダのトランジスタ内で使用される。また、列デコーダ内のトランジスタをその隣接するものから適切に絶縁するために、以下の図13及び図15に関連して後述するように、フィールド酸化物での接地式ゲート絶縁が使用される。
【0024】
電力及び信号分配
ダイ400の回路へのVCC(電力)及びVSS(接地)接続は、ボンディング・パッドから回路までの金属接続を必要とする。相互接続の単独デポジション層金属を使用することの制限及び、ダイ・サイズにおける制限により、電力分配の少なくともいくらかがオフチップで実行されることが必要となる。これは、幾つかの電力ボンディング・パッドをダイ400の内部領域内に配置し、図8にブロック図形式で図示される新規のリード・フレームを使用することによって達成される。リード・フレームの機械レイアウトは、図9に図示される。
【0025】
図1A及び図2A内に図示される従来の技術によるパッケージでは、電力ピン及び接地ピンは、チップの縦方向の縁に沿って位置する。従来の技術による複数金属層DRAM設計では、電力は、周辺電力ボンディング・パッドをオンチップ電力バスに電力分配のために接続するオンチップ金属相互接続によりダイの内部に供給される。これには、VCC(電力)及びVSS(接地)バスがその金属相互接続経路をダイ上で互いの上または下に通すことが必要とされた。本発明では、図8及び図9のリード・フレームを使用すると、VCC及びVSSが、オンチップ電力バスが互いの上または下を通らなくても、ダイの内部領域内から分配できるようになる。
【0026】
図8に示されるリード・フレームは、ダイの電力ボンディング・パッド上でのリード・フレームの配列を示すために、図4のダイ・アーキテクチャ・レイアウト上にオーバレイすることができる。図8では、破線のアウトライン400が、リード・フレームの下にある図4のダイの位置を示す。VCC(電力)バスは、参照番号802a及び802bで識別される。VSS(接地)バスは、参照番号803a及び803bで識別される。リード・フレーム・バス、802a、802b、並びに803bは、ポリイミド・ダイ・コート及び2本の絶縁テープ・ストリップ801a及び801bによりダイの上部に接触しないように絶縁されている。絶縁テープ801a及び801bの主要な機能とは、リード・フレームの金属トレースに機械的な裏当てを提供することである。VCC用の電力バス802a、802bならびにVSS用の接地バス803a及び803bは、ダイ400の内部の上部の上に位置するため、バスは、電力及び接地の分配を完了するために、内部ボンディング・パッド404a、404b、404c等にワイヤ・ボンディングされる。
【0027】
図8内のリード・フレームのブロック図も、斜交平行線で陰影が付けられた金属リード808、809等として各パッケージ・リードの一部を示す。複数のワイヤ・ボンドがI/O信号用にボンディング・パッドからリード・フレームに作られているため、パッケージ上のピンより更に多くのボンディング・パッドがダイ上に示されている。
【0028】
図8に示されるピン配列は、既存のメモリ・パーツと差し込むだけで交換可能である。例えば、リード・フレーム・ピン808は、本発明の譲受け人であるマイクロン・テクノロジー・インコーポレーテッド社(Micron Technology,Inc.,)から入手可能なパーツ番号MT4C4M4B1の24/26ピンSOJパッケージ及び24/26TSOPパッケージ内ではピン番号2である、ピンDQ1(イン/アウト・データ線番号1)に対応するだろう。このパーツでは、VCC電力バス802bはピン1の一部であり、VSS接地バス803は、ピン26の一部である。
【0029】
図10は、電力及び接地の分配を完了するためにリード・フレームのオフチップ電力ブッシングに依存するオンチップ電力ブッシング・アーキテクチャを示す。電力及び接地の分配には、通常、信号相互接続より相当大きなトレースが必要となる。リード・フレームは、電力分配のための高導電性相互接続層の消費を削減するために、ダイ全体での電力の分配を行う。リード・フレーム設計は、不必要な熱の消失及びダイの回路全体での電圧の傾斜を防止するために、大きな抵抗損なしにダイの範囲上で電力を分配しなければならない。図10に図示される電力ボンディング・パッドは、図8及び図4に関連して示され、記述される電力ボンディング・パッドに対応する。
【0030】
図10では、ボンディング・パッド404a及び404bは、それぞれオンチップ・バス1002a及び1002bに沿ってVCCをダイ400の内部領域に分配するために、図8のリード・フレーム800の電力バス802aにワイヤ・ボンディングされている。図10のボンディング・パッド404c及び404dは、それぞれオンチップ・バス1004a及び1004bに沿ってVSSをダイ400の内部領域に分配するために、図8のリード・フレーム800の接地バス803aにワイヤ・ボンディングされている。図10のボンディング・パッド407a及び407bも、それぞれオンチップ・バス1001a及び1001bに沿ってVSSをダイ400の内部領域に分配するために、図8のリード・フレーム800の接地バス803aにワイヤ・ボンディングされている。
【0031】
コーナー・ボンディング・パッド405aは、やはりボンディング・パッド407a及び404cと、バス1001a及び1004aに接続されているオンチップ・バス1003aに沿ってVSSをダイ400の内部領域に分配するために、図8のリード・フレーム800の接地バス803bにワイヤ・ボンディングされている。コーナー・ボンディング・パッド405dは、やはりボンディング・パッド407b及び404dならびにバス1001b及び1004bに接続されるオンチップ・バス1003bに沿ってVSSをダイ400の内部領域に分配するために、図8のリード・フレーム800の接地バス803aにワイヤ・ボンディングされている。
【0032】
コーナー・ボンディング・パッド405bは、やはりボンディング・パッド404b及びコーナー・ボンディング・パッド405cに接続されるオン・チップ・バス1005に沿って、VCCをダイ400の内部領域に分配するために、図8のリード・フレーム800の電力バス802bにワイヤ・ボンディングされている。コーナー・ボンディング・パッド405cは、やはりボンディング・パッド404b及びコーナー・ボンディング・パッド405bに接続されているオンチップ・バス1005に沿って、VCCをダイ400の内部領域に分配するために、図8のリード・フレーム800の電力バス802aにワイヤ・ボンディングされている。
【0033】
図10に図示されるダイの左上端及び左下端に沿って、電力及び接地を出力ドライバに供給するために補助的な電力ボンディング・パッド及び接地ボンディング・パッドがある。ボンディング・パッド804は、オンチップ・バス1007に沿って、VCCをダイ400の出力ドライバ領域に分配するために、図8のリード・フレーム800の電力バス802bにワイヤ・ボンディングされる。ボンディング・パッド807は、オンチップ・バス1008に沿って、VCCをダイ400の出力ドライバ領域に分配するために、図8のリード・フレーム800の電力バス802bにワイヤ・ボンディングされる。ボンディング・パッド805は、オンチップ・バス1006に沿ってVSSをダイ400の出力ドライバ領域に分配するために、図8のリード・フレーム800の電力バス803aにワイヤ・ボンディングされる。ボンディング・パッド806は、オンチップ・バス1009に沿ってVSSをダイ400の出力ドライバ領域に分配するために、図8のリード・フレーム800の電力バス803bにワイヤ・ボンディングされる。
【0034】
単独デポジション層金属及び半導体相互接続
一般的には、本発明に従った好適実施例は、単独デポジション層金属を使用する緻密なパッキング・アーキテクチャ内でミクロンより下のプロセスを使用して実現される。ピッチ・セルに対する相互接続は、単独デポジション層と半導体相互接続の間で共有される。当業者は、複数の半導体相互接続を設計に取り入れることができることを容易に認識するだろう。例えば、一実施例では、半導体相互接続の導電率は、蒸着プロセスを使用し、金属をポリシリコンに焼きなまして、ポリシリコンを(タングステンやチタンのような)耐火金属とストラップで縛ることによって改善される。これは、高導電性相互接続デポジションに対する別個のステップとして実行される。更に、特定のアクティブな領域にシリサイド又は珪素化合物を選択して配置するためには、Salicide(Self-aligned silicide:自己調整されたシリサイド)プロセスを使用することができる。
【0035】
相互接続の効率を得るために、n−センス増幅器、p−センス増幅器、並びに行デコーダ及び行ドライバが、メモリ・セル・アレイとともにピッチ上に配置される。ピッチ上の相互接続の方が重複する可能性が低く、回路を完成するために半導体の相互接続を必要とするために、ピッチ上の相互接続は、ピッチから外れた相互接続よりはるかに効率的に単独デポジション層金属を使用する。ピッチ・セルは、必然的にメモリ・セルより幅が広くなるため、ピッチ・セルは部分的にずらされ、更に幅広いピッチ・セルがメモリ・セルとピッチ上にとどまることができるようにする。ピッチ・セルは狭くなるように構築され、行ドライバ・ピッチ・セルの場合に行ドライバ・トランジスタが、それらがその供給に必要とされる電圧の上昇のための故障を特に免がれることが必要となる。パンチスルー及びチャネル漏れ電流の影響を排除するために絶縁回路を使用するジグザグ配列のピッチ上のレイアウトを実現する新規の行ドライバ設計について、以下に説明する。
【0036】
本発明に従った好適実施例は、セルの読取り及びセルのリフレッシュのためにn−センス増幅器及びp−センス増幅器を取り入れる。もう一度図7を参照すると、ブロック図には、図5の列デコーダ/PSA503aの詳細な拡大図が示されている。本発明の設計の一実施例では、n−センス増幅器502a、502bは、それぞれ隣接するメモリ・セル・アレイ402aと402c及び二重p−センス増幅器701と705、サービス・メモリ・セル・アレイ402aと402cの間で共有される。この実施例では、列デコーダ703は、I/O経路702と704の間に位置する。I/O経路702及び704は、メモリのある特定のワードにアクセスするために行アクセス・ストローブ(RAS)コマンド及び列アクセス・ストローブ(CAS)コマンドを実行する適切な行と列の選択の後の、データのデータ・ピンへの経路である。
【0037】
図11は、n−センス増幅器及び関連する回路のある構成の概略図を示す。この構成では、メモリ・セル・サブアレイ1102は、メモリ・セルの状態を読み取り、各セルをそれが読み取られるとリフレッシュするために、n−センス増幅器の任意のアレイに接続されている。n−センス増幅器は、2つの交差連結されたn−チャネル機能拡張モード電界効果形トランジスタQ1及びQ2、ラッチ・トランジスタQ3、並びにバイアス・ネットワーク・トランジスタQ4,Q5,Q6,Q7を具備する。ディジット線D及びD*は、それぞれセルx1003及びセルy1004に接続される隣接するディジット線の組である。行復号化及び列復号化のハードウェアは、任意の単独メモリ・アクセスがDまたはD*のどちらを起動するが、決して同時に両方を起動しないように設計されている。例えば、本発明のアーキテクチャは折り返し式ビット線システムであるため、セルx1003及びセルy1004の両方を同時に読み取ったり、リフレッシュするメモリ・アクセスはない。これにより、アクセスごとに組の内の一方のディジット線だけをアクティブに使用することが可能になり、セル読取り中に組のもう一方のディジット線をセンス増幅器の電圧基準として使用することができるようになる。この構成により、ダイ領域を効率的に使用できる。
【0038】
n−センス増幅器の動作は、例を用いて最良な形で説明される。図11を参照し、セルx1003の内容を読み取り、(読み取りの破壊的な性質のために)セルx1003をリフレッシュするために、セルxのアクセスが希望されていたと想定する。トランジスタQXが起動される前に、本発明のn−センス増幅器は、線D及びD*を、トランジスタQ4、Q5、Q6、並びにQ7を介して中間電圧DVC2(VCCとVSSの中間点)まで予備充電する。トランジスタQ4及びQ6は、基準電圧をD及びD*に接続するための切替トランジスタである。トランジスタQ5及びQ7は、欠陥のあるセルがDVC2ソースを接地しようとする場合に、電流制限器として使用される長チャネル・トランジスタである。Q5及びQ7は、つねに「オン」である。
【0039】
セルx1003は、ディジット線Dに接続されており、したがって、D及びD*の両方が電圧DVC2に充電された後で、トランジスタQxが、コンデンサCxをDに接続するためにオンに切り替えられ、D*が電圧DVC2での基準となる。CxのキャパシタンスはDのキャパシタンスよりはるかに少ないため、Cx上での電荷の量は、約100ミリボルト、Dでの電圧を変化させる。この電圧差が、(セルCxの読取り動作中に)Q3が起動されると起動される、交差連結されたトランジスタの組Q1とQ2に検出される。Q1及びQ2は、Cxが読取りで論理ゼロであるとDをローに駆動するために動作し、代わりにCxが読取りで論理1であるとD*をローに駆動する。以下の項に説明するp−センス増幅器は、セルに論理1が含まれる場合にディジット線をハイに駆動し、代わりにセルに論理ゼロが含まれる場合に基準ディジット線をハイに駆動するために使用される。
【0040】
n−センス増幅器の代替実施例には、セル・コンデンサがディジット線の一方に接続される前に、ディジット線の電圧をつり合わせるためにオンに切り替えられる、つり合わせトランジスタQ8を具備する。
【0041】
トランジスタQ9、Q10、Q11、並びにQ12から構成される絶縁回路は、n−センス増幅器が前記のようにさまざまなメモリ・セル・アレイの間で共有できるようにする。例えば、前記セルx及びyへのn−センス増幅器のアクセスを可能にするには、Q9及びQ10はオンに切り替えられ、Q11及びQ12はオフに切り替えられる。Q9及びQ10がオフに切り替えられ、Q11及びQ12がオンに切り替えられると、n−センス増幅器は、セルq1005を含む別のメモリ・セル・アレイに接続される。n−センス増幅器の共有は、本発明の設計を制限されたダイ・サイズ内に収めることを可能にする別のスペース節約技法である。
【0042】
p−センス増幅器の1つの構成が図12に示される。p−センス増幅器の動作は、n−センス増幅器の動作に類似しているが、通常、Q23はQ3と同時にほぼ近く起動され、交差連結されたトランジスタQ21及びQ22は、更にハイなディジット線を論理ゼロではなく論理1に駆動するために動作する。
【0043】
ディジット線は、データ・バスへの出力のための絶縁体として働くI/Q装置ピッチ・セルと通信する。列デコーダ論理1120は、適切なI/Q装置を起動するために使用され、1ビットがデータ・バスを駆動していることを確認する。
【0044】
列デコーダ/ドライバ回路の1つの実施例が図13に示される。行ドライバ回路の節約は、単独行ドライバ回路により駆動される列(ディジット線)の数を増加することにより得られる。行を駆動するために必要な電圧は、ワード線上でブーストされ、完全電圧「1」がセル・コンデンサに書き込まれるようにする。ただし、列の数の増加に従って更に高速な速度を可能とするためには、行あたりの列の数が増加するに従い、ブースト電圧も高められなければならない。したがって、行ドライバ・ピッチ・セルは、パンチスルーの影響及びその他の電圧上昇の影響から保護されるように設計される。
【0045】
本発明の行ドライバ回路では、図13のトランジスタQ1−Q16は機能拡張モードn−チャネル・トランジスタである。「Φ」で示される信号入力(本明細書中では「PHI(ファイ)」は、メモリ・セル・アレイの行起動を同期するために使用される復号とクロック両方の信号である。PHIがローになると、行デコーダのバンク全体が選択される。行を選択するには、A1−A8の内の1つがハイになってから、A9−A16の内の1つがハイにならなければならない。例えば、A1がハイになり、A9がハイになると、行zが起動され、行zの各メモリ・セルごとのセル・スイッチ(FET)を起動するためにハイになる。これは、第1段復号1202をから第2段復号1204を通して、行ドライバ1206に伝搬するPHIロー(低アクティブPHI)により達成される。行ドライバ1206は、行zワード線を駆動するためにPHIローをハイ信号に反転するインバータ回路を具備する。n−チャネル復号トランジスタを使用するには、各段がPHIあたり個別にゲートされることが必要となる。トランジスタ1210及び1212は、各段電圧レベルを別個に制御し、線1211及び1213がそれぞれ浮動していないことを確認する。線1211及び1213をPHI切替の間にハイ・レベルにすることによって、Q9が1211及び1213上での中間電圧のための不確定切替を経験しないことを確実にする。
【0046】
行ドライバ回路をメモリ・セルとともにピッチ上に配置するために、行トランジスタ1214は緊密な間隔となり、ピッチ上でのドライバ・セルのメモリ・セルとの配置に対応するために短いチャネル素子を利用する。トランジスタのスペーシングとチャネル長の両方での削減により、トランジスタのパンチスルー及び漏れ電流の可能性が増す。これらの望ましくない影響は、高度なトランジスタ絶縁システムを使用し、後述するようにトランジスタのスレッショルド(閾値)電圧(「VT」)を増加することによって削減される。
【0047】
行ドライバ・トランジスタの近接によって、行ドライバ・セルをメモリ・セルのアレイとともにピッチ上に配置することが可能になる。これにより、ピッチから外れたセル接触のための制限された高導電性相互接続のリアル・エステート(物的不動産)を使用し、それにより他の相互接続のために単独デポジション層金属を自由にする必要性を削減する。また、相互接続の大部分は重複せず、多くが単独デポジション層金属を使用して達成できるので、行ドライバをピッチ上に配置することにより、半導体の相互接続を使用する必要性も最小限に抑えられる。したがって、行ドライバ・セルをメモリ・セル・アレイとピッチ上に配置すると、最小の半導体相互接続により使用可能な単独デポジション金属層のリアル・エステートを使用する最大セル・アレイ密度が実現される。
【0048】
行ドライバ・トランジスタ間でのスペースの縮小により、寄生トランジスタが生じる。この寄生トランジスタは、行ドライバ回路の動作中の不必要な漏れ電流及びパンチスルーを防止するために制御されなければならない。寄生トランジスタ・チャネル全体での最大電圧は供給電圧を越えて上昇するので、漏れ電流及びパンチスルーの問題は悪化する。漏れ電流及びパンチスルーの防止は、寄生トランジスタのスレッショルド電圧を増加するためにフィールド酸化絶縁物の下の寄生チャネル領域をp−ドーピングすることによって達成される。p−タイプのドーピングは、イオン注入を使用して実行することができる。大きなフィールド酸化物の過形成及び接地された寄生ゲート構造は、パンチスルー保護を更に拡張する。本発明の一実施例では、接地されたゲートが、チタン・シリサイド物質とストラップで縛られるポリシリコンを使用して接地される。
【0049】
非寄生トランジスタ間の削減されたチャネル長によっても、これらのトランジスタのチャネル領域を通る漏れ電流が増加する。電流の漏れは、n−チャネル・トランジスタのゲートの下の基板領域をp−ドーピングすることで削減される。
【0050】
図14は、行デコーダ・ピッチ・セル領域及びメモリ・セル領域の一部を示すレイアウト図で、高導電性相互接続及び半導体の相互接続は以下の表2中のキーに従って識別される。フィールド・インプラント401上での接地式ゲートは、図13の駆動トランジスタ1214に相当する領域1403内の隣接トランジスタから、領域1402内の駆動トランジスタを絶縁するのに役立つ、図14のレイアウト図に図示される。インプラント1402は、領域1403内の各トランジスタを隣接するトランジスタへのパンチスルーから保護するのに役立つ。
【0051】
【表2】
【0052】
図15は、n−センス増幅器ピッチ・セル領域及びメモリ・セル・アレイ領域の一部を示すレイアウト図であり、高導電性相互接続及び半導体の相互接続は、前記表2のキーに従って識別される。メモリ・アレイ領域は、図14に示されるメモリ・アレイ領域と同じである。金属ビット線1416は、メモリ・アレイ内のセルを、図11の線D及びD*に相当するn−センス増幅器に接続する。接地されたゲート絶縁は、1501で実現される。
【0053】
図16は、図4の16メガビット単独デポジション層金属DRAMのアドレス・フロー及びデータ・フローの電気的な相互接続の詳細なブロック図である。図16の電気概略図形式に示されるメモリ・アレイ全体は、通常、図4の物理的なレイアウト及びアーキテクチャに相当する。アレイの中心では、アドレス線1601が、例えば402a等のある特定のメモリ・サブアレイにアクセスするあめに、アドレス信号を分配する。各サブアレイには、前記のように、256Kbのメモリ・セルが含まれる。アドレス線1601a及び1601bは、それぞれ線ドライバ1602a及び1602bにより駆動される。
【0054】
アドレス分配はダイの中心から実行されるが、データ経路はダイの周辺部上にある。アレイからのデータ線は、マルチプレクサ1605及び線駆動回路1604を介して選択される。データ経路1603a及び1603bは、データI/Oピンがすべてダイのそれ側に配置されるため、図16に図示されるダイの左側の例示的な実施例の中に位置するダイのデータI/Oパッドに接続される線ドライバで成端される。図10を図16上にオーバレイすることによって、(例示的な実施例の金属中で実現される)高導電性の電力分配バス及び接地分配バスが、どのようにして、やはりおもに金属のような高導電性相互接続内でも実行される、アドレス分配及びデータ分配と干渉しないのかを理解することができる。
【0055】
結論
本明細書中では、特定の実施例が説明及び記述されたが、同じ目的を達成するために計算される任意の配置を、図示した特定の実施例の代わりに使用できることは当業者により理解されるだろう。本明細書は、本発明の適応策または変動をカバーすることを意図している。したがって、本発明が請求項及びその同等となものによってだけ制限されることは、はっきりと意図される。
【図面の簡単な説明】
類似した番号が幾つかの図を通して類似した構成部品を参照する図面においては、
【図1】図1A、図1B、並びに図1Cは、16メガビットDRAMダイ用の業界標準プラグ互換パッケージとして使用されるTSOP(小型薄型アウトラインパッケージ)用の従来の技術のパッケージを示す。
【図2】図2A、図2B、並びに図2Cは、16メガビットDRAMダイ用の業界標準プラグ互換パッケージとして使用されるSOJ(小型アウトラインJ−ウィング)用の従来の技術のパッケージを示す。
【図3】図3は、16メガビット単独デポジション層金属DRAMダイの1つの構成の機能ブロック図である。
【図4】図4は、16メガビット単独デポジション層金属DRAMダイのダイ表面全体の物理的なレイアウト図である。
【図5】図5は、図4の16メガビット単独デポジション層金属DRAMダイの物理的なレイアウト図の詳細な部分である。
【図6】図6は、図5の16メガビット単独デポジション層金属DRAMダイの物理的なレイアウト図の更に詳細な部分である。
【図7】図7は、メモリ・セル・アレイ、I/O経路、p−センス増幅器、n−センス増幅器、並びに列デコーダ回路の配置を示す、図5の16メガビット単独デポジション層金属DRAMダイの物理的なレイアウト図の詳細な断面図である。
【図8】図8は、図4の16メガビット単独デポジション層金属DRAMダイに使用されるリード・フレームのブロック図である。
【図9】図9は、図4の16メガビット単独デポジション層金属DRAMダイに使用されるリード・フレームの機械図である。
【図10】図10は、図4の16メガビット単独デポジション層金属DRAM用電力ブッシング・アーキテクチャだけを示す図である。
【図11】図11は、予備充電回路、等化回路、並びに絶縁回路を含むn−センス増幅器の電気概略図である。
【図12】図12は、入出力回路を含む、n−センス増幅器の電気概略図である。
【図13】図13は、図4の16メガビット単独デポジション層金属DRAMの1つの実施例での行デコーダ回路及び行ドライバ回路の電気概略図である。
【図14】図14は、高導電性相互接続及び半導体相互接続が識別された、行デコーダ・ピッチ・セル領域及びメモリ・セル・アレイ領域の一部を示すレイアウト図である。
【図15】図15は、高導電性相互接続及び半導体相互接続が識別された、n−センス増幅器ピッチ・セル領域及びメモリ・セル・アレイ領域の一部を示すレイアウト図である。
【図16】図16は、図4の16メガビット単独デポジション層金属DRAMのアドレス及びデータ・フローの電気相互接続の詳細なブロック図である。
【符号の説明】
400 半導体ダイ
401a,401b,401c ボンディング・パッド
402a,402b,・・・・,402h サブアレイ
403,406 I/O経路領域
404a,404b,404c ボンディング・パッド
405a,405b,405c,405d コーナー・ボンディング/パッド
407a,707b ボンディング・パッド
502a,502b NSA
701 PSA
Claims (17)
- 少なくとも2 24 個の単独ビット・メモリセルを有する半導体ダイであり、多層配線のうちの1層のみが、単位面積当たり1オーム未満の層抵抗を有する高導電性相互接続材料から成る単独デポジション層であり、多層配線の内の残りの層が、単位面積当たり1オームを超える層抵抗を有する半導体相互接続層である半導体ダイを特徴とするDRAMであって、
7.62ミリメートル幅×12.70ミリメートル長さを上回らない外形寸法を有する前記半導体ダイを有し、
前記半導体ダイ上において各々が少なくとも2 18 個のメモリセルを含むような複数のメモリ・アレイとして配列された少なくとも2 24 個のメモリセルを有し、
前記高導電性相互接続材料から成る前記単独デポジション層が単位面積当たり1オーム未満の層抵抗を有する金属材料から成り、前記メモリ・アレイ内の前記メモリセルの部分を相互接続する複数のビット線と、前記半導体ダイの内部領域に形成された複数の内部ボンディング・パッド及び前記半導体ダイの周辺領域に形成された複数の周辺ボンディング・パッドとを形成すると共に、それらボンディング・パッドと、複数のメモリセル、複数の行アドレス・デコーダ、複数の列アドレス・デコーダ、並びに複数のセンス増幅器の内の種々の部分とを選択的に相互接続する配線を構成し、
前記半導体相互接続層が少なくともポリシリコン相互接続層を含み、前記メモリセル・アレイ内の前記メモリセルを相互接続する複数のワード線を形成すると共に、前記複数のメモリセル、前記複数の行アドレス・デコーダ、前記複数の列アドレス・デコーダ、並びに、前記複数のセンス増幅器の内の選択された部分を相互接続する配線を構成し、
前記複数の行アドレス・デコーダ、前記複数の列アドレス・デコーダ、並びに前記複数のセンス増幅器が前記半導体ダイの一部を構成しており、
前記半導体ダイが8.636ミリメートル幅×17.145ミリメートル長さの外形寸法を有するJEDEC R−PDSO−J規格に準拠する業界規格パッケージの内部窪み内に嵌合するサイズであることによって前記DRAMが更に特徴付けられており、
前記パッケージの内部窪みの上部及び前記半導体ダイの上部に取り付けられたリード・フレームを有し、前記リード・フレームの電力バス相互接続を前記半導体ダイの内部領域内に形成された内部ボンディング・パッドに相互接続することにより前記半導体ダイの内部へ電力接続をもたらすことから成るDRAM。 - 前記高導電性相互接続材料が、アルミニウム、タングステン、チタン、並びにチタン・タングステンから成るグループから選択されたものである、請求項1に記載のDRAM。
- 前記半導体相互接続層がポリシリコン相互接続層を少なくとも部分的に含む、請求項1に記載のDRAM。
- 前記ポリシリコン相互接続層が、ポリシリコン上にsalicide(自己整合シリサイド)が積層されて構成されている、請求項3に記載のDRAM。
- 前記ポリシリコン相互接続層の少なくとも一部が、ポリシリコン上にsalicide(自己整合シリサイド)が積層されて構成されている、請求項3に記載のDRAM。
- 前記ポリシリコン相互接続層が、ポリシリコン上にタングステンが積層されて構成されている、請求項3に記載のDRAM。
- 前記複数の単独ビット・メモリセルが複数のサブアレイ状に配置されている、請求項6に記載のDRAM。
- 前記複数のサブアレイが2 18 個以下の単独ビット・メモリセルを含む、請求項7に記載のDRAM。
- 前記サブアレイを横切る複数のワード線が、前記複数の行アドレス・デコーダの種々の部分を前記単独ビット・メモリセルの種々の部分に相互接続する前記ポリシリコン相互接続層の一部である、請求項7に記載のDRAM。
- 前記ポリシリコン相互接続層の少なくとも一部が、ポリシリコン上にシリサイドが積層されて構成されている、請求項3に記載のDRAM。
- 前記複数の行アドレス・デコーダの少なくとも幾つかが、接地されたゲート絶縁を用いて絶縁されている、請求項1に記載のDRAM。
- 前記複数の行アドレス・デコーダの少なくとも幾つかが、フィールド・インプラント絶縁を用いて絶縁されている、請求項1に記載のDRAM。
- 前記複数のボンディング・パッドの内の少なくとも幾つかが、前記半導体ダイの内側に配置されている、請求項1に記載のDRAM。
- 前記半導体ダイが、小型アウトライン・J-ウィング(SOJ)用にJEDEC R-PDSO-J規格に準拠する業界規格パッケージ内に嵌合するように構成されている、請求項1に記載のDRAM。
- 前記半導体ダイが、薄型小型アウトライン・パッケージング(TSOP)用にJEDEC R-PDSO-J規格に準拠する業界規格パッケージ内に嵌合するように構成されている、請求項1に記載のDRAM。
- 前記半導体ダイの構成要素幅が、0.5ミクロン或いはそれ以下である、請求項1に記載のDRAM。
- 少なくとも2 24 個の単独ビット・メモリセルを有し、多層配線のうちの1層のみが、単位面積当たり1オーム未満の層抵抗を有する高導電性相互接続材料から成る単独デポジション層であり、多層配線の内の残りの層が、単位面積当たり1オームを超える層抵抗を有する半導体相互接続層であるDRAMを製造する方法であって、
(1) 7.62ミリメートル幅×12.70ミリメートル長さを上回らない外形寸法を各々が有する複数の半導体ダイをウェハー上に形成する半導体ダイ形成段階であり、
(a)前記半導体ダイ上において各々が少なくとも2 18 個のメモリセルを含むような複数のアレイとして配列された少なくとも2 24 個のメモリセルを製作すると共に、複数の行アドレス・デコーダ、複数の列アドレス・デコーダ、並びに複数のセンス増幅器を製作する段階と、
(b)前記半導体ダイ上に前記単位面積当たり1オームを超える層抵抗を有する半導体相互接続層となる少なくとも1つのポリシリコン相互接続層を配置して、前記メモリ・アレイ内の前記メモリセルを相互接続する複数のワード線を形成すると共に、前記複数のメモリセル、前記複数の行アドレス・デコーダ、前記複数の列アドレス・デコーダ、並びに前記複数のセンス増幅器の内の選択された部分を相互接続する配線を形成する段階と、
(c)前記半導体ダイ上に前記単独デポジション層となる金属層をデポジションして、当該単独デポジション層となる金属層が単位面積当たり1オーム未満の層抵抗を有するようにして前記メモリ・アレイ内の前記メモリセルの部分を相互接続する複数のビット線と、前記半導体ダイの内部領域に配置された複数の内部ボンディング・パッド及び前記半導体ダイの周辺領域に形成された複数の周辺ボンディング・パッドとを形成すると共に、それらボンディング・パッドと、前記複数のメモリセル、前記複数の行アドレス・デコーダ、前記複数の列アドレス・デコーダ、並びに前記複数のセンス増幅器の内の種々の部分と、を選択的に相互接続する配線とを形成する段階と、
から成る半導体ダイ形成段階と、
(2) 前記ウェハーから前記半導体ダイを個々に分離する段階と、
(3) 前記半導体ダイを、8.636ミリメートル幅×17.145ミリメートル長さの外形寸法を有するJEDEC R−PDSO−J規格に準拠する業界規格パッケージの窪み内部へ挿入する段階と、
(4) 前記窪みの上部及び前記半導体ダイの上部の上にリード・フレームを取り付け、電力バス相互接続を前記半導体ダイの内部ボンディング・パッドへ相互接続して、電力を前記半導体ダイの内部領域へ分配できるようにする段階と、
の諸段階を含む方法。
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