DE68913126T2

DE68913126T2 - Quasi-gefaltete Bitleitung.

Info

Publication number: DE68913126T2
Application number: DE68913126T
Authority: DE
Inventors: Robert N Rountree
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1988-10-12
Filing date: 1989-10-09
Publication date: 1994-05-26
Anticipated expiration: 2009-10-10
Also published as: KR0146290B1; KR900006974A; EP0364186B1; DE68913126D1; JPH02223090A; EP0364186A3; EP0364186A2

Description

Gebiet der Erfindung

Die vorliegende Anmeldung betrifft das Gebiet des Entwurfs hochintegrierter Speicher. Die vorliegende Erfindung betrifft genauer Layout- und Verbindungskonfigurationen für Speichermatrizen.

Hintergrund der Erfindung

Die Organisation einer Matrix aus Speicherzellen ist einer der Schlüssel zu den elektrischen Charakteristika der Speichermatrix sowie denjenigen, die die Dichte betreffen. Organisationsüberlegungen sind besonders akut auf dem Gebiet von dynamischen Speichern mit wahlfreiem Zugriff (DRAMs). DRAMs bestehen allgemein aus Speicherzellen, die einen Speicherkondensator und einen Durchgangstransistor aufweisen, der den Fluß in und aus einer Platte des Speicherkondensators steuert. Aufgrund der einfachen Struktur der Speicherzellen kann eine hohe Dichte der Speichermatrix erreicht werden. Speicherzellen sind allgemein in einem X-Y-Gitter angeordnet, wobei die Gates der Durchgangstransistoren längs der X-Achse (gewöhnlich Zeilenrichtung genannt) verbunden sind, und wobei der Source-Anschluß des Durchgangstransistors mit der Bitleitung in der Y-Richtung (gewöhnlich Spaltenrichtung genannt) verbunden ist. Bei Speichermatrizen mit geringerer Dichte empfing der Leseverstärker, der die von den Spaltenleitungen ausgegebenen Daten empfängt, das Zellensignal auf einer einzigen Leitung, wobei der Leseverstärker das Signal auf dieser Leitung mit einem Bezugspotential verglich. Als die Speichermatrizen immer dichter wurden, nahm die Größe des Kondensators in den Speicherzellen immer noch ab. Deshalb wurde das beim Zugriff auf den Kondensator gelieferte Signal ebenfalls schwächer. Während das empfangene Signal schwächer wurde, begann das auf der Leitung empfangene Umgebungsrauschen, das von dem Kondensator empfangene Signal zu unterdrücken. Deshalb wurden ausgereiftere Leseverstärkungstechniken entwikkelt. Ein Beispiel einer Speicherentwurfs- und Leseverstärkungstechnik ist in dem am 30. August 1977 erteilten US-Patent Nr. 4 045 783 von Harland zu finden. Die bei Harland gezeigte Technik sieht einen ausgeglichenen Eingang zum Leseverstärker vor. Auf beiden komplementären Bitleitungen werden durch elektrische Felder verursachte Rauschsignale erzeugt. Der Leseverstärker vergleicht das an der Speicherzelle gelieferte Signal mit dem an der ausgleichenden Bitleitung gelieferten Signal. Damit ist also das auf beiden Bitleitungen erzeugte Rauschen (das Gleichtaktrauschen) aufgehoben. Da allerdings ausgeglichene Bitleitungen parallel zueinander verlaufen müssen, kann nur eine Speicherzelle an einer der parallelen Bitleitungen adressiert werden. Waren die Speicherzellen größer, dann wurde der von den beiden Bitleitungen verbrauchte, zusätzliche Raum von verschachtelten Speicherzellen benutzt. Dieser Raumnachteil war also kein Problem. Moderne DRAM-Seicherzellentechniken sind bis zu einem Punkt fortgeschritten, bei dem der von einer Speicherzelle verbrauchte Flächeninhalt nahezu genauso gering ist wie der von der durch die Speicherzelle verlaufenden Bitleitung verbrauchte Flächeninhalt. Ein Beispiel für eine solche Speicherzelle ist in der US-Patentanmeldung Nr. 122 560 (= US-A-4 797 373) zu finden, die zur Erteilung ansteht und dem Abtretungsempfänger der vorliegenden Anmeldung übertragen ist. Nimmt eine Zelle einen minimalen Flächeninhalt ein, dann ist der Bereich, in dem eine Wortleitung durch einen Abschnitt eines ausgeglichenen Paars von Bitleitungen verläuft, wo sie nicht mit einer Speicherzelle verbunden werden kann, einfach ein verschwendeter Raum.
Eine Lösung für dieses Problem ist eine Technik der offenen Bitleitung. Bei dieser Technik erstreckt sich ein Paar von ausgeglichenen Bitleitungen an einer Seite des Leseverstärkers, während sich die andere ausgeglichene Bitleitung in die andere Seite des Leseverstärkers erstreckt. Die Bitleitungen an entgegengesetzen Seiten des Leseverstärkers sind mit Bitleitungen von Leseverstärkern an den entgegengesetzten Seiten ihrer jeweiligen Matrizen verschachtelt, wodurch die Adressierung einer Speicherzelle an jeder Kreuzung einer Wortleitung und einer Bitleitung ermöglicht wird. Damit wird eine Überkreuzungsmatrix" vorgesehen. Da allerdings die Bitleitungen nicht elektrisch nahe beieinander verlaufen (d.h. parallel), ist ein auf einer Bitleitung erzeugtes Rauschen auf der komplementären Bitleitung nicht vorhanden. Das Signal- Rausch-Verhältnis des an der Speicherzelle gespeicherten Signals gegenüber dem auf den Bitleitungen vorhandenen Rauschen ist also viel höher als beim Konzept der gefalteten Bitleitung.

Zusammenfassung der Erfindung

Das Problem ist wie in Anspruch 1 angegebenen gelöst. Die beschriebenen Ausführungsformen der vorliegenden Erfindung sehen ein Speichermatrixlayout unter Verwendung komplementärer Bitleitungen vor, die mit einem einzigen Leseverstärker verbunden sind. Ausgehend von dem Leseverstärker sind Bitleitungen, die nicht mit Speicherzellen verbunden sind, bis zur Mitte der Matrix verlängert. Eine komplementäre Bitleitung ist dann mit einer Reihe von Speicherzellen verbunden, die sich von dem Leseverstärker wegerstrecken. Die andere komplementäre Bitleitung kehrt in einer Schleife zurück und ist mit einem Satz von Speicherzellen verbunden, die sich zurück zum Leseverstärker erstrecken. Die erste Erweiterung von dem Leseverstärker kann vorteilhaft in einer Metallschicht über dem Substrat gebildet sein, wodurch kein Raum in dem Substrat selbst belegt wird. Jegliches an dem ersten Segment der Bitleitungen erzeugtes Rauschen wird durch die komplementäre Parallelstruktur der Bitleitungen aufgehoben. Da das zweite Segment von Bitleitungen seitlich getrennt ist, adressiert eine durch jedes der zweiten Segmente verlaufende Wortleitung eine einzige Speicherzelle. Deshalb läßt sich eine optimal kompakte Überkreuzungsspeichermatrix herstellen. Unter Verwendung der beschriebenen Techniken kann eine optimal kompakte Matrix mit verbesserten Signal-Rausch-Charakteristika hergestellt werden.

Kurze Beschreibung der Zeichnungen

Die Erfindung ist am besten unter Bezugnahme auf die in der folgenden detaillierten Beschreibung der bevorzugten Ausführungsform beschriebene Ausführungsform in Verbindung mit den Zeichnungen zu verstehen; darin zeigen
Fig. 1 eine schematische Zeichung zur Verdeutlichung des Layouts der gefalteten Bitleitung nach dem Stand der Technik;
Fig. 2 ein schematisches Diagramm zur Verdeutlichung des Layouts mit komplementärer Bitleitung nach dem Stand der Technik;
Fig. 3 eine schematische Zeichnung einer Ausführungsform der vorliegenden Erfindung;
Fig. 4 eine Draufsicht des Bitleitungsabschnitts der in Fig. 3 gezeigten Ausführungsform; und
Fig. 5 eine Schnittansicht durch den Abschnitt AA von Fig. 4.

Detaillierte Beschreibung der bevorzugten Ausführungsformen

Die hier beschriebenen Ausführungsformen der vorliegenden Erfindung lassen sich am besten im Vergleich zu Layoutanordnungen nach dem Stand der Technik beschreiben. Fig. 1 ist ein schematiches Diagramm, das ein Layout einer Speichermatrix nach dem Stand der Technik mit zwei Leseverstärkern mit einem Layout mit gefalteter Bitleitung zeigt. Fig. 2 ist ein schematisches Diagramm, das zwei Leseverstärker mit einem Layout mit offener Bitleitung zeigt. Fig. 3 ist ein schematisches Diagramm, das eine Ausführungsform der vorliegenden Erfindung zeigt. Fig. 4 beschreibt die in Fig. 3 gezeigte Ausführungsform weiter, wobei die Draufsicht der Bitleitungen selbst gezeigt ist. Fig. 5 ist eine Querschnittsansicht eines Abschnitts von Fig. 4, die die Struktur der Speicherzellen und die Relativpositionen der Speicherzellenverbindungen zeigen.
Die Speichermatrix 11 von Fig. 1 veranschaulicht das Konzept der gefalteten Bitleitung, wie es aus dem Stand der Technik bekannt ist. Die in Fig. 1 gezeigte Matrix ist eine Vier-mal- Vier, also eine Sechzehn-Zellen-Speichermatrix. Die Speicherzellen 10-1-1 bis 10-4-4 bilden die Matrix. Jede Speicherzelle weist einen Transistor und einen Kondensator auf. Der Transistor und der Kondensator der Speicherzelle 10-1-1 sind numeriert, wobei bei 10-1-1-A der Transistor und bei 10-1-1-B der Kondensator angegeben sind. Jede Speicherzelle der Matrix weist einen Transistor und einen Kondensator auf; allerdings sind Zahlenbezeichnungen für den Transistor und den Kondensator innerhalb der Speicherzelle ausgelassen. Die in der Speicherzelle 10-1-1 bis 10-4-4 gespeicherten Daten werden durch die Leseverstärker 12 und 14 gelesen. Der Leseverstärker 12 liest aus Speicherzellen, die mit Bitleitungen 16 oder 18 verbunden sind. Wenn der Leseverstärker 12 auf der Bitleitung 16 bereitgestellte Daten liest, dann ist die Bitleitung 18 vorgesehen, um die Last, den Spannungspegel und die Hintergrundrauschpegel der Bitleitung 16 auszugleichen. Die Differenz zwischen dem auf der Bitleitung 18 gelieferten Signal und dem auf der Bitleitung 16 gelieferten Signal ist das von der adressierten Speicherzelle bereitgestellte Signal, die so nahe wie möglich an der Bitleitung 16 angebracht ist. Weitere Techniken wie die Aufnahme von (nicht gezeigten) Scheinspeicherzellen können verwendet werden, um einen weiteren Ausgleich der Bitleitungen 16 und 18 vorzusehen. Der Leseverstärker 14 liest die auf den Bitleitungen 15 und 17 bereitgestellten Daten. Spezielle Speicherzellen an den Bitleitungen 15, 16, 17 und 18 werden durch Signale ausgewählt, die auf den Wortleitungen 24-1 bis 24-8 geliefert werden. Ist beispielsweise ein logisches H-Signal (hohe Spannung) auf der Wortleitung 24-5 bereitgestellt, dann werden die an der Speicherzelle 10-1-3 gespeicherten Daten über die Bitleitung 17 an den Leseverstärker 14 geliefert, und die in der Speicherzelle 10-2-3 bereitgestellten Daten werden auf der Bitleitung 16 an den Leseverstärker 16 geliefert. Zu einem Zeitpunkt kann einem Leseverstärker nur ein Datenbit geliefert werden; für die Speicherzellen an den Bitleitungen 15 und 18 sind also getrennte Wortleitungen erforderlich. Wichtig ist, daß zur Adressierung einer Matrix mit vier Spalten acht Wortleitungen (Wortleitungen 24-1 bis 24-8) vorgesehen sein müssen. Also muß der erforderliche Raum zum Leiten der acht Wortleitungen durch den Bereich vorgesehen sein. Da Speicherzellen mit optimaler Dichte einen etwas höheren Bereich als die Breite eine Wortleitung einnehmen, schließt diese Anordnung eine optimale Dichte der Matrix aus.
Fig. 2 ist ein schematisches Diagramm zur Veranschaulichung einer Speichermatrix 21 unter Verwendung der Architektur mit offener Bitleitung. Die Speicherzellen 20-1-1 bis 20-4-4 entsprechen den Speicherzellen 10-1-1 bis 10-4-4 der Matrix 11 von Fig. 1. Die Speicherzellen 21-1-1 bis 21-1-4 und die Speicherzellen 23-1-1 bis 23-1-4 sind aufgenommen, um die verflochtene Beschaffenheit weiterer Matrizen zu zeigen, die sich zur linken und rechten Seite von Fig. 2 erstrecken. Jede der Speicherzellen 20-1-1 bis 20-4-4, 21-1-1 bis 21-1-4 und 23-1-1 und 23-1-4 weist einen Durchgangstransistor und einen Kondensator auf, die ähnlich wie diejenigen der Speicherzelle 10-1-1 von Fig. 1 verbunden sind. Diese Speicherzellen sind in Fig. 2 der Einfachheit halber als Kästchen gezeigt. Der Leseverstärker 22 adressiert mit den Bitleitungen 26 und 28 verbundene Speicherzellen. Der Leseverstärker 24 adressiert mit den Bitleitungen 30 und 32 verbundene Speicherzellen. Die Wortleitungen 34-1 bis 34-4 adressieren die Speicherzellen 20-2-1 bis 20-2-4 und 20-3-1 bis 20-3-4. Die Wortleitungen 35-1 bis 35-4 adressieren die Speicherzellen 21-1-1 bis 21-4 und 20-1-1 bis 20-1-4. Die Wortleitungen 36-1 bis 36-4 adressieren die Speicher 20-4-1 bis 20-4-4 und 23-1-1 bis 23-1-4. Ist beispielsweise auf der Wortleitung 34-2 eine logische Eins (Signal hoher Spannung) bereitgestellt, dann werden die (nicht gezeigten) Durchgangstransistoren der Speicherzellen 20-2-2 und 20-3-2 angeschaltet und liefern damit die in der Speicherzelle 20-2-2 gespeicherten Daten auf der Bitleitung 30 und die in der Speicherzelle 20-3-2 gespeicherten Daten auf der Bitleitung 28. Bei diesem Beispiel müssen alle Wortleitungen 35-1 bis 35-4 und die Wortleitungen 36-1 bis 36-4 eine logische Null (Signal niedriger Spannung) aufweisen, da an jeden der Leseverstärker 22 und 24 nur ein Datenbit geliefert werden kann. Die Bitleitung 26 dient als eine komplementäre Bitleitung zu der Bitleitung 28 für den Leseverstärker 22, und die Bitleitung 32 dient als eine komplementäre Bitleitung zu der Bitleitung 30 für den Leseverstärker 24. Das Matrixlayout der Matrix 21 liefert gegenüber dem Matrixlayout von Fig. 1 eine bessere Packungsdichte, da jede Wortleitung mit einer Speicherzelle am Schnittpunkt jeder Bitleitung verbunden ist. Da jedoch ausgeglichene Bitleitungen an jeder Seite der Leseverstärker gebildet sind, können Rauschsignale, die an einer komplementären Bitleitung auftreten, nicht in einer Bitleitung an der entgegengesetzten Seite des Leseverstärkers auftreten. So kann ein Ungleichtaktrauschen auftreten. Das Signal der adressierten Speicherzelle muß also hoch genug sein, um das Ungleichtaktrauschen zu überlagern. Dies ist bei sehr dichten Speicherzellen unerwünscht, da die Kapazität des Kondensators in der Speicherzelle durch die Größe der Speicherzelle begrenzt ist. Deshalb ist auch das von der Speicherzelle gelieferte Signal begrenzt.
Die Matrix 41 von Fig. 3 ist ein schematisches Diagramm einer Ausführungsform der vorliegenden Erfindung. Allerdings sollen spezielle, hier beschriebene Ausführungsformen der vorliegenden Erfindung nicht so ausgelegt werden, daß sie den Bereich der Erfindung einschränken. Die Ausführungsform von Fig. 3 sieht z.B. eine Matrix für Zellen von dynamischen Speichern mit wahlfreiem Zugriff vor. Andere Typen von Matrizen wie statische Speicher mit wahlfreiem Zugriff, programmierbare Logik-Arrays und dergleichen können von den in dieser Beschreibung gelehrten Techniken profitieren und werden innerhalb des Rahmens der Erfindung berücksichtigt. Die Speichermatrix 41 umfaßt Speicherzellen 40-1-1 bis 40-4-4. Die Speicherzellen 40-1-1 bis 40-1-4 sind durch zusammengesetzte Bitleitungen 58 und 60 mit dem Leseverstärker 44 verbunden. Die Speicherzellen 40-2-1 bis 40-2-4 sind durch zusammengesetzte Bitleitungen 50 und 52 mit dem Leseverstärker 42 verbunden. Die Speicherzellen 40-3-1 bis 40-3-4 sind durch eine zusammengesetzte Bitleitung 54 und 56 mit dem Leseverstärker 44 verbunden. Die Speicherzellen 40-4-1 bis 40-4-4 sind durch die zusammengesetzte Bitleitung 46 und 48 mit dem Leseverstärker 42 verbunden. Die Wortleitungen 64-1 bis 64-4 adressieren die Speicherzellen 40-1-1 bis 40-2-4. Die Wortleitungen 64-5 bis 64-8 adressieren die Speicherzellen 40-3-1 bis 40-4-4. Bedeutsam ist hier, daß die Wortleitungen 64-1 bis 64-8 eine Speicherzelle adresssieren, die mit jeder der vier zusammengesetzten Bitleitungen (46-48, 50-52, 54-56 und 58-60) verbunden ist. Ebenso ist bedeutsam, daß die Teilbitleitungen 46, 52, 54 und 60 nur zur Verbindung von anderen Teilbitleitungen mit ihren jeweiligen Leseverstärkern dienen. Da diese Teilbitleitungen nicht mit den Source-Anschlüsse der Durchgangstransistoren der Speicherzellen 40-1-1 bis 40-4-4 verbunden werden brauchen, können diese Teilbitleitungen auf einer Höhe der Metallverbindungen über dem Substrat angeordnet werden, ohne mit den Speicherzellen darunter in Konflikt zu geraten. Es ist auch wichtig, daß diese Bitleitungen zu den anderen, mit dem gleichen Leseverstärker verbundenen Teilbitleitungen parallel sind. Die Teilbitleitungen 46 und 52 sind beispielsweise mit dem Leseverstärker 42 verbunden. Deshalb ist das in diesen Teilbitleitungen erzeugte Rauschen ein Gleichtaktrauschen und beeinträchtigt nicht die Leseoperation des Leseverstärkers 42. Ein ähnliches Prinzip sieht eine Gleichtaktrauschunterdrückung zwischen den Teilbitleitungen 54 und 60 vor. Zusammenfassend liefert die Matrix 41 eine starke Gleichtaktrauschunterdrückung zusammen mit der hohen Dichte einer Überkreuzungsmatrix.
Fig. 4 ist die Draufsicht der Matrix 41 von Fig. 3 bis auf die Leseverstärker 42 und 44. Die Leseverstärker 42 und 44 wurden weggelassen, um die Zeichnung deutlicher zu gestalten. Die Wortleitungen 64-1 bis 64-8 sind in einer polykrystallinen Siliciumschicht auf einer Isolierschicht (68 in Fig. 5) über dem Substrat 100 gebildet. Die Teilbitleitung 46, die Teilbitleitung 54, die Teilbitleitung 52 und die Teilbitleitung 60 sind aus polykristallinem Silicium auf einer Isolierschicht (69 in Fig. 5) über den Wortleitungen 64-1 bis 64-8 gebildet. Alle polykristallinen Siliciumleiter sind unter Verwendung von Standardtechniken der Abscheidung, Dotierung und Lithographie gebildet. Die Teilbitleitung 48, die Teilbitleitung 50, die Teilbitleitung 56 und die Teilbitleitung 58 befinden sich in N&spplus;-Diffundierungen, die in der Oberfläche des Substrats durch dem Fachmann bekannte Implantations- und Eindiffundierungstechniken gebildet sind. Die Teilbitleitung 46 ist über den Durchgang 47 mit der Teilbitleitung 48 verbunden. Die Teilbitleitung 50 ist über den Durchgang 51 mit der Teilbitleitung 52 verbunden. Die Teilbitleitung 54 ist über den Durchgang 55 mit der Teilbitleitung 56 verbunden. Die Teilbitleitung 58 ist über den Durchgang 59 mit der Teilbitleiung 60 verbunden. Bei einer anderen Ausführungsform können die Teilbitleitungen 46, 52, 54 und 60 direkt über den Teilbitleitungen 50, bzw. 58, 48 und 56 positioniert sein. Dies liefert eine echte Überkreuzungsmatrix und ein sehr kompaktes Layout.
Fig. 5 ist ein Querschnittsdiagramm des Segments AA von Fig. 4. Die Speicherzellen 40-4-2 und 40-3-2 sind unter Verwendung der in der Anmeldung Nr. 122 560 (erteilungsreif) beschriebenen Techniken hergestellt, die dem Abtretungsempfänger der vorliegenden Anmeldung übertragen ist. Die Speicherzelle 40-3-2 arbeitet wie folgt. Die Speicherzelle 40-3-2 weist den Transistor 40-3-2-A und den Speicherkondensator 40-2-3-B auf. Der Speicherkondensator 40-3-2-B weist den polykristallinen Siliciumstopfen 143-3, das Dielektrikum 143-2 und das Substrat 100 auf. Der Transistor 40-3-2-A weist die Teilbitleitung/den Drain-Anschluß 56, den Source-Anschluß 143-1, ein Gatedielektrikum 143-4 und einen Gate-Anschluß auf, der durch die polykristalline Wortleitung 64-6 vorgesehen ist. Wird auf der Wortleitung 64-6 ein logisches Eins-Signal (hohe Spannung) geliefert, dann wird zwischen der Teilbitleitung 56 und dem Source-Anschluß 143-1 eine Kanalzone aufgebaut. Die Information, die entweder auf der Bitleitung 56 geliefert oder an dem polykristallinen Siliciumstopfen 143-4 gespeichert wird, wird durch den polykristallinen Siliciumstopfen 143-5 und die zwischen der Source-Zone 143-1 und der Teilbitleitung 56 gebildete Kanalzone geleitet. Die Speicherzelle 40-4-2 arbeitet auf ähnliche Weise, und Bestandteile, die parallel benannt sind, entsprechen denjenigen, die unter Bezug auf die Speicherzelle 40-3-2 beschrieben sind. Die Wortleitung 64-6 ist durch eine Siliciumdioxidzone 68 gegen das Substrat 100 isoliert, die auf der Oberfläche des Substrats 100 entweder abgeschieden oder thermisch ausgebildet ist. Die Teilbitleitungen 54 und 60 sind von der Wortleitung 64-6 durch den Isolator 68 getrennt. Der Isolator 68 kann aus einer beliebigen Zahl von geeigneten, dem Fachmann bekannten Isolatoren bestehen, z.B. aus durch chemische Dampfabscheidung aufgebrachtem Siliciumdioxid. Die Isolierschicht 66 ist z.B. durch chemische Dampfabscheidung von Siliciumdioxid oder einem anderen geeigneten Isolator über der Oberfläche der Teilbitleitungen 54 und 60 gebildet.
Obwohl hier spezielle Ausführungsformen der vorliegenden Erfindung beschrieben sind, sollen sie nicht so ausgelegt werden, daß sie den Bereich der Erfindung einschränken. Die vorliegende Erfindung ist nur durch den Umfang der beigefügten Ansprüche begrenzt.

Claims

1. Speichermatrix, enthaltend:

einen ersten Leseverstärker (42) mit einem ersten und einem zweiten Eingangsanschluß;

einen zweiten Leseverstärker (44) mit einem ersten und einem zweiten Eingangsanschluß;

eine erste Spalte von Speicherzellen, die zwischen dem ersten und dem zweiten Leseverstärker angeordnet sind, wobei die erste Spalte eine erste Teilmenge von Speicherzellen (40-2) umfaßt, wobei die erste Teilmenge eine zusammenhängende Gruppe von dem ersten Leseverstärker (42) am nächsten liegenden Speicherzellen ist, die erste Spalte auch eine zweite Teilmenge (40-4) aufweist und die zweite Teilmenge aus denjenigen Speicherzellen der ersten Spalte besteht, die nicht in der ersten Teilmenge enthalten sind;

eine zweite Spalte von Speicherzellen, die zwischen dem ersten und dem zweiten Leseverstärker angeordnet sind, wobei die zweite Spalte eine erste Teilmenge von Speicherzellen (40-1) umfaßt, die erste Teilmenge eine zusammenhängende Gruppe von dem ersten Leseverstärker (42) am nächsten liegenden Speicherzellen ist und die erste Teilmenge die gleiche Anzahl von Speicherzellen wie die erste Teilmenge der ersten Spalte aufweist, wobei die zweite Spalte auch eine zweite Teilmenge (40-3) aufweist, die aus denjenigen Speicherzellen der zweiten Spalte besteht, die nicht in der ersten Teilmenge sind, und die zweite Teilmenge die gleiche Anzahl von Speicherzellen wie die zweite Teilmenge der ersten Spalte aufweist;

eine Anzahl von Zeilenleitungen (64), wobei die Zeilenleitungen Leiter aufweisen, die mit dem Steueranschluß von nicht mehr als einer Speicherzelle in jeder der ersten und der zweite Spalten verbunden sind;

eine erste Teilbitleitung (46) mit einer leitfähigen Leitung, die parallel zu der ersten Teilmenge (40-2) der ersten Spalte angeordnet ist, wobei das dem ersten Leseverstärker (42) am nächsten gelegene Ende der ersten Teilbitleitung elektrisch mit dem ersten Eingangsanschluß des ersten Leseverstärkers verbunden ist;

eine zweite Teilbitleitung (48) mit einer leitfähigen Leitung, die parallel zu der zweiten Teilmenge (40-4) der ersten Spalte angeordnet und elektrisch mit jeder der Speicherzellen der zweiten Teilmenge der ersten Spalte verbunden ist, wobei das dem ersten Leseverstärker am nächsten liegende Ende der zweiten Teilbitleitung mit dem Ende der ersten Teilbitleitung verbunden ist, das von dem ersten Leseverstärker entfernt angeordnet ist;

eine dritte Teilbitleitung (52) mit einer leitfähigen Leitung, die parallel zu der ersten Teilmenge (40-2) der ersten Spalte angeordnet ist, wobei das dem ersten Leseverstärker (42) am nächsten liegende Ende dieser Bitleitung mit dem zweiten Eingangsanschluß des ersten Leseverstärkers verbunden ist, sowie

eine vierte Teilbitleitung (50) mit einer leitfähigen Leitung, die parallel zu der ersten Teilmenge (40-2) der ersten Spalte angeordnet und mit jeder Speicherzelle in der ersten Spalte elektrisch verbunden ist, wobei das dem zweiten Leseverstärker (44) am nächsten liegende Ende der vierten Teilbitleitung mit dem dem zweiten Leseverstärker am nächsten liegenden Ende der dritten Teilbitleitung elektrisch verbunden ist.

2. Speichermatrix nach Anspruch 1, bei der die erste und die dritte Teilbitleitung auf einer Isolierschicht gebildetes, abgeschiedenes Metall aufweisen, wobei die Isolierschicht die erste und die dritte Teilbitleitung und die zweite und die vierte Teilbitleitung elektrisch trennt.

3. Speichermatrix nach Anspruch 1, bei der die erste und die dritte Teilbitleitung aus Polysilicium gebildet sind.

4. Speichermatrix nach Anspruch 1, Anspruch 2 oder Anspruch 3, bei der die zweite und die vierte Teilbitleitung hoch dotierte Zonen in einem Halbleitersubstrat aufweisen.

5. Speichermatrix nach einem der vorhergehenden Ansprüche, bei der die erste Teilbitleitung mit der zweiten Teilbitleitung vertikal ausgerichtet positioniert ist und die dritte Teilbitleitung mit der vierten Teilbitleitung vertikal ausgerichtet positioniert ist.

6. Speichermatrix nach einem der vorhergehenden Ansprüche, bei der jede Zelle einen Speicherkondensator und einen Durchgangstransistor aufweist.

7. Vorrichtung, die eine Speichermatrix nach einem der vorhergehenden Ansprüche umfaßt.

8. Vorrichtung nach Anspruch 7, bei der die Speichermatrix ein dynamischer Speicher mit wahlfreiem Zugriff ist.