JPH02223090A - 擬折返しビット線 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 先見上段且皿１１ 本出願は高密度なメモリの設計の分野に関連する。詳細
には、本発明はメモリ・アレイのレイアウト及び内部接
続に関する。

従来の技術　び問題１、 メモリ・セルのアレイの構成は、メモリ噛アレイの密度
及び電気的特性の鍵の１つである。構成の研究は、ダイ
ナミック・ランダム・アクセス・メモリ（ｄＲＡＭ）の
分野において特に顕著である。ｄＲＡＭは一般的に、記
憶キャパシタと、記憶キャパシタの極板の１つへの、及
び極板からの流れを制御１′！Ｉるバス・トランジスタ
を含むメモリ・セルから成る。メモリ・セルは構造が単
純なため、メモリ・アレイが高密度になり得る。メモリ
・セルは一般的にＸＹグリッドに配列され、バス・トラ
ンジスタのゲートがＸ輪（−殻内に行方向と呼ばれる）
に沿って接続され、バス舎トランジスタのソースがＹ方
向（−殻内に列方向と呼ばれる）にビット線に接続され
る。密度のより低いメモリ・アレイでは、センス増幅器
は、メモリ・セルに接続された１本の列線からデータ出
力を受けた。センス増幅器は１本の列線の信号を基準電
位にたとえた。メモリ・アレイがより高密度になるにつ
れ、メモリ・セルのキャパシタの寸法はより小さくなっ
た。従って、キャパシタがアクセスされた時に出される
信号も小さくなった。受信される信号が小さくなるにつ
れ、線で受けられる周囲雑音が、キャパシタから受信さ
れる信号を圧倒し始めた。よってより精巧なセンス増幅
技術が開発された。メモリ・レイアウトとセンス増幅技
術の例は、１９７７年８月３０日に発行された、バーラ
ンドの米国特許出願第４．０４５．７８３号に見られ、
ここでは参照として取入れられる。バーランドの技術で
は、センス増幅器へ平衡入力が提供される。電界により
生じた雑音信号は、相補ビット線の両方に発生する。セ
ンス増幅器は、メモリーセル−ビット線に出された信号
と、平衡ビット線に出された信号を比較する。従って、
両方のビット線に発生した雑音（共通モード雑音）は相
殺される。しかしながら、平衡ビット線はｎいに平行で
なければならないので、平行なビット線のうち１本にあ
る１つのメモリ・セルのみがアドレスされ得る。メモリ
・セルがより大きかった時は、１組のビット線による無
駄な空間は、組合わされたメモリ・セルにより使用され
た。従って空間の損失は問題にならなかった。最新のｄ
ＲＡＭメモリ・セル技術は、メモリ・セルにより占めら
れる表面積が、メモリ・セルにつながるビット線により
占められる表面積とほぼ同様に小さくなるまで改良され
た。この様なメモリΦセルの例は、米国特許出願通し番
号第１２２．５６０号にみられ、これは特許査定通知書
を受けており、本出願の譲受人に！Ｉ渡されている。米
国特許出願通し番号第１２２．５６０号は参照としてこ
こに取入れられる。セルは最低限の表面積を占めている
ので、ワード線が１組の平衡ビット線の部分を通り、ま
たそれがメモリ・セルに接続されない領域は、単に無駄
になる。

この問題の１つの解決策は、オープン・ビット線技術で
ある。この技術では、１組の平衡ビット線の一方が、セ
ンス増幅器の片側に延び、他方の平衡ビット線はセンス
増幅器のもう一方の側に延びる。センス増幅器のそれぞ
れ反対側にあるビット線には、それらの各アレイの反対
側のセンス増幅器からのビット線が組合わされ、よって
ワード線とビット線が工れぞれ交差するところで、メモ
リ・セルがアドレスされる。よって「交差点アレイ」が
提供される。しかしながら、ビット線は電気的に互いに
近くを（Ｉ］ち平行に）通らないので、ビット線で発生
した雑音は相補ビット線には現れないであろう。よって
メモリ・セルに記憶された信号対ビット線に現れる雑音
の、信号と雑音の割合は、折返しビット線の観念のもの
よりもかなり高い。

問題　を解決するための手段　び 本発明の実施例は、１個のセンス増幅器に接続された相
補ビット線を用いたメモリ・アレイ・レイアウトを提供
する。接続されていないビット線は、センス増幅器から
、アレイの真中へ延びる。

１木の相補ビット線はセンス増幅器から離れて延び、一
連のメモリ・セルに接続される。他方の相補ビット線は
折れ曲がって、センス増幅器の方に戻り、一連のメモリ
・セルに接続される。センス増幅器からの第１の延長物
は、有利なことに基板上の金属跨に形成されても良く、
よって基板自体の空間は使用されない。ビット線の第１
の部分で発生した全ての雑音は、ビット線の相補平行構
造により相殺される。ビット線の第２の部分は横方向に
隔てられているので、第２の部分をそれぞれ通るワード
線により、１個のメモリ・セルがアドレスされる。従っ
て、最適密度の交差点メモリ・アレイが形成され得る。

説明された技術により、改良された信号雑音特性を持つ
最適密度のアレイが形成され得る。

本発明は図面と共に以下で詳細に説明される実施例にお
いて更に良く理解されるであろう。

実施例 本発明の実施例は、従来の配列のレイアウトとの比較に
おいて良く説明されよう。第１図は、折返しビット線レ
イアウトを持つ２つのセンス増幅器を有づ”る、従来の
メモリ・アレイ・レイアウトを示す略図である。第２図
は、オーブン・ビット線レイアウトを持つ２つのセンス
増幅器を示Ｊ略図である。第３図は、本発明の一実施例
を示す略図である。第４図は、ビット線自体の平面図を
示して、第３図で示された実施例をさらに説明する。

第５図は、第４図の一部分の断面図であり、メモリ・セ
ルの構造と、メモリ・セル相互接続線の相対的な位置を
示す。

第１図のメモリ・アレイ１１は、従来の技術で知られる
折返しビット線の概念を示す。第１図に示すアレイは、
１２４個、横４個の、１６ｔｌのセルのメモリ・７レイ
である。メモリ◆セル１０−１−１乃至１０−４−４は
アレイを構成する。各メモリ・セルはトランジスタとキ
ャパシタを含む。

メモリ・セル１０−１−１のトランジスタとキャパシタ
は、トランジスタ１Ｏ−１−１−Ａ及びキャパシタ１Ｏ
−１−１−Ｂと示される。メモリ・セル内のトランジス
タとキャパシタの参照符号は省略されるが、アレイの各
メモリ・セルはトランジスタとキャパシタを含む。メモ
リ・セル１０−１−１乃至１０−４−４に記憶されたデ
ータは、センス増幅器１２と１４で読出される。センス
増幅器の設計の例は、１９８０年１２月１６日発行のマ
クアレキサンダーによる米国特許筒４，２３９．９３３
号に見られ、これは本出願の藷受入に譲渡され、ここで
は参照として取入れられる。センス増幅器１２はビット
線１６または１８に接続されるメモリ・セルから読出す
。センス増幅器１２がビット線１６に提供されたデータ
ぐ読むとき、ビット１ｉ１１８はビット線１６の負荷電
圧レベルと、バックグラウンド・ノイズ・レベルを平衡
にするため設けられている。ビット［１１８に出された
信号と、ビット［１１６に出された信号の違いは、ビッ
ト線１６に可能な限り近く設けられた、アドレスされた
メモリ・セルにより出された信号である。

ダミー・メモリ・セルを含むなどの他の技術（図示され
ず）を、ビット線１６と１８をざらに平衡に覆るのに用
いて良い。センス増幅器１４は、ビット線１５と１７に
出されたデータを読む。ビット線１５．１６，１７．１
８上の特定のメモリ・セルは、ワード線２４−１乃至２
４−８に出された信号で選択される。例えば、論理高く
高電圧）信号がワード［１２４−５に出されるなら、メ
モリ・セル１０−１−３に記憶されたデータは、ビット
線１７を介してセンス増幅器１４に提供され、メモリ・
セル１０−２−３に提供されたデータはビット線１６に
提供されセンス増幅器１２へ達する。１度に１データ・
ビットしか、センス増幅器に提供されないので、ビット
線１５と１８上のメモリ・セルには別個のワード線が必
要である。重要なことには、４つの行があるアレイをア
ドレスするには、８本のワード線（ワードｌ１１２４−
１乃至２４−８＞がなければならない。よって８本のワ
ード線を巡らせるのに必要な空間が提供されねばならな
い。密度の最適なメモリ令セルは、ワード線の幅より僅
かに広い領域を占めているので、この配列ではアレイの
密度は最適にはならない。

第２図は、オプーン・ビット線構造を用いた、従来のメ
モリ・アレイ２１を示す略図である。メモリ・セル２０
−１−１乃至２０−４−４は、第１図の７レイ１１のメ
モリ・セル１０−１−１乃至１０−４−４に対応する。

メ（す・セル２１−１−１乃至２１−４−４及びメモリ
・セル２３１−１乃至２３−１−４は、第２図の左及び
右に延びる他の７レイとのつながりを示す。メモリ・セ
ル２０−１−１乃至２０−４−４、メモリ・セル２１−
１−１乃至２１−１−４、及びメモリ・セル２３−１−
１乃至２３−１−４のそれぞれは、パス・トランジスタ
とキャパシタを含み、これらは第１図のメモリ・セル１
ｏ−ｉ−ｉのバス・トランジスタ及びキャパシタと同様
に接続されている。これらのメモリ・セルは第２図では
、簡略して箱のように示しである。センス増幅′ａ２２
はビット［１２６と２８に接続されているメモリ・セル
をアドレスする。センス増幅器２４はビット線３０と３
２に接続されているメモリ・セルをアドレスする。ワー
ド線３４−１乃至３４−４は、メモリ・セル２０−２−
１乃至２０−２−４、及びメモリ・セル２０−３−１乃
至２０−３−４をアドレスする。ワード線３５−１乃至
３５−４は、メモリ・セル２１−１−１乃至２１−１−
４、及びメモリ・セル２０−１−１乃至２０−１−４を
アドレスする。ワード線３６−１乃至３６−４は、メモ
リ・セル２０−４−１乃至２０−４−４、及びメモリ・
セル２３−１−１乃至２３−１−４をアドレスする。−
例として、論理１（高電圧信号）がワード＄１３４−２
に出された場合、メモリ・セル２０−２−２及び２０−
３−２のバス中トランジスタ（図示されず）はターン・
オンされ、よって、メモリ・セル２０−２−２に記憶さ
れたデータをビット線３０に提供し、メモリ・セル２０
−３−２に記憶されたデータはビット線２８に提供され
る。この例では、データの１ビツトしかセンス増幅器２
２と２４のそれぞれに提供されないので、ワード［１３
５−１乃至３５−４、及びワード翰３６−１乃至３６−
４の全ては、論理ゼロ（低電圧信号）を持たなければな
らない。ビットｌＩ２６はセンス増幅器２２に対して、
ビットｌ１１２Ｂの相補ビット線として機能し、またビ
ット［１３２はセンス増幅器２４に対して、ビット線３
０の相補ビット線として機能する。各ワード線は各ビッ
ト線との交差点でメモリ令セルに接続しているので、ア
レイ２１の７レイ・レイアウトは、第１図のアレイ・レ
イアウトに比べて、優れたバッキング密度を提供する。

しかしながら、平衡ビット線はセンス増幅器の両側に形
成されるので、一方の相補ビット線に発生する雑音信号
は、センス増幅器の反対側のビット線には発生しないで
あろう。従って、非共通モードの雑音が発生し得る。従
って、アドレスされたメモリ・セルの信号は、非共通モ
ードの雑音に勝るよう十分＾くなければならない。

非常に密度の＾いメモリ・セルでは、メモリ・セルの記
憶キャパシタのキャパシタンスが、メモリ・セルの寸法
により限られているので、これは望ましくない。従って
、メモリ・セルから出される信号も限られる。

第３図の７レイ４１は、本発明の一実施例の略図である
。しかしながら、ここで説明される本発明の特定の実施
例は、本発明の範囲を限定するものではない。例えば、
第３図の実施例は、ダイナミック・ランダム・メモリ令
セルのアレイを提供する。静的ランダム・アクセル・メ
モリ、プログラム可能な論理アレイ等のような他の種類
は、本明細書で説明される技術から恩恵を受は得られ、
本発明の範囲内と見なされる。メモリ・アレイ４１は、
メモリーセル４０−１−１乃至４０−４−４を含む。メ
モリ・セル４０−１−１乃至４０１−４は、混成ビット
１１５８と６０により、センス増幅器４４に接続される
。メモリ・セル４〇−２−１乃至４０−２−４は、混成
ビット線５０と５２を介して、センス増幅器４２に接続
される。

メモリ・セル４０−３−１乃至４０−３−４は、混成ビ
ット線５４と５６により、センス増幅器４４に接続され
る。メモリーセル４０−４−１乃至４０−４−４は、混
成ビット線４６と４８により、センス増幅器４２に接続
される。ワード線６４−１乃至６４−４は、メモリ・セ
ル４０−１−１乃至４０−２−４をアドレスする。ワー
ド１１６４５乃至６４−８は、メモリ・セル４０−３−
１乃至４０−４−４をアドレスする。重要なことには、
ワード線６４−１乃至６４−８は、４本の混成ビット線
（４６−４８，５０−５２，５４−５６゜及び５８−６
０）のそれぞれに接続されたメモリ・セルをアドレスす
る。また大切なことには、部分ビット線４６，５２．５
４．６０は、他方の部分ビット線をそれぞれのセンス増
幅器に接続するだけである。これらの部分ビット線は、
メモリ・セル４０−１−１乃至４０−４−４のバス・ト
ランジスタのソースに接続される必要がないので、これ
らの部分ビット線は、下のメモリ・セルを干渉すること
なく、基板上の金属相互接続のレベルに配置され得る。

また重要なことには、これらのビット線は、同じセンス
増幅器に接続される他の部分ビット線と平行である。例
えば、部分ビット線４６と５２は、センス増幅器４２に
接続される。

従って、これらの部分ビット線で発生した雑音は、共通
モードであり、センス増幅器４２のセンス動作を影響し
ない。同様な原理により、部分ビット線５４と６０間の
共通モード雑音が相殺される。

要約するとアレイ４１は、高密度な交差点アレイを提供
すると共に、雑音の共通モードによる相殺を行う。

第４図は、センス増幅器４２と４４を除いた、第３図の
７レイ４１の平面図である。センス増幅器４２と４４は
、図面の簡略化のために省略する。

ワード線６４−１乃至６４−８は、基板１００上の絶縁
層（第５図の６８）上の、多結晶シリコン層に形成され
る。部分ビット線４６、部分ビット線５４、部分ビット
線５２、及び部分ビット線６０は、ワード線６４−１乃
至６４−８上で、第５図の絶縁層（６９）上に形成され
た多結晶シリコンである。多結晶シリコン導体の全ては
、標準的な被着、ドーピング、リトグラフ技術により形
成される。部分ビット線４８、部分ビット線５０、部分
ビット線５６、及び部分ビットＩ！５８は、従来の）１
人及びドライブ・イン技術により、基板の表面に形成さ
れたＮ十拡散である。部分ビット線４６は４７を介して
、部分ビットｌ１４８に接続される。部分ビット１１５
０は５１を介して、部分ビット線５２に接続される。部
分ビット線５４は５５を介して、部分ビット線５６に接
続される。部分ビットＩ！５８は５９を介して、部分ビ
ット線６０に接続される。他の実施例では、部分ビット
線４６．５２．５４．及び６０は、部分ビット線５０．
５８．４８．５６それぞれの上に直接配置され得る。こ
れにより本当の交差点アレイと、非常に小型のレイアウ
トが提供される。

第５図は、第４図のＩＡＡに沿った断面図である。メモ
リ幸セル４０−４−２及び４０−３−２は、ここでは参
照として取入れられ、また本出願の譲受人に譲渡された
、係属中の米国特許出願番号第１２２．５６０号（特許
査定通知書を受（プている）で説明される技術を用いて
製造される。メモリ・セル４０−３−２は息下のように
動作する。

メモリ・セル４０−３−２は、トランジスタ４Ｏ−３−
２−Ａと記憶キャパシタ４０−２−３−８を含む。記憶
キャパシタ４０−３−２−８は、多結晶シリコン・プラ
グ１４３−３、誘電体１４３−２、及び基板１００を含
む。トランジスタ４Ｏ−３−２−Ａは、部分ビット線／
ドレイン５６、ソース１４３−１、ゲート誘電体１４３
−４、及び多結晶シリコン・ワード線６４−６により提
供されるゲートを含む。論理１（＾電圧）信号がワード
１１６４−６に出されるとき、チャネル領域が部分ビッ
ト線５６とソース１４３−１の間に設けられる。ビット
！１５６に提供されたか、または多結晶シリコン・プラ
グ１４３−４に記憶されたデータは、多結晶シリコン・
プラグ１４３−５と、ソース領域１４３−１及び部分ビ
ット１１５６の間に形成されたチャネル領域を介して導
通する。メモリ・セル４０−４−２は同様に動作し、メ
モリーセル４０−３−２に関して説明された構成要素と
対応して、同様に番号付けされた構成要素を持つ。ワー
ド１６４−６は、基板１００の表面に被着もしくは熱形
成された二酸化ケイ素領域６８により、基板１００から
絶縁される。部分ピット線５４と６０は、絶縁物６８に
よりワードｔｉ１６４−６から分離される。絶縁物６８
は、例えば化学気相成長により被着された二酸化ケイ素
などの、従来のいかなる数の適切な絶縁物であって良い
。絶縁物６６は、例えば二酸化ケイ素または他の適切な
絶縁物の化学気相成長により、部分ビット線５４と６０
の表面上に形成される。

本発明の特定の実施例について説明したが、これらは本
発明の範囲と限定するものではない。本発明の範囲は、
特許請求の範囲にて定められる。

以上の説明に関連して更に以Ｆの項を開示する。

（１）　　第１と第２の入力端子を持つ第１のセンス増
幅器と、 第１と第２の入力端子を持つ第２のセンス増幅器と、 前記第１と第２のセンス増幅器の間に置かれたメモリ・
セルの第１の列を含み、前記第１の列はメモリ・セルの
第１のサブセットを含み、前記第１のサブセットは前記
第１のセンス増幅器に近い隣接するメモリ・セルのグル
ープであり、前記第１の列は第２のサブセットも持ち、
前記第２のサブセットは前記第１のサブセットに含まれ
ない前記第１の列のメモリ・セルであり、 前記第１と第２のセンス増幅器の間に置かれたメモリ・
セルの第２の列を含み、前記第２の列はメモリーセルの
第１のナプセットを含み、前記第１のサブセットは前記
第１のセンス増幅器に近い隣接するメモリ・セルのグル
ープであり、また前記第１のサブセットは前記第１の列
の前記第１のサブセットと同数のメモリ・セルを持ち、
前記第２の列は前記第１のサブセットにはない前記第２
の列のメモリ・セルから成る第２のサブセットを含み、
また前記第２のサブセットは前記第１の列の前記第２の
サブセットと同数のメモリ・セルを持ち、 複数の行線を含み、前記行線は前記第１と第２の列のそ
れぞれにおいてただ１個のメモリ・セルの制御端子に接
続される。導体を含み、前記第１の列の前記第１のサブ
セットに平行に置かれた導線を含む第１の部分ビット線
を含み、前記第１のセンス増幅器に近い方の前記第１の
部分ビット線の端を、前記第１のセンス増幅器の前記第
１の入力端子に電気的に接続させ、前記第１の列の前記
第２のサブセットに平行に置かれた導線を含む第２の部
分ビット線を含み、前記第１の列の前記第２のサブセッ
トの前記メモリ・セルのそれぞれに電気的に接続され、
前記第１のセンス増幅器からは離れて置かれ、前記第１
のセンス増幅器に近い方の前記第２の部分ビット線の端
を、前記第１の部分ビット線の端に接続し、前記第１の
列の前記第１のサブセットに平行に置かれた導線を含む
第３の部分ビット線を含み、前記第１のセンス増幅器に
近い方の前記ピット線の端を、前記第１のセンス増幅器
の前記第２の入力端子に接続させ、また、 前記第１の列の前記第１のサブセットに平行に置かれた
導線を含む第４の部分ビット線を含み、前記第１の列の
前記第１のサブセットの各メモリ・セルに電気的に接続
され、前記第２のセンス増幅器に近い方の前記第４の部
分ビット線の端は、前記第２のセンス増幅器に近い方の
前記第３の部分ビット線の端に電気的に接続されている
ことを含む、メモリ装置。

（２）　　（１）項に記載した装置において、前記第１
と第３の部分ビット線は、絶縁層に形成された被着金風
を含み、前記絶縁層は前記第１と第３の部分ビット線と
、前記第２と第３の部分ビット線を電気的に分離する。

（３）　　（１）項に記載した装置において、半導体基
板とその中の前記第２と第３の部分ビット線が、前記半
導体基板に多量にドーピングされたＩＩ域を含む。

（４）　　（１）項に記載した装置において、前記装置
はダイナミック・ランダム・アクセス・メモリである。

（５）　　（１）項に記載した装置において、前記第１
の部分ビット線は前記第２の部分ビット線の垂直上に置
かれ、また前記第３の部分ビット線は前記第４の部分ビ
ット線の垂直上に置かれる。

（６）　　本発明の実施例はアレイのレイアウトを含む
。本発明の実施例は、１個のセンス増幅器（４４）に接
続された相補ビット線を用いたメモリ・アレイ（４１）
レイアウトを提供する。接続されていないビット線（５
４−５６，５８−６０）は、センス増幅器から、アレイ
の真中へ延びる。１本の相補ビット線はセンス増幅１ｓ
（４４）から離れて延び、一連のメモリ・セル（４０−
１）に接続される。他方の相補ビット線は折れ曲がって
、センス増幅器の方に戻り、一連のメモリ・セル（４０
−３）に接続される。センス増幅器からの第１の延長物
は、有利なことに基板上の金ＲＩ＆に形成されても良く
、よって！！板自体の空間は使用されない。ビット線の
第１の部分（５４，６０）で発生した全ての雑音は、ビ
ット線の相補平行構造により相殺される。ビット線の第
２の部分（５６゜５８）は横方向に隔てられているので
、第２の部分をそれぞれ通るワード線（６４）により、
１個のメモリ・セル（４０）がアドレスされる。従って
、密度の最適な交差点メモリ・アレイが形成され得る。

説明された技術により、改良された信号雑音特性を持つ
密度の最適なアレイ（４１）が形成され得る。

【図面の簡単な説明】

第１図は従来の技術の折返しビット線レイアウトを示す
略図である。 第２図は従来の技術のオープン相補ビット線レイアウト
を示す略図である。 第３図は本発明の一実施例の略図である。 第４図は第３図に示される実施例のビット線部分の平面
図である。 第５図は第４図のＡＡに沿った断面図である。 主な符号の説明 １１．２１．４１　：メモリ・アレイ １２．１４，２２．２４．４２．４４：センス増幅器 ６６．６８．６９　：絶縁層 １００：１１板 図面の浄ｉＦ（内容に変更なし）

Claims (1)

【特許請求の範囲】
1. （１）第１と第２の入力端子を持つ第１のセンス増幅器
   と、 第１と第２の入力端子を持つ第２のセンス増幅器と、 前記第１と第２のセンス増幅器の間に置かれたメモリ・
   セルの第１の列を含み、前記第１の列はメモリ・セルの
   第１のサブセットを含み、前記第１のサブセットは前記
   第１のセンス増幅器に近い隣接するメモリ・セルのグル
   ープであり、前記第１の列は第２のサブセットを持ち、
   前記第２のサブセットは前記第１のサブセットに含まれ
   ない前記第１の列のメモリ・セルであり、 前記第１と第２のセンス増幅器の間に置かれたメモリ・
   セルの第２の列を含み、前記第２の列はメモリ・セルの
   第１のサブセットを含み、前記第１のサブセットは前記
   第１のセンス増幅器に近い隣接するメモリ・セルのグル
   ープであり、また前記第１のサブセットは前記第１の列
   の前記第１のサブセットと同数のメモリ・セルを持ち、
   前記第２の列は前記第１のサブセットにはない前記第２
   の列のメモリ・セルから成る第２のサブセットを含み、
   また前記第２のサブセットは前記第１の列の前記第２の
   サブセットと同数のメモリ・セルを持ち、 複数の行線を含み、前記行線は前記第１と第２の列のそ
   れぞれにおいてただ１個のメモリ・セルの制御端子に接
   続される導体を含み、 前記第１の列の前記第１のサブセットに平行に置かれた
   導線を含む第１の部分ビット線を含み、前記第１のセン
   ス増幅器に近い方の前記第１の部分ビット線の端を、前
   記第１のセンス増幅器の前記第１の入力端子に電気的に
   接続させ、 前記第１の列の前記第２のサブセットに平行に置かれた
   導線を含む第２の部分ビット線を含み、前記第１の列の
   前記第２のサブセットの前記メモリ・セルのそれぞれに
   電気的に接続され、前記第１のセンス増幅器からは離れ
   て置かれ、前記第１のセンス増幅器に近い方の前記第２
   の部分ビット線の端を、前記第１の部分ビット線の端に
   接続し、前記第１の列の前記第１のサブセットに平行に
   置かれた導線を含む第３の部分ビット線を含み、前記第
   １のセンス増幅器に近い方の前記ビット線の端を、前記
   第１のセンス増幅器の前記第２の入力端子に接続させ、
   また、 前記第１の列の前記第１のサブセットに平行に置かれた
   導線を含む第４の部分ビット線を含み、前記第１の列の
   前記第１のサブセットの各メモリ・セルに電気的に接続
   され、前記第２のセンス増幅器に近い方の前記第４の部
   分ビット線の端は、前記第２のセンス増幅器に近い方の
   前記第３の部分ビット線の端に電気的に接続されている
   ことを含む、メモリ装置。