JP3775970B2 - 電子部品実装用基板の製造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 15
- 238000003780 insertion Methods 0.000 claims description 99
- 230000037431 insertion Effects 0.000 claims description 99
- 239000000758 substrate Substances 0.000 claims description 93
- 239000011347 resin Substances 0.000 claims description 33
- 229920005989 resin Polymers 0.000 claims description 33
- 239000000463 material Substances 0.000 claims description 28
- 230000001678 irradiating effect Effects 0.000 claims description 5
- 239000004020 conductor Substances 0.000 description 50
- 238000000034 method Methods 0.000 description 34
- 238000007747 plating Methods 0.000 description 23
- 229910000679 solder Inorganic materials 0.000 description 13
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 11
- 229910052802 copper Inorganic materials 0.000 description 10
- 239000010949 copper Substances 0.000 description 10
- 238000005530 etching Methods 0.000 description 6
- 238000010030 laminating Methods 0.000 description 6
- 239000004593 Epoxy Substances 0.000 description 4
- 238000010292 electrical insulation Methods 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 238000003486 chemical etching Methods 0.000 description 2
- 238000005553 drilling Methods 0.000 description 2
- 239000003822 epoxy resin Substances 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 229920000647 polyepoxide Polymers 0.000 description 2
- 239000011889 copper foil Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 239000010410 layer Substances 0.000 description 1
- 230000005499 meniscus Effects 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 229920003217 poly(methylsilsesquioxane) Polymers 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 239000009719 polyimide resin Substances 0.000 description 1
- 238000005476 soldering Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Images
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-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/3447—Lead-in-hole components
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- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4602—Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated
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- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09145—Edge details
- H05K2201/092—Exposing inner circuit layers or metal planes at the walls of high aspect ratio holes
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09209—Shape and layout details of conductors
- H05K2201/095—Conductive through-holes or vias
- H05K2201/09536—Buried plated through-holes, i.e. plated through-holes formed in a core before lamination
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09209—Shape and layout details of conductors
- H05K2201/095—Conductive through-holes or vias
- H05K2201/0959—Plated through-holes or plated blind vias filled with insulating material
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
- H05K2203/13—Moulding and encapsulation; Deposition techniques; Protective layers
- H05K2203/1377—Protective layers
- H05K2203/1394—Covering open PTHs, e.g. by dry film resist or by metal disc
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/0011—Working of insulating substrates or insulating layers
- H05K3/0017—Etching of the substrate by chemical or physical means
- H05K3/002—Etching of the substrate by chemical or physical means by liquid chemical etching
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/0011—Working of insulating substrates or insulating layers
- H05K3/0017—Etching of the substrate by chemical or physical means
- H05K3/0026—Etching of the substrate by chemical or physical means by laser ablation
- H05K3/0032—Etching of the substrate by chemical or physical means by laser ablation of organic insulating material
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/0094—Filling or covering plated through-holes or blind plated vias, e.g. for masking or for mechanical reinforcement
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
- Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
- Y10T29/49139—Assembling to base an electrical component, e.g., capacitor, etc. by inserting component lead or terminal into base aperture
Description
【０００１】
【発明の属する技術分野】
本発明はコア基板の両面に電気的絶縁層を介して配線パターンを形成した電子部品実装用基板の製造方法に関する。
【０００２】
【従来の技術】
配線パターンを高密度に形成した電子部品実装用基板として、ガラス・エポキシ基板等のコア基板の両面にビルドアップ法によって配線パターンを形成した基板が提供されている。この電子部品実装用基板には半導体素子や半導体素子をパッケージングした半導体装置の他に、抵抗、コンデンサといった電子部品を実装する場合がある。
図６はプリント基板５に電子部品６を実装した例である。基板に形成したピン挿入孔７にリードピン６ａを挿入し、はんだ９によってリードピン６ａを接合している。８はピン挿入孔７の内壁面に形成した導体層である。ピン挿入孔７の端面にはランド部１０が形成され、はんだ９はランド部１０及び導体層８とリードピン６ａとを接合する。導体層８とランド部１０とはめっきによって電気的に接続して形成される。
【０００３】
図７はコア基板２０の両面にビルドアップ法により配線パターンを形成した基板に電子部品を実装した例である。２２が電気的絶縁層、２４が配線パターンである。コア基板２０の両面の配線パターン２４はスルーホールにより電気的に接続される。このスルーホールは、コア基板２０に形成した貫通孔２６の内壁面に導体層２８を形成した構造である。リードピン６ａを挿入するためのピン挿入孔７は、コア基板２０と電気的絶縁層２２を貫通して形成され、内壁面に導体層８が形成されている。電子部品６のリードピン６ａは図６に示す例と同様にピン挿入孔７に挿入され、はんだ９によってピン挿入孔７の開口部に形成したランド部１０及び導体層８に接合される。
【０００４】
図８は図７に示す実装用基板の製造方法を示す。
図８(a)はコア基板２０の両面に電気的絶縁層２２を介して配線パターン２４を形成した状態を示す。コア基板２０の両面に電気的絶縁層２２を介して配線パターン２４を形成する方法は一般的なビルドアップ法による。コア基板２０の両面の配線パターン２４はコア基板２０に形成した導体層２８を介して電気的に接続される。コア基板２０に形成した貫通孔２６は樹脂材によって穴埋めする方法と、電気的絶縁層２２を形成するためにコア基板２０にラミネートする樹脂フィルムの樹脂材によって穴埋めする方法がある。
【０００５】
図８(b)は、電気的絶縁層２２を介して配線パターン２４を形成した基板にドリル加工を施し、コア基板２０と電気的絶縁層２２を貫通するピン挿入孔７を形成した状態を示す。
図８(c)は、ピン挿入孔７を形成した後、無電解銅めっき及び電解銅めっきを施してピン挿入孔７の内壁面に導体層８を形成し、電気的絶縁層２２の表面にランド部１０を形成した状態を示す。ランド部１０は、めっき等により電気的絶縁層の表面に被着した導体層を所定パターンにエッチングして形成することができる。なお、電気的絶縁層２２の表面に形成された導体層をエッチングしてランド部１０を形成する際に、同時に所要の配線パターンを形成することももちろん可能である。
【０００６】
【発明が解決しようとする課題】
上記のコア基板の両面に電気的絶縁層を介して配線パターンを形成した電子部品実装用基板では、電気的絶縁層２２としてポリイミド樹脂、エポキシ樹脂を使用し、コア基板２０としてはガラス・エポキシ樹脂を使用するといったように、コア基板とコア基板の両面に形成する電気的絶縁層との材質が異なることから、ドリル加工等によって基板に高精度にピン挿入孔７を形成することが困難であるという問題がある。近年の回路基板では、半導体素子及び部品が小型化するとともに高密度に配置されることから、ピン挿入孔７の孔位置や径寸法に高精度が要求され、ピン挿入孔７に高度の加工精度が求められている。
【０００７】
また、図８(c)に示すように、コア基板２０と電気的絶縁層２２を貫通するピン挿入孔７の内壁面にめっきにより導体層８を形成する場合は、ある程度めっき厚が厚くなるから、ピン挿入孔７の内壁面の導体層８の形成と同時に最外層の電気的絶縁層２２の表面にめっきによって形成された導体層をエッチングして配線パターンを形成する場合は、配線パターンを微細なパターンに形成することが困難になる。電気的絶縁層２２の表面に高密度で配線パターンを形成する方法としては、ピン挿入孔７の内壁面にめっきを施す際には電気的絶縁層２２の外面をマスクし、次に、電気的絶縁層２２の表面に配線パターンを形成する導体層を形成する際にはピン挿入孔７をレジスト等で塞いでめっきするといった方法や、ピン挿入孔７の内面にめっきを施した際に形成された電気的絶縁層２２の表面の導体層をいったん研削して除去した後に、改めて配線パターンを形成するための導体層を電気的絶縁層２２の表面に形成するといった方法が可能であるが、これらの方法は製造工程が複雑になる。
【０００８】
本発明は、これらの問題点を解消すべくなされたものであり、その目的とするところは、抵抗体、コンデンサ等の電子部品のリードピンを基板のピン挿入孔に挿入して実装可能とする電子部品実装用基板であって、高精度にピン挿入孔を形成することができ、また、基板に高密度に配線パターンを形成することができる電子部品実装用基板の好適な製造方法を提供することを目的としている。
【０００９】
【課題を解決するための手段】
上記目的を達成するため、本発明は次の構成を備える。
すなわち、コア基板を貫通して電子部品のリードピンを挿入するピン挿入孔を形成するとともに、ピン挿入孔の開口部の周縁となるコア基板の表面に前記リードピンを接合するランド部を形成し、前記ピン挿入孔内を樹脂材により充填した後、コア基板の表面に電気的絶縁層を介して層間で電気的に接続された配線パターンを形成し、次に、コア基板の電子部品を実装する面側の電気的絶縁層に前記ランド部が底面に露出する開口穴を形成するとともに前記ピン挿入孔内に充填されている樹脂材を除去して、前記ピン挿入孔と開口穴とを連通することを特徴とする。
【００１０】
また、コア基板の電子部品を実装する面側から前記電気的絶縁層にレーザ光を照射して開口穴を形成するとともに、前記ピン挿入孔内に充填されている樹脂材を除去することを特徴とする。
【００１１】
【発明の実施の形態】
以下、本発明の好適な実施形態について添付図面に基づき詳細に説明する。
図１は本発明に係る電子部品実装用基板に電子部品６を実装した状態の断面図である。コア基板２０の両面に電気的絶縁層２２を介して配線パターン２４が形成され、コア基板２０に形成したピン挿入孔２６ａに電子部品６のリードピン６ａが挿入されて、はんだ付けにより電子部品６が実装されている。本実施形態の電子部品実装用基板において特徴的な構成は、コア基板２０自体に電子部品６のリードピン６ａを挿入するピン挿入孔２６ａを形成し、ピン挿入孔２６ａの端面にリードピン６ａをはんだ付けするランド部１０を形成したことにある。電気的絶縁層２２にはランド部１０を形成した部位に開口穴１１が形成され、開口穴１１の底面にランド部１０が露出する。
【００１２】
ピン挿入孔２６ａの内壁面には導体層が形成され、この導体層はコア基板２０に形成した配線パターン２４と電気的に接続する導体層２８としても使用することができる。ランド部１０はコア基板２０の表面上のピン挿入孔２６ａの端面の周縁部に形成されている。ピン挿入孔２６ａはランド部１０よりも細径に形成され、図１に示す実施形態では、はんだ付けの際に、はんだ９がピン挿入孔２６ａに若干入り込んでランド部１０及び導体層２８とリードピン６ａとが接合されている。はんだ９が開口穴１１内に溜まることから、隣接するピン挿入孔のはんだ９の接合部と電気的に短絡することを確実に防止することができる。
【００１３】
リードピン６ａはコア基板２０に設けたピン挿入孔２６ａの一方の開口部でのみ接合されるから、ピン挿入孔２６ａの他方の開口部については電気的絶縁層２２を除去してピン挿入孔２６ａを開口してもよいし、電気的絶縁層２２を除去せずに閉塞させてもよい。図１の実施形態では、ピン挿入孔２６ａの他方の開口部を開口した形態と閉塞した形態を示している。ピン挿入孔２６ａの他方の開口部を開口した場合は、ピン挿入孔２６ａを突き抜くようにリードピン６ａを配置することができ、電気的絶縁層２２によって内壁面した場合は、ピン挿入孔２６ａの他方の開口部に電気的絶縁層２２を介して配線パターン２４を形成することが可能になる。
なお、ピン挿入孔２６ａ以外のコア基板２０に設けた貫通孔２６及び導体層２８の構成は、コア基板の両面に配線パターンを形成した従来の回路基板の構成と同様である。
【００１４】
図２は電子部品実装用基板に電子部品６を実装した他の例を示す。図１では、ピン挿入孔２６ａ内にはんだ９が入り込み、ランド部１０とリードピン６ａとの接合部でははんだ９は電気的絶縁層２２に形成した開口穴１１の内部に溜まっているのに対して、図２に示した例では、ランド部１０が底面に露出する開口穴１１内にはんだ９が充填されて電気的絶縁層２２の表面上でメニスカス状にはんだ９とリードピン６ａとが接合している。この場合は、開口穴１１の内部全体にはんだ９を充填することによってランド部１０とリードピン６ａとの接合強度を高めることができる。ピン挿入孔２６ａ内には、はんだ９を流し込まなくてもよい。
【００１５】
図３は電子部品実装用基板に電子部品６を実装したさらに他の例を示す。本実施形態の電子部品実装用基板は上述した図１、２に示す電子部品用実装用基板と同様にコア基板２０の両面に電気的絶縁層２２を介して配線パターン２４を積層して形成したものであり、コア基板２０に設けたピン挿入孔２６ａに電子部品６のリードピン６ａを挿入し、ピン挿入孔２６ａの開口部の周縁に形成したランド部１０にリードピン６ａをはんだを用いて接合している。本実施形態の電子部品実装用基板で特徴とする構成は、貫通孔２６については内壁面に導体層を設けてスルーホールを形成し、コア基板２０の両面の配線パターン２４を電気的に接続可能とする一方、ピン挿入孔２６ａの内面には導体層を設けない構成としたことにある。ピン挿入孔２６ａにコア基板２０の両面に形成される配線パターン２４を電気的に接続する機能をもたせる必要がない場合には、本実施形態のようにピン挿入孔２６ａの開口部の周縁のコア基板表面にランド部１０を形成した構成とすることで十分である。
【００１６】
図４、５は上記実施形態の電子部品実装用基板の製造方法を示す。
図４(a)は、まず、両面に銅箔２１を被着したコア基板２０に貫通孔２６とピン挿入孔２６ａを形成した状態を示す。貫通孔２６とピン挿入孔２６ａはドリル加工によって形成することができる。図示例では貫通孔２６とピン挿入孔２６ａを同一径に形成しているが、これらの径寸法は適宜選択可能である。
【００１７】
図４(b)は、次に、貫通孔２６とピン挿入孔２６ａの内面に導体層２８を形成し、コア基板２０の表面に配線パターン２４とランド部１０とを形成した状態を示す。導体層２８は、たとえば、無電解銅めっきにより導体層を形成し、この導体層をめっき給電層として電解銅めっきを施すことによって形成できる。なお、図３に示す電子部品実装用基板のように、ピン挿入孔２６ａの内面に導体層を形成しない場合、あるいはピン挿入孔２６ａのうち、適宜ピン挿入孔２６ａを選択してその内面に導体層を形成する場合は、ピン挿入孔２６ａを適宜塞いでめっきを施すようにすればよい。
【００１８】
貫通孔２６及びピン挿入孔２６ａの内面に導体層を形成する際に、コア基板２０の表面にも同時に導体層を形成し、その後、コア基板２０の表面に形成した導体層を所定パターンにエッチングすることによってコア基板２０の表面に配線パターン２４を形成し、貫通孔２６及びピン挿入孔２６ａの開口部の周縁にランド部１０を形成することができる。配線パターン２４及びランド部１０を形成するには、導体層の表面に感光性レジストを塗布し、感光性レジストを露光・現像して配線パターン２４及びランド部１０となる部位を被覆したレジストパターンを形成し、導体層の露出部分をエッチングにして除去すればよい。この場合、貫通孔２６、ピン挿入孔２６ａも感光性レジストや他の樹脂材によって充填し、配線パターンを形成した後に除去する。
【００１９】
図４(c)〜（e）は、上記のようにしてコア基板２０に貫通孔２６とピン挿入孔２６ａを形成し、コア基板２０の表面に配線パターン２４とランド部１０とを形成した後、コア基板２０の両面にビルドアップ法により配線パターンを形成する工程を示す。
図４(c)は、コア基板２０の両面を電気的絶縁層２２によって被覆し、配線パターン２４を層間で電気的に接続する部位にビア穴３２を形成した状態である。電気的絶縁層２２はエポキシ等の電気的絶縁層を有する樹脂フィルムをコア基板２０の両面からラミネートすることによって形成する。貫通孔２６及びピン挿入孔２６ａは樹脂フィルムをラミネートする際にフィルムの樹脂材２２ａによって充填される。樹脂フィルムをラミネートして貫通孔２６とピン挿入孔２６ａを樹脂材２２ａによって充填する方法の方が、貫通孔２６とピン挿入孔２６ａをあらかじめ樹脂材で充填して穴埋めする方法にくらべて簡便である。なお、樹脂フィルムをラミネートするかわりに、エポキシ等の樹脂材をコア基板２０の表面にコーティングして電気的絶縁層２２を形成することもできる。
【００２０】
電気的絶縁層２２にビア穴３２を形成する方法には、レーザ光を照射して形成する方法、化学的エッチングによる方法等がある。ビア穴３２を形成することにより、ビア穴３２の底面に下層の配線パターン２４が露出する。
図４(d)は、ビア穴３２の底面及び内壁面、電気的絶縁層２２の表面に導体層３４を形成した状態を示す。導体層３４は無電解銅めっきあるいはスパッタリング法によって薄い導体層を形成し、この導体層をめっき給電層として電解銅めっきを施すことによって形成することができる。
図４(e)は、導体層３４をエッチングして電気的絶縁層２２の表面に配線パターン２４を形成した状態を示す。電気的絶縁層２２の表面に形成した配線パターン２４はビア３０を介してコア基板２０の表面に形成した配線パターン２４と電気的に接続される。
【００２１】
なお、電気的絶縁層２２の表面に配線パターン２４を形成する方法としては、電気的絶縁層２２の表面に導体層３４を形成した後、配線パターン２４として残す部位を被覆したレジストパターンを形成し、エッチングによって配線パターン２４を形成する方法、めっき給電層とする導体層を形成した後、配線パターン２４を形成する部位を露出させたレジストパターンを形成し、めっき給電層を利用して電解めっきを施して配線パターン２４となる部位を所要の厚さに形成した後、レジストパターンを除去し、めっき給電層の露出部分をエッチングして除去する方法等がある。
【００２２】
配線パターンを複数層に形成するには、上記の電気的絶縁層２２にさらに上層の電気的絶縁層２２を形成し、電気的絶縁層２２に下層の配線パターン２４が底面に露出するビア穴３２を形成し、ビア穴３２の底面及び内壁面、電気的絶縁層２２の表面に導体層を形成して、下層の配線パターンとビア３０を介して電気的に接続する次層の配線パターン２４を形成していけばよい。
【００２３】
図５(a)はコア基板２０の両面に電気的絶縁層２２を２層に形成した状態を示す。
本実施形態の電子部品実装用基板の製造方法で特徴とする構成は、コア基板２０の両面に電気的絶縁層２２を形成した後、ピン挿入孔２６ａの孔位置に合わせて電気的絶縁層２２を除去し、ランド部１０が底面に露出する開口穴１１を形成するとともに、ピン挿入孔２６ａの内部に充填されている樹脂材２２ａを除去してピン挿入孔２６ａにリードピン６ａを挿入可能にすることにある。
電気的絶縁層２２を除去してランド部１０が底面に露出する開口穴１１を形成するには、電気的絶縁層２２にレーザ光を照射してビア穴３２を形成する方法と同様に行うことができる。
【００２４】
ピン挿入孔２６ａに充填されている樹脂材２２ａについてはランド部１０を露出させた後、ピン挿入孔２６ａの内部にレーザ光を照射して除去する。レーザ光の照射条件を調節することにより樹脂材２２ａを除去する際にランド部１０が除去されないようにすることができる。
図５(b)ではピン挿入孔２６ａの内部の樹脂材２２ａを完全に除去し、さらにコア基板２０の他方の面側からレーザ光を照射してピン挿入孔２６ａを完全な貫通孔に形成した形態と、コア基板２０の他方の面側の電気的絶縁層２２については除去せずにピン挿入孔２６ａの他方の開口部を閉塞した形態を示す。
【００２５】
なお、電子部品実装用基板を形成する際に、ピン挿入孔２６ａの他方の開口部を導体パターンによって閉塞するように形成することにより、ピン挿入孔２６ａにレーザ光を照射して樹脂材２２ａを除去する際に、導体パターンによりレーザ光が遮蔽され他方の開口部の電気的絶縁層２２が除去されないようにすることができる。
【００２６】
ピン挿入孔２６ａの開口部を導体パターンによって閉塞するように形成するには、コア基板２０に貫通孔２６及びピン挿入孔２６ａを形成した後、無電解銅めっき及び電解銅めっきを施して貫通孔２６及びピン挿入孔２６ａの内壁面に導体層を形成し、次に、貫通孔２６及びピン挿入孔２６ａを樹脂材によって充填した後、無電解銅めっき及び電解銅めっきを施して貫通孔２６及びピン挿入孔２６ａに充填された樹脂材の端面とコア基板２０の表面に導体層を形成し、該導体層をエッチングして、コア基板２０の表面に配線パターン２４とランド部１０及びピン挿入孔２６ａの他方の面に導体パターンを形成すればよい。
この後、コア基板２０の両面にビルドアップ法によって配線パターンを形成する工程は前述した実施形態と同様である。所要の配線パターンを形成した後、コア基板２０の一方の面側からレーザ光を照射することによりランド部１０を露出させ、ピン挿入孔２６ａに充填されている樹脂材を除去することができる。
【００２７】
なお、電気的絶縁層２２に開口穴１１を形成し、ピン挿入孔２６ａの内部に充填されている樹脂材２２ａを除去する方法としては、レーザ光照射による他、化学的エッチングによることも可能である。
また、レーザ光照射による場合、上記実施形態における製造工程のように、エポキシ等の樹脂フィルムをラミネートしてピン挿入孔２６ａを樹脂材２２ａによって充填する方法の場合は、電気的絶縁層２２のビア穴３２の形成に使用するレーザ光を用いて簡単に除去できるという利点がある。もちろん、ピン挿入孔２６ａを穴埋め用の樹脂材で充填した場合であってもピン挿入孔２６ａに充填された樹脂材をレーザ光照射等によって除去することが可能である。
【００２８】
上述したように、コア基板２０の両面に電気的絶縁層を介してビルドアップ法により配線パターンを形成した後、電気的絶縁層２２にランド部１０が底面に露出する開口穴１１を形成する方法は、コア基板２０に貫通孔２６を形成する際に同時にピン挿入孔２６ａが形成できることから、後工程でピン挿入孔２６ａを形成する必要がないこと、ピン挿入孔２６ａの内面に形成する導体層２８も貫通孔２６に導体層２８を形成する際に同時に形成できること、電気的絶縁層２２に開口穴１１を開口すると同時にピン挿入孔２６ａに充填されている樹脂材２２ａを除去する工程では、電気的絶縁層２２にビア穴３２を形成する方法がそのまま適用できる等の製造工程上の利点がある。
【００２９】
また、電気的絶縁層２２の表面に配線パターン２４を形成する場合は、ビルドアップ法による配線パターン２４の形成方法がそのまま適用できるから、きわめて微細な配線パターンを形成することが可能になる。
また、本実施形態の電子部品実装用基板で電子部品を片面側のみに実装する場合には、ピン挿入孔２６ａの開口穴１１と連通しない側の開口部を電気的絶縁層２２を閉塞することによってコア基板２０のピン挿入孔２６ａを形成した領域にも配線パターン２４を形成することが可能になり、配線パターン２４を形成する自由度を増大させることができる。
なお、上記実施形態の電子部品実装用基板はコア基板２０の両面に配線パターン２４を設けたものであるが、コア基板２０の片面のみに配線パターン２４を設けた場合にも適用可能である。
【００３０】
【発明の効果】
本発明に係る電子部品実装用基板の製造方法によれば、電子部品を実装するピン挿入孔を形成した電子部品実装用基板を精度よく製造することができる。
【図面の簡単な説明】
【図１】電子部品実装用基板に部品を実装した実施形態を示す断面図である。
【図２】電子部品実装用基板に部品を実装した他の実施形態を示す断面図である。
【図３】電子部品実装用基板に部品を実装したさらに他の実施形態を示す断面図である。
【図４】コア基板の両面に配線層を形成する製造工程を示す説明図である。
【図５】電気的絶縁層に開口穴とピン挿入孔を形成する製造工程を示す説明図である。
【図６】プリント基板に部品を実装した従来の構成を示す断面図である。
【図７】コア基板の両面に配線層を形成した基板に部品を実装した例を示す断面図である。
【図８】コア基板の両面に配線層を形成した実装用基板の製造方法を示す説明図である。
【符号の説明】
６ 部品
６ａ リードピン
１０ ランド部
１１ 開口穴
２０ コア基板
２２ 電気的絶縁層
２２ａ 樹脂材
２４ 配線パターン
２６ 貫通孔
２６ａ ピン挿入孔
２８ 導体層
３０ ビア
３２ ビア穴
３４ 導体層
【発明の属する技術分野】
本発明はコア基板の両面に電気的絶縁層を介して配線パターンを形成した電子部品実装用基板の製造方法に関する。
【０００２】
【従来の技術】
配線パターンを高密度に形成した電子部品実装用基板として、ガラス・エポキシ基板等のコア基板の両面にビルドアップ法によって配線パターンを形成した基板が提供されている。この電子部品実装用基板には半導体素子や半導体素子をパッケージングした半導体装置の他に、抵抗、コンデンサといった電子部品を実装する場合がある。
図６はプリント基板５に電子部品６を実装した例である。基板に形成したピン挿入孔７にリードピン６ａを挿入し、はんだ９によってリードピン６ａを接合している。８はピン挿入孔７の内壁面に形成した導体層である。ピン挿入孔７の端面にはランド部１０が形成され、はんだ９はランド部１０及び導体層８とリードピン６ａとを接合する。導体層８とランド部１０とはめっきによって電気的に接続して形成される。
【０００３】
図７はコア基板２０の両面にビルドアップ法により配線パターンを形成した基板に電子部品を実装した例である。２２が電気的絶縁層、２４が配線パターンである。コア基板２０の両面の配線パターン２４はスルーホールにより電気的に接続される。このスルーホールは、コア基板２０に形成した貫通孔２６の内壁面に導体層２８を形成した構造である。リードピン６ａを挿入するためのピン挿入孔７は、コア基板２０と電気的絶縁層２２を貫通して形成され、内壁面に導体層８が形成されている。電子部品６のリードピン６ａは図６に示す例と同様にピン挿入孔７に挿入され、はんだ９によってピン挿入孔７の開口部に形成したランド部１０及び導体層８に接合される。
【０００４】
図８は図７に示す実装用基板の製造方法を示す。
図８(a)はコア基板２０の両面に電気的絶縁層２２を介して配線パターン２４を形成した状態を示す。コア基板２０の両面に電気的絶縁層２２を介して配線パターン２４を形成する方法は一般的なビルドアップ法による。コア基板２０の両面の配線パターン２４はコア基板２０に形成した導体層２８を介して電気的に接続される。コア基板２０に形成した貫通孔２６は樹脂材によって穴埋めする方法と、電気的絶縁層２２を形成するためにコア基板２０にラミネートする樹脂フィルムの樹脂材によって穴埋めする方法がある。
【０００５】
図８(b)は、電気的絶縁層２２を介して配線パターン２４を形成した基板にドリル加工を施し、コア基板２０と電気的絶縁層２２を貫通するピン挿入孔７を形成した状態を示す。
図８(c)は、ピン挿入孔７を形成した後、無電解銅めっき及び電解銅めっきを施してピン挿入孔７の内壁面に導体層８を形成し、電気的絶縁層２２の表面にランド部１０を形成した状態を示す。ランド部１０は、めっき等により電気的絶縁層の表面に被着した導体層を所定パターンにエッチングして形成することができる。なお、電気的絶縁層２２の表面に形成された導体層をエッチングしてランド部１０を形成する際に、同時に所要の配線パターンを形成することももちろん可能である。
【０００６】
【発明が解決しようとする課題】
上記のコア基板の両面に電気的絶縁層を介して配線パターンを形成した電子部品実装用基板では、電気的絶縁層２２としてポリイミド樹脂、エポキシ樹脂を使用し、コア基板２０としてはガラス・エポキシ樹脂を使用するといったように、コア基板とコア基板の両面に形成する電気的絶縁層との材質が異なることから、ドリル加工等によって基板に高精度にピン挿入孔７を形成することが困難であるという問題がある。近年の回路基板では、半導体素子及び部品が小型化するとともに高密度に配置されることから、ピン挿入孔７の孔位置や径寸法に高精度が要求され、ピン挿入孔７に高度の加工精度が求められている。
【０００７】
また、図８(c)に示すように、コア基板２０と電気的絶縁層２２を貫通するピン挿入孔７の内壁面にめっきにより導体層８を形成する場合は、ある程度めっき厚が厚くなるから、ピン挿入孔７の内壁面の導体層８の形成と同時に最外層の電気的絶縁層２２の表面にめっきによって形成された導体層をエッチングして配線パターンを形成する場合は、配線パターンを微細なパターンに形成することが困難になる。電気的絶縁層２２の表面に高密度で配線パターンを形成する方法としては、ピン挿入孔７の内壁面にめっきを施す際には電気的絶縁層２２の外面をマスクし、次に、電気的絶縁層２２の表面に配線パターンを形成する導体層を形成する際にはピン挿入孔７をレジスト等で塞いでめっきするといった方法や、ピン挿入孔７の内面にめっきを施した際に形成された電気的絶縁層２２の表面の導体層をいったん研削して除去した後に、改めて配線パターンを形成するための導体層を電気的絶縁層２２の表面に形成するといった方法が可能であるが、これらの方法は製造工程が複雑になる。
【０００８】
本発明は、これらの問題点を解消すべくなされたものであり、その目的とするところは、抵抗体、コンデンサ等の電子部品のリードピンを基板のピン挿入孔に挿入して実装可能とする電子部品実装用基板であって、高精度にピン挿入孔を形成することができ、また、基板に高密度に配線パターンを形成することができる電子部品実装用基板の好適な製造方法を提供することを目的としている。
【０００９】
【課題を解決するための手段】
上記目的を達成するため、本発明は次の構成を備える。
すなわち、コア基板を貫通して電子部品のリードピンを挿入するピン挿入孔を形成するとともに、ピン挿入孔の開口部の周縁となるコア基板の表面に前記リードピンを接合するランド部を形成し、前記ピン挿入孔内を樹脂材により充填した後、コア基板の表面に電気的絶縁層を介して層間で電気的に接続された配線パターンを形成し、次に、コア基板の電子部品を実装する面側の電気的絶縁層に前記ランド部が底面に露出する開口穴を形成するとともに前記ピン挿入孔内に充填されている樹脂材を除去して、前記ピン挿入孔と開口穴とを連通することを特徴とする。
【００１０】
また、コア基板の電子部品を実装する面側から前記電気的絶縁層にレーザ光を照射して開口穴を形成するとともに、前記ピン挿入孔内に充填されている樹脂材を除去することを特徴とする。
【００１１】
【発明の実施の形態】
以下、本発明の好適な実施形態について添付図面に基づき詳細に説明する。
図１は本発明に係る電子部品実装用基板に電子部品６を実装した状態の断面図である。コア基板２０の両面に電気的絶縁層２２を介して配線パターン２４が形成され、コア基板２０に形成したピン挿入孔２６ａに電子部品６のリードピン６ａが挿入されて、はんだ付けにより電子部品６が実装されている。本実施形態の電子部品実装用基板において特徴的な構成は、コア基板２０自体に電子部品６のリードピン６ａを挿入するピン挿入孔２６ａを形成し、ピン挿入孔２６ａの端面にリードピン６ａをはんだ付けするランド部１０を形成したことにある。電気的絶縁層２２にはランド部１０を形成した部位に開口穴１１が形成され、開口穴１１の底面にランド部１０が露出する。
【００１２】
ピン挿入孔２６ａの内壁面には導体層が形成され、この導体層はコア基板２０に形成した配線パターン２４と電気的に接続する導体層２８としても使用することができる。ランド部１０はコア基板２０の表面上のピン挿入孔２６ａの端面の周縁部に形成されている。ピン挿入孔２６ａはランド部１０よりも細径に形成され、図１に示す実施形態では、はんだ付けの際に、はんだ９がピン挿入孔２６ａに若干入り込んでランド部１０及び導体層２８とリードピン６ａとが接合されている。はんだ９が開口穴１１内に溜まることから、隣接するピン挿入孔のはんだ９の接合部と電気的に短絡することを確実に防止することができる。
【００１３】
リードピン６ａはコア基板２０に設けたピン挿入孔２６ａの一方の開口部でのみ接合されるから、ピン挿入孔２６ａの他方の開口部については電気的絶縁層２２を除去してピン挿入孔２６ａを開口してもよいし、電気的絶縁層２２を除去せずに閉塞させてもよい。図１の実施形態では、ピン挿入孔２６ａの他方の開口部を開口した形態と閉塞した形態を示している。ピン挿入孔２６ａの他方の開口部を開口した場合は、ピン挿入孔２６ａを突き抜くようにリードピン６ａを配置することができ、電気的絶縁層２２によって内壁面した場合は、ピン挿入孔２６ａの他方の開口部に電気的絶縁層２２を介して配線パターン２４を形成することが可能になる。
なお、ピン挿入孔２６ａ以外のコア基板２０に設けた貫通孔２６及び導体層２８の構成は、コア基板の両面に配線パターンを形成した従来の回路基板の構成と同様である。
【００１４】
図２は電子部品実装用基板に電子部品６を実装した他の例を示す。図１では、ピン挿入孔２６ａ内にはんだ９が入り込み、ランド部１０とリードピン６ａとの接合部でははんだ９は電気的絶縁層２２に形成した開口穴１１の内部に溜まっているのに対して、図２に示した例では、ランド部１０が底面に露出する開口穴１１内にはんだ９が充填されて電気的絶縁層２２の表面上でメニスカス状にはんだ９とリードピン６ａとが接合している。この場合は、開口穴１１の内部全体にはんだ９を充填することによってランド部１０とリードピン６ａとの接合強度を高めることができる。ピン挿入孔２６ａ内には、はんだ９を流し込まなくてもよい。
【００１５】
図３は電子部品実装用基板に電子部品６を実装したさらに他の例を示す。本実施形態の電子部品実装用基板は上述した図１、２に示す電子部品用実装用基板と同様にコア基板２０の両面に電気的絶縁層２２を介して配線パターン２４を積層して形成したものであり、コア基板２０に設けたピン挿入孔２６ａに電子部品６のリードピン６ａを挿入し、ピン挿入孔２６ａの開口部の周縁に形成したランド部１０にリードピン６ａをはんだを用いて接合している。本実施形態の電子部品実装用基板で特徴とする構成は、貫通孔２６については内壁面に導体層を設けてスルーホールを形成し、コア基板２０の両面の配線パターン２４を電気的に接続可能とする一方、ピン挿入孔２６ａの内面には導体層を設けない構成としたことにある。ピン挿入孔２６ａにコア基板２０の両面に形成される配線パターン２４を電気的に接続する機能をもたせる必要がない場合には、本実施形態のようにピン挿入孔２６ａの開口部の周縁のコア基板表面にランド部１０を形成した構成とすることで十分である。
【００１６】
図４、５は上記実施形態の電子部品実装用基板の製造方法を示す。
図４(a)は、まず、両面に銅箔２１を被着したコア基板２０に貫通孔２６とピン挿入孔２６ａを形成した状態を示す。貫通孔２６とピン挿入孔２６ａはドリル加工によって形成することができる。図示例では貫通孔２６とピン挿入孔２６ａを同一径に形成しているが、これらの径寸法は適宜選択可能である。
【００１７】
図４(b)は、次に、貫通孔２６とピン挿入孔２６ａの内面に導体層２８を形成し、コア基板２０の表面に配線パターン２４とランド部１０とを形成した状態を示す。導体層２８は、たとえば、無電解銅めっきにより導体層を形成し、この導体層をめっき給電層として電解銅めっきを施すことによって形成できる。なお、図３に示す電子部品実装用基板のように、ピン挿入孔２６ａの内面に導体層を形成しない場合、あるいはピン挿入孔２６ａのうち、適宜ピン挿入孔２６ａを選択してその内面に導体層を形成する場合は、ピン挿入孔２６ａを適宜塞いでめっきを施すようにすればよい。
【００１８】
貫通孔２６及びピン挿入孔２６ａの内面に導体層を形成する際に、コア基板２０の表面にも同時に導体層を形成し、その後、コア基板２０の表面に形成した導体層を所定パターンにエッチングすることによってコア基板２０の表面に配線パターン２４を形成し、貫通孔２６及びピン挿入孔２６ａの開口部の周縁にランド部１０を形成することができる。配線パターン２４及びランド部１０を形成するには、導体層の表面に感光性レジストを塗布し、感光性レジストを露光・現像して配線パターン２４及びランド部１０となる部位を被覆したレジストパターンを形成し、導体層の露出部分をエッチングにして除去すればよい。この場合、貫通孔２６、ピン挿入孔２６ａも感光性レジストや他の樹脂材によって充填し、配線パターンを形成した後に除去する。
【００１９】
図４(c)〜（e）は、上記のようにしてコア基板２０に貫通孔２６とピン挿入孔２６ａを形成し、コア基板２０の表面に配線パターン２４とランド部１０とを形成した後、コア基板２０の両面にビルドアップ法により配線パターンを形成する工程を示す。
図４(c)は、コア基板２０の両面を電気的絶縁層２２によって被覆し、配線パターン２４を層間で電気的に接続する部位にビア穴３２を形成した状態である。電気的絶縁層２２はエポキシ等の電気的絶縁層を有する樹脂フィルムをコア基板２０の両面からラミネートすることによって形成する。貫通孔２６及びピン挿入孔２６ａは樹脂フィルムをラミネートする際にフィルムの樹脂材２２ａによって充填される。樹脂フィルムをラミネートして貫通孔２６とピン挿入孔２６ａを樹脂材２２ａによって充填する方法の方が、貫通孔２６とピン挿入孔２６ａをあらかじめ樹脂材で充填して穴埋めする方法にくらべて簡便である。なお、樹脂フィルムをラミネートするかわりに、エポキシ等の樹脂材をコア基板２０の表面にコーティングして電気的絶縁層２２を形成することもできる。
【００２０】
電気的絶縁層２２にビア穴３２を形成する方法には、レーザ光を照射して形成する方法、化学的エッチングによる方法等がある。ビア穴３２を形成することにより、ビア穴３２の底面に下層の配線パターン２４が露出する。
図４(d)は、ビア穴３２の底面及び内壁面、電気的絶縁層２２の表面に導体層３４を形成した状態を示す。導体層３４は無電解銅めっきあるいはスパッタリング法によって薄い導体層を形成し、この導体層をめっき給電層として電解銅めっきを施すことによって形成することができる。
図４(e)は、導体層３４をエッチングして電気的絶縁層２２の表面に配線パターン２４を形成した状態を示す。電気的絶縁層２２の表面に形成した配線パターン２４はビア３０を介してコア基板２０の表面に形成した配線パターン２４と電気的に接続される。
【００２１】
なお、電気的絶縁層２２の表面に配線パターン２４を形成する方法としては、電気的絶縁層２２の表面に導体層３４を形成した後、配線パターン２４として残す部位を被覆したレジストパターンを形成し、エッチングによって配線パターン２４を形成する方法、めっき給電層とする導体層を形成した後、配線パターン２４を形成する部位を露出させたレジストパターンを形成し、めっき給電層を利用して電解めっきを施して配線パターン２４となる部位を所要の厚さに形成した後、レジストパターンを除去し、めっき給電層の露出部分をエッチングして除去する方法等がある。
【００２２】
配線パターンを複数層に形成するには、上記の電気的絶縁層２２にさらに上層の電気的絶縁層２２を形成し、電気的絶縁層２２に下層の配線パターン２４が底面に露出するビア穴３２を形成し、ビア穴３２の底面及び内壁面、電気的絶縁層２２の表面に導体層を形成して、下層の配線パターンとビア３０を介して電気的に接続する次層の配線パターン２４を形成していけばよい。
【００２３】
図５(a)はコア基板２０の両面に電気的絶縁層２２を２層に形成した状態を示す。
本実施形態の電子部品実装用基板の製造方法で特徴とする構成は、コア基板２０の両面に電気的絶縁層２２を形成した後、ピン挿入孔２６ａの孔位置に合わせて電気的絶縁層２２を除去し、ランド部１０が底面に露出する開口穴１１を形成するとともに、ピン挿入孔２６ａの内部に充填されている樹脂材２２ａを除去してピン挿入孔２６ａにリードピン６ａを挿入可能にすることにある。
電気的絶縁層２２を除去してランド部１０が底面に露出する開口穴１１を形成するには、電気的絶縁層２２にレーザ光を照射してビア穴３２を形成する方法と同様に行うことができる。
【００２４】
ピン挿入孔２６ａに充填されている樹脂材２２ａについてはランド部１０を露出させた後、ピン挿入孔２６ａの内部にレーザ光を照射して除去する。レーザ光の照射条件を調節することにより樹脂材２２ａを除去する際にランド部１０が除去されないようにすることができる。
図５(b)ではピン挿入孔２６ａの内部の樹脂材２２ａを完全に除去し、さらにコア基板２０の他方の面側からレーザ光を照射してピン挿入孔２６ａを完全な貫通孔に形成した形態と、コア基板２０の他方の面側の電気的絶縁層２２については除去せずにピン挿入孔２６ａの他方の開口部を閉塞した形態を示す。
【００２５】
なお、電子部品実装用基板を形成する際に、ピン挿入孔２６ａの他方の開口部を導体パターンによって閉塞するように形成することにより、ピン挿入孔２６ａにレーザ光を照射して樹脂材２２ａを除去する際に、導体パターンによりレーザ光が遮蔽され他方の開口部の電気的絶縁層２２が除去されないようにすることができる。
【００２６】
ピン挿入孔２６ａの開口部を導体パターンによって閉塞するように形成するには、コア基板２０に貫通孔２６及びピン挿入孔２６ａを形成した後、無電解銅めっき及び電解銅めっきを施して貫通孔２６及びピン挿入孔２６ａの内壁面に導体層を形成し、次に、貫通孔２６及びピン挿入孔２６ａを樹脂材によって充填した後、無電解銅めっき及び電解銅めっきを施して貫通孔２６及びピン挿入孔２６ａに充填された樹脂材の端面とコア基板２０の表面に導体層を形成し、該導体層をエッチングして、コア基板２０の表面に配線パターン２４とランド部１０及びピン挿入孔２６ａの他方の面に導体パターンを形成すればよい。
この後、コア基板２０の両面にビルドアップ法によって配線パターンを形成する工程は前述した実施形態と同様である。所要の配線パターンを形成した後、コア基板２０の一方の面側からレーザ光を照射することによりランド部１０を露出させ、ピン挿入孔２６ａに充填されている樹脂材を除去することができる。
【００２７】
なお、電気的絶縁層２２に開口穴１１を形成し、ピン挿入孔２６ａの内部に充填されている樹脂材２２ａを除去する方法としては、レーザ光照射による他、化学的エッチングによることも可能である。
また、レーザ光照射による場合、上記実施形態における製造工程のように、エポキシ等の樹脂フィルムをラミネートしてピン挿入孔２６ａを樹脂材２２ａによって充填する方法の場合は、電気的絶縁層２２のビア穴３２の形成に使用するレーザ光を用いて簡単に除去できるという利点がある。もちろん、ピン挿入孔２６ａを穴埋め用の樹脂材で充填した場合であってもピン挿入孔２６ａに充填された樹脂材をレーザ光照射等によって除去することが可能である。
【００２８】
上述したように、コア基板２０の両面に電気的絶縁層を介してビルドアップ法により配線パターンを形成した後、電気的絶縁層２２にランド部１０が底面に露出する開口穴１１を形成する方法は、コア基板２０に貫通孔２６を形成する際に同時にピン挿入孔２６ａが形成できることから、後工程でピン挿入孔２６ａを形成する必要がないこと、ピン挿入孔２６ａの内面に形成する導体層２８も貫通孔２６に導体層２８を形成する際に同時に形成できること、電気的絶縁層２２に開口穴１１を開口すると同時にピン挿入孔２６ａに充填されている樹脂材２２ａを除去する工程では、電気的絶縁層２２にビア穴３２を形成する方法がそのまま適用できる等の製造工程上の利点がある。
【００２９】
また、電気的絶縁層２２の表面に配線パターン２４を形成する場合は、ビルドアップ法による配線パターン２４の形成方法がそのまま適用できるから、きわめて微細な配線パターンを形成することが可能になる。
また、本実施形態の電子部品実装用基板で電子部品を片面側のみに実装する場合には、ピン挿入孔２６ａの開口穴１１と連通しない側の開口部を電気的絶縁層２２を閉塞することによってコア基板２０のピン挿入孔２６ａを形成した領域にも配線パターン２４を形成することが可能になり、配線パターン２４を形成する自由度を増大させることができる。
なお、上記実施形態の電子部品実装用基板はコア基板２０の両面に配線パターン２４を設けたものであるが、コア基板２０の片面のみに配線パターン２４を設けた場合にも適用可能である。
【００３０】
【発明の効果】
本発明に係る電子部品実装用基板の製造方法によれば、電子部品を実装するピン挿入孔を形成した電子部品実装用基板を精度よく製造することができる。
【図面の簡単な説明】
【図１】電子部品実装用基板に部品を実装した実施形態を示す断面図である。
【図２】電子部品実装用基板に部品を実装した他の実施形態を示す断面図である。
【図３】電子部品実装用基板に部品を実装したさらに他の実施形態を示す断面図である。
【図４】コア基板の両面に配線層を形成する製造工程を示す説明図である。
【図５】電気的絶縁層に開口穴とピン挿入孔を形成する製造工程を示す説明図である。
【図６】プリント基板に部品を実装した従来の構成を示す断面図である。
【図７】コア基板の両面に配線層を形成した基板に部品を実装した例を示す断面図である。
【図８】コア基板の両面に配線層を形成した実装用基板の製造方法を示す説明図である。
【符号の説明】
６ 部品
６ａ リードピン
１０ ランド部
１１ 開口穴
２０ コア基板
２２ 電気的絶縁層
２２ａ 樹脂材
２４ 配線パターン
２６ 貫通孔
２６ａ ピン挿入孔
２８ 導体層
３０ ビア
３２ ビア穴
３４ 導体層
Claims (2)
- コア基板を貫通して電子部品のリードピンを挿入するピン挿入孔を形成するとともに、ピン挿入孔の開口部の周縁となるコア基板の表面に前記リードピンを接合するランド部を形成し、
前記ピン挿入孔内を樹脂材により充填した後、
コア基板の表面に電気的絶縁層を介して層間で電気的に接続された配線パターンを形成し、
次に、コア基板の電子部品を実装する面側の電気的絶縁層に前記ランド部が底面に露出する開口穴を形成するとともに前記ピン挿入孔内に充填されている樹脂材を除去して、前記ピン挿入孔と開口穴とを連通することを特徴とする電子部品実装用基板の製造方法。 - コア基板の電子部品を実装する面側から前記電気的絶縁層にレーザ光を照射して開口穴を形成するとともに、前記ピン挿入孔内に充填されている樹脂材を除去することを特徴とする請求項１記載の電子部品実装用基板の製造方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000086857A JP3775970B2 (ja) | 2000-03-27 | 2000-03-27 | 電子部品実装用基板の製造方法 |
| DE60138505T DE60138505D1 (de) | 2000-03-27 | 2001-03-26 | Leiterplatte und Verfahren zu deren Herstellung |
| EP01302775A EP1146780B1 (en) | 2000-03-27 | 2001-03-26 | Circuit board and method of manufacture |
| US09/817,947 US6730859B2 (en) | 2000-03-27 | 2001-03-27 | Substrate for mounting electronic parts thereon and method of manufacturing same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000086857A JP3775970B2 (ja) | 2000-03-27 | 2000-03-27 | 電子部品実装用基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001274546A JP2001274546A (ja) | 2001-10-05 |
| JP3775970B2 true JP3775970B2 (ja) | 2006-05-17 |
Family
ID=18602958
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000086857A Expired - Fee Related JP3775970B2 (ja) | 2000-03-27 | 2000-03-27 | 電子部品実装用基板の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6730859B2 (ja) |
| EP (1) | EP1146780B1 (ja) |
| JP (1) | JP3775970B2 (ja) |
| DE (1) | DE60138505D1 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4554873B2 (ja) * | 2002-04-22 | 2010-09-29 | 日本電気株式会社 | 配線板、電子機器および電子部品の実装方法並びに製造方法 |
| KR100499004B1 (ko) * | 2002-12-18 | 2005-07-01 | 삼성전기주식회사 | 광비아홀을 구비하는 인쇄회로기판 및 가공 공정 |
| EP1443810A1 (en) * | 2003-01-23 | 2004-08-04 | Alcatel | Multilayer backplane with vias for pin connection |
| TW579665B (en) * | 2003-04-23 | 2004-03-11 | Via Tech Inc | Vertical routing structure |
| TWI281367B (en) * | 2005-02-04 | 2007-05-11 | Lite On Technology Corp | Printed circuit board and forming method thereof |
| KR20070006458A (ko) * | 2005-07-08 | 2007-01-11 | 삼성전자주식회사 | 발광 다이오드 모듈, 이를 구비한 백라이트 어셈블리, 및이를 구비한 표시 장치 |
| JP4864419B2 (ja) * | 2005-10-28 | 2012-02-01 | 株式会社東芝 | プリント回路板および電子機器 |
| US20100230138A1 (en) * | 2007-03-30 | 2010-09-16 | Toshiyuki Asahi | Wiring board |
| US20080280463A1 (en) * | 2007-05-09 | 2008-11-13 | Mercury Computer Systems, Inc. | Rugged Chip Packaging |
| JP2013089313A (ja) * | 2011-10-13 | 2013-05-13 | Tyco Electronics Japan Kk | コネクタ |
| JP2015023251A (ja) * | 2013-07-23 | 2015-02-02 | ソニー株式会社 | 多層配線基板およびその製造方法、並びに半導体製品 |
| CN104349576A (zh) * | 2013-08-01 | 2015-02-11 | 鸿富锦精密工业（深圳）有限公司 | 电路板 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1042234A (en) * | 1965-03-05 | 1966-09-14 | Mullard Ltd | Multilayer printed circuits |
| US5079065A (en) * | 1990-04-02 | 1992-01-07 | Fuji Xerox Co., Ltd. | Printed-circuit substrate and method of making thereof |
| FI88241C (fi) * | 1990-10-30 | 1993-04-13 | Nokia Mobile Phones Ltd | Foerfarande foer framstaellning av kretskort |
| US5199879A (en) * | 1992-02-24 | 1993-04-06 | International Business Machines Corporation | Electrical assembly with flexible circuit |
| JPH05315760A (ja) * | 1992-05-01 | 1993-11-26 | Cmk Corp | 多層プリント配線板の製造方法 |
| US6400573B1 (en) * | 1993-02-09 | 2002-06-04 | Texas Instruments Incorporated | Multi-chip integrated circuit module |
| US5573172A (en) * | 1993-11-08 | 1996-11-12 | Sawtek, Inc. | Surface mount stress relief hidden lead package device and method |
| US5487218A (en) * | 1994-11-21 | 1996-01-30 | International Business Machines Corporation | Method for making printed circuit boards with selectivity filled plated through holes |
| US5826330A (en) * | 1995-12-28 | 1998-10-27 | Hitachi Aic Inc. | Method of manufacturing multilayer printed wiring board |
| US5730932A (en) * | 1996-03-06 | 1998-03-24 | International Business Machines Corporation | Lead-free, tin-based multi-component solder alloys |
| JPH1041605A (ja) * | 1996-07-25 | 1998-02-13 | Hitachi Aic Inc | 電子部品の実装構造 |
| US6307161B1 (en) * | 1996-09-10 | 2001-10-23 | Formfactor, Inc. | Partially-overcoated elongate contact structures |
| JP2991155B2 (ja) * | 1997-05-09 | 1999-12-20 | 日本電気株式会社 | 電子部品およびその実装構造 |
| US6027858A (en) * | 1997-06-06 | 2000-02-22 | International Business Machines Corporation | Process for tenting PTH's with PID dry film |
| US6392160B1 (en) * | 1998-11-25 | 2002-05-21 | Lucent Technologies Inc. | Backplane for radio frequency signals |
-
2000
- 2000-03-27 JP JP2000086857A patent/JP3775970B2/ja not_active Expired - Fee Related
-
2001
- 2001-03-26 DE DE60138505T patent/DE60138505D1/de not_active Expired - Lifetime
- 2001-03-26 EP EP01302775A patent/EP1146780B1/en not_active Expired - Lifetime
- 2001-03-27 US US09/817,947 patent/US6730859B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6730859B2 (en) | 2004-05-04 |
| EP1146780B1 (en) | 2009-04-29 |
| US20010023781A1 (en) | 2001-09-27 |
| DE60138505D1 (de) | 2009-06-10 |
| JP2001274546A (ja) | 2001-10-05 |
| EP1146780A2 (en) | 2001-10-17 |
| EP1146780A3 (en) | 2003-05-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050928 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051025 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051118 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060214 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060221 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100303 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100303 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110303 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120303 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |