JP3766192B2 - 光電変換装置、光電変換方法、画像情報処理装置、画像情報処理方法、および画像形成装置 - Google Patents
光電変換装置、光電変換方法、画像情報処理装置、画像情報処理方法、および画像形成装置 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
この発明は、たとえば原稿の光画像情報を受光して電気信号を出力する光電変換装置と光電変換方法、この光電変換装置からの電気信号を処理する画像情報処理装置と画像情報処理方法、この画像情報処理装置を有して画像を形成する電子複写機等の画像形成装置に関する。
【０００２】
【従来の技術】
従来、電子複写機、ファクシミリなど画像形成装置の機器において、例えば、画像読取りのＣＣＤ（光電変換素子）の制御は、読取りの速度が上がるほど画素送り出しの周波数が高くなり、その信号の取り扱いが困難になる。このためにＣＣＤの画像領域における画素送り出しの分割を奇数（ｏｄｄ）と偶数（ｅｖｅｎ）の２分割にして高速処理を行っている。
【０００３】
図１５は従来の２チャンネル出力のＣＣＤを示すもので、このようなＣＣＤから出力される２チャンネルの信号の前処理システムは、図１６に示すようにＣＣＤの出力信号を偶数成分、奇数成分で同一の信号伝達経路（処理経路）によって処理が行われる構成となっている。
【０００４】
図１６に示す前処理システムにおいて、信号増幅処理、ＡＤ変換処理された画像信号は、１画素８ビット（ｂｉｔ）のデジタル信号の状態で偶数成分、奇数成分の２チャンネルでスキャナ制御用ＡＳＩＣに入力され、まず最初に１チャンネルに合成処理される。つまり、これにより１ライン分の画像データはＣＣＤの画素配列と同じ状態になる。
【０００５】
この１チャンネル化された画像データに対してシェーディング処理を施すことによって、画像濃度に対する画像データの各画素毎に生じる濃度勾配的な偏差、つまり照度ムラ、ＣＣＤの受光素子（フォトダイオード等）毎の感度ばらつき、ＣＣＤ内部の受光素子で発生する暗電流の影響等が、それぞれの画素毎に補正される。
【０００６】
シェーディング補正された画像データはビット反転され、そのまま画像処理ＡＳＩＣへと受け渡され、ここで画像処理ＡＳＩＣ内部において、フィルタリング処理、レンジ補正処理、倍率変換（拡大、縮小）処理、γ補正濃度変換処理、階調処理といった画像処理による一連のデータ加工処理が施される。
【０００７】
従来の２チャンネル出力ＣＣＤを用いた前処理システムは、ＣＣＤの出力信号を偶数成分、奇数成分で同一の信号伝達経路（処理経路）によって処理が行われる構成であるため、このシステム構成にて生じる画像濃度に影響する要因としては、照度ムラ、ＣＣＤの受光素子毎の感度ばらつき、ＣＣＤ内部の受光素子で発生する暗電流の影響といった、いわゆる画像濃度に対する画像データの各画素毎に生じる濃度勾配的な偏差だけであり、この偏差の影響はシェーディング処理によって補正されるものであった。
【０００８】
しかしながら、この２チャンネル出力ＣＣＤの前処理システムの構成をベースにして、高速化対応とした４チャンネル出力ＣＣＤを用いて前処理システムを構成した場合、そのシステム構成、ＣＣＤ、アンプ（Ａｍｐ）そのもののチップの内部構造上の理由によって生じる信号の伝達経路（処理経路）の違い、つまり回路特性的な偏差による画像データへの影響、つまり画像濃度に対する画像データへのリニアリティ的な偏差による影響を考慮する必要性があるという問題が新たに生じる。
【０００９】
また、ＣＣＤの信号出力構成を比較した場合、従来使用している２チャンネル出力ＣＣＤが、信号出力としてＣＣＤの１ライン分の画素信号の並び順として見た場合にこれら２出力は偶数成分と奇数成分それぞれが左端の画素信号から整列化した状態（画像処理上、適切な配列）で出力されるのに対して、高速対応ＣＣＤ、つまり４チャンネル出力ＣＣＤでは信号出力としてＣＣＤの１ライン分の画素信号の並び順として見た場合にこれら４出力は偶数成分と奇数成分それぞれについて、左側の出力は左端の画素信号から順番に最後は中央の画素信号、右側の出力は右端の画素信号から順番に最後は中央の画素信号といった具合に出力されるため、信号の配列が整列化されてない状態（画像処理上、不適切な配列）になるという問題も生じる。
【００１０】
つまり、この２つの問題は従来のシステム構成においては生じることのない問題、つまり高速化を意識して構築したシステム固有の新たな問題であるため、この問題に対する解決手段は従来のシステムには存在しないということに問題がある。つまり新システムにおいて新規に追加しなければならない手段が発生するということになる。
【００１１】
【発明が解決しようとする課題】
上記したように、高速化対応として４チャンネル出力ＣＣＤを用いた際、その前処理システム構成、ＣＣＤ、アンプのチップ内部構造上の理由によって生じる信号の伝達経路（処理経路）の違い、つまり回路特性的な偏差による画像データへの影響、つまり画像濃度に対する画像データへのリニアリティ的な偏差が生じ、また、４チャンネル出力ＣＣＤの出力信号の配列が整列化されていない状態で出力されるという問題があった。
【００１２】
そこで、この発明は、４チャンネル出力ＣＣＤを用いた際の画像濃度に対する画像データの偏差補正と、画像データの信号配列を整列化することのできる光電変換装置、光電変換方法、画像情報処理装置、画像情報処理方法、および画像形成装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】
この発明の光電変換装置は、光画像情報を受光して光電変換した電気信号を１ラインの素子に蓄積する蓄積手段と、この蓄積手段に蓄積された電気信号のうち、前記１ラインの素子のうちラインの第１の方向の端部から偶数画素成分に蓄積された電気信号を保持する第１の保持手段と、前記蓄積手段に蓄積された電気信号のうち、前記１ラインの素子のうちラインの第１の方向の端部から奇数画素成分に蓄積された電気信号を保持する第２の保持手段と、前記蓄積手段に蓄積された電気信号のうち、前記１ラインの素子のうち前記第１の方向と反対のラインの第２の方向の端部から偶数画素成分に蓄積された電気信号を保持する第３の保持手段と、前記蓄積手段に蓄積された電気信号のうち、前記１ラインの素子のうち前記第１の方向と反対のラインの第２の方向の端部から奇数画素成分に蓄積された電気信号を保持する第４の保持手段とから構成されている。
【００１４】
この発明の光電変換装置は、光画像情報を受光して光電変換した電気信号を１ラインの素子に蓄積する蓄積手段と、この蓄積手段に蓄積された電気信号のうち、前記１ラインの素子のうちラインの第１の方向の端部から偶数画素成分に蓄積された電気信号を保持する第１の保持手段と、前記蓄積手段に蓄積された電気信号のうち、前記１ラインの素子のうちラインの第１の方向の端部から奇数画素成分に蓄積された電気信号を保持する第２の保持手段と、前記蓄積手段に蓄積された電気信号のうち、前記１ラインの素子のうち前記第１の方向と反対のラインの第２の方向の端部から偶数画素成分に蓄積された電気信号を保持する第３の保持手段と、前記蓄積手段に蓄積された電気信号のうち、前記１ラインの素子のうち前記第１の方向と反対のラインの第２の方向の端部から奇数画素成分に蓄積された電気信号を保持する第４の保持手段と、前記第１の保持手段、第２の保持手段、第３の保持手段、第４の保持手段にそれぞれ保持されている信号を所定の順序に並べ替えて出力する制御手段とから構成されている。
【００１５】
この発明の光電変換方法は、光画像情報を受光して光電変換した電気信号を１ラインの素子に蓄積するステップと、蓄積された電気信号を前記１ラインの素子のうちラインの第１の方向の端部から偶数画素成分を出力するステップと、蓄積された電気信号を前記１ラインの素子のうち前記第１の方向の端部から奇数画素成分を出力するステップと、蓄積された電気信号を前記１ラインの素子のうち前記第１の方向と反対の第２の方向から偶数画素成分を出力するステップと、蓄積された電気信号を前記１ラインの素子のうち前記第２の方向の端部から奇数画素成分を出力するステップとからなることを特徴とする。
【００１６】
この発明の画像情報処理装置は、光画像情報を受光して光電変換した電気信号を１ラインの素子に蓄積する蓄積手段と、この蓄積手段に蓄積した電気信号を前記１ラインの素子のうちラインの第１の方向の端部から偶数画素成分を出力し、前記１ラインの素子のうち前記第１の方向の端部から奇数画素成分を出力し、前記１ラインの素子のうち前記第１の方向と反対の第２の方向から偶数画素成分を出力し、前記１ラインの素子のうち前記第２の方向の端部から奇数画素成分を出力する出力手段と、この出力手段から出力される出力信号のうち、前記ラインの第１の方向の端部から奇数画素成分が出力された第１の信号と、前記ラインの第２の方向の端部から奇数画素成分が出力された第２の信号のうち前記蓄積手段のラインの中央位置に相当する双方の信号が一致するように、前記第１の信号および前記第２の信号のどちらか一方を補正する第１の補正手段と、前記出力手段から出力される出力信号のうち、前記ラインの第１の方向の端部から偶数画素成分が出力された第３の信号と、前記ラインの第２の方向の端部から偶数画素成分が出力された第４の信号のうち前記蓄積手段のラインの中央位置に相当する双方の信号が一致するように、前記第３の信号および前記第４の信号のどちらか一方を補正する第２の補正手段とから構成されている。
【００１７】
この発明の画像情報処理装置は、光画像情報を受光して光電変換した電気信号を１ラインの素子に蓄積する蓄積手段と、この蓄積手段に蓄積した電気信号を前記１ラインの素子のうちラインの第１の方向の端部から偶数画素成分を出力し、前記１ラインの素子のうち前記第１の方向の端部から奇数画素成分を出力し、前記１ラインの素子のうち前記第１の方向と反対の第２の方向から偶数画素成分を出力し、前記１ラインの素子のうち前記第２の方向の端部から奇数画素成分を出力する出力手段と、この出力手段から出力される出力信号のうち、前記ラインの第１の方向の端部から奇数画素成分が出力された第１の信号と、前記ラインの第２の方向の端部から奇数画素成分が出力された第２の信号を増幅する第１の増幅器と、前記出力手段から出力される出力信号のうち、前記ラインの第１の方向の端部から偶数画素成分が出力された第３の信号と、前記ラインの第２の方向の端部から偶数画素成分が出力された第４の信号を増幅する第２の増幅器と、前記第１の増幅器により増幅された前記第１の信号と前記第２の信号のうち前記蓄積手段のラインの中央位置に相当する双方の信号が一致するように、前記第１の信号および前記第２の信号のどちらか方を補正する第１の補正手段と、前記第２の増幅器により増幅された前記第３の信号と前記第４の信号のうち前記蓄積手段のラインの中央位置に相当する双方の信号が一致するように、前記第３の信号および前記第４の信号のどちらか一方を補正する第２の補正手段とから構成されている。
【００１８】
この発明の画像情報処理方法は、光画像情報を受光して光電変換した電気信号を１ラインの素子に蓄積し、この蓄積した電気信号を前記１ラインの素子のうちラインの第１の方向の端部から偶数画素成分を出力し、前記１ラインの素子のうち前記第１の方向の端部から奇数画素成分を出力し、前記１ラインの素子のうち前記第１の方向と反対の第２の方向から偶数画素成分を出力し、前記１ラインの素子のうち前記第２の方向の端部から奇数画素成分を出力し、この出力される出力信号のうち、前記ラインの第１の方向の端部から奇数画素成分が出力された第１の信号と、前記ラインの第２の方向の端部から奇数画素成分が出力された第２の信号のうち前記１ラインの素子の中央位置に相当する双方の信号が一致するように、前記第１の信号および前記第２の信号のどちらか一方を補正し、前記出力される出力信号のうち、前記ラインの第１の方向の端部から偶数画素成分が出力された第３の信号と、前記ラインの第２の方向の端部から偶数画素成分が出力された第４の信号のうち前記１ラインの素子の中央位置に相当する双方の信号が一致するように、前記第３の信号および前記第４の信号のどちらか一方を補正するようにしたことを特徴とする。
【００１９】
この発明の画像形成装置は、光画像情報を受光して光電変換した電気信号を１ラインの素子に蓄積する蓄積手段と、この蓄積手段に蓄積した電気信号を前記１ラインの素子のうちラインの第１の方向の端部から偶数画素成分を出力し、前記１ラインの素子のうち前記第１の方向の端部から奇数画素成分を出力し、前記１ラインの素子のうち前記第１の方向と反対の第２の方向から偶数画素成分を出力し、前記１ラインの素子のうち前記第２の方向の端部から奇数画素成分を出力する出力手段と、この出力手段から出力される出力信号のうち、前記ラインの第１の方向の端部から奇数画素成分が出力された第１の信号と、前記ラインの第２の方向の端部から奇数画素成分が出力された第２の信号のうち前記蓄積手段のラインの中央位置に相当する双方の信号が一致するように、前記第１の信号および前記第２の信号のどちらか一方を補正する第１の補正手段と、前記出力手段から出力される出力信号のうち、前記ラインの第１の方向の端部から偶数画素成分が出力された第３の信号と、前記ラインの第２の方向の端部から偶数画素成分が出力された第４の信号のうち前記蓄積手段のラインの中央位置に相当する双方の信号が一致するように、前記第３の信号および前記第４の信号のどちらか一方を補正する第２の補正手段と、前記第１の補正手段で補正された前記第１の信号または第２の信号と補正されない前記第１の信号または第２の信号、および前記第２の補正手段で補正された前記第３の信号または前記第４の信号と補正されない前記第３の信号または前記第４の信号とに基づいて画像を形成する画像形成手段とから構成されている。
【００２０】
【発明の実施の形態】
以下、この発明の一実施の形態について図面を参照して説明する。
【００２１】
図１は、この発明の画像形成装置に係る高速化対応の４チャンネル出力ＣＣＤを用いたデジタル複写機（ＤＰＰＣ）の内部構造を示す断面図である。
【００２２】
図１に示すように、デジタル複写機は装置本体１０を備え、この装置本体１０内には、画像読取手段として機能するスキャナ部４、および画像形成手段として機能するプリンタ部６が設けられている。
【００２３】
装置本体１０の上面には、読取対象物、つまり原稿Ｄが載置される透明なガラスからなる原稿載置台１２が設けられている。また、装置本体１０の上面には、原稿載置台１２上に原稿を自動的に送る自動原稿送り装置７（以下、ＡＤＦと称する）が配設されている。このＡＤＦ７は、原稿載置台１２に対して開閉可能に配設され、原稿載置台１２に載置された原稿Ｄを原稿載置台１２に密着させる原稿押さえとしても機能する。
【００２４】
ＡＤＦ７は、原稿Ｄがセットされる原稿トレイ８、原稿の有無を検出するエンプティセンサ９、原稿トレイ８から原稿を一枚づつ取り出すピックアップローラ１４、取り出された原稿を搬送する給紙ローラ１５、原稿の先端を整位するアライニングローラ対１６、原稿載置台１２のほぼ全体を覆うように配設された搬送ベルト１８を備えている。そして、原稿トレイ８に上向きにセットされた複数枚の原稿は、その最下の頁、つまり、最終頁から順に取り出され、アライニングローラ対１６により整位された後、搬送ベルト１８によって原稿載置台１２の所定位置へ搬送される。
【００２５】
ＡＤＦ７において、搬送ベルト１８を挟んでアライニングローラ対１６と反対側の端部には、反転ローラ２０、非反転センサ２１、フラッパ２２、排紙ローラ２３が配設されている。後述するスキャナ部４により画像情報の読取られた原稿Ｄは、搬送ベルト１８により原稿載置台１２上から送り出され、反転ローラ２０、フラッパ２１、および排紙ローラ２２を介してＡＤＦ７上面の原稿排紙部２４上に排出される。原稿Ｄの裏面を読取る場合、フラッパ２２を切換えることにより、搬送ベルト１８によって搬送されてきた原稿Ｄは、反転ローラ２０によって反転された後、再度搬送ベルト１８により原稿載置台１２上の所定位置に送られる。
【００２６】
装置本体１０内に配設されたスキャナ部４は、原稿載置台１２に載置された原稿Ｄを照明する光源としての露光ランプ２５、および原稿Ｄからの反射光を所定の方向に偏向する第１のミラー２６を有し、これらの露光ランプ２５および第１のミラー２６は、原稿載置台１２の下方に配設された第１のキャリッジ２７に取り付けられている。
【００２７】
第１のキャリッジ２７は、原稿載置台１２と平行に移動可能に配置され、図示しない歯付きベルト等を介して後述するスキャニングモータ３５により、原稿載置台１２の下方を往復移動される。
【００２８】
また、原稿載置台１２の下方には、原稿載置台１２と平行に移動可能な第２のキャリッジ２８が配設されている。第２のキャリッジ２８には、第１のミラー２６により偏向された原稿Ｄからの反射光を順に偏向する第２および第３のミラー３０、３１が互いに直角に取り付けられている。第２のキャリッジ２８は、第１のキャリッジ２７を駆動する歯付きベルト等により、第１のキャリッジ２７に対して従動されるとともに、第１のキャリッジに対して、１／２の速度で原稿載置台１２に沿って平行に移動される。
【００２９】
また、原稿載置台１２の下方には、第２のキャリッジ２８上の第３のミラー３１からの反射光を集束する結像レンズ３２と、結像レンズにより集束された反射光を受光して光電変換する４チャンネル出力ＣＣＤ（光電変換素子）３４とが配設されている。結像レンズ３２は、第３のミラー３１により偏向された光の光軸を含む面内に、駆動機構を介して移動可能に配設され、自身が移動することで反射光を所望の倍率で結像する。そして、４チャンネル出力ＣＣＤ３４は、入射した反射光を光電変換し、読み取った原稿Ｄに対応する電気信号を出力する。
【００３０】
一方、プリンタ部６は、潜像形成手段として作用するレーザ露光装置４０を備えている。レーザ露光装置４０は、光源としての半導体レーザ４１と、半導体レーザ４１から出射されたレーザ光を連続的に偏向する走査部材としてのポリゴンミラー３６と、ポリゴンミラー３６を後述する所定の回転数で回転駆動する走査モータとしてもポリゴンモータ３７と、ポリゴンミラーからのレーザ光を偏向して後述する感光体ドラム４４へ導く光学系４２とを備えている。このような構成のレーザ露光装置４０は、装置本体１０の図示しない支持フレームに固定支持されている。
【００３１】
半導体レーザ４１は、スキャナ部４により読取られた原稿Ｄの画像情報、あるいはファクシミリ送受信文書情報等に応じてオン・オフ制御され、このレーザ光はポリゴンミラー３６および光学系４２を介して感光体ドラム４４へ向けられ、感光体ドラム４４周面を走査することにより感光体ドラム４４周面上に静電潜像を形成する。
【００３２】
また、プリンタ部６は、装置本体１０のほぼ中央に配設された像担持体としての回転自在な感光体ドラム４４を有し、感光体ドラム４４周面は、レーザ露光装置４０からのレーザ光により露光され、所望の静電潜像が形成される。感光体ドラム４４の周囲には、ドラム周面を所定の電荷に帯電させる帯電チャージャ４５、感光体ドラム４４周面上に形成された静電潜像に現像剤としてのトナーを供給して所望の画像濃度で現像する現像器４６、後述する用紙カセットから給紙された被転写材、つまり、コピー用紙Ｐを感光体ドラム４４から分離させるための剥離チャージャ４７を一体に有し、感光体ドラム４４に形成されたトナー像を用紙Ｐに転写させる転写チャージャ４８、感光体ドラム４４周面からコピー用紙Ｐを剥離する剥離爪４９、感光体ドラム４４周面に残留したトナーを清掃する清掃装置５０、および、感光体ドラム４４周面の除電する除電器５１が順に配置されている。
【００３３】
装置本体１０内の下部には、それぞれ装置本体から引出し可能な上段カセット５２、中段カセット５３、下段カセット５４が互いに積層状態に配設され、各カセット内にはサイズの異なるコピー用紙が装填されている。これらのカセットの側方には大容量フィーダ５５が設けられ、この大容量フィーダ５５には、使用頻度の高いサイズのコピー用紙Ｐ、例えば、Ａ４サイズのコピー用紙Ｐが約３０００枚収納されている。また、大容量フィーダ５５の上方には、手差しトレイ５６を兼ねた給紙カセット５７が脱着自在に装着されている。
【００３４】
装置本体１０内には、各カセットおよび大容量フィーダ５５から感光体ドラム４４と転写チャージャ４８との間に位置した転写部を通って延びる搬送路５８が形成され、搬送路５８の終端には定着ランプ６０ａを有する定着装置６０が設けられている。定着装置６０に対向した装置本体１０の側壁には排出口６１が形成され、排出口６１にはシングルトレイのフィニッシャ１５０が装着されている。
【００３５】
上段カセット５２、中段カセット５３、下段カセット５４、給紙カセット５７の近傍および大容量フィーダ５５の近傍には、カセットあるいは大容量フィーダから用紙Ｐを一枚づつ取り出すピックアップローラ６３がそれぞれ設けられている。また、搬送路５８には、ピックアップローラ６３により取り出されたコピー用紙Ｐを搬送路５８を通して搬送する多数の給紙ローラ対６４が設けられている。
【００３６】
搬送路５８において感光体ドラム４４の上流側にはレジストローラ対６５が設けられている。レジストローラ対６５は、取り出されたコピー用紙Ｐの傾きを補正するとともに、感光体ドラム４４上のトナー像の先端とコピー用紙Ｐの先端とを整合させ、感光体ドラム４４周面の移動速度と同じ速度でコピー用紙Ｐを転写部へ給紙する。レジストローラ対６５の手前、つまり、給紙ローラ６４側には、コピー用紙Ｐの到達を検出するアライニング前センサ６６が設けられている。
【００３７】
ピックアップローラ６３により各カセットあるいは大容量フィーダ５５から１枚づつ取り出されたコピー用紙Ｐは、給紙ローラ対６４によりレジストローラ対６５へ送られる。そして、コピー用紙Ｐは、レジストローラ対６５により先端が整位された後、転写部に送られる。
【００３８】
転写部において、感光体ドラム４４上に形成された現像剤像、つまり、トナー像が、転写チャージャ４８により用紙Ｐ上に転写される。トナー像の転写されたコピー用紙Ｐは、剥離チャージャ４７および剥離爪４９の作用により感光体ドラム４４周面から剥離され、搬送路５２の一部を構成する搬送ベルト６７を介して定着装置６０に搬送される。そして、定着装置６０によって現像剤像がコピー用紙Ｐに溶融定着さた後、コピー用紙Ｐは、給紙ローラ対６８および排紙ローラ対６９により排出口６１を通してフィニッシャ１５０上へ排出される。
【００３９】
搬送路５８の下方には、定着装置６０を通過したコピー用紙Ｐを反転して再びレジストローラ対６５へ送る自動両面装置７０が設けられている。自動両面装置７０は、コピー用紙Ｐを一時的に集積する一時集積部７１と、搬送路５８から分岐し、定着装置６０を通過したコピー用紙Ｐを反転して一時集積部７１に導く反転路７２と、一時集積部に集積されたコピー用紙Ｐを一枚づつ取り出すピックアップローラ７３と、取り出された用紙を搬送路７４を通してレジストローラ対６５へ給紙する給紙ローラ７５とを備えている。また、搬送路５８と反転路７２との分岐部には、コピー用紙Ｐを排出口６１あるいは反転路７２に選択的に振り分ける振り分けゲート７６が設けられている。
【００４０】
両面コピーを行う場合、定着装置６０を通過したコピー用紙Ｐは、振り分けゲート７６により反転路７２に導かれ、反転された状態で一時集積部７１に一時的に集積された後、ピックアップローラ７３および給紙ローラ対７５により、搬送路７４を通してレジストローラ対６５へ送られる。そして、コピー用紙Ｐはレジストローラ対６５により整位された後、再び転写部に送られ、コピー用紙Ｐの裏面にトナー像が転写される。その後、コピー用紙Ｐは、搬送路５８、定着装置６０および排紙ローラ６９を介してフィニッシャ１５０に排紙される。
【００４１】
フィニッシャ１５０は排出された一部構成の文書を一部単位でステープル止めし貯めていくものである。ステープルするコピー用紙Ｐが一枚排出口６１から排出される度にガイドバー１５１にてステープルされる側に寄せて整合する。全てが排出され終わると紙押えアーム１５２が排出された一部単位のコピー用紙Ｐを抑えステープラユニット（図示しない）がステープル止めを行う。その後、ガイドバー１５１が下がり、ステープル止めが終わったコピー用紙Ｐはその一部単位でフィニッシャ排出ローラ１５５にてそのフィニッシャ排出トレイ１５４に排出される。フィニッシャ排出トレイ１５４の下がる量は排出されるコピー用紙Ｐの枚数によりある程度決められ、一部単位に排出される度にステップ的に下がる。また排出されるコピー用紙Ｐを整合するガイドバー１５１はフィニッシャ排出トレイ１５４上に載った既にステープル止めされたコピー用紙Ｐに当たらないような高さの位置にある。
【００４２】
また、フィニッシャ排出トレイ１５４は、ソートモード時、一部ごとにシフト（たとえば、前後左右の４つの方向へ）するシフト機構（図示しない）に接続されている。
【００４３】
また、装置本体１０の前面上部には、様々な複写条件並びに複写動作を開始させる複写開始信号などを入力する操作パネル３８０が設けられている。
【００４４】
次に、図２を参照してデジタル複写機の制御システムについて説明する。
【００４５】
デジタル複写機の制御システムは、全体は大きく３つのブロックより成り、スキャナ部４、プリンタ部６との間を画像処理部５で繋ぎ、デジタル複写機を構成する基本部３０１と、この基本部３０１からの画像データを受け取り記録し、その記録した画像データを再び基本部３０１に転送することでメモリコピー（電子ソート）を実現するページメモリ部３０２と、このページメモリ部３０２の圧縮画像データを記憶するための２次メモリとしてのハードディスク（ＨＤ）、公衆回線を通して外部と画像圧縮データのやり取りを行うＦＡＸボード（Ｇ４／Ｇ３・ＦＡＸ制御手段）３６９、ＬＡＮを経由してデータのやり取りを行うＬＡＮボード（ローカルエリアネットワーク回線制御手段）３７１、またそれ等をシステムバス３７３とＩＳＡバス３７４を通して制御する拡張部ＣＰＵ３６１、拡張部ＣＰＵ３６１が使用するメインメモリ３６１ａ、ＩＳＡバス３７４上でのＤＭＡ転送を制御するＤＭＡＣ３６２とから成るマザーボード等で構成される拡張部３０３から構成される。
【００４６】
基本部３０１とページメモリ部３０２は制御データをやりとりする基本部システムインタフェース３１６、画像データをやりとりする基本部画像インタフェース３１７とで接続されている。また、ページメモリ部３０２と拡張部３０３は制御データをやりとりする拡張部システムインタフェース３７６、画像データをやりとりする拡張部画像インタフェース３７７とで接続されている。
【００４７】
基本部３０１は、入力手段（スキャナ部）４、出力手段（プリンタ部）６、画像処理部５、およびこれらを制御する制御手段（基本部ＣＰＵ）３１１から構成される。
【００４８】
スキャナ部４は列状に配置された複数の受光素子（１ラインのＣＣＤ）からなる上述した４チャンネル出力ＣＣＤ３４を有し、原稿載置台１２に載置された原稿の画像を基本部ＣＰＵ３１１からの指示に従い１ライン毎に読取り、画像の濃淡を８ビットのデジタル・データに変換した後、スキャナインタフェース（図示しない）を介して、同期信号と共に時系列デジタル・データとして画像処理部５へ出力する。
【００４９】
基本部ＣＰＵ３１１は上記基本部３０１内の上記各手段及び後述するページメモリ部３０２の各手段を制御する。
【００５０】
ページメモリ部３０２は基本部３０１内の基本部ＣＰＵ３１１と拡張部３０３内の拡張部ＣＰＵ３６１との制御情報の通信を制御したり、基本部３０１および拡張部３０３からのページメモリ３２３へのアクセスを制御し、通信メモリ３０５を内蔵するシステム制御手段３０４、画像データを一時的に記憶しておく記憶手段（ページメモリ）３２３、ページメモリ３２３のアドレスを生成するアドレス制御部３０６、ページメモリ部３０２内の各デバイス間のデータ転送を行う画像バス３２０、ページメモリ部３０２内の各デバイスとシステム制御手段３０４との間の制御信号の転送を行う制御バス３２１、画像バス３２０を介してページメモリ３２３と他のデバイスとのデータ転送を行うときのデータ転送を制御するデータ制御手段３０７、基本部画像インタフェース３１７を介して基本部３０１と画像データを転送するときに画像データをインタフェースする画像データＩ／Ｆ手段３０８、解像度の異なる機器に画像データを送信するときに画像データを他の機器の解像度に変換したり、解像度の異なる機器から受信した画像データを基本部３０１のプリンタ部６の解像度に変換したり、２値画像データの９０度回転処理を実行する解像度変換／２値回転手段３２５、ファクシミリ送信や光ディスク記憶のように画像データを圧縮して送信したり、記憶したりするデバイスのために入力した画像データを圧縮したり、圧縮された形態の画像データをプリンタ部６を介して可視化するために伸長する圧縮／伸長手段３２４、画像データＩ／Ｆ手段３０８に接続され、プリンタ部６から画像データを出力するときに画像データを９０度あるいは−９０度回転して出力するときに使用する多値回転メモリ３０９で構成される。
【００５１】
拡張部３０３は下記の拡張部３０３内の各デバイスを拡張部システムバス３７３を介して制御する制御手段（拡張部ＣＰＵ）３６１、この拡張部ＣＰＵ３６１が使用するメインメモリ３６１ａ、汎用的なＩＳＡバス３７４、拡張部システムバス３７３とＩＳＡバス３７４をインタフェースするＩＳＡバスコントローラ （ＩＳＡ・Ｂ／Ｃ）３６３、ＩＳＡバス３７４上でのデータ転送を制御するＤＭＡコントローラ（ＤＭＡＣ）３６２、ＩＳＡバス３７４に接続され画像データを電子的に保存するための保存手段（ＨＤＤ）３６５、そのインタフェースであるＨＤ・ＦＤインタフェース（ＨＤ・ＦＤＩ／Ｆ）３６４、ＩＳＡバス３７４に接続され画像データを電子的に保存するための保存手段（光ディスク装置；ＯＤＤ）３６８、そのインタフェースであるＳＣＳＩインタフェース３６７、ＬＡＮ機能を実現するためのローカルエリアネットワーク回線制御手段（ＬＡＮ）３７１、プリンタ機能を実現するためのプリンタコントローラ手段３７０、Ｇ４／Ｇ３・ＦＡＸ制御機能を有するＧ４／Ｇ３・ＦＡＸ制御手段３６９、プリンタコントローラ手段３７０からのイメージデータをシステム画像インタフェース３７７を介してページメモリ部３０２へ出力するための拡張部画像バス３７５で構成される。
【００５２】
上記ＨＤＤ３６５に内蔵されるハードディスクＨＤには、圧縮された１頁あるいは複数頁からなる１文書ごとの圧縮イメージデータがファイルとして、その文書を検索するための検索データで管理された状態で記憶されるようになっている。
【００５３】
また、拡張部システムバス３７３には、拡張部３０３に対する指示を行うキーボードとディスプレイからなる上述した操作パネル８０が接続されている。
【００５４】
保存手段（ＯＤＤ）３６８はＳＣＳＩインタフェース３６７を介してＩＳＡバス３７４と接続され、拡張部ＣＰＵ３６１はＳＣＳＩコマンドを用いて拡張部システムバス３７３、ＩＳＡ・Ｂ／Ｃ６３、ＩＳＡバス３７４を介して保存手段３６８を制御する。
【００５５】
次に、画像データＩ／Ｆ手段（イメージデータ制御手段）３０８について説明する。画像データＩ／Ｆ手段３０８は画像バス３２０上のデバイスでスキャナ部４あるいはプリンタ部６とページメモリ３２３との間の画像データ転送を画像処理部５を介して行う。また、拡張部３０３内の拡張部画像バス３７５に接続されたプリンタコントローラ３７０等とページメモリ３２３との画像データ転送も行う。
【００５６】
ここで、ページメモリ部３０２のページメモリ３２３は大きなメモリ空間を有したものである。
【００５７】
図３は、図１、図２で示したデジタル複写機の概略構成を示すものである。すなわち、上述したようにスキャナ部４、画像処理部５、プリンタ部６から構成されている。図３に示すようにデジタル複写機の場合の原稿画像の読み込みは、原稿面に露光ランプ２５で直接光をあてて、その反射光をミラー２６、３０、３１、結像レンズ３２を用いて４チャンネル出力ＣＣＤ３４まで導き、４チャンネル出力ＣＣＤ３４によってこの光画像データを光電変換することによって複数（例えば６００ｄｐｉの場合７５００個）のそれぞれの受光素子毎に電荷信号に置き換えられる。この電荷信号は、４チャンネル出力ＣＣＤ３４内部の後述するＣＣＤアナログシフトレジスタによってアナログ信号として順番に転送出力される。上記ＨＤＤ３６５に内蔵されるハードディスクＨＤには、圧縮された１頁あるいは複数頁からなる１文書ごとの圧縮イメージデータがファイルとして、その文書を検索するための検索データで管理された状態で記憶されるようになっている。
【００５８】
また、拡張部システムバス３７３には、拡張部３０３に対する指示を行うキーボードとディスプレイからなる上述した操作パネル８０が接続されている。
【００５９】
保存手段（ＯＤＤ）３６８はＳＣＳＩインタフェース３６７を介してＩＳＡバス３７４と接続され、拡張部ＣＰＵ３６１はＳＣＳＩコマンドを用いて拡張部システムバス３７３、ＩＳＡ・Ｂ／Ｃ６３、ＩＳＡバス３７４を介して保存手段３６８を制御する。
【００６０】
次に、画像データＩ／Ｆ手段（イメージデータ制御手段）３０８について説明する。画像データＩ／Ｆ手段３０８は画像バス３２０上のデバイスでスキャナ部４あるいはプリンタ部６とページメモリ３２３との間の画像データ転送を画像処理部５を介して行う。また、拡張部３０３内の拡張部画像バス３７５に接続されたプリンタコントローラ３７０等とページメモリ３２３との画像データ転送も行う。
【００６１】
ここで、ページメモリ部３０２のページメモリ３２３は大きなメモリ空間を有したものである。
【００６２】
図３は、図１、図２で示したデジタル複写機の概略構成を示すものである。すなわち、上述したようにスキャナ部４、画像処理部５、プリンタ部６から構成されている。図３に示すようにデジタル複写機の場合の原稿画像の読み込みは、原稿面に露光ランプ２５で直接光をあてて、その反射光をミラー２６、３０、３１、結像レンズ３２を用いて４チャンネル出力ＣＣＤ３４まで導き、４チャンネル出力ＣＣＤ３４によってこの光画像データを光電変換することによって複数（例えば６００ｄｐｉの場合７５００個）のそれぞれの受光素子毎に電荷信号に置き換えられる。この電荷信号は、４チャンネル出力ＣＣＤ３４内部の後述するＣＣＤアナログシフトレジスタによってアナログ信号として順番に転送出力される。
【００６３】
図３に示すように、図２で示した制御システムは、４チャンネル出力ＣＣＤ３４を含んだ読み込み制御部８１、ページメモリボード８２、編集ボード８３、画像処理部８４と書き込み制御処理部８５、レーザ駆動部８７、ポリゴンモータドライブ８８で構成され、半導体レーザ４１からのレーザ光がポリゴンミラー３６で偏向されて感光体ドラム４４へ導かれるように構成されている。
【００６４】
図４は、４チャンネル出力ＣＣＤ３４の構成を詳細に示したもので、順番に配列された受光素子（フォトダイオード等）Ｓ１〜Ｓ７５００、シフトゲート１０１、シフトゲート１０２、ＣＣＤアナログシフトレジスタ１１１〜１１４、出力バッファ１２１〜１２４で構成される。
【００６５】
図４に示すように４チャンネル出力ＣＣＤ３４の場合は、信号出力が偶数成分と奇数成分を、さらにそれぞれを左右に分割して４系統の出力構成としているため、ＣＣＤアナログシフトレジスタ１１１、１１２、１１３、１１４が４つ存在する。したがってＣＣＤアナログシフトレジスタ１１１によって奇数成分の左端の受光素子による信号より順番に転送出力され、アナログシフトレジスタ１１２によって偶数成分の左端の受光素子による信号より順番に転送出力され、アナログシフトレジスタ１１３によって奇数成分の右端の受光素子による信号より順番に転送出力され、アナログシフトレジスタ１１４によって偶数成分の右端の受光素子による信号より順番に転送出力されることになる。
【００６６】
また、奇数成分、偶数成分それぞれの左右から出力される最後の信号は、受光素子Ｓ１〜Ｓ７５００の中央にて、となりあわせてならぶ受光素子Ｓ３７４９，Ｓ３７５０，Ｓ３７５１，Ｓ３７５２による信号となる。この４チャンネル出力ＣＣＤ３４を駆動するために必要な制御信号（転送クロック、シフトゲート信号、リセット信号、クランプ信号）は後述する高速スキャナ制御ＡＳＩＣのＣＣＤ駆動機能により生成される。
【００６７】
図５は、読み込み制御部８１に搭載される４チャンネル出力ＣＣＤ３４における画像データの転送を行う前処理システム１３０と高速スキャナ制御ＡＳＩＣ１３５の構成を示すものである。なお、、前処理システム１３０は、アンプ１３１、１３２、Ａ／Ｄコンバータ１３３、１３４とから構成されている。
【００６８】
前処理システム１３０において、４チャンネル出力ＣＣＤ３４から出力されたアナログ信号はアンプ（Ａｍｐ：アナログ信号処理集積回路）１３１、１３２において画素信号毎にサンプリングして信号増幅する。
【００６９】
ここで使用するアンプ１３１、１３２は、１チップで２チャンネル分の処理が並列（パラレル）で可能である。アンプ１３１には、４チャンネル出力ＣＣＤ３４の画素信号の奇数成分の左右２チャンネル（出力端子ＯＳ１、ＯＳ３）を入力し、アンプ１３２には４チャンネル出力ＣＣＤ３４の画素信号の偶数成分の左右２チャンネル（出力端子ＯＳ２、ＯＳ４）を入力としている。
【００７０】
それぞれのアンプ１３１，１３２内部においては，４チャンネル出力ＣＣＤ３４の左右からの２チャンネルの画素信号が並列で処理（サンプリングおよび信号増幅）され、そのあと１チャンネルに合成（マルチプレクス）する。すなわち、アンプ１３１においては奇数成分の左右の信号を合成して１チャンネルに、アンプ１３２においては偶数成分の左右の信号を合成して１チャンネルにし、それぞれアンプ１３１、１３２より出力するという方式をとっている。
【００７１】
これはアンプ１３１では４チャンネル出力ＣＣＤ３４の奇数成分の左右の画素信号をまとめて処理し、アンプ１３２では４チャンネル出力ＣＣＤ３４の偶数成分の左右の画素信号をまとめて処理するという構成であり、このような構成をとることによって４チャンネル出力ＣＣＤ３４の出力信号の偶数成分、奇数成分、それぞれの左右の信号の歪みがアンプ（１３１、１３２）のチップ間のバラツキ（チップ差による回路特性のばらつき）に依存しないようにするための配慮となっている。
【００７２】
また、この場合、アンプ１３１、１３２からの信号出力レートは、アンプ１３１、１３２への信号入力レートの２倍となる。このアンプ１３１、１３２より出力される信号処理上適切なレベルまで増幅された画素毎のアナログ信号は、Ａ／Ｄコンバータ（ＡＤＣ１３３、１３４）によってＡＤ変換されてデジタル信号となる。
【００７３】
アンプ１３１は、４チャンネル出力ＣＣＤ３４から出力された奇数成分の左右２チャンネルの画素信号をそれぞれ並列でサンプリングして信号増幅し、さらにこの信号を１チャンネルに合成し、このアンプ１３１より出力されるアナログ信号についてはＡ／Ｄコンバータ１３３によってＡＤ変換するようになっている。また、アンプ１３２は、４チャンネル出力ＣＣＤ３４から出力された偶数成分の左右２チャンネルの画素信号をそれぞれ並列でサンプリングして信号増幅し、さらにこの信号を１チャンネルに合成し、このアンプ１３２より出力されるアナログ信号についてはＡ／Ｄコンバータ１３４によってＡＤ変換するようになっている。また、ここで使用するＡ／Ｄコンバータ１３３、１３４の分解能は、８ビット（ｂｉｔ：２５６ステップ）なので、画素データとしては１画素あたり８ビットデータとなる。
【００７４】
このように４チャンネル出力ＣＣＤ３４にて読込まれた画像情報（光画像データとして４チャンネル出力ＣＣＤ３４に入力されるもの）に基づいて４チャンネル出力ＣＣＤ３４より出力される画素信号（アナログ信号）をアンプ１３１、１３２にて信号増幅および合成し、その信号をＡ／Ｄコンバータ１３３、１３４によってＡＤ変換してデジタル信号にするといった一連の処理をスキャナ部４における前処理と呼び、前処理システム１３０を構成する。
【００７５】
また、アンプ１３１、１３２を駆動するために必要な制御信号（サンプルホールドパルス、合成信号、クランプ信号）およびＡ／Ｄコンバータ１３３、１３４においてＡＤ変換処理に必要なＡＤ変換用クロックについては、高速スキャナ制御ＡＳＩＣ１３５の前処理ＬＳＩ駆動機能より生成される。このようにして前処理を施された画像情報に基づく画素信号（１画素あたり８ビットデータ、以下画像データと記述する）は、高速スキャナ制御ＡＳＩＣ１３５へと入力され、高速スキャナ制御ＡＳＩＣ１３５内部においてシェーディング補正処理および本発明である左右補正処理、ラスタ変換処理が施される。
【００７６】
図６は、本発明に係る高速スキャナ制御ＡＳＩＣ１３５の構成を示すものである。すなわち、高速スキャナ制御ＡＳＩＣ１３５は、バス幅変換回路１４０、シェーディング補正回路１４１、１４２、１４３、１４４、バスセレクト回路（ＳＥＬ）１４５、１４６、１４７、１４８、左右補正回路１６０、ビット反転回路１６１、１６２、１６３、１６４、およびラスタ変換回路１６５から構成されている。
【００７７】
前処理システム１３０で前処理が施された画像データは、ＤＯＡＸ（８ビット：奇数成分の左右合成されたデータ）およびＤＯＢＸ（８ビット：偶数成分の左右合成されたデータ）として２チャンネルで高速スキャナ制御ＡＳＩＣ１３５に入力される。
【００７８】
高速スキャナ制御ＡＳＩＣ１３５内部における全ての処理は、前処理システム１３０においてデジタル化された画像データに対して行われるものである。これらの画像データは、まずバス幅変換回路１４０を通ることにより奇数成分、偶数成分それぞれにおいて左のデータと右のデータに分けられる。即ち、奇数成分の左右合成されたデータであるＤＯＡＸ（８ビット）は、バス幅変換回路１４０によりＤＯＡ１Ｘ（８ビット：奇数成分の左のデータ）とＤＯＡ２Ｘ（８ビット：奇数成分の右のデータ）に分解され、偶数成分の左右合成されたデータであるＤＯＢＸ（８ビット）はバス幅変換回路１４０によりＤＯＢ１Ｘ（８ビット：偶数成分の左のデータ）とＤＯＢ２Ｘ（８ビット：偶数成分の右のデータ）に分解される。
【００７９】
従って、バス幅変換回路１４０によって２チャンネルで入力される画像データは４チャンネルに分解されるため、例えば、画像データのデータレートが２チャンネルで１チャンネル当り４０ＭＨｚとしてＤＯＡＸ、ＤＯＢＸより入力された場合、バス幅変換処理後の出力としての画像データは４チャンネルで１チャンネル当り２０ＭＨｚとしてＤＯＡ１Ｘ、ＤＯＡ２Ｘ、ＤＯＢ１Ｘ、ＤＯＢ２Ｘに変換された状態で出力され、次段に入力されることになる。
【００８０】
バス幅変換処理により分解されたそれぞれの画像データＤＯＡ１Ｘ（８ビット：奇数成分の左のデータ）、ＤＯＡ２Ｘ（８ビット：奇数成分の右のデータ）、ＤＯＢ１Ｘ（８ビット：偶数成分の左のデータ）、ＤＯＢ２Ｘ（８ビット：偶数成分の右のデータ）は、シェーディング補正回路１４１、１４２、１４３、１４４によりシェーディング補正処理が施される。また、図に示すように高速スキャナ制御ＡＳＩＣ１３５の場合、シェーディング補正回路を４つ準備することにより、バス幅変換処理された４チャンネルの画像データＤＯＡ１Ｘ，ＤＯＡ２Ｘ，ＤＯＢ１Ｘ，ＤＯＢ２Ｘをそれぞれ並列で同時に処理できるような構成をとっている。
【００８１】
ここでシェーディング補正機能について簡単に説明する。シェーディング補正には白レベルシェーディング補正と黒レベルシェーディング補正があり、この高速スキャナ制御ＡＳＩＣ１３５の機能としては両方の補正に対応したアルゴリズムに基づいた回路構成となっている。
【００８２】
白レベルシェーディング補正とは、４チャンネル出力ＣＣＤ３４で読込んだ原稿上の読取データ（画像データ）をあらかじめ４チャンネル出力ＣＣＤ３４により読込んだ白基準データで各画素毎に割ることにより、原稿上の読取データ（画像データ）を画素毎に正規化（補正）する。これにより照度むらおよび４チャンネル出力ＣＣＤ３４の受光素子毎の感度ばらつきを補正することができる。
【００８３】
黒レベルシェーディング補正とは、黒レベルを歪ませる主な要因である４チャンネル出力ＣＣＤ３４内部の受光素子で発生する暗電流の影響等対して、４チャンネル出力ＣＣＤ３４で読込んだ原稿上の読取データ（画像データ）と白基準データより、あらかじめ４チャンネル出力ＣＣＤ３４により読込んだ黒基準データを各画素毎に減ずることによりキャンセル（補正）するものである。
【００８４】
シェーディング補正されたそれぞれの画像データは、本発明である左右補正回路１６０によって偶数成分、奇数成分それぞれの左右のデータに対して補正処理され、そのあとビット反転回路１６１、１６２、１６３、１６４でビット反転して、本発明であるラスタ変換回路１６５によって画像データの並び順の整列化処理が行われる。
【００８５】
このように高速スキャナ制御ＡＳＩＣ１３５内部においてこれら一連の処理が施された画像データは、ＡＩＤＴＡＸ（８ビット）、ＡＩＤＴＢＸ（８ビット）、ＡＩＤＴＣＸ（８ビット）、ＡＩＤＴＤＸ（８ビット）として高速スキャナ制御ＡＳＩＣ１３５より出力され、画像処理ＡＳＩＣ８４へと受け渡される。画像処理ＡＳＩＣ８４に入力された画像データは、画像処理ＡＳＩＣ８４内部において、フィルタリング処理、レンジ補正処理、倍率変換（拡大、縮小）処理、γ補正濃度変換処理、階調処理といった画像処理による一連のデータ加工処理が施される。
【００８６】
図７は、左右補正回路１６０の構成を示すものである。左右補正回路１６０は、補正メモリ用チップイネーブル発生回路１７０、バスセレクト回路（ＳＥＬ）１７１、１７２、１７３、１７４、１７５、１７６、左右補正用のメモリ１８０、およびバスセレクト回路（ＳＥＬ）１８１、１８２、１８３、１８４、１８５から構成されている。この左右補正回路１６０は、ＣＰＵ−ＩＦ回路１７７を介して制御される。
【００８７】
前述したように、高速デジタル複写機の読取りスキャナ用として使用する高速対応ラインセンサ（４チャンネル出力ＣＣＤ３４）は、高速化という要求仕様に対応するため図４で示したように、受光素子Ｓ１〜Ｓ７５００により光電変換された電荷信号を４組のＣＣＤアナログシフトレジスタ（左奇数成分の電荷信号移送用）１１１、ＣＣＤアナログシフトレジスタ（左偶数成分の電荷信号移送用）１１２、ＣＣＤアナログシフトレジスタ（右奇数成分の電荷信号移送用）１１３、ＣＣＤアナログシフトレジスタ（右偶数成分の電荷信号移送用）１１４を用いて、その左右両側に配置された４組の出力バッファ（左奇数成分の信号出力駆動用）１２１、出力バッファ（左偶数成分の信号出力駆動用）１２２、出力バッファ（右奇数成分の信号出力駆動用）１２３、出力バッファ（右偶数成分の信号出力駆動用）１２４によって４チャンネル出力ＣＣＤ３４の１ライン分の画素信号（例えば６００ｄｐｉの場合７５００画素分の画素信号）を４系統に分割して出力するといった構成をとっている。
【００８８】
また、このような構成により、奇数成分、偶数成分それぞれの左右から出力される最後の画素信号は、４チャンネル出力ＣＣＤ３４の中央にてとなりあわせてならぶ受光素子Ｓ３７４９，Ｓ３７５０，Ｓ３７５１，Ｓ３７５２による信号となっている。従って、４チャンネル出力ＣＣＤ３４の場合、信号出力構成として４チャンネル出力ＣＣＤ３４の１ライン分の画素信号は、偶数成分、奇数成分のそれぞれについて左右別々の出力バッファ（１２１と１２３、１２２と１２４）により駆動されて出力されることになるため、信号の伝達経路はまず４チャンネル出力ＣＣＤ３４の出力段において明らかに４系統に別れることになる。
【００８９】
また、４チャンネル出力ＣＣＤ３４より出力された画素信号（アナログ信号）は、前述した前処理システム１３０によって信号増幅、ＡＤ変換され、画像データとしてデジタル化されるわけであるが、ここにおいても前処理システム１３０としての構成の仕方によって信号の伝達経路が１から４系統の間で任意に変わってくる。
【００９０】
従って、光画像信号として４チャンネル出力ＣＣＤ３４に入力される画像情報は、４チャンネル出力ＣＣＤ３４内部の複数の受光素子（Ｓ１〜Ｓ７５００）毎に光電変換され電荷信号になるわけであるが、このときその読取りの対象となる原稿上の画像情報として原稿の反射率が同一濃度である光画像信号を各受光素子（Ｓ１〜Ｓ７５００）によって光電変換した電荷信号であっても、この電荷信号の伝達経路（処理経路）が異なってしまうと４チャンネル出力ＣＣＤ３４内部および前処理システム１３０の回路特性的な偏差によって、画素信号間（画像データ）において歪みが生じてしまう可能性がある。
【００９１】
現に、この回路特性の偏差による悪影響は、それをコピーとして印刷した場合、図１９に示す従来の２チャンネル出力ＣＣＤを用いた前処理システムのようにＣＣＤの出力信号を偶数成分、奇数成分で同一の信号伝達経路（処理経路）による処理の場合は印刷された画像上に平均濃度差として現れないのに対して、図５に示した高速デジタル複写機用の４チャンネル出力ＣＣＤ３４を用いた前処理システム１３０のように偶数成分、奇数成分のそれぞれを更に左右に分割するような信号伝達経路（処理経路）による処理になると、印刷された画像上において目視にて確認できるレベルで左右に平均濃度差として現れてしまうのをシミュレーションにより確認している。
【００９２】
つまり、奇数成分、偶数成分の信号伝達経路（処理経路）が異なることについてはさほど重要ではないが、ここで問題視すべき点は、高速化対応された４チャンネル出力ＣＣＤ３４を用いた場合、左右の信号伝達経路（処理経路）は本来同一であることが望ましいということである。もしこれが４チャンネル出力ＣＣＤ３４、前処理システム１３０の構成として可能であれば回路特性による偏差の悪影響に対して特別な対応は必要としない。
【００９３】
しかし、物理的に可能なシステム構成としては、図５に示した前処理システム１３０の構成であるが、ＣＣＤについては４チャンネル出力ＣＣＤ３４の構造上、受光素子Ｓ１〜Ｓ７５００により光電変換された電荷信号を４組のＣＣＤアナログシフトレジスタ１１１、１１２、１１３、１１４を用いて、その左右両側に配置された４組の出力バッファ１２１、１２２、１２３、１２４によってＣＣＤ３４の１ライン分の画素信号を４系統に分割して出力する。このため、ここでそれぞれのＣＣＤアナログシフトレジスタ（１１１、１１２、１１３、１１４）の伝達効率、出力バッファ（１２１、１２２、１２３、１２４）の特性等による偏差が生じる。
【００９４】
図５に示すように４チャンネル出力ＣＣＤ３４からの出力信号に対して、奇数成分の左右の信号についてはアンプ１３１でまとめて処理し、偶数成分の左右の信号についてはアンプ１３２でまとめて処理するといった構成をとっている。これにより、アンプ１３１とアンプ１３２のチップ差にて生じるアンプ内部の回路特性の偏差が左右の信号に対して影響しないように配慮している。
【００９５】
しかし、それぞれ１つのチップとして考えた場合、アンプ（１３１、１３２）内部においては、アンプ（１３１、１３２）内部の回路構成上、サンプリング処理、信号増幅処理は２チャンネルの入力信号に対して並列処理つまり回路が２系統存在するため、左右の信号の伝達経路はアンプ（１３１、１３２）内部においては異なることになる。したがってチップ内部の２系統の回路間においては、特性の偏差が生じることが考えられる。
【００９６】
Ａ／Ｄコンバータ１３３、１３４については、奇数成分、偶数成分それぞれ左右の信号の変換経路は同一となる構成とするよう配慮している。すなわち、奇数成分の左右の信号（アンプ１３１において１チャンネルに合成された状態）はＡ／Ｄコンバータ１３３によってＡＤ変換処理し、偶数成分の左右の信号（アンプ１３２において１チャンネルに合成された状態）はＡ／Ｄコンバータ１３４によってＡＤ変換処理するといった構成にしているため、左右の信号に対する回路特性による偏差の影響はないと考える。
【００９７】
よって、図５で示した高速デジタル複写機のための４チャンネル出力ＣＣＤ３４、前処理システム１３０の構成において、システム構成的には組み合わせによってチップ間のばらつきによる影響がないよう配慮することはできる。
【００９８】
しかし、４チャンネル出力ＣＣＤ３４、アンプ１３１、１３２で説明したように、チップそのものの内部構造上の理由において生じる回路特性的な偏差による左右の画像データへの悪影響（画像濃度に対する画像データのリニアリティ的な偏差によって生じる左右の濃度差）についてはやはり外部においてなんらかの補正手段を設けなければ対応できないのが事実である。この手段こそが本発明である左右補正回路１６０であり、この回路としては高速スキャナ制御ＡＳＩＣ１３５の一回路として配置されることになる。
【００９９】
この左右補正回路１６０の処理の位置づけとしては、図７に示すように高速スキャナ制御ＡＳＩＣ１３５の内部において、シェーディング補正回路１４１、１４２、１４３、１４４のあとに位置し、かつ画像データ処理の流れとして画像処理ＡＳＩＣ８４によるフィルタリング処理、レンジ補正処理、倍率変換（拡大、縮小）処理、γ補正濃度変換処理、階調処理といった画像処理による一連のデータ加工処理が施されるまえに位置するものとする。
【０１００】
この位置づけの意味については後程説明するとして、これより左右補正回路１６０の構成について説明する。
【０１０１】
左右補正回路１６０における左右補正は、メモリ１８０を使用したデータ変換テーブル方式によるものである。つまり、変換したいデータ（この場合画像データ）をメモリ１８０のアドレスに入力し、変換後のデータはメモリ１８０のデータ出力より、あらかじめメモリ１８０のそれぞれのアドレスに対してセットされたデータ（補正後のデータ）が代わりに出力されることで変換処理を行なうというものである。
【０１０２】
したがって、高速スキャナ制御ＡＳＩＣ１３５内部において取り扱う画像データは、１画素８ビット、分解能２５６ステップ（００ＨからＦＦＨ）のデジタル信号なので、この画像データに対してデータ変換テーブル用に準備するメモリ１８０としては２５６ワード（ｗｏｒｄ）＊８ビットということになる。
【０１０３】
左右補正回路１６０は、このような２５６ワード＊８ビットの２ポートＲＡＭであるメモリ１８０、チップイネーブル発生回路１７０、バスセレクト回路１７１、１７２、１７３、１７４、１７５、１７６、１８１、１８２、１８３、１８４、１８５により構成され、ＣＰＵ−ＩＦ回路１７７を介して制御される。このメモリ１８０は、高速スキャナ制御ＡＳＩＣ１３５内部でのデータ処理によるアクセスモード（データ補正処理）と基本部ＣＰＵ（外部）３１１からのアクセスモード（変換テーブル用のデータセット）がモード設定信号（メモリアクセスモード設定信号：ＤＡＭにより設定）により切換えられようになっている。
【０１０４】
さらに、左右補正実行選択（左右補正設定信号：ＬＲＡＤＪにより設定）も設定できるようになっているため、画像データを左右補正しない状態で次段の処理に流すことも可能となっている（この場合の画像データの経路を破線▲１▼にて示す）。また、各種モードの設定については、図示しないモード設定用レジスタが高速スキャナ制御ＡＳＩＣ１３５内部に準備されており、これらのレジスタは全て基本部ＣＰＵ（外部）３１１からの設定変更が可能となっている。
【０１０５】
まず、メモリ１８０が高速スキャナ制御ＡＳＩＣ１３５内部でのデータ処理によるアクセスモード（データ補正処理が可能な状態）でかつ左右補正設定信号が補正する場合、メモリ１８０に高速スキャナ制御ＡＳＩＣ１３５内部の画像データバスが接続される。
【０１０６】
つまり、前処理システム１３０においてデジタル化され、２チャンネルで高速スキャナ制御ＡＳＩＣ１３５に入力される画像データは、まずバス幅変換回路１４０によって最初に４チャンネル（奇数成分の左データ、奇数成分の右データ、偶数成分の左データ、偶数成分の右データ）に分解され、それぞれの画像データは、並列で４チャンネル同時にシェーディング補正回路１４１、１４２、１４３、１４４でシェーディング補正処理される。
【０１０７】
このシェーディング補正後の４チャンネルそれぞれの画像データのうち、奇数成分の左右どちらか片チャンネル、例えば右データバス、偶数成分の左右どちらか片チャンネル、例えば右データバスの２チャンネルについて補正用のメモリ１８０に接続されるようなバスセレクト回路１７１〜１７５，１８１〜１８４になっている。すなわち、破線▲１▼で示すバスラインがディセーブル状態になり、太線実線で示すように、奇数成分の左右どちらか片チャンネル、例えば右データ（左右補正前の画像データ）はメモリ１８０のポートＡのアドレス入力ＡＡＸに接続され、そのデータに対する変換後のデータ（左右補正後の画像データ）はポートＡのデータ出力ＡＯＸより出力され、偶数成分の左右どちらか片チャンネル、例えば右データ（左右補正前の画像データ）は補正メモリのポートＢのアドレス入力ＢＡＸに接続され、そのデータに対する変換後のデータ（左右補正後の画像データ）はポートＢのデータ出力ＢＯＸより出力されることになる。
【０１０８】
つまり、偶数成分、奇数成分のそれぞれ左右どちらか片チャンネル、例えば右データ対してメモリ１８０によるデータ変換テーブルを用いたデータ操作ができるようになっている。また、これでわかるようにメモリ１８０によるデータ変換テーブルを用いたデータ操作は、４チャンネルの画像データのうち偶数成分、奇数成分のそれぞれの左右のどちらか片チャンネルについて行なうためのメモリとして２チャンネル分の入出力が必要であり、かつその２チャンネルの画像データは同一のデータ変換テーブルによって並列に処理（メモリアクセス）することを目的とするため、これらの条件を満たす２ポートタイプのメモリを使用している。
【０１０９】
この方式による左右のデータ補正の考え方の大きなポイントのひとつとしては、偶数成分、奇数成分のそれぞれ左右どちらか片チャンネル、例えば左データを基準として考え、それに対するもう一方のチャンネル、例えば左データを基準とした場合は右データを補正メモリによるデータ変換テーブルを用いてデータ操作する。つまり、左右どちらか片チャンネルだけをデータ操作することによりあわせ込んでいくことで、画像濃度に対する左右の画像データのリニアリティ的な偏差を矯正（補正）するということにある。
【０１１０】
次に、この左右補正処理の配置位置の持つ意味について説明する。
【０１１１】
前処理システム１３０によってデジタル化され、高速スキャナ制御ＡＳＩＣ１３５において内部処理を施される前の画像データは、画像濃度に対する画像データの各画素毎に生じる濃度勾配的な偏差、つまり照度ムラ、４チャンネル出力ＣＣＤ３４の受光素子毎の感度ばらつき、４チャンネル出力ＣＣＤ３４内部の受光素子Ｓ１〜Ｓ７５００、およびＣＣＤアナログシフトレジスタ１１１〜１１４で発生する暗電流の影響をそれぞれの画素毎に含んだ状態の画像データであり、かつこれに加えて今回の高速対応のための４チャンネル出力ＣＣＤ３４、前処理システム１３０の構成において生じる固有の偏差である画像濃度に対する左右の画像データ間に生じるリニアリティ的な偏差、つまり４チャンネル出力ＣＣＤ３４、前処理システム１３０における左右の信号伝達経路（処理経路）が異なることによって生じる回路特性の偏差の影響を含むものである。
【０１１２】
また、この２つの偏差による影響は、画像データへの作用の仕方が異なる。つまり、画像濃度に対する画像データの各画素毎に生じる濃度勾配的な偏差の影響が画像データの各画素毎に作用するのに対して画像濃度に対する左右の画像データ間（信号伝達経路間（処理経路間））に生じるリニアリティ的な偏差の影響は信号伝達経路毎（処理経路毎）に作用する。
【０１１３】
つまり、ある２つの信号伝達経路（処理経路）Ａ，Ｂ（この場合左右）があって、これらの信号伝達経路間（処理経路間）に回路特性的な偏差が生じた場合、例えば信号伝達経路（処理経路）Ａを基準として考えれば、もう一方の信号伝達経路（処理経路）Ｂに回路特性による偏差が作用したことになり、このときこの偏差による影響は信号伝達経路（処理経路）Ｂにおいて伝達（処理）される画素信号全てに対してある一定量で均一に作用すると考えられる。
【０１１４】
したがって、前処理システム１３０においてデジタル化された画像データの含むこれらの性格の異なる２つの偏差による影響（画像濃度に対する画像データの各画素毎に生じる濃度勾配的な偏差の影響と画像濃度に対する左右の画像データ間（信号伝達経路間（処理経路間））に生じるリニアリティ的な偏差の影響）は、別々の補正手段により補正すべきものであると考える。
【０１１５】
つまり、画像濃度に対する画像データの各画素毎に生じる濃度勾配的な偏差の影響については、シェーディング補正機能により補正し、画像濃度に対する左右の画像データ間（信号伝達経路間（処理経路間））に生じるリニアリティ的な偏差の影響を本発明である左右補正回路１６０により補正するという考え方である。
【０１１６】
この考え方に基づき、高速スキャナ制御ＡＳＩＣ１３５内部における画像データに対する処理の構成（処理の流れ）として、図６に示すようにまずシェーディング補正回路１４１〜１４４を配置することにより画像データに対してシェーディング補正を施し、そのシェーディング補正された状態の画像データに対して左右補正回路１６０を配置することにより左右補正を施す構成をとるものとし、かつこれら２つの補正処理は、画像処理ＡＳＩＣ８４によるフィルタリング処理、レンジ補正処理、倍率変換（拡大、縮小）処理、γ補正濃度変換処理、階調処理といった画像処理による一連のデータ加工処理が施されるまえに行われるものである。
【０１１７】
また、このような処理構成にすることにはもうひとつ大きな意味がある。つまりこの処理構成により本発明である左右補正回路１６０による方式が、補正機能として有効な働きを示すものになることである。
【０１１８】
このような処理構成により、前処理システム１３０によってデジタル化され、高速スキャナ制御ＡＳＩＣ１３５において内部処理を施される前の画像濃度に対する画像データの各画素毎に生じる濃度勾配的な偏差の影響と画像濃度に対する左右の画像データ間（信号伝達経路間（処理経路間））に生じるリニアリティ的な偏差の影響を含んだ画像データは、まずシェーディング補正処理により画像濃度に対する画像データの各画素毎に生じる濃度勾配的な偏差の影響が補正される。
【０１１９】
つまり、画像データは、シェーディング補正処理された時点で各画素毎に作用する偏差の要因、つまり画素毎のばらつきが補正される。即ち、シェーディング補正により各画素毎にばらつきをもった画素信号により形成される４チャンネル出力ＣＣＤ３４からの画像信号を全ての画素に対して正規化（規格化）、つまり前処理システム１３０においてＡ／Ｄコンバータ１３３、１３４によるＡＤ変換後のデジタル化された画素信号（この場合１画素８ビットのデジタル信号である画素信号）は、全て１つの横軸を原稿に対する光の反射率（０％→１００％：黒→白）、縦軸を信号値（この場合、画素信号は８ビットのデジタル信号なので００Ｈ→ＦＦＨ：黒→白）とした規格テーブル上において直線的に表現される。
【０１２０】
そもそも本発明である左右補正回路１６０を用いた方式は、メモリ１８０を使用したデータ変換テーブル方式、つまり入力されてくる画像データの信号値（この場合８ビットのデジタル信号なので００Ｈ→ＦＦＨ）をあらかじめメモリ１８０にセットした値（補正値）に置き換えて出力するといった方式、つまり、信号値そのものに対してある値からある値に、この場合取り扱う信号が８ビットのデジタル信号なので００ＨからＦＦＨの範囲で置き換えるような１つのデータ変換テーブルを用いて行なうものである。
【０１２１】
したがってこの方式は、信号伝達経路毎（処理経路毎）に作用し、かつ補正処理を施す方の信号伝達経路（処理経路毎）により伝達（処理）される画像データを形成する画素信号全てに対してある一定量で均一に作用する画像濃度に対する左右の画像データ間（信号伝達経路間（処理経路間））に生じるリニアリティ的な偏差の影響を補正することを目的とした方式であり、画素毎のばらつきを含んだものに対する画素毎の補正を目的としたものではないため、この方式を用いて補正処理を行なう場合、画像データの持つ各画素毎のばらつき、つまり画像濃度に対する画像データの各画素毎に生じる濃度勾配的な偏差の影響をあらかじめシェーディング補正によってキャンセルしておく必要があるわけである。
【０１２２】
また、シェーディング補正された画像データは、結果として前記にて説明したように全ての画素信号について正規化（規格化）された状態であるため、本発明である左右補正の方式、つまり信号値そのものに対してある値からある値に、この場合取り扱う信号が８ビットのデジタル信号なので００ＨからＦＦＨの範囲で置き換えるような１つのデータ変換テーブルを、補正を必要とする信号伝達経路（処理経路）において伝達（処理）される画像データを形成する全ての画素信号の信号値に対して、共通で使用することが可能になるわけである。
【０１２３】
ここが、本発明である左右補正回路１６０のもうひとつの大きなポイントとなる。つまり、まずシェーディング補正によって各画素毎のばらつき、つまり画像濃度に対する画像データの各画素毎に生じる濃度勾配的な偏差の影響を補正した（つまり正規化（規格化）された）画像データに対して、本発明である左右補正の方式、つまり信号値そのものに対してある値からある値に（この場合取り扱う信号が８ビットのデジタル信号なので００ＨからＦＦＨの範囲）置き換えるような１つのデータ変換テーブルを、補正を必要とする信号伝達経路（処理経路）において伝達（処理）される画像データを形成する全ての画素信号の信号値に対して、共通で使用することによって補正することが可能ということである。
【０１２４】
また、これら処理は、４チャンネル出力ＣＣＤ３４、前処理システム１３０によって生じる２つの偏差の影響を補正するのが目的であるため、当然このあとの画像処理ＡＳＩＣ８４によるフィルタリング処理、レンジ補正処理、倍率変換 （拡大、縮小）処理、γ補正濃度変換処理、階調処理といった画像処理による一連のデータ加工処理よりまえに施すべき処理であるということである。
【０１２５】
次に、本発明である左右補正回路１６０におけるメモリ１８０への変換テーブル用データ（補正データ）のセット方法について説明する。
【０１２６】
前記においてもふれたがメモリ１８０は、高速スキャナ制御ＡＳＩＣ１３５内部でのデータ処理によるアクセスモード（データ補正処理）と基本部ＣＰＵ（外部）３１１からのアクセスモード（変換テーブル用のデータセット）とがモード設定信号（メモリアクセスモード設定信号：ＤＡＭにより設定）により切換えられようになっている。
【０１２７】
したがって、メモリ１８０が基本部ＣＰＵ（外部）３１１からのアクセスモード（基本部ＣＰＵ３１１より変換テーブル用のデータのセットが可能な状態）の場合、図７に示すように、高速スキャナ制御ＡＳＩＣ１３５内部のＣＰＵ−ＩＦ回路１７７を介してメモリ１８０には基本部ＣＰＵ（外部）３１１からのアドレス、データバスが接続される。つまり、破線▲２▼で示すラインがイネーブル状態となるので、このとき、基本部ＣＰＵ（外部）３１１は左右の画像データ間に生じた偏差に基づいて生成した変換テーブル用の補正データをメモリ１８０にセット（ライト）する方法である。
【０１２８】
また、基本部ＣＰＵ（外部）３１１からメモリ１８０へのアクセスは、リード／ライト可能なのでメモリ１８０内のデータを参照することもできるようになっている。
【０１２９】
次に、ラスタ変換回路１６５について説明する。
【０１３０】
このラスタ変換回路１６５の機能も、高速デジタル複写機の読取りスキャナ用として高速対応ラインセンサ、つまり４チャンネル出力ＣＣＤ３４を使用することによって必要となる固有の機能である。ラスタ変換回路１６５の目的は、画像データの配列操作による整列化、つまり並び換えである。
【０１３１】
ここで、なぜ４チャンネル出力ＣＣＤ３４を使用すると、画像データの並び換えをしなくてはならないのかというところから図８、図９を用いて説明する。
【０１３２】
図８に、従来の２チャンネル出力ＣＣＤを用いた場合のデータ配列の流れ、図９に、本発明の４チャンネル出力ＣＣＤ３４を用いた場合のデータ配列の流れをそれぞれ示す。２チャンネル出力ＣＣＤの画素の配列は図８、４チャンネル出力ＣＣＤの画素の配列は図９にそれぞれ配列１として示すように、ダミー画素と有効画素により構成される。
【０１３３】
これは、読取りの対象となる原稿の画像情報は、有効画素により有効画素信号としてＣＣＤより出力されるものであり、これらの有効画素は６００ｄｐｉ対応のＣＣＤとしては７５００画素（Ｓ１〜Ｓ７５００）存在する。この有効画素は、配列１に示すように左側をＳ１として右側へＳ７５００といった具合に順番に配列された状態になっており、この有効画素の配列については従来の２チャンネル出力ＣＣＤも本発明の４チャンネル出力ＣＣＤ３４も同様である。つまり、受光素子（Ｓ１〜Ｓ７５００）の物理的な配列である。
【０１３４】
図３を用いて説明したように、高速デジタル複写機の場合における原稿画像の読み込みは、原稿面に直接光をあてて、その反射光をミラー２６、３０、３１、結像レンズ３２を用いて４チャンネル出力ＣＣＤ３４まで導き、４チャンネル出力ＣＣＤ３４によってこの光画像データつまり画像情報を光電変換することによってまずそれぞれの受光素子毎、つまり有効画素毎に電荷信号に置き換えられ、この信号が有効画素信号として４チャンネル出力ＣＣＤ３４より出力される。また、この読取り光学系の構造としては、原稿の左右と４チャンネル出力ＣＣＤ３４の左右が対応するような構造、つまりＣＣＤによって読取られる方向、つまり、主走査方向における原稿の左右は配列１に示す４チャンネル出力ＣＣＤ３４の有効画素の左右の配列と対応するようになっている。
【０１３５】
したがって画像処理ＡＳＩＣ８４によるフィルタリング処理、レンジ補正処理、倍率変換（拡大、縮小）処理、γ補正濃度変換処理、階調処理といった画像処理による一連のデータ加工処理のアルゴリズムの根本的な概念として、画像処理ＡＳＩＣ８４に入力される画像データのデータ配列（主走査方向に対する１ライン分の画素単位のデータ配列）、つまり主走査方向におけるライン毎の画像情報としての画像データは、４チャンネル出力ＣＣＤ３４の画素配列、つまり配列１に示す配列と同じ、またはそれと同等の整列化された状態の配列であることが前提となっている。
【０１３６】
つまり、画像処理ＡＳＩＣ８４による一連のデータ加工処理におけるそれぞれのデータ操作のアルゴリズムは配列１と同じ、またはそれと同等の整列化された状態のデータ配列で入力されてくる画像データに対して成立するものである。
【０１３７】
従来の方式、つまり２チャンネル出力ＣＣＤを使用した場合のシステムにおいては、図８に示すようにＣＣＤの画素配列とスキャナ制御ＡＳＩＣより画像処理ＡＳＩＣに出力される画像データの配列、つまり配列１と配列３はイコールとなっている。
【０１３８】
つまり、従来の２チャンネル出力ＣＣＤを使用した場合のシステムにおいては、まずＣＣＤより出力される信号はＣＣＤにおける画素配列、つまり配列１に対して偶数成分、奇数成分にて２チャンネルに分割して配列２に示すように、出力端子ＯＳ１として奇数画素による有効画素信号を左側の有効画素Ｓ１をスタート方向をとして、以降、順番にＳ３、Ｓ５、…、Ｓ７４９５、Ｓ７４９７、Ｓ７４９９（エンド方向としての最右側の有効画素）といった具合に出力し、出力端子ＯＳ２として偶数画素による有効画素信号を左側の有効画素Ｓ２をスタート方向をとして以降順番にＳ４、Ｓ６、…、Ｓ７４９６、Ｓ７４９８、Ｓ７５００（エンド方向としての最右側の有効画素）といった具合に出力され、この配列のまま２チャンネルでスキャナ制御ＡＳＩＣに入力される。
【０１３９】
入力された２チャンネルの画像データはまずスキャナ制御ＡＳＩＣ内部において１チャンネルに合成（マルチプレクス）される。つまり、画像データは配列３に示す状態になり、この状態でスキャナ制御ＡＳＩＣ内部での処理、つまり配列３に示すようなデータ配列の画像データは、シェーディング補正処理が施され、ビット反転されたあとＡＩＤＴＸとしてそのまま画像処理ＡＳＩＣへと受け渡されるようになっているため、配列１から配列３までの間においてはデータ操作による整列化つまり並び換えのための処理をとくに必要としないことがわかる。
【０１４０】
これに対して図９に示す本発明の４チャンネル出力ＣＣＤ３４を用いた高速対応システムの場合、まず４チャンネル出力ＣＣＤ３４より出力される信号は、４チャンネル出力ＣＣＤ３４における画素配列、つまり配列１に対して偶数成分、奇数成分とここまでは２チャンネル出力ＣＣＤと同じだが、これをさらに４チャンネル出力ＣＣＤ３４の中央を境にしてそれぞれ左右に分割して配列２に示すように出力端子ＯＳ１として奇数画素による有効画素信号を左側の有効画素Ｓ１をスタート方向をとして、以降順番にＳ３、Ｓ５、…、Ｓ３７４５、Ｓ３７４７、Ｓ３７４９（エンド方向としての中央の有効画素）といった具合に出力する。
【０１４１】
同様に、出力端子ＯＳ２として偶数画素による有効画素信号を左側の有効画素Ｓ２をスタート方向をとして、以降順番にＳ４、Ｓ６、…、Ｓ３７４６、Ｓ３７４８、Ｓ３７５０（エンド方向としての中央の有効画素）といった具合に出力する。
【０１４２】
同様に、出力端子ＯＳ３として奇数画素による有効画素信号を右側の有効画素Ｓ７４９９をスタート方向をとして、以降順番にＳ７４９７、Ｓ７４９５、…、Ｓ３７５５、Ｓ３７５３、Ｓ３７５１（エンド方向としての中央の有効画素）といった具合に出力する。
【０１４３】
同様に、出力端子ＯＳ４として偶数画素による有効画素信号を右側の有効画素Ｓ７５００をスタート方向をとして、以降順番にＳ７４９８、Ｓ７４９６、…、Ｓ３７５６、Ｓ３７５４、Ｓ３７５２（エンド方向としての中央の有効画素）といった具合に出力する。
【０１４４】
これら４チャンネルの信号は、前処理システム１３０においてアンプ１３１、１３２内部でそれぞれ奇数成分の左右、つまり出力端子ＯＳ１と出力端子ＯＳ３を１チャンネルに合成、偶数成分の左右、つまり出力端子ＯＳ２と出力端子ＯＳ４を１チャンネルに合成し、この状態で偶数成分、奇数成分として２チャンネルで高速スキャナＡＳＩＣ１３５に入力される。
【０１４５】
入力された２チャンネルの画像データは、まず高速スキャナＡＳＩＣ１３５内部において図６に示すようにバス幅変換回路１４０の処理によって、再度画像データの配列が配列２と同じ状態の４チャンネルに分解される。
【０１４６】
この状態で４チャンネルそれぞれに対して、高速スキャナＡＳＩＣ１３５内部での処理、つまり配列２に示すデータ配列の４チャンネルそれぞれの画像データに対して並列で同時にシェーディング補正回路１４１〜１４４によるシェーディング補正処理、左右補正回路１６０による左右補正処理が施され、それぞれビット反転回路１６１〜１６４によるビット反転した状態でこれら４チャンネルの画像データがラスタ変換回路１６５によって画像データの配列操作による整列化、つまり並び換え処理を行なうことによって配列３に示す状態にして、つまり配列２の状態を配列３の状態に変換してＡＩＤＴＡＸ、ＡＩＤＴＢＸ、ＡＩＤＴＣＸ、ＡＩＤＴＤＸの４チャンネル構成の画像データとして画像処理ＡＳＩＣ８４へと受け渡すといった構成をとる。
【０１４７】
まずここで、画像処理ＡＳＩＣ８４に受け渡す画像データが従来の１チャンネルに対して４チャンネル構成になっている理由だが、これは高速デジタル複写機の場合、当然、画像処理速度に対しても高速化が要求される。したがって４チャンネル出力ＣＣＤ３４からの１ライン分の画像データを１チャンネルで処理した場合、画素あたりのデータ転送レート、つまり処理速度が非常に高速になってしまうためハード的な処理に対する各種マージン不足が生じることになる。
【０１４８】
したがってこれを解消するために１ライン分の画像データを４チャンネルに分解し、それぞれを同時に並列処理することで対応する方式をとっている。つまり、４チャンネルで並列処理することにより、画素あたりのデータ転送レートつまり処理速度を１／４にする。例えば、１チャンネルで８０Ｍ処理の場合、１チャンネルあたり２０Ｍ処理の４チャンネル並列処理で、取り扱う情報量としては同じとなる。
【０１４９】
したがって、４チャンネル出力ＣＣＤ３４を用いた高速対応システムの場合、配列３としてのデータ出力構成が４チャンネルとなるため、従来の２チャンネル出力ＣＣＤを用いたシステムのように配列１と配列３とのデータ配列の関係を全くのイコールにできなくなる。
【０１５０】
また、配列２の状態で内部処理を施された画像データをそのまま画像処理ＡＳＩＣ８４に受け渡さず、本発明であるラスタ変換回路１６５によって、配列３の状態に変換してから受け渡す理由としては前記でも説明したように画像処理ＡＳＩＣ８４による一連のデータ加工処理におけるそれぞれのデータ操作のアルゴリズムは配列１と同じ、またはそれと同等の整列化された状態のデータ配列で入力されてくる画像データに対して成立するという条件に基づいている。
【０１５１】
つまり、配列２は、画像処理ＡＳＩＣ８４による一連のデータ加工処理に対して不適切なデータ配列ということであり、配列３を配列１と同等の整列化された状態のデータ配列と定義するということである。したがって、４チャンネル出力ＣＣＤ３４を用いた高速対応システムの場合、配列１に対して配列２を配列３に並び換えることを本発明であるラスタ変換回路１６５におけるデータ操作による整列化つまり並び換え処理の定義とし、あらかじめ高速スキャナ制御ＡＳＩＣ１３５と画像処理ＡＳＩＣ８４間のインターフェース仕様として取り決めるものとする。
【０１５２】
次に、ラスタ変換回路１６５の構成、動作について説明する。
【０１５３】
図１０は、ラスタ変換回路１６５の構成を示すものである。ラスタ変換回路１６５は、ラインメモリ（ＬＭＡ）９０、ラインメモリ（ＬＭＢ）９１、およびメモリ制御回路９２から構成されている。ラインメモリ９０とラインメモリ９１は、メモリＡ〜Ｈで構成されている。また、ラスタ変換回路１６５には、基本部ＣＰＵ（外部）３１１からメモリアクセスを可能とするＣＰＵ−ＩＦ回路１６６が接続されている。
【０１５４】
本発明におけるラスタ変換は専用に準備したメモリを使用して、そのメモリ制御によってデータ配列を操作、つまり並び換えを行なうものである。ハード構成としては図１０に示すように、メモリは１０２４ワード（ｗｏｒｄ）＊８ビット（ｂｉｔ）のＲＡＭ８個を組み合わせてひとつのラインメモリとして構成し、それを２ライン分準備（ＬＭＡ９０、ＬＭＢ９１）したものと、そのメモリ制御回路９２により構成される。メモリ制御回路９２は、構成としてアドレス発生回路（アップ、ダウン）９２ａ、バスセレクト回路９２ｂ、チップイネーブル発生回路９２ｃからなる。
【０１５５】
また、メモリ容量を１ライン分８１９２ワードとしているのは、本発明であるラスタ変換機能が、画像データをライン単位で処理、つまり１ライン分の画像データを全て一度メモリにたくわえ（メモリへのデータライト処理）、そのデータをメモリから出力（メモリからのデータリード処理）する際にデータ配列を並び換えるといった方式であるためであり、またこれを２ライン分準備（ＬＭＡ９０、ＬＭＢ９１）しているのは、これらを交互にアクセスすることによって画像データをライン単位で連続的に処理、つまりライン単位でのメモリへのデータライト処理とメモリからのデータリード処理を、同時にかつ非同期的に可能にするためである。例えば、ＬＭＢ９０に対してデータライト処理をしている時は、同時かつ非同期的にＬＭＡ９１に対してデータリード処理をするということである。
【０１５６】
次に、実際の並び換えの動作について説明する。
【０１５７】
高速スキャナ制御ＡＳＩＣ１３５内部において、４チャンネルのそれぞれの画像データ（ＤＯＡ１Ｘ、ＤＯＡ２Ｘ、ＤＯＢ１Ｘ、ＤＯＢ２Ｘ）はシェーディング補正処理、左右補正処理を施され、ビット反転された状態で本発明であるラスタ変換回路１６５に伝達される。
【０１５８】
この際のデータ配列は、図９に示す配列２の状態である。まずこれらのデータはラインメモリ９０、９１にたくわえられるわけであるが、このときのデータライト処理におけるメモリアクセス動作について図１１を用いて説明する。
【０１５９】
本実施例において取り扱う１ライン分の画像データを形成する画素データ数は、７５０４画素（ＣＣＤの有効画素数：７５００画素＋ダミー画素：４画素）とする。前記でもふれたが、このラインメモリ９０、９１は、１０２４ワード＊８ビットのＲＡＭを８個、つまりメモリＡ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇ，Ｈを組み合わせることによって構成している。したがって８個それぞれが独立した入出力ポートを持つ、つまり８個それぞれが独立したアクセスが可能である。
【０１６０】
これら８個のメモリを図１１に示すように４個づつグルーピング、つまりメモリＡ，Ｂ，Ｃ，Ｄをグループ１、メモリＥ，Ｆ，Ｇ，Ｈをグループ２として考える。まず、バスセレクト回路９２ｂを用いて、４チャンネルそれぞれの画像データバスは、グループ１のそれぞれのメモリ（Ａ，Ｂ，Ｃ，Ｄ）のデータ入力ポートに接続され、４チャンネルそれぞれの画像データの先頭画素データ（４個のダミーデータ）がグループ１のそれぞれのメモリ（Ａ，Ｂ，Ｃ，Ｄ）のアドレス０００Ｈ番地に同時にライトされる。つぎに４チャンネルそれぞれの画像データバスは、グループ２のそれぞれのメモリ（Ｅ，Ｆ，Ｇ，Ｈ）のデータ入力ポートに接続され、４チャンネルそれぞれの画像データのつぎの画素データつまりＳ１，Ｓ２，Ｓ７４９９，Ｓ７５００がグループ２のそれぞれのメモリ（Ｅ，Ｆ，Ｇ，Ｈ）のアドレス０００Ｈ番地に同時にライトされる。
【０１６１】
このようにして４チャンネルの画像データバスをグループ１のメモリ（Ａ，Ｂ，Ｃ，Ｄ）のデータ入力ポートとグループ２のメモリ（Ｅ，Ｆ，Ｇ，Ｈ）のデータ入力ポートとで画素データ毎に交互に接続を切換え、かつグループ１とグループ２のアドレス発生回路９２ａによってメモリアドレスをカウントアップさせながら順番にメモリ（Ａ〜Ｈ）に画素データをライトしていき、この動作を画像データの最終画素データがグループ２のそれぞれのメモリ（Ｅ〜Ｈ）にライトされるまで繰り返す。
【０１６２】
この様子をタイミングチャートで示したものが図１２である。この図１２で示すように、この処理はクロック同期によって４チャンネルそれぞれの画像データを形成するそれぞれの画素データがグループ１のメモリ（Ａ，Ｂ，Ｃ，Ｄ）とグループ２のメモリ（Ｅ，Ｆ，Ｇ，Ｈ）に交互にライトされるものである。白で示す画素データがグループ１にライトされるデータ、斜線で示す画素データがグループ２にライトされるデータである。また、このタイミングチャートをみてもわかるように、２つにグルーピングしたメモリ（Ａ，Ｂ，Ｃ，ＤとＥ，Ｆ，Ｇ，Ｈ）を交互にアクセスすることによって、ひとつのグループのメモリとして見た場合、メモリのアクセススピードつまりライトサイクルは、画像データの転送レートの１／２となっている。
【０１６３】
つまり、メモリに対するハード的なタイミングマージンが有利な方向に作用しているということである。またメモリに対するライト開始タイミングのトリガはＨＤＥＮ（主走査方向画像有効信号）によりとるものとする。
【０１６４】
この処理が１ライン分の画像データに対して終了したときの８個のそれぞれのメモリＡ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇ，Ｈ内の画素データの配列状態を図１１に示す。これをみてわかるように１ライン分の画像データを形成する画素データ数７５０４画素に対して、８個のそれぞれのメモリＡ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇ，Ｈには偶数成分の左の画素データ、偶数成分の右の画素データ、奇数成分の左の画素データ、奇数成分の右の画素データがそれぞれ別々に４画素おきに均等数つまりメモリ１個あたりにつき、メモリアドレス０００Ｈ番地から３Ａ９Ｈ番地の空間に９３８画素分のデータがたくわえられることになる。
【０１６５】
つぎにこのラインメモリ（９０、９１）にたくわえられた１ライン分の画像データをメモリより出力する際に、４チャンネルの出力画像データ（ＡＩＤＴＡＸ，ＡＩＤＴＢＸ，ＡＩＤＴＣＸ，ＡＩＤＴＤＸ）の配列として整列化した状態、つまり図９に示す配列３になるようにメモリの読み出し制御を行なうわけであるが、このときのデータリード処理におけるメモリアクセス動作について図１３を用いて説明する。
【０１６６】
データリード処理においてもデータライト処理同様、８個のメモリを４個ずつグルーピングするわけだが、その組み合わせはデータライト処理の時とは異なる。つまり、図１３に示すように、メモリＡ，Ｂ，Ｅ，Ｆをグループ１、メモリＧ，Ｈ，Ｃ，Ｄをグループ２として考える。まず、４チャンネルの出力画像データバスは、グループ１のそれぞれのメモリ（Ａ，Ｂ，Ｅ，Ｆ）のデータ出力ポートに接続され、４チャンネルそれぞれの出力用画像データの先頭画素データとしてグループ１のそれぞれのメモリ（Ａ，Ｂ，Ｅ，Ｆ）のアドレス０００Ｈ番地のデータである２個のダミーデータとＳ１，Ｓ２が同時にリードされる。以降グループ１のメモリＡ，Ｂ，Ｅ，Ｆに対してグループ１のアドレス発生回路９２ａによってメモリアドレスをカウントアップさせながら順番にメモリＡ，Ｂ，Ｅ，Ｆ内のデータをリードしていき、グループ１のそれぞれのメモリ（Ａ，Ｂ，Ｅ，Ｆ）内にたくわえられた全てのデータのリードが終了したら、つまりメモリアドレス３Ａ９Ｈ番地のデータＳ３７４７，Ｓ３７４８，Ｓ３７４９，Ｓ３７５０までリードが終了したら、今度は４チャンネルの出力画像データバスをグループ２のそれぞれのメモリ（Ｇ，Ｈ，Ｃ，Ｄ）のデータ出力ポートに接続を切換える。
【０１６７】
グループ１のそれぞれのメモリ（Ａ，Ｂ，Ｅ，Ｆ）から最後にリードしたデータ、つまりメモリアドレス３Ａ９Ｈ番地のＳ３７４７，Ｓ３７４８，Ｓ３７４９，Ｓ３７５０につづけてグループ２を構成するそれぞれのメモリ（Ｇ，Ｈ，Ｃ，Ｄ）に、データライト処理によって最後にライトされたデータ、つまりメモリアドレス３Ａ９Ｈ番地のデータＳ３７５１，Ｓ３７５２，Ｓ３７５３，Ｓ３７５４よりリードしていく。以降グループ２のメモリＧ，Ｈ，Ｃ，Ｄについてはグループ２のアドレス発生回路９２ａによって、３Ａ９Ｈ番地をスタートアドレスとしてメモリアドレスをカウントダウンさせながら順番にメモリＧ，Ｈ，Ｃ，Ｄ内のデータをリードしていき、グループ２のそれぞれのメモリ（Ｇ，Ｈ，Ｃ，Ｄ）内にたくわえられた全てのデータの最後にリードされるデータつまりメモリアドレス０００Ｈ番地のデータＳ７４９９，Ｓ７５００と２個のダミーデータまでリード処理をつづける。
【０１６８】
この様子をタイミングチャートで示したものが図１４である。この図１４に示すように、この処理はクロック同期によって４チャンネルそれぞれの出力画像データを形成するそれぞれの画素データグループ１のメモリＡ，Ｂ，Ｅ，Ｆ内のデータをすべてリードしたのち、グループ２のメモリＧ，Ｈ，Ｃ，Ｄ内のデータを全てリードするものである。またメモリに対するリード開始のタイミングのトリガはＲＤＳＴＡ（読み出し開始信号）によるものとする。このようにして１ライン分の画像データはラスタ変換回路１６５によって、専用のラインメモリ（ＬＭＡ９０，ＬＭＢ９１）に対してデータライト処理→データリード処理を行なうことによって画素データの配列が操作され、図９に示す配列２を配列３の状態に並び換えられることになる。
【０１６９】
また、このラインメモリ（ＬＭＡ９０，ＬＭＢ９１）を２本準備することで、上記処理をラインメモリ（ＬＭＡ９０，ＬＭＢ９１）間にて交互に行なうことで、画像データをライン単位で連続的に処理することが可能になる。
【０１７０】
このようにして、４チャンネル出力ＣＣＤ３４により出力された画像信号は、画像処理による一連のデータ加工処理を行なうのに適切なデータ配列に変換された、つまり整列化された画像データとして高速スキャナ用ＡＳＩＣ１３５より画像処理ＡＳＩＣ８４へと受け渡される。
【０１７１】
以上説明したように上記発明の実施の形態によれば、４チャンネル出力ＣＣＤを用いた前処理システムを構築した場合に生じる、そのシステム構成、ＣＣＤ、アンプのチップ内部構造上の理由によって生じる信号の伝達経路（処理経路）の違い、つまり回路特性的な偏差による画像データへの影響、つまり画像濃度に対する画像データへのリニアリティ的な偏差の補正をすることができる。
【０１７２】
また、ＣＣＤの信号出力構成、つまり４チャンネル出力ＣＣＤは信号出力としてＣＣＤの１ライン分の画素信号の並び順として見た場合にこれら４出力は偶数成分と奇数成分それぞれについて、左側の出力は左端の画素信号から順番に最後は中央の画素信号、右側の出力は右端の画素信号から順番に最後は中央の画素信号といった具合に出力されるため、信号の配列が整列化されてない状態、つまり画像処理上で不適切な配列となることを解消する、つまり画像処理による一連のデータ加工処理を行うのに適切なデータ配列に変換された、つまり整列化された画像データとなるわけである。
【０１７３】
また、高速処理のために４分割処理を行った場合でも、データの整列性を保つことができるものである。
【０１７４】
【発明の効果】
以上詳述したようにこの発明によれば、４チャンネル出力ＣＣＤを用いた際の画像濃度に対する画像データの偏差補正と、画像データの信号配列を整列化することのできる光電変換装置、光電変換方法、画像情報処理装置、画像情報処理方法、および画像形成装置を提供することができる。
【図面の簡単な説明】
【図１】この発明の画像形成装置に係るデジタル複写機の内部構造を示す断面図。
【図２】デジタル複写機の制御システムを示すブロック図。
【図３】図１で示したデジタル複写機の概略構成を示す図。
【図４】４チャンネル出力ＣＣＤの構成を示す図。
【図５】前処理システムと高速スキャナ制御ＡＳＩＣの構成を示す図。
【図６】高速スキャナ制御ＡＳＩＣの構成を示すブロック図。
【図７】左右補正回路の構成を示す図。
【図８】従来の２チャンネル出力ＣＣＤを用いた場合のデータ配列の流れを示す図。
【図９】本発明の４チャンネル出力ＣＣＤを用いた場合のデータ配列の流れを示す図。
【図１０】ラスタ変換回路の構成を示す図。
【図１１】データライト処理におけるメモリアクセス動作を説明するための図。
【図１２】データライト処理におけるメモリアクセス動作を説明するためのタイミングチャート。
【図１３】データリード処理におけるメモリアクセス動作を説明するための図。
【図１４】データリード処理におけるメモリアクセス動作を説明するためのタイミングチャート。
【図１５】従来の２チャンネル出力ＣＣＤを示す図。
【図１６】従来の前処理システムとスキャナ制御用ＡＳＩＣを説明するための図。
【符号の説明】
４…スキャナ部
５…画像処理部
６…プリンタ部
３４…４チャンネル出力ＣＣＤ
８４…画像処理ＡＳＩＣ
９０、９１…ラインメモリ
９２…メモリ制御回路
１３０…前処理システム
１３５…高速スキャナ制御ＡＳＩＣ
１４１、１４２、１４３、１４４…シェーディング補正回路
１６０…左右補正回路
１６１、１６２、１６３、１６４…ビット反転回路
１６５…ラスタ変換回路
１８０…メモリ
【発明の属する技術分野】
この発明は、たとえば原稿の光画像情報を受光して電気信号を出力する光電変換装置と光電変換方法、この光電変換装置からの電気信号を処理する画像情報処理装置と画像情報処理方法、この画像情報処理装置を有して画像を形成する電子複写機等の画像形成装置に関する。
【０００２】
【従来の技術】
従来、電子複写機、ファクシミリなど画像形成装置の機器において、例えば、画像読取りのＣＣＤ（光電変換素子）の制御は、読取りの速度が上がるほど画素送り出しの周波数が高くなり、その信号の取り扱いが困難になる。このためにＣＣＤの画像領域における画素送り出しの分割を奇数（ｏｄｄ）と偶数（ｅｖｅｎ）の２分割にして高速処理を行っている。
【０００３】
図１５は従来の２チャンネル出力のＣＣＤを示すもので、このようなＣＣＤから出力される２チャンネルの信号の前処理システムは、図１６に示すようにＣＣＤの出力信号を偶数成分、奇数成分で同一の信号伝達経路（処理経路）によって処理が行われる構成となっている。
【０００４】
図１６に示す前処理システムにおいて、信号増幅処理、ＡＤ変換処理された画像信号は、１画素８ビット（ｂｉｔ）のデジタル信号の状態で偶数成分、奇数成分の２チャンネルでスキャナ制御用ＡＳＩＣに入力され、まず最初に１チャンネルに合成処理される。つまり、これにより１ライン分の画像データはＣＣＤの画素配列と同じ状態になる。
【０００５】
この１チャンネル化された画像データに対してシェーディング処理を施すことによって、画像濃度に対する画像データの各画素毎に生じる濃度勾配的な偏差、つまり照度ムラ、ＣＣＤの受光素子（フォトダイオード等）毎の感度ばらつき、ＣＣＤ内部の受光素子で発生する暗電流の影響等が、それぞれの画素毎に補正される。
【０００６】
シェーディング補正された画像データはビット反転され、そのまま画像処理ＡＳＩＣへと受け渡され、ここで画像処理ＡＳＩＣ内部において、フィルタリング処理、レンジ補正処理、倍率変換（拡大、縮小）処理、γ補正濃度変換処理、階調処理といった画像処理による一連のデータ加工処理が施される。
【０００７】
従来の２チャンネル出力ＣＣＤを用いた前処理システムは、ＣＣＤの出力信号を偶数成分、奇数成分で同一の信号伝達経路（処理経路）によって処理が行われる構成であるため、このシステム構成にて生じる画像濃度に影響する要因としては、照度ムラ、ＣＣＤの受光素子毎の感度ばらつき、ＣＣＤ内部の受光素子で発生する暗電流の影響といった、いわゆる画像濃度に対する画像データの各画素毎に生じる濃度勾配的な偏差だけであり、この偏差の影響はシェーディング処理によって補正されるものであった。
【０００８】
しかしながら、この２チャンネル出力ＣＣＤの前処理システムの構成をベースにして、高速化対応とした４チャンネル出力ＣＣＤを用いて前処理システムを構成した場合、そのシステム構成、ＣＣＤ、アンプ（Ａｍｐ）そのもののチップの内部構造上の理由によって生じる信号の伝達経路（処理経路）の違い、つまり回路特性的な偏差による画像データへの影響、つまり画像濃度に対する画像データへのリニアリティ的な偏差による影響を考慮する必要性があるという問題が新たに生じる。
【０００９】
また、ＣＣＤの信号出力構成を比較した場合、従来使用している２チャンネル出力ＣＣＤが、信号出力としてＣＣＤの１ライン分の画素信号の並び順として見た場合にこれら２出力は偶数成分と奇数成分それぞれが左端の画素信号から整列化した状態（画像処理上、適切な配列）で出力されるのに対して、高速対応ＣＣＤ、つまり４チャンネル出力ＣＣＤでは信号出力としてＣＣＤの１ライン分の画素信号の並び順として見た場合にこれら４出力は偶数成分と奇数成分それぞれについて、左側の出力は左端の画素信号から順番に最後は中央の画素信号、右側の出力は右端の画素信号から順番に最後は中央の画素信号といった具合に出力されるため、信号の配列が整列化されてない状態（画像処理上、不適切な配列）になるという問題も生じる。
【００１０】
つまり、この２つの問題は従来のシステム構成においては生じることのない問題、つまり高速化を意識して構築したシステム固有の新たな問題であるため、この問題に対する解決手段は従来のシステムには存在しないということに問題がある。つまり新システムにおいて新規に追加しなければならない手段が発生するということになる。
【００１１】
【発明が解決しようとする課題】
上記したように、高速化対応として４チャンネル出力ＣＣＤを用いた際、その前処理システム構成、ＣＣＤ、アンプのチップ内部構造上の理由によって生じる信号の伝達経路（処理経路）の違い、つまり回路特性的な偏差による画像データへの影響、つまり画像濃度に対する画像データへのリニアリティ的な偏差が生じ、また、４チャンネル出力ＣＣＤの出力信号の配列が整列化されていない状態で出力されるという問題があった。
【００１２】
そこで、この発明は、４チャンネル出力ＣＣＤを用いた際の画像濃度に対する画像データの偏差補正と、画像データの信号配列を整列化することのできる光電変換装置、光電変換方法、画像情報処理装置、画像情報処理方法、および画像形成装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】
この発明の光電変換装置は、光画像情報を受光して光電変換した電気信号を１ラインの素子に蓄積する蓄積手段と、この蓄積手段に蓄積された電気信号のうち、前記１ラインの素子のうちラインの第１の方向の端部から偶数画素成分に蓄積された電気信号を保持する第１の保持手段と、前記蓄積手段に蓄積された電気信号のうち、前記１ラインの素子のうちラインの第１の方向の端部から奇数画素成分に蓄積された電気信号を保持する第２の保持手段と、前記蓄積手段に蓄積された電気信号のうち、前記１ラインの素子のうち前記第１の方向と反対のラインの第２の方向の端部から偶数画素成分に蓄積された電気信号を保持する第３の保持手段と、前記蓄積手段に蓄積された電気信号のうち、前記１ラインの素子のうち前記第１の方向と反対のラインの第２の方向の端部から奇数画素成分に蓄積された電気信号を保持する第４の保持手段とから構成されている。
【００１４】
この発明の光電変換装置は、光画像情報を受光して光電変換した電気信号を１ラインの素子に蓄積する蓄積手段と、この蓄積手段に蓄積された電気信号のうち、前記１ラインの素子のうちラインの第１の方向の端部から偶数画素成分に蓄積された電気信号を保持する第１の保持手段と、前記蓄積手段に蓄積された電気信号のうち、前記１ラインの素子のうちラインの第１の方向の端部から奇数画素成分に蓄積された電気信号を保持する第２の保持手段と、前記蓄積手段に蓄積された電気信号のうち、前記１ラインの素子のうち前記第１の方向と反対のラインの第２の方向の端部から偶数画素成分に蓄積された電気信号を保持する第３の保持手段と、前記蓄積手段に蓄積された電気信号のうち、前記１ラインの素子のうち前記第１の方向と反対のラインの第２の方向の端部から奇数画素成分に蓄積された電気信号を保持する第４の保持手段と、前記第１の保持手段、第２の保持手段、第３の保持手段、第４の保持手段にそれぞれ保持されている信号を所定の順序に並べ替えて出力する制御手段とから構成されている。
【００１５】
この発明の光電変換方法は、光画像情報を受光して光電変換した電気信号を１ラインの素子に蓄積するステップと、蓄積された電気信号を前記１ラインの素子のうちラインの第１の方向の端部から偶数画素成分を出力するステップと、蓄積された電気信号を前記１ラインの素子のうち前記第１の方向の端部から奇数画素成分を出力するステップと、蓄積された電気信号を前記１ラインの素子のうち前記第１の方向と反対の第２の方向から偶数画素成分を出力するステップと、蓄積された電気信号を前記１ラインの素子のうち前記第２の方向の端部から奇数画素成分を出力するステップとからなることを特徴とする。
【００１６】
この発明の画像情報処理装置は、光画像情報を受光して光電変換した電気信号を１ラインの素子に蓄積する蓄積手段と、この蓄積手段に蓄積した電気信号を前記１ラインの素子のうちラインの第１の方向の端部から偶数画素成分を出力し、前記１ラインの素子のうち前記第１の方向の端部から奇数画素成分を出力し、前記１ラインの素子のうち前記第１の方向と反対の第２の方向から偶数画素成分を出力し、前記１ラインの素子のうち前記第２の方向の端部から奇数画素成分を出力する出力手段と、この出力手段から出力される出力信号のうち、前記ラインの第１の方向の端部から奇数画素成分が出力された第１の信号と、前記ラインの第２の方向の端部から奇数画素成分が出力された第２の信号のうち前記蓄積手段のラインの中央位置に相当する双方の信号が一致するように、前記第１の信号および前記第２の信号のどちらか一方を補正する第１の補正手段と、前記出力手段から出力される出力信号のうち、前記ラインの第１の方向の端部から偶数画素成分が出力された第３の信号と、前記ラインの第２の方向の端部から偶数画素成分が出力された第４の信号のうち前記蓄積手段のラインの中央位置に相当する双方の信号が一致するように、前記第３の信号および前記第４の信号のどちらか一方を補正する第２の補正手段とから構成されている。
【００１７】
この発明の画像情報処理装置は、光画像情報を受光して光電変換した電気信号を１ラインの素子に蓄積する蓄積手段と、この蓄積手段に蓄積した電気信号を前記１ラインの素子のうちラインの第１の方向の端部から偶数画素成分を出力し、前記１ラインの素子のうち前記第１の方向の端部から奇数画素成分を出力し、前記１ラインの素子のうち前記第１の方向と反対の第２の方向から偶数画素成分を出力し、前記１ラインの素子のうち前記第２の方向の端部から奇数画素成分を出力する出力手段と、この出力手段から出力される出力信号のうち、前記ラインの第１の方向の端部から奇数画素成分が出力された第１の信号と、前記ラインの第２の方向の端部から奇数画素成分が出力された第２の信号を増幅する第１の増幅器と、前記出力手段から出力される出力信号のうち、前記ラインの第１の方向の端部から偶数画素成分が出力された第３の信号と、前記ラインの第２の方向の端部から偶数画素成分が出力された第４の信号を増幅する第２の増幅器と、前記第１の増幅器により増幅された前記第１の信号と前記第２の信号のうち前記蓄積手段のラインの中央位置に相当する双方の信号が一致するように、前記第１の信号および前記第２の信号のどちらか方を補正する第１の補正手段と、前記第２の増幅器により増幅された前記第３の信号と前記第４の信号のうち前記蓄積手段のラインの中央位置に相当する双方の信号が一致するように、前記第３の信号および前記第４の信号のどちらか一方を補正する第２の補正手段とから構成されている。
【００１８】
この発明の画像情報処理方法は、光画像情報を受光して光電変換した電気信号を１ラインの素子に蓄積し、この蓄積した電気信号を前記１ラインの素子のうちラインの第１の方向の端部から偶数画素成分を出力し、前記１ラインの素子のうち前記第１の方向の端部から奇数画素成分を出力し、前記１ラインの素子のうち前記第１の方向と反対の第２の方向から偶数画素成分を出力し、前記１ラインの素子のうち前記第２の方向の端部から奇数画素成分を出力し、この出力される出力信号のうち、前記ラインの第１の方向の端部から奇数画素成分が出力された第１の信号と、前記ラインの第２の方向の端部から奇数画素成分が出力された第２の信号のうち前記１ラインの素子の中央位置に相当する双方の信号が一致するように、前記第１の信号および前記第２の信号のどちらか一方を補正し、前記出力される出力信号のうち、前記ラインの第１の方向の端部から偶数画素成分が出力された第３の信号と、前記ラインの第２の方向の端部から偶数画素成分が出力された第４の信号のうち前記１ラインの素子の中央位置に相当する双方の信号が一致するように、前記第３の信号および前記第４の信号のどちらか一方を補正するようにしたことを特徴とする。
【００１９】
この発明の画像形成装置は、光画像情報を受光して光電変換した電気信号を１ラインの素子に蓄積する蓄積手段と、この蓄積手段に蓄積した電気信号を前記１ラインの素子のうちラインの第１の方向の端部から偶数画素成分を出力し、前記１ラインの素子のうち前記第１の方向の端部から奇数画素成分を出力し、前記１ラインの素子のうち前記第１の方向と反対の第２の方向から偶数画素成分を出力し、前記１ラインの素子のうち前記第２の方向の端部から奇数画素成分を出力する出力手段と、この出力手段から出力される出力信号のうち、前記ラインの第１の方向の端部から奇数画素成分が出力された第１の信号と、前記ラインの第２の方向の端部から奇数画素成分が出力された第２の信号のうち前記蓄積手段のラインの中央位置に相当する双方の信号が一致するように、前記第１の信号および前記第２の信号のどちらか一方を補正する第１の補正手段と、前記出力手段から出力される出力信号のうち、前記ラインの第１の方向の端部から偶数画素成分が出力された第３の信号と、前記ラインの第２の方向の端部から偶数画素成分が出力された第４の信号のうち前記蓄積手段のラインの中央位置に相当する双方の信号が一致するように、前記第３の信号および前記第４の信号のどちらか一方を補正する第２の補正手段と、前記第１の補正手段で補正された前記第１の信号または第２の信号と補正されない前記第１の信号または第２の信号、および前記第２の補正手段で補正された前記第３の信号または前記第４の信号と補正されない前記第３の信号または前記第４の信号とに基づいて画像を形成する画像形成手段とから構成されている。
【００２０】
【発明の実施の形態】
以下、この発明の一実施の形態について図面を参照して説明する。
【００２１】
図１は、この発明の画像形成装置に係る高速化対応の４チャンネル出力ＣＣＤを用いたデジタル複写機（ＤＰＰＣ）の内部構造を示す断面図である。
【００２２】
図１に示すように、デジタル複写機は装置本体１０を備え、この装置本体１０内には、画像読取手段として機能するスキャナ部４、および画像形成手段として機能するプリンタ部６が設けられている。
【００２３】
装置本体１０の上面には、読取対象物、つまり原稿Ｄが載置される透明なガラスからなる原稿載置台１２が設けられている。また、装置本体１０の上面には、原稿載置台１２上に原稿を自動的に送る自動原稿送り装置７（以下、ＡＤＦと称する）が配設されている。このＡＤＦ７は、原稿載置台１２に対して開閉可能に配設され、原稿載置台１２に載置された原稿Ｄを原稿載置台１２に密着させる原稿押さえとしても機能する。
【００２４】
ＡＤＦ７は、原稿Ｄがセットされる原稿トレイ８、原稿の有無を検出するエンプティセンサ９、原稿トレイ８から原稿を一枚づつ取り出すピックアップローラ１４、取り出された原稿を搬送する給紙ローラ１５、原稿の先端を整位するアライニングローラ対１６、原稿載置台１２のほぼ全体を覆うように配設された搬送ベルト１８を備えている。そして、原稿トレイ８に上向きにセットされた複数枚の原稿は、その最下の頁、つまり、最終頁から順に取り出され、アライニングローラ対１６により整位された後、搬送ベルト１８によって原稿載置台１２の所定位置へ搬送される。
【００２５】
ＡＤＦ７において、搬送ベルト１８を挟んでアライニングローラ対１６と反対側の端部には、反転ローラ２０、非反転センサ２１、フラッパ２２、排紙ローラ２３が配設されている。後述するスキャナ部４により画像情報の読取られた原稿Ｄは、搬送ベルト１８により原稿載置台１２上から送り出され、反転ローラ２０、フラッパ２１、および排紙ローラ２２を介してＡＤＦ７上面の原稿排紙部２４上に排出される。原稿Ｄの裏面を読取る場合、フラッパ２２を切換えることにより、搬送ベルト１８によって搬送されてきた原稿Ｄは、反転ローラ２０によって反転された後、再度搬送ベルト１８により原稿載置台１２上の所定位置に送られる。
【００２６】
装置本体１０内に配設されたスキャナ部４は、原稿載置台１２に載置された原稿Ｄを照明する光源としての露光ランプ２５、および原稿Ｄからの反射光を所定の方向に偏向する第１のミラー２６を有し、これらの露光ランプ２５および第１のミラー２６は、原稿載置台１２の下方に配設された第１のキャリッジ２７に取り付けられている。
【００２７】
第１のキャリッジ２７は、原稿載置台１２と平行に移動可能に配置され、図示しない歯付きベルト等を介して後述するスキャニングモータ３５により、原稿載置台１２の下方を往復移動される。
【００２８】
また、原稿載置台１２の下方には、原稿載置台１２と平行に移動可能な第２のキャリッジ２８が配設されている。第２のキャリッジ２８には、第１のミラー２６により偏向された原稿Ｄからの反射光を順に偏向する第２および第３のミラー３０、３１が互いに直角に取り付けられている。第２のキャリッジ２８は、第１のキャリッジ２７を駆動する歯付きベルト等により、第１のキャリッジ２７に対して従動されるとともに、第１のキャリッジに対して、１／２の速度で原稿載置台１２に沿って平行に移動される。
【００２９】
また、原稿載置台１２の下方には、第２のキャリッジ２８上の第３のミラー３１からの反射光を集束する結像レンズ３２と、結像レンズにより集束された反射光を受光して光電変換する４チャンネル出力ＣＣＤ（光電変換素子）３４とが配設されている。結像レンズ３２は、第３のミラー３１により偏向された光の光軸を含む面内に、駆動機構を介して移動可能に配設され、自身が移動することで反射光を所望の倍率で結像する。そして、４チャンネル出力ＣＣＤ３４は、入射した反射光を光電変換し、読み取った原稿Ｄに対応する電気信号を出力する。
【００３０】
一方、プリンタ部６は、潜像形成手段として作用するレーザ露光装置４０を備えている。レーザ露光装置４０は、光源としての半導体レーザ４１と、半導体レーザ４１から出射されたレーザ光を連続的に偏向する走査部材としてのポリゴンミラー３６と、ポリゴンミラー３６を後述する所定の回転数で回転駆動する走査モータとしてもポリゴンモータ３７と、ポリゴンミラーからのレーザ光を偏向して後述する感光体ドラム４４へ導く光学系４２とを備えている。このような構成のレーザ露光装置４０は、装置本体１０の図示しない支持フレームに固定支持されている。
【００３１】
半導体レーザ４１は、スキャナ部４により読取られた原稿Ｄの画像情報、あるいはファクシミリ送受信文書情報等に応じてオン・オフ制御され、このレーザ光はポリゴンミラー３６および光学系４２を介して感光体ドラム４４へ向けられ、感光体ドラム４４周面を走査することにより感光体ドラム４４周面上に静電潜像を形成する。
【００３２】
また、プリンタ部６は、装置本体１０のほぼ中央に配設された像担持体としての回転自在な感光体ドラム４４を有し、感光体ドラム４４周面は、レーザ露光装置４０からのレーザ光により露光され、所望の静電潜像が形成される。感光体ドラム４４の周囲には、ドラム周面を所定の電荷に帯電させる帯電チャージャ４５、感光体ドラム４４周面上に形成された静電潜像に現像剤としてのトナーを供給して所望の画像濃度で現像する現像器４６、後述する用紙カセットから給紙された被転写材、つまり、コピー用紙Ｐを感光体ドラム４４から分離させるための剥離チャージャ４７を一体に有し、感光体ドラム４４に形成されたトナー像を用紙Ｐに転写させる転写チャージャ４８、感光体ドラム４４周面からコピー用紙Ｐを剥離する剥離爪４９、感光体ドラム４４周面に残留したトナーを清掃する清掃装置５０、および、感光体ドラム４４周面の除電する除電器５１が順に配置されている。
【００３３】
装置本体１０内の下部には、それぞれ装置本体から引出し可能な上段カセット５２、中段カセット５３、下段カセット５４が互いに積層状態に配設され、各カセット内にはサイズの異なるコピー用紙が装填されている。これらのカセットの側方には大容量フィーダ５５が設けられ、この大容量フィーダ５５には、使用頻度の高いサイズのコピー用紙Ｐ、例えば、Ａ４サイズのコピー用紙Ｐが約３０００枚収納されている。また、大容量フィーダ５５の上方には、手差しトレイ５６を兼ねた給紙カセット５７が脱着自在に装着されている。
【００３４】
装置本体１０内には、各カセットおよび大容量フィーダ５５から感光体ドラム４４と転写チャージャ４８との間に位置した転写部を通って延びる搬送路５８が形成され、搬送路５８の終端には定着ランプ６０ａを有する定着装置６０が設けられている。定着装置６０に対向した装置本体１０の側壁には排出口６１が形成され、排出口６１にはシングルトレイのフィニッシャ１５０が装着されている。
【００３５】
上段カセット５２、中段カセット５３、下段カセット５４、給紙カセット５７の近傍および大容量フィーダ５５の近傍には、カセットあるいは大容量フィーダから用紙Ｐを一枚づつ取り出すピックアップローラ６３がそれぞれ設けられている。また、搬送路５８には、ピックアップローラ６３により取り出されたコピー用紙Ｐを搬送路５８を通して搬送する多数の給紙ローラ対６４が設けられている。
【００３６】
搬送路５８において感光体ドラム４４の上流側にはレジストローラ対６５が設けられている。レジストローラ対６５は、取り出されたコピー用紙Ｐの傾きを補正するとともに、感光体ドラム４４上のトナー像の先端とコピー用紙Ｐの先端とを整合させ、感光体ドラム４４周面の移動速度と同じ速度でコピー用紙Ｐを転写部へ給紙する。レジストローラ対６５の手前、つまり、給紙ローラ６４側には、コピー用紙Ｐの到達を検出するアライニング前センサ６６が設けられている。
【００３７】
ピックアップローラ６３により各カセットあるいは大容量フィーダ５５から１枚づつ取り出されたコピー用紙Ｐは、給紙ローラ対６４によりレジストローラ対６５へ送られる。そして、コピー用紙Ｐは、レジストローラ対６５により先端が整位された後、転写部に送られる。
【００３８】
転写部において、感光体ドラム４４上に形成された現像剤像、つまり、トナー像が、転写チャージャ４８により用紙Ｐ上に転写される。トナー像の転写されたコピー用紙Ｐは、剥離チャージャ４７および剥離爪４９の作用により感光体ドラム４４周面から剥離され、搬送路５２の一部を構成する搬送ベルト６７を介して定着装置６０に搬送される。そして、定着装置６０によって現像剤像がコピー用紙Ｐに溶融定着さた後、コピー用紙Ｐは、給紙ローラ対６８および排紙ローラ対６９により排出口６１を通してフィニッシャ１５０上へ排出される。
【００３９】
搬送路５８の下方には、定着装置６０を通過したコピー用紙Ｐを反転して再びレジストローラ対６５へ送る自動両面装置７０が設けられている。自動両面装置７０は、コピー用紙Ｐを一時的に集積する一時集積部７１と、搬送路５８から分岐し、定着装置６０を通過したコピー用紙Ｐを反転して一時集積部７１に導く反転路７２と、一時集積部に集積されたコピー用紙Ｐを一枚づつ取り出すピックアップローラ７３と、取り出された用紙を搬送路７４を通してレジストローラ対６５へ給紙する給紙ローラ７５とを備えている。また、搬送路５８と反転路７２との分岐部には、コピー用紙Ｐを排出口６１あるいは反転路７２に選択的に振り分ける振り分けゲート７６が設けられている。
【００４０】
両面コピーを行う場合、定着装置６０を通過したコピー用紙Ｐは、振り分けゲート７６により反転路７２に導かれ、反転された状態で一時集積部７１に一時的に集積された後、ピックアップローラ７３および給紙ローラ対７５により、搬送路７４を通してレジストローラ対６５へ送られる。そして、コピー用紙Ｐはレジストローラ対６５により整位された後、再び転写部に送られ、コピー用紙Ｐの裏面にトナー像が転写される。その後、コピー用紙Ｐは、搬送路５８、定着装置６０および排紙ローラ６９を介してフィニッシャ１５０に排紙される。
【００４１】
フィニッシャ１５０は排出された一部構成の文書を一部単位でステープル止めし貯めていくものである。ステープルするコピー用紙Ｐが一枚排出口６１から排出される度にガイドバー１５１にてステープルされる側に寄せて整合する。全てが排出され終わると紙押えアーム１５２が排出された一部単位のコピー用紙Ｐを抑えステープラユニット（図示しない）がステープル止めを行う。その後、ガイドバー１５１が下がり、ステープル止めが終わったコピー用紙Ｐはその一部単位でフィニッシャ排出ローラ１５５にてそのフィニッシャ排出トレイ１５４に排出される。フィニッシャ排出トレイ１５４の下がる量は排出されるコピー用紙Ｐの枚数によりある程度決められ、一部単位に排出される度にステップ的に下がる。また排出されるコピー用紙Ｐを整合するガイドバー１５１はフィニッシャ排出トレイ１５４上に載った既にステープル止めされたコピー用紙Ｐに当たらないような高さの位置にある。
【００４２】
また、フィニッシャ排出トレイ１５４は、ソートモード時、一部ごとにシフト（たとえば、前後左右の４つの方向へ）するシフト機構（図示しない）に接続されている。
【００４３】
また、装置本体１０の前面上部には、様々な複写条件並びに複写動作を開始させる複写開始信号などを入力する操作パネル３８０が設けられている。
【００４４】
次に、図２を参照してデジタル複写機の制御システムについて説明する。
【００４５】
デジタル複写機の制御システムは、全体は大きく３つのブロックより成り、スキャナ部４、プリンタ部６との間を画像処理部５で繋ぎ、デジタル複写機を構成する基本部３０１と、この基本部３０１からの画像データを受け取り記録し、その記録した画像データを再び基本部３０１に転送することでメモリコピー（電子ソート）を実現するページメモリ部３０２と、このページメモリ部３０２の圧縮画像データを記憶するための２次メモリとしてのハードディスク（ＨＤ）、公衆回線を通して外部と画像圧縮データのやり取りを行うＦＡＸボード（Ｇ４／Ｇ３・ＦＡＸ制御手段）３６９、ＬＡＮを経由してデータのやり取りを行うＬＡＮボード（ローカルエリアネットワーク回線制御手段）３７１、またそれ等をシステムバス３７３とＩＳＡバス３７４を通して制御する拡張部ＣＰＵ３６１、拡張部ＣＰＵ３６１が使用するメインメモリ３６１ａ、ＩＳＡバス３７４上でのＤＭＡ転送を制御するＤＭＡＣ３６２とから成るマザーボード等で構成される拡張部３０３から構成される。
【００４６】
基本部３０１とページメモリ部３０２は制御データをやりとりする基本部システムインタフェース３１６、画像データをやりとりする基本部画像インタフェース３１７とで接続されている。また、ページメモリ部３０２と拡張部３０３は制御データをやりとりする拡張部システムインタフェース３７６、画像データをやりとりする拡張部画像インタフェース３７７とで接続されている。
【００４７】
基本部３０１は、入力手段（スキャナ部）４、出力手段（プリンタ部）６、画像処理部５、およびこれらを制御する制御手段（基本部ＣＰＵ）３１１から構成される。
【００４８】
スキャナ部４は列状に配置された複数の受光素子（１ラインのＣＣＤ）からなる上述した４チャンネル出力ＣＣＤ３４を有し、原稿載置台１２に載置された原稿の画像を基本部ＣＰＵ３１１からの指示に従い１ライン毎に読取り、画像の濃淡を８ビットのデジタル・データに変換した後、スキャナインタフェース（図示しない）を介して、同期信号と共に時系列デジタル・データとして画像処理部５へ出力する。
【００４９】
基本部ＣＰＵ３１１は上記基本部３０１内の上記各手段及び後述するページメモリ部３０２の各手段を制御する。
【００５０】
ページメモリ部３０２は基本部３０１内の基本部ＣＰＵ３１１と拡張部３０３内の拡張部ＣＰＵ３６１との制御情報の通信を制御したり、基本部３０１および拡張部３０３からのページメモリ３２３へのアクセスを制御し、通信メモリ３０５を内蔵するシステム制御手段３０４、画像データを一時的に記憶しておく記憶手段（ページメモリ）３２３、ページメモリ３２３のアドレスを生成するアドレス制御部３０６、ページメモリ部３０２内の各デバイス間のデータ転送を行う画像バス３２０、ページメモリ部３０２内の各デバイスとシステム制御手段３０４との間の制御信号の転送を行う制御バス３２１、画像バス３２０を介してページメモリ３２３と他のデバイスとのデータ転送を行うときのデータ転送を制御するデータ制御手段３０７、基本部画像インタフェース３１７を介して基本部３０１と画像データを転送するときに画像データをインタフェースする画像データＩ／Ｆ手段３０８、解像度の異なる機器に画像データを送信するときに画像データを他の機器の解像度に変換したり、解像度の異なる機器から受信した画像データを基本部３０１のプリンタ部６の解像度に変換したり、２値画像データの９０度回転処理を実行する解像度変換／２値回転手段３２５、ファクシミリ送信や光ディスク記憶のように画像データを圧縮して送信したり、記憶したりするデバイスのために入力した画像データを圧縮したり、圧縮された形態の画像データをプリンタ部６を介して可視化するために伸長する圧縮／伸長手段３２４、画像データＩ／Ｆ手段３０８に接続され、プリンタ部６から画像データを出力するときに画像データを９０度あるいは−９０度回転して出力するときに使用する多値回転メモリ３０９で構成される。
【００５１】
拡張部３０３は下記の拡張部３０３内の各デバイスを拡張部システムバス３７３を介して制御する制御手段（拡張部ＣＰＵ）３６１、この拡張部ＣＰＵ３６１が使用するメインメモリ３６１ａ、汎用的なＩＳＡバス３７４、拡張部システムバス３７３とＩＳＡバス３７４をインタフェースするＩＳＡバスコントローラ （ＩＳＡ・Ｂ／Ｃ）３６３、ＩＳＡバス３７４上でのデータ転送を制御するＤＭＡコントローラ（ＤＭＡＣ）３６２、ＩＳＡバス３７４に接続され画像データを電子的に保存するための保存手段（ＨＤＤ）３６５、そのインタフェースであるＨＤ・ＦＤインタフェース（ＨＤ・ＦＤＩ／Ｆ）３６４、ＩＳＡバス３７４に接続され画像データを電子的に保存するための保存手段（光ディスク装置；ＯＤＤ）３６８、そのインタフェースであるＳＣＳＩインタフェース３６７、ＬＡＮ機能を実現するためのローカルエリアネットワーク回線制御手段（ＬＡＮ）３７１、プリンタ機能を実現するためのプリンタコントローラ手段３７０、Ｇ４／Ｇ３・ＦＡＸ制御機能を有するＧ４／Ｇ３・ＦＡＸ制御手段３６９、プリンタコントローラ手段３７０からのイメージデータをシステム画像インタフェース３７７を介してページメモリ部３０２へ出力するための拡張部画像バス３７５で構成される。
【００５２】
上記ＨＤＤ３６５に内蔵されるハードディスクＨＤには、圧縮された１頁あるいは複数頁からなる１文書ごとの圧縮イメージデータがファイルとして、その文書を検索するための検索データで管理された状態で記憶されるようになっている。
【００５３】
また、拡張部システムバス３７３には、拡張部３０３に対する指示を行うキーボードとディスプレイからなる上述した操作パネル８０が接続されている。
【００５４】
保存手段（ＯＤＤ）３６８はＳＣＳＩインタフェース３６７を介してＩＳＡバス３７４と接続され、拡張部ＣＰＵ３６１はＳＣＳＩコマンドを用いて拡張部システムバス３７３、ＩＳＡ・Ｂ／Ｃ６３、ＩＳＡバス３７４を介して保存手段３６８を制御する。
【００５５】
次に、画像データＩ／Ｆ手段（イメージデータ制御手段）３０８について説明する。画像データＩ／Ｆ手段３０８は画像バス３２０上のデバイスでスキャナ部４あるいはプリンタ部６とページメモリ３２３との間の画像データ転送を画像処理部５を介して行う。また、拡張部３０３内の拡張部画像バス３７５に接続されたプリンタコントローラ３７０等とページメモリ３２３との画像データ転送も行う。
【００５６】
ここで、ページメモリ部３０２のページメモリ３２３は大きなメモリ空間を有したものである。
【００５７】
図３は、図１、図２で示したデジタル複写機の概略構成を示すものである。すなわち、上述したようにスキャナ部４、画像処理部５、プリンタ部６から構成されている。図３に示すようにデジタル複写機の場合の原稿画像の読み込みは、原稿面に露光ランプ２５で直接光をあてて、その反射光をミラー２６、３０、３１、結像レンズ３２を用いて４チャンネル出力ＣＣＤ３４まで導き、４チャンネル出力ＣＣＤ３４によってこの光画像データを光電変換することによって複数（例えば６００ｄｐｉの場合７５００個）のそれぞれの受光素子毎に電荷信号に置き換えられる。この電荷信号は、４チャンネル出力ＣＣＤ３４内部の後述するＣＣＤアナログシフトレジスタによってアナログ信号として順番に転送出力される。上記ＨＤＤ３６５に内蔵されるハードディスクＨＤには、圧縮された１頁あるいは複数頁からなる１文書ごとの圧縮イメージデータがファイルとして、その文書を検索するための検索データで管理された状態で記憶されるようになっている。
【００５８】
また、拡張部システムバス３７３には、拡張部３０３に対する指示を行うキーボードとディスプレイからなる上述した操作パネル８０が接続されている。
【００５９】
保存手段（ＯＤＤ）３６８はＳＣＳＩインタフェース３６７を介してＩＳＡバス３７４と接続され、拡張部ＣＰＵ３６１はＳＣＳＩコマンドを用いて拡張部システムバス３７３、ＩＳＡ・Ｂ／Ｃ６３、ＩＳＡバス３７４を介して保存手段３６８を制御する。
【００６０】
次に、画像データＩ／Ｆ手段（イメージデータ制御手段）３０８について説明する。画像データＩ／Ｆ手段３０８は画像バス３２０上のデバイスでスキャナ部４あるいはプリンタ部６とページメモリ３２３との間の画像データ転送を画像処理部５を介して行う。また、拡張部３０３内の拡張部画像バス３７５に接続されたプリンタコントローラ３７０等とページメモリ３２３との画像データ転送も行う。
【００６１】
ここで、ページメモリ部３０２のページメモリ３２３は大きなメモリ空間を有したものである。
【００６２】
図３は、図１、図２で示したデジタル複写機の概略構成を示すものである。すなわち、上述したようにスキャナ部４、画像処理部５、プリンタ部６から構成されている。図３に示すようにデジタル複写機の場合の原稿画像の読み込みは、原稿面に露光ランプ２５で直接光をあてて、その反射光をミラー２６、３０、３１、結像レンズ３２を用いて４チャンネル出力ＣＣＤ３４まで導き、４チャンネル出力ＣＣＤ３４によってこの光画像データを光電変換することによって複数（例えば６００ｄｐｉの場合７５００個）のそれぞれの受光素子毎に電荷信号に置き換えられる。この電荷信号は、４チャンネル出力ＣＣＤ３４内部の後述するＣＣＤアナログシフトレジスタによってアナログ信号として順番に転送出力される。
【００６３】
図３に示すように、図２で示した制御システムは、４チャンネル出力ＣＣＤ３４を含んだ読み込み制御部８１、ページメモリボード８２、編集ボード８３、画像処理部８４と書き込み制御処理部８５、レーザ駆動部８７、ポリゴンモータドライブ８８で構成され、半導体レーザ４１からのレーザ光がポリゴンミラー３６で偏向されて感光体ドラム４４へ導かれるように構成されている。
【００６４】
図４は、４チャンネル出力ＣＣＤ３４の構成を詳細に示したもので、順番に配列された受光素子（フォトダイオード等）Ｓ１〜Ｓ７５００、シフトゲート１０１、シフトゲート１０２、ＣＣＤアナログシフトレジスタ１１１〜１１４、出力バッファ１２１〜１２４で構成される。
【００６５】
図４に示すように４チャンネル出力ＣＣＤ３４の場合は、信号出力が偶数成分と奇数成分を、さらにそれぞれを左右に分割して４系統の出力構成としているため、ＣＣＤアナログシフトレジスタ１１１、１１２、１１３、１１４が４つ存在する。したがってＣＣＤアナログシフトレジスタ１１１によって奇数成分の左端の受光素子による信号より順番に転送出力され、アナログシフトレジスタ１１２によって偶数成分の左端の受光素子による信号より順番に転送出力され、アナログシフトレジスタ１１３によって奇数成分の右端の受光素子による信号より順番に転送出力され、アナログシフトレジスタ１１４によって偶数成分の右端の受光素子による信号より順番に転送出力されることになる。
【００６６】
また、奇数成分、偶数成分それぞれの左右から出力される最後の信号は、受光素子Ｓ１〜Ｓ７５００の中央にて、となりあわせてならぶ受光素子Ｓ３７４９，Ｓ３７５０，Ｓ３７５１，Ｓ３７５２による信号となる。この４チャンネル出力ＣＣＤ３４を駆動するために必要な制御信号（転送クロック、シフトゲート信号、リセット信号、クランプ信号）は後述する高速スキャナ制御ＡＳＩＣのＣＣＤ駆動機能により生成される。
【００６７】
図５は、読み込み制御部８１に搭載される４チャンネル出力ＣＣＤ３４における画像データの転送を行う前処理システム１３０と高速スキャナ制御ＡＳＩＣ１３５の構成を示すものである。なお、、前処理システム１３０は、アンプ１３１、１３２、Ａ／Ｄコンバータ１３３、１３４とから構成されている。
【００６８】
前処理システム１３０において、４チャンネル出力ＣＣＤ３４から出力されたアナログ信号はアンプ（Ａｍｐ：アナログ信号処理集積回路）１３１、１３２において画素信号毎にサンプリングして信号増幅する。
【００６９】
ここで使用するアンプ１３１、１３２は、１チップで２チャンネル分の処理が並列（パラレル）で可能である。アンプ１３１には、４チャンネル出力ＣＣＤ３４の画素信号の奇数成分の左右２チャンネル（出力端子ＯＳ１、ＯＳ３）を入力し、アンプ１３２には４チャンネル出力ＣＣＤ３４の画素信号の偶数成分の左右２チャンネル（出力端子ＯＳ２、ＯＳ４）を入力としている。
【００７０】
それぞれのアンプ１３１，１３２内部においては，４チャンネル出力ＣＣＤ３４の左右からの２チャンネルの画素信号が並列で処理（サンプリングおよび信号増幅）され、そのあと１チャンネルに合成（マルチプレクス）する。すなわち、アンプ１３１においては奇数成分の左右の信号を合成して１チャンネルに、アンプ１３２においては偶数成分の左右の信号を合成して１チャンネルにし、それぞれアンプ１３１、１３２より出力するという方式をとっている。
【００７１】
これはアンプ１３１では４チャンネル出力ＣＣＤ３４の奇数成分の左右の画素信号をまとめて処理し、アンプ１３２では４チャンネル出力ＣＣＤ３４の偶数成分の左右の画素信号をまとめて処理するという構成であり、このような構成をとることによって４チャンネル出力ＣＣＤ３４の出力信号の偶数成分、奇数成分、それぞれの左右の信号の歪みがアンプ（１３１、１３２）のチップ間のバラツキ（チップ差による回路特性のばらつき）に依存しないようにするための配慮となっている。
【００７２】
また、この場合、アンプ１３１、１３２からの信号出力レートは、アンプ１３１、１３２への信号入力レートの２倍となる。このアンプ１３１、１３２より出力される信号処理上適切なレベルまで増幅された画素毎のアナログ信号は、Ａ／Ｄコンバータ（ＡＤＣ１３３、１３４）によってＡＤ変換されてデジタル信号となる。
【００７３】
アンプ１３１は、４チャンネル出力ＣＣＤ３４から出力された奇数成分の左右２チャンネルの画素信号をそれぞれ並列でサンプリングして信号増幅し、さらにこの信号を１チャンネルに合成し、このアンプ１３１より出力されるアナログ信号についてはＡ／Ｄコンバータ１３３によってＡＤ変換するようになっている。また、アンプ１３２は、４チャンネル出力ＣＣＤ３４から出力された偶数成分の左右２チャンネルの画素信号をそれぞれ並列でサンプリングして信号増幅し、さらにこの信号を１チャンネルに合成し、このアンプ１３２より出力されるアナログ信号についてはＡ／Ｄコンバータ１３４によってＡＤ変換するようになっている。また、ここで使用するＡ／Ｄコンバータ１３３、１３４の分解能は、８ビット（ｂｉｔ：２５６ステップ）なので、画素データとしては１画素あたり８ビットデータとなる。
【００７４】
このように４チャンネル出力ＣＣＤ３４にて読込まれた画像情報（光画像データとして４チャンネル出力ＣＣＤ３４に入力されるもの）に基づいて４チャンネル出力ＣＣＤ３４より出力される画素信号（アナログ信号）をアンプ１３１、１３２にて信号増幅および合成し、その信号をＡ／Ｄコンバータ１３３、１３４によってＡＤ変換してデジタル信号にするといった一連の処理をスキャナ部４における前処理と呼び、前処理システム１３０を構成する。
【００７５】
また、アンプ１３１、１３２を駆動するために必要な制御信号（サンプルホールドパルス、合成信号、クランプ信号）およびＡ／Ｄコンバータ１３３、１３４においてＡＤ変換処理に必要なＡＤ変換用クロックについては、高速スキャナ制御ＡＳＩＣ１３５の前処理ＬＳＩ駆動機能より生成される。このようにして前処理を施された画像情報に基づく画素信号（１画素あたり８ビットデータ、以下画像データと記述する）は、高速スキャナ制御ＡＳＩＣ１３５へと入力され、高速スキャナ制御ＡＳＩＣ１３５内部においてシェーディング補正処理および本発明である左右補正処理、ラスタ変換処理が施される。
【００７６】
図６は、本発明に係る高速スキャナ制御ＡＳＩＣ１３５の構成を示すものである。すなわち、高速スキャナ制御ＡＳＩＣ１３５は、バス幅変換回路１４０、シェーディング補正回路１４１、１４２、１４３、１４４、バスセレクト回路（ＳＥＬ）１４５、１４６、１４７、１４８、左右補正回路１６０、ビット反転回路１６１、１６２、１６３、１６４、およびラスタ変換回路１６５から構成されている。
【００７７】
前処理システム１３０で前処理が施された画像データは、ＤＯＡＸ（８ビット：奇数成分の左右合成されたデータ）およびＤＯＢＸ（８ビット：偶数成分の左右合成されたデータ）として２チャンネルで高速スキャナ制御ＡＳＩＣ１３５に入力される。
【００７８】
高速スキャナ制御ＡＳＩＣ１３５内部における全ての処理は、前処理システム１３０においてデジタル化された画像データに対して行われるものである。これらの画像データは、まずバス幅変換回路１４０を通ることにより奇数成分、偶数成分それぞれにおいて左のデータと右のデータに分けられる。即ち、奇数成分の左右合成されたデータであるＤＯＡＸ（８ビット）は、バス幅変換回路１４０によりＤＯＡ１Ｘ（８ビット：奇数成分の左のデータ）とＤＯＡ２Ｘ（８ビット：奇数成分の右のデータ）に分解され、偶数成分の左右合成されたデータであるＤＯＢＸ（８ビット）はバス幅変換回路１４０によりＤＯＢ１Ｘ（８ビット：偶数成分の左のデータ）とＤＯＢ２Ｘ（８ビット：偶数成分の右のデータ）に分解される。
【００７９】
従って、バス幅変換回路１４０によって２チャンネルで入力される画像データは４チャンネルに分解されるため、例えば、画像データのデータレートが２チャンネルで１チャンネル当り４０ＭＨｚとしてＤＯＡＸ、ＤＯＢＸより入力された場合、バス幅変換処理後の出力としての画像データは４チャンネルで１チャンネル当り２０ＭＨｚとしてＤＯＡ１Ｘ、ＤＯＡ２Ｘ、ＤＯＢ１Ｘ、ＤＯＢ２Ｘに変換された状態で出力され、次段に入力されることになる。
【００８０】
バス幅変換処理により分解されたそれぞれの画像データＤＯＡ１Ｘ（８ビット：奇数成分の左のデータ）、ＤＯＡ２Ｘ（８ビット：奇数成分の右のデータ）、ＤＯＢ１Ｘ（８ビット：偶数成分の左のデータ）、ＤＯＢ２Ｘ（８ビット：偶数成分の右のデータ）は、シェーディング補正回路１４１、１４２、１４３、１４４によりシェーディング補正処理が施される。また、図に示すように高速スキャナ制御ＡＳＩＣ１３５の場合、シェーディング補正回路を４つ準備することにより、バス幅変換処理された４チャンネルの画像データＤＯＡ１Ｘ，ＤＯＡ２Ｘ，ＤＯＢ１Ｘ，ＤＯＢ２Ｘをそれぞれ並列で同時に処理できるような構成をとっている。
【００８１】
ここでシェーディング補正機能について簡単に説明する。シェーディング補正には白レベルシェーディング補正と黒レベルシェーディング補正があり、この高速スキャナ制御ＡＳＩＣ１３５の機能としては両方の補正に対応したアルゴリズムに基づいた回路構成となっている。
【００８２】
白レベルシェーディング補正とは、４チャンネル出力ＣＣＤ３４で読込んだ原稿上の読取データ（画像データ）をあらかじめ４チャンネル出力ＣＣＤ３４により読込んだ白基準データで各画素毎に割ることにより、原稿上の読取データ（画像データ）を画素毎に正規化（補正）する。これにより照度むらおよび４チャンネル出力ＣＣＤ３４の受光素子毎の感度ばらつきを補正することができる。
【００８３】
黒レベルシェーディング補正とは、黒レベルを歪ませる主な要因である４チャンネル出力ＣＣＤ３４内部の受光素子で発生する暗電流の影響等対して、４チャンネル出力ＣＣＤ３４で読込んだ原稿上の読取データ（画像データ）と白基準データより、あらかじめ４チャンネル出力ＣＣＤ３４により読込んだ黒基準データを各画素毎に減ずることによりキャンセル（補正）するものである。
【００８４】
シェーディング補正されたそれぞれの画像データは、本発明である左右補正回路１６０によって偶数成分、奇数成分それぞれの左右のデータに対して補正処理され、そのあとビット反転回路１６１、１６２、１６３、１６４でビット反転して、本発明であるラスタ変換回路１６５によって画像データの並び順の整列化処理が行われる。
【００８５】
このように高速スキャナ制御ＡＳＩＣ１３５内部においてこれら一連の処理が施された画像データは、ＡＩＤＴＡＸ（８ビット）、ＡＩＤＴＢＸ（８ビット）、ＡＩＤＴＣＸ（８ビット）、ＡＩＤＴＤＸ（８ビット）として高速スキャナ制御ＡＳＩＣ１３５より出力され、画像処理ＡＳＩＣ８４へと受け渡される。画像処理ＡＳＩＣ８４に入力された画像データは、画像処理ＡＳＩＣ８４内部において、フィルタリング処理、レンジ補正処理、倍率変換（拡大、縮小）処理、γ補正濃度変換処理、階調処理といった画像処理による一連のデータ加工処理が施される。
【００８６】
図７は、左右補正回路１６０の構成を示すものである。左右補正回路１６０は、補正メモリ用チップイネーブル発生回路１７０、バスセレクト回路（ＳＥＬ）１７１、１７２、１７３、１７４、１７５、１７６、左右補正用のメモリ１８０、およびバスセレクト回路（ＳＥＬ）１８１、１８２、１８３、１８４、１８５から構成されている。この左右補正回路１６０は、ＣＰＵ−ＩＦ回路１７７を介して制御される。
【００８７】
前述したように、高速デジタル複写機の読取りスキャナ用として使用する高速対応ラインセンサ（４チャンネル出力ＣＣＤ３４）は、高速化という要求仕様に対応するため図４で示したように、受光素子Ｓ１〜Ｓ７５００により光電変換された電荷信号を４組のＣＣＤアナログシフトレジスタ（左奇数成分の電荷信号移送用）１１１、ＣＣＤアナログシフトレジスタ（左偶数成分の電荷信号移送用）１１２、ＣＣＤアナログシフトレジスタ（右奇数成分の電荷信号移送用）１１３、ＣＣＤアナログシフトレジスタ（右偶数成分の電荷信号移送用）１１４を用いて、その左右両側に配置された４組の出力バッファ（左奇数成分の信号出力駆動用）１２１、出力バッファ（左偶数成分の信号出力駆動用）１２２、出力バッファ（右奇数成分の信号出力駆動用）１２３、出力バッファ（右偶数成分の信号出力駆動用）１２４によって４チャンネル出力ＣＣＤ３４の１ライン分の画素信号（例えば６００ｄｐｉの場合７５００画素分の画素信号）を４系統に分割して出力するといった構成をとっている。
【００８８】
また、このような構成により、奇数成分、偶数成分それぞれの左右から出力される最後の画素信号は、４チャンネル出力ＣＣＤ３４の中央にてとなりあわせてならぶ受光素子Ｓ３７４９，Ｓ３７５０，Ｓ３７５１，Ｓ３７５２による信号となっている。従って、４チャンネル出力ＣＣＤ３４の場合、信号出力構成として４チャンネル出力ＣＣＤ３４の１ライン分の画素信号は、偶数成分、奇数成分のそれぞれについて左右別々の出力バッファ（１２１と１２３、１２２と１２４）により駆動されて出力されることになるため、信号の伝達経路はまず４チャンネル出力ＣＣＤ３４の出力段において明らかに４系統に別れることになる。
【００８９】
また、４チャンネル出力ＣＣＤ３４より出力された画素信号（アナログ信号）は、前述した前処理システム１３０によって信号増幅、ＡＤ変換され、画像データとしてデジタル化されるわけであるが、ここにおいても前処理システム１３０としての構成の仕方によって信号の伝達経路が１から４系統の間で任意に変わってくる。
【００９０】
従って、光画像信号として４チャンネル出力ＣＣＤ３４に入力される画像情報は、４チャンネル出力ＣＣＤ３４内部の複数の受光素子（Ｓ１〜Ｓ７５００）毎に光電変換され電荷信号になるわけであるが、このときその読取りの対象となる原稿上の画像情報として原稿の反射率が同一濃度である光画像信号を各受光素子（Ｓ１〜Ｓ７５００）によって光電変換した電荷信号であっても、この電荷信号の伝達経路（処理経路）が異なってしまうと４チャンネル出力ＣＣＤ３４内部および前処理システム１３０の回路特性的な偏差によって、画素信号間（画像データ）において歪みが生じてしまう可能性がある。
【００９１】
現に、この回路特性の偏差による悪影響は、それをコピーとして印刷した場合、図１９に示す従来の２チャンネル出力ＣＣＤを用いた前処理システムのようにＣＣＤの出力信号を偶数成分、奇数成分で同一の信号伝達経路（処理経路）による処理の場合は印刷された画像上に平均濃度差として現れないのに対して、図５に示した高速デジタル複写機用の４チャンネル出力ＣＣＤ３４を用いた前処理システム１３０のように偶数成分、奇数成分のそれぞれを更に左右に分割するような信号伝達経路（処理経路）による処理になると、印刷された画像上において目視にて確認できるレベルで左右に平均濃度差として現れてしまうのをシミュレーションにより確認している。
【００９２】
つまり、奇数成分、偶数成分の信号伝達経路（処理経路）が異なることについてはさほど重要ではないが、ここで問題視すべき点は、高速化対応された４チャンネル出力ＣＣＤ３４を用いた場合、左右の信号伝達経路（処理経路）は本来同一であることが望ましいということである。もしこれが４チャンネル出力ＣＣＤ３４、前処理システム１３０の構成として可能であれば回路特性による偏差の悪影響に対して特別な対応は必要としない。
【００９３】
しかし、物理的に可能なシステム構成としては、図５に示した前処理システム１３０の構成であるが、ＣＣＤについては４チャンネル出力ＣＣＤ３４の構造上、受光素子Ｓ１〜Ｓ７５００により光電変換された電荷信号を４組のＣＣＤアナログシフトレジスタ１１１、１１２、１１３、１１４を用いて、その左右両側に配置された４組の出力バッファ１２１、１２２、１２３、１２４によってＣＣＤ３４の１ライン分の画素信号を４系統に分割して出力する。このため、ここでそれぞれのＣＣＤアナログシフトレジスタ（１１１、１１２、１１３、１１４）の伝達効率、出力バッファ（１２１、１２２、１２３、１２４）の特性等による偏差が生じる。
【００９４】
図５に示すように４チャンネル出力ＣＣＤ３４からの出力信号に対して、奇数成分の左右の信号についてはアンプ１３１でまとめて処理し、偶数成分の左右の信号についてはアンプ１３２でまとめて処理するといった構成をとっている。これにより、アンプ１３１とアンプ１３２のチップ差にて生じるアンプ内部の回路特性の偏差が左右の信号に対して影響しないように配慮している。
【００９５】
しかし、それぞれ１つのチップとして考えた場合、アンプ（１３１、１３２）内部においては、アンプ（１３１、１３２）内部の回路構成上、サンプリング処理、信号増幅処理は２チャンネルの入力信号に対して並列処理つまり回路が２系統存在するため、左右の信号の伝達経路はアンプ（１３１、１３２）内部においては異なることになる。したがってチップ内部の２系統の回路間においては、特性の偏差が生じることが考えられる。
【００９６】
Ａ／Ｄコンバータ１３３、１３４については、奇数成分、偶数成分それぞれ左右の信号の変換経路は同一となる構成とするよう配慮している。すなわち、奇数成分の左右の信号（アンプ１３１において１チャンネルに合成された状態）はＡ／Ｄコンバータ１３３によってＡＤ変換処理し、偶数成分の左右の信号（アンプ１３２において１チャンネルに合成された状態）はＡ／Ｄコンバータ１３４によってＡＤ変換処理するといった構成にしているため、左右の信号に対する回路特性による偏差の影響はないと考える。
【００９７】
よって、図５で示した高速デジタル複写機のための４チャンネル出力ＣＣＤ３４、前処理システム１３０の構成において、システム構成的には組み合わせによってチップ間のばらつきによる影響がないよう配慮することはできる。
【００９８】
しかし、４チャンネル出力ＣＣＤ３４、アンプ１３１、１３２で説明したように、チップそのものの内部構造上の理由において生じる回路特性的な偏差による左右の画像データへの悪影響（画像濃度に対する画像データのリニアリティ的な偏差によって生じる左右の濃度差）についてはやはり外部においてなんらかの補正手段を設けなければ対応できないのが事実である。この手段こそが本発明である左右補正回路１６０であり、この回路としては高速スキャナ制御ＡＳＩＣ１３５の一回路として配置されることになる。
【００９９】
この左右補正回路１６０の処理の位置づけとしては、図７に示すように高速スキャナ制御ＡＳＩＣ１３５の内部において、シェーディング補正回路１４１、１４２、１４３、１４４のあとに位置し、かつ画像データ処理の流れとして画像処理ＡＳＩＣ８４によるフィルタリング処理、レンジ補正処理、倍率変換（拡大、縮小）処理、γ補正濃度変換処理、階調処理といった画像処理による一連のデータ加工処理が施されるまえに位置するものとする。
【０１００】
この位置づけの意味については後程説明するとして、これより左右補正回路１６０の構成について説明する。
【０１０１】
左右補正回路１６０における左右補正は、メモリ１８０を使用したデータ変換テーブル方式によるものである。つまり、変換したいデータ（この場合画像データ）をメモリ１８０のアドレスに入力し、変換後のデータはメモリ１８０のデータ出力より、あらかじめメモリ１８０のそれぞれのアドレスに対してセットされたデータ（補正後のデータ）が代わりに出力されることで変換処理を行なうというものである。
【０１０２】
したがって、高速スキャナ制御ＡＳＩＣ１３５内部において取り扱う画像データは、１画素８ビット、分解能２５６ステップ（００ＨからＦＦＨ）のデジタル信号なので、この画像データに対してデータ変換テーブル用に準備するメモリ１８０としては２５６ワード（ｗｏｒｄ）＊８ビットということになる。
【０１０３】
左右補正回路１６０は、このような２５６ワード＊８ビットの２ポートＲＡＭであるメモリ１８０、チップイネーブル発生回路１７０、バスセレクト回路１７１、１７２、１７３、１７４、１７５、１７６、１８１、１８２、１８３、１８４、１８５により構成され、ＣＰＵ−ＩＦ回路１７７を介して制御される。このメモリ１８０は、高速スキャナ制御ＡＳＩＣ１３５内部でのデータ処理によるアクセスモード（データ補正処理）と基本部ＣＰＵ（外部）３１１からのアクセスモード（変換テーブル用のデータセット）がモード設定信号（メモリアクセスモード設定信号：ＤＡＭにより設定）により切換えられようになっている。
【０１０４】
さらに、左右補正実行選択（左右補正設定信号：ＬＲＡＤＪにより設定）も設定できるようになっているため、画像データを左右補正しない状態で次段の処理に流すことも可能となっている（この場合の画像データの経路を破線▲１▼にて示す）。また、各種モードの設定については、図示しないモード設定用レジスタが高速スキャナ制御ＡＳＩＣ１３５内部に準備されており、これらのレジスタは全て基本部ＣＰＵ（外部）３１１からの設定変更が可能となっている。
【０１０５】
まず、メモリ１８０が高速スキャナ制御ＡＳＩＣ１３５内部でのデータ処理によるアクセスモード（データ補正処理が可能な状態）でかつ左右補正設定信号が補正する場合、メモリ１８０に高速スキャナ制御ＡＳＩＣ１３５内部の画像データバスが接続される。
【０１０６】
つまり、前処理システム１３０においてデジタル化され、２チャンネルで高速スキャナ制御ＡＳＩＣ１３５に入力される画像データは、まずバス幅変換回路１４０によって最初に４チャンネル（奇数成分の左データ、奇数成分の右データ、偶数成分の左データ、偶数成分の右データ）に分解され、それぞれの画像データは、並列で４チャンネル同時にシェーディング補正回路１４１、１４２、１４３、１４４でシェーディング補正処理される。
【０１０７】
このシェーディング補正後の４チャンネルそれぞれの画像データのうち、奇数成分の左右どちらか片チャンネル、例えば右データバス、偶数成分の左右どちらか片チャンネル、例えば右データバスの２チャンネルについて補正用のメモリ１８０に接続されるようなバスセレクト回路１７１〜１７５，１８１〜１８４になっている。すなわち、破線▲１▼で示すバスラインがディセーブル状態になり、太線実線で示すように、奇数成分の左右どちらか片チャンネル、例えば右データ（左右補正前の画像データ）はメモリ１８０のポートＡのアドレス入力ＡＡＸに接続され、そのデータに対する変換後のデータ（左右補正後の画像データ）はポートＡのデータ出力ＡＯＸより出力され、偶数成分の左右どちらか片チャンネル、例えば右データ（左右補正前の画像データ）は補正メモリのポートＢのアドレス入力ＢＡＸに接続され、そのデータに対する変換後のデータ（左右補正後の画像データ）はポートＢのデータ出力ＢＯＸより出力されることになる。
【０１０８】
つまり、偶数成分、奇数成分のそれぞれ左右どちらか片チャンネル、例えば右データ対してメモリ１８０によるデータ変換テーブルを用いたデータ操作ができるようになっている。また、これでわかるようにメモリ１８０によるデータ変換テーブルを用いたデータ操作は、４チャンネルの画像データのうち偶数成分、奇数成分のそれぞれの左右のどちらか片チャンネルについて行なうためのメモリとして２チャンネル分の入出力が必要であり、かつその２チャンネルの画像データは同一のデータ変換テーブルによって並列に処理（メモリアクセス）することを目的とするため、これらの条件を満たす２ポートタイプのメモリを使用している。
【０１０９】
この方式による左右のデータ補正の考え方の大きなポイントのひとつとしては、偶数成分、奇数成分のそれぞれ左右どちらか片チャンネル、例えば左データを基準として考え、それに対するもう一方のチャンネル、例えば左データを基準とした場合は右データを補正メモリによるデータ変換テーブルを用いてデータ操作する。つまり、左右どちらか片チャンネルだけをデータ操作することによりあわせ込んでいくことで、画像濃度に対する左右の画像データのリニアリティ的な偏差を矯正（補正）するということにある。
【０１１０】
次に、この左右補正処理の配置位置の持つ意味について説明する。
【０１１１】
前処理システム１３０によってデジタル化され、高速スキャナ制御ＡＳＩＣ１３５において内部処理を施される前の画像データは、画像濃度に対する画像データの各画素毎に生じる濃度勾配的な偏差、つまり照度ムラ、４チャンネル出力ＣＣＤ３４の受光素子毎の感度ばらつき、４チャンネル出力ＣＣＤ３４内部の受光素子Ｓ１〜Ｓ７５００、およびＣＣＤアナログシフトレジスタ１１１〜１１４で発生する暗電流の影響をそれぞれの画素毎に含んだ状態の画像データであり、かつこれに加えて今回の高速対応のための４チャンネル出力ＣＣＤ３４、前処理システム１３０の構成において生じる固有の偏差である画像濃度に対する左右の画像データ間に生じるリニアリティ的な偏差、つまり４チャンネル出力ＣＣＤ３４、前処理システム１３０における左右の信号伝達経路（処理経路）が異なることによって生じる回路特性の偏差の影響を含むものである。
【０１１２】
また、この２つの偏差による影響は、画像データへの作用の仕方が異なる。つまり、画像濃度に対する画像データの各画素毎に生じる濃度勾配的な偏差の影響が画像データの各画素毎に作用するのに対して画像濃度に対する左右の画像データ間（信号伝達経路間（処理経路間））に生じるリニアリティ的な偏差の影響は信号伝達経路毎（処理経路毎）に作用する。
【０１１３】
つまり、ある２つの信号伝達経路（処理経路）Ａ，Ｂ（この場合左右）があって、これらの信号伝達経路間（処理経路間）に回路特性的な偏差が生じた場合、例えば信号伝達経路（処理経路）Ａを基準として考えれば、もう一方の信号伝達経路（処理経路）Ｂに回路特性による偏差が作用したことになり、このときこの偏差による影響は信号伝達経路（処理経路）Ｂにおいて伝達（処理）される画素信号全てに対してある一定量で均一に作用すると考えられる。
【０１１４】
したがって、前処理システム１３０においてデジタル化された画像データの含むこれらの性格の異なる２つの偏差による影響（画像濃度に対する画像データの各画素毎に生じる濃度勾配的な偏差の影響と画像濃度に対する左右の画像データ間（信号伝達経路間（処理経路間））に生じるリニアリティ的な偏差の影響）は、別々の補正手段により補正すべきものであると考える。
【０１１５】
つまり、画像濃度に対する画像データの各画素毎に生じる濃度勾配的な偏差の影響については、シェーディング補正機能により補正し、画像濃度に対する左右の画像データ間（信号伝達経路間（処理経路間））に生じるリニアリティ的な偏差の影響を本発明である左右補正回路１６０により補正するという考え方である。
【０１１６】
この考え方に基づき、高速スキャナ制御ＡＳＩＣ１３５内部における画像データに対する処理の構成（処理の流れ）として、図６に示すようにまずシェーディング補正回路１４１〜１４４を配置することにより画像データに対してシェーディング補正を施し、そのシェーディング補正された状態の画像データに対して左右補正回路１６０を配置することにより左右補正を施す構成をとるものとし、かつこれら２つの補正処理は、画像処理ＡＳＩＣ８４によるフィルタリング処理、レンジ補正処理、倍率変換（拡大、縮小）処理、γ補正濃度変換処理、階調処理といった画像処理による一連のデータ加工処理が施されるまえに行われるものである。
【０１１７】
また、このような処理構成にすることにはもうひとつ大きな意味がある。つまりこの処理構成により本発明である左右補正回路１６０による方式が、補正機能として有効な働きを示すものになることである。
【０１１８】
このような処理構成により、前処理システム１３０によってデジタル化され、高速スキャナ制御ＡＳＩＣ１３５において内部処理を施される前の画像濃度に対する画像データの各画素毎に生じる濃度勾配的な偏差の影響と画像濃度に対する左右の画像データ間（信号伝達経路間（処理経路間））に生じるリニアリティ的な偏差の影響を含んだ画像データは、まずシェーディング補正処理により画像濃度に対する画像データの各画素毎に生じる濃度勾配的な偏差の影響が補正される。
【０１１９】
つまり、画像データは、シェーディング補正処理された時点で各画素毎に作用する偏差の要因、つまり画素毎のばらつきが補正される。即ち、シェーディング補正により各画素毎にばらつきをもった画素信号により形成される４チャンネル出力ＣＣＤ３４からの画像信号を全ての画素に対して正規化（規格化）、つまり前処理システム１３０においてＡ／Ｄコンバータ１３３、１３４によるＡＤ変換後のデジタル化された画素信号（この場合１画素８ビットのデジタル信号である画素信号）は、全て１つの横軸を原稿に対する光の反射率（０％→１００％：黒→白）、縦軸を信号値（この場合、画素信号は８ビットのデジタル信号なので００Ｈ→ＦＦＨ：黒→白）とした規格テーブル上において直線的に表現される。
【０１２０】
そもそも本発明である左右補正回路１６０を用いた方式は、メモリ１８０を使用したデータ変換テーブル方式、つまり入力されてくる画像データの信号値（この場合８ビットのデジタル信号なので００Ｈ→ＦＦＨ）をあらかじめメモリ１８０にセットした値（補正値）に置き換えて出力するといった方式、つまり、信号値そのものに対してある値からある値に、この場合取り扱う信号が８ビットのデジタル信号なので００ＨからＦＦＨの範囲で置き換えるような１つのデータ変換テーブルを用いて行なうものである。
【０１２１】
したがってこの方式は、信号伝達経路毎（処理経路毎）に作用し、かつ補正処理を施す方の信号伝達経路（処理経路毎）により伝達（処理）される画像データを形成する画素信号全てに対してある一定量で均一に作用する画像濃度に対する左右の画像データ間（信号伝達経路間（処理経路間））に生じるリニアリティ的な偏差の影響を補正することを目的とした方式であり、画素毎のばらつきを含んだものに対する画素毎の補正を目的としたものではないため、この方式を用いて補正処理を行なう場合、画像データの持つ各画素毎のばらつき、つまり画像濃度に対する画像データの各画素毎に生じる濃度勾配的な偏差の影響をあらかじめシェーディング補正によってキャンセルしておく必要があるわけである。
【０１２２】
また、シェーディング補正された画像データは、結果として前記にて説明したように全ての画素信号について正規化（規格化）された状態であるため、本発明である左右補正の方式、つまり信号値そのものに対してある値からある値に、この場合取り扱う信号が８ビットのデジタル信号なので００ＨからＦＦＨの範囲で置き換えるような１つのデータ変換テーブルを、補正を必要とする信号伝達経路（処理経路）において伝達（処理）される画像データを形成する全ての画素信号の信号値に対して、共通で使用することが可能になるわけである。
【０１２３】
ここが、本発明である左右補正回路１６０のもうひとつの大きなポイントとなる。つまり、まずシェーディング補正によって各画素毎のばらつき、つまり画像濃度に対する画像データの各画素毎に生じる濃度勾配的な偏差の影響を補正した（つまり正規化（規格化）された）画像データに対して、本発明である左右補正の方式、つまり信号値そのものに対してある値からある値に（この場合取り扱う信号が８ビットのデジタル信号なので００ＨからＦＦＨの範囲）置き換えるような１つのデータ変換テーブルを、補正を必要とする信号伝達経路（処理経路）において伝達（処理）される画像データを形成する全ての画素信号の信号値に対して、共通で使用することによって補正することが可能ということである。
【０１２４】
また、これら処理は、４チャンネル出力ＣＣＤ３４、前処理システム１３０によって生じる２つの偏差の影響を補正するのが目的であるため、当然このあとの画像処理ＡＳＩＣ８４によるフィルタリング処理、レンジ補正処理、倍率変換 （拡大、縮小）処理、γ補正濃度変換処理、階調処理といった画像処理による一連のデータ加工処理よりまえに施すべき処理であるということである。
【０１２５】
次に、本発明である左右補正回路１６０におけるメモリ１８０への変換テーブル用データ（補正データ）のセット方法について説明する。
【０１２６】
前記においてもふれたがメモリ１８０は、高速スキャナ制御ＡＳＩＣ１３５内部でのデータ処理によるアクセスモード（データ補正処理）と基本部ＣＰＵ（外部）３１１からのアクセスモード（変換テーブル用のデータセット）とがモード設定信号（メモリアクセスモード設定信号：ＤＡＭにより設定）により切換えられようになっている。
【０１２７】
したがって、メモリ１８０が基本部ＣＰＵ（外部）３１１からのアクセスモード（基本部ＣＰＵ３１１より変換テーブル用のデータのセットが可能な状態）の場合、図７に示すように、高速スキャナ制御ＡＳＩＣ１３５内部のＣＰＵ−ＩＦ回路１７７を介してメモリ１８０には基本部ＣＰＵ（外部）３１１からのアドレス、データバスが接続される。つまり、破線▲２▼で示すラインがイネーブル状態となるので、このとき、基本部ＣＰＵ（外部）３１１は左右の画像データ間に生じた偏差に基づいて生成した変換テーブル用の補正データをメモリ１８０にセット（ライト）する方法である。
【０１２８】
また、基本部ＣＰＵ（外部）３１１からメモリ１８０へのアクセスは、リード／ライト可能なのでメモリ１８０内のデータを参照することもできるようになっている。
【０１２９】
次に、ラスタ変換回路１６５について説明する。
【０１３０】
このラスタ変換回路１６５の機能も、高速デジタル複写機の読取りスキャナ用として高速対応ラインセンサ、つまり４チャンネル出力ＣＣＤ３４を使用することによって必要となる固有の機能である。ラスタ変換回路１６５の目的は、画像データの配列操作による整列化、つまり並び換えである。
【０１３１】
ここで、なぜ４チャンネル出力ＣＣＤ３４を使用すると、画像データの並び換えをしなくてはならないのかというところから図８、図９を用いて説明する。
【０１３２】
図８に、従来の２チャンネル出力ＣＣＤを用いた場合のデータ配列の流れ、図９に、本発明の４チャンネル出力ＣＣＤ３４を用いた場合のデータ配列の流れをそれぞれ示す。２チャンネル出力ＣＣＤの画素の配列は図８、４チャンネル出力ＣＣＤの画素の配列は図９にそれぞれ配列１として示すように、ダミー画素と有効画素により構成される。
【０１３３】
これは、読取りの対象となる原稿の画像情報は、有効画素により有効画素信号としてＣＣＤより出力されるものであり、これらの有効画素は６００ｄｐｉ対応のＣＣＤとしては７５００画素（Ｓ１〜Ｓ７５００）存在する。この有効画素は、配列１に示すように左側をＳ１として右側へＳ７５００といった具合に順番に配列された状態になっており、この有効画素の配列については従来の２チャンネル出力ＣＣＤも本発明の４チャンネル出力ＣＣＤ３４も同様である。つまり、受光素子（Ｓ１〜Ｓ７５００）の物理的な配列である。
【０１３４】
図３を用いて説明したように、高速デジタル複写機の場合における原稿画像の読み込みは、原稿面に直接光をあてて、その反射光をミラー２６、３０、３１、結像レンズ３２を用いて４チャンネル出力ＣＣＤ３４まで導き、４チャンネル出力ＣＣＤ３４によってこの光画像データつまり画像情報を光電変換することによってまずそれぞれの受光素子毎、つまり有効画素毎に電荷信号に置き換えられ、この信号が有効画素信号として４チャンネル出力ＣＣＤ３４より出力される。また、この読取り光学系の構造としては、原稿の左右と４チャンネル出力ＣＣＤ３４の左右が対応するような構造、つまりＣＣＤによって読取られる方向、つまり、主走査方向における原稿の左右は配列１に示す４チャンネル出力ＣＣＤ３４の有効画素の左右の配列と対応するようになっている。
【０１３５】
したがって画像処理ＡＳＩＣ８４によるフィルタリング処理、レンジ補正処理、倍率変換（拡大、縮小）処理、γ補正濃度変換処理、階調処理といった画像処理による一連のデータ加工処理のアルゴリズムの根本的な概念として、画像処理ＡＳＩＣ８４に入力される画像データのデータ配列（主走査方向に対する１ライン分の画素単位のデータ配列）、つまり主走査方向におけるライン毎の画像情報としての画像データは、４チャンネル出力ＣＣＤ３４の画素配列、つまり配列１に示す配列と同じ、またはそれと同等の整列化された状態の配列であることが前提となっている。
【０１３６】
つまり、画像処理ＡＳＩＣ８４による一連のデータ加工処理におけるそれぞれのデータ操作のアルゴリズムは配列１と同じ、またはそれと同等の整列化された状態のデータ配列で入力されてくる画像データに対して成立するものである。
【０１３７】
従来の方式、つまり２チャンネル出力ＣＣＤを使用した場合のシステムにおいては、図８に示すようにＣＣＤの画素配列とスキャナ制御ＡＳＩＣより画像処理ＡＳＩＣに出力される画像データの配列、つまり配列１と配列３はイコールとなっている。
【０１３８】
つまり、従来の２チャンネル出力ＣＣＤを使用した場合のシステムにおいては、まずＣＣＤより出力される信号はＣＣＤにおける画素配列、つまり配列１に対して偶数成分、奇数成分にて２チャンネルに分割して配列２に示すように、出力端子ＯＳ１として奇数画素による有効画素信号を左側の有効画素Ｓ１をスタート方向をとして、以降、順番にＳ３、Ｓ５、…、Ｓ７４９５、Ｓ７４９７、Ｓ７４９９（エンド方向としての最右側の有効画素）といった具合に出力し、出力端子ＯＳ２として偶数画素による有効画素信号を左側の有効画素Ｓ２をスタート方向をとして以降順番にＳ４、Ｓ６、…、Ｓ７４９６、Ｓ７４９８、Ｓ７５００（エンド方向としての最右側の有効画素）といった具合に出力され、この配列のまま２チャンネルでスキャナ制御ＡＳＩＣに入力される。
【０１３９】
入力された２チャンネルの画像データはまずスキャナ制御ＡＳＩＣ内部において１チャンネルに合成（マルチプレクス）される。つまり、画像データは配列３に示す状態になり、この状態でスキャナ制御ＡＳＩＣ内部での処理、つまり配列３に示すようなデータ配列の画像データは、シェーディング補正処理が施され、ビット反転されたあとＡＩＤＴＸとしてそのまま画像処理ＡＳＩＣへと受け渡されるようになっているため、配列１から配列３までの間においてはデータ操作による整列化つまり並び換えのための処理をとくに必要としないことがわかる。
【０１４０】
これに対して図９に示す本発明の４チャンネル出力ＣＣＤ３４を用いた高速対応システムの場合、まず４チャンネル出力ＣＣＤ３４より出力される信号は、４チャンネル出力ＣＣＤ３４における画素配列、つまり配列１に対して偶数成分、奇数成分とここまでは２チャンネル出力ＣＣＤと同じだが、これをさらに４チャンネル出力ＣＣＤ３４の中央を境にしてそれぞれ左右に分割して配列２に示すように出力端子ＯＳ１として奇数画素による有効画素信号を左側の有効画素Ｓ１をスタート方向をとして、以降順番にＳ３、Ｓ５、…、Ｓ３７４５、Ｓ３７４７、Ｓ３７４９（エンド方向としての中央の有効画素）といった具合に出力する。
【０１４１】
同様に、出力端子ＯＳ２として偶数画素による有効画素信号を左側の有効画素Ｓ２をスタート方向をとして、以降順番にＳ４、Ｓ６、…、Ｓ３７４６、Ｓ３７４８、Ｓ３７５０（エンド方向としての中央の有効画素）といった具合に出力する。
【０１４２】
同様に、出力端子ＯＳ３として奇数画素による有効画素信号を右側の有効画素Ｓ７４９９をスタート方向をとして、以降順番にＳ７４９７、Ｓ７４９５、…、Ｓ３７５５、Ｓ３７５３、Ｓ３７５１（エンド方向としての中央の有効画素）といった具合に出力する。
【０１４３】
同様に、出力端子ＯＳ４として偶数画素による有効画素信号を右側の有効画素Ｓ７５００をスタート方向をとして、以降順番にＳ７４９８、Ｓ７４９６、…、Ｓ３７５６、Ｓ３７５４、Ｓ３７５２（エンド方向としての中央の有効画素）といった具合に出力する。
【０１４４】
これら４チャンネルの信号は、前処理システム１３０においてアンプ１３１、１３２内部でそれぞれ奇数成分の左右、つまり出力端子ＯＳ１と出力端子ＯＳ３を１チャンネルに合成、偶数成分の左右、つまり出力端子ＯＳ２と出力端子ＯＳ４を１チャンネルに合成し、この状態で偶数成分、奇数成分として２チャンネルで高速スキャナＡＳＩＣ１３５に入力される。
【０１４５】
入力された２チャンネルの画像データは、まず高速スキャナＡＳＩＣ１３５内部において図６に示すようにバス幅変換回路１４０の処理によって、再度画像データの配列が配列２と同じ状態の４チャンネルに分解される。
【０１４６】
この状態で４チャンネルそれぞれに対して、高速スキャナＡＳＩＣ１３５内部での処理、つまり配列２に示すデータ配列の４チャンネルそれぞれの画像データに対して並列で同時にシェーディング補正回路１４１〜１４４によるシェーディング補正処理、左右補正回路１６０による左右補正処理が施され、それぞれビット反転回路１６１〜１６４によるビット反転した状態でこれら４チャンネルの画像データがラスタ変換回路１６５によって画像データの配列操作による整列化、つまり並び換え処理を行なうことによって配列３に示す状態にして、つまり配列２の状態を配列３の状態に変換してＡＩＤＴＡＸ、ＡＩＤＴＢＸ、ＡＩＤＴＣＸ、ＡＩＤＴＤＸの４チャンネル構成の画像データとして画像処理ＡＳＩＣ８４へと受け渡すといった構成をとる。
【０１４７】
まずここで、画像処理ＡＳＩＣ８４に受け渡す画像データが従来の１チャンネルに対して４チャンネル構成になっている理由だが、これは高速デジタル複写機の場合、当然、画像処理速度に対しても高速化が要求される。したがって４チャンネル出力ＣＣＤ３４からの１ライン分の画像データを１チャンネルで処理した場合、画素あたりのデータ転送レート、つまり処理速度が非常に高速になってしまうためハード的な処理に対する各種マージン不足が生じることになる。
【０１４８】
したがってこれを解消するために１ライン分の画像データを４チャンネルに分解し、それぞれを同時に並列処理することで対応する方式をとっている。つまり、４チャンネルで並列処理することにより、画素あたりのデータ転送レートつまり処理速度を１／４にする。例えば、１チャンネルで８０Ｍ処理の場合、１チャンネルあたり２０Ｍ処理の４チャンネル並列処理で、取り扱う情報量としては同じとなる。
【０１４９】
したがって、４チャンネル出力ＣＣＤ３４を用いた高速対応システムの場合、配列３としてのデータ出力構成が４チャンネルとなるため、従来の２チャンネル出力ＣＣＤを用いたシステムのように配列１と配列３とのデータ配列の関係を全くのイコールにできなくなる。
【０１５０】
また、配列２の状態で内部処理を施された画像データをそのまま画像処理ＡＳＩＣ８４に受け渡さず、本発明であるラスタ変換回路１６５によって、配列３の状態に変換してから受け渡す理由としては前記でも説明したように画像処理ＡＳＩＣ８４による一連のデータ加工処理におけるそれぞれのデータ操作のアルゴリズムは配列１と同じ、またはそれと同等の整列化された状態のデータ配列で入力されてくる画像データに対して成立するという条件に基づいている。
【０１５１】
つまり、配列２は、画像処理ＡＳＩＣ８４による一連のデータ加工処理に対して不適切なデータ配列ということであり、配列３を配列１と同等の整列化された状態のデータ配列と定義するということである。したがって、４チャンネル出力ＣＣＤ３４を用いた高速対応システムの場合、配列１に対して配列２を配列３に並び換えることを本発明であるラスタ変換回路１６５におけるデータ操作による整列化つまり並び換え処理の定義とし、あらかじめ高速スキャナ制御ＡＳＩＣ１３５と画像処理ＡＳＩＣ８４間のインターフェース仕様として取り決めるものとする。
【０１５２】
次に、ラスタ変換回路１６５の構成、動作について説明する。
【０１５３】
図１０は、ラスタ変換回路１６５の構成を示すものである。ラスタ変換回路１６５は、ラインメモリ（ＬＭＡ）９０、ラインメモリ（ＬＭＢ）９１、およびメモリ制御回路９２から構成されている。ラインメモリ９０とラインメモリ９１は、メモリＡ〜Ｈで構成されている。また、ラスタ変換回路１６５には、基本部ＣＰＵ（外部）３１１からメモリアクセスを可能とするＣＰＵ−ＩＦ回路１６６が接続されている。
【０１５４】
本発明におけるラスタ変換は専用に準備したメモリを使用して、そのメモリ制御によってデータ配列を操作、つまり並び換えを行なうものである。ハード構成としては図１０に示すように、メモリは１０２４ワード（ｗｏｒｄ）＊８ビット（ｂｉｔ）のＲＡＭ８個を組み合わせてひとつのラインメモリとして構成し、それを２ライン分準備（ＬＭＡ９０、ＬＭＢ９１）したものと、そのメモリ制御回路９２により構成される。メモリ制御回路９２は、構成としてアドレス発生回路（アップ、ダウン）９２ａ、バスセレクト回路９２ｂ、チップイネーブル発生回路９２ｃからなる。
【０１５５】
また、メモリ容量を１ライン分８１９２ワードとしているのは、本発明であるラスタ変換機能が、画像データをライン単位で処理、つまり１ライン分の画像データを全て一度メモリにたくわえ（メモリへのデータライト処理）、そのデータをメモリから出力（メモリからのデータリード処理）する際にデータ配列を並び換えるといった方式であるためであり、またこれを２ライン分準備（ＬＭＡ９０、ＬＭＢ９１）しているのは、これらを交互にアクセスすることによって画像データをライン単位で連続的に処理、つまりライン単位でのメモリへのデータライト処理とメモリからのデータリード処理を、同時にかつ非同期的に可能にするためである。例えば、ＬＭＢ９０に対してデータライト処理をしている時は、同時かつ非同期的にＬＭＡ９１に対してデータリード処理をするということである。
【０１５６】
次に、実際の並び換えの動作について説明する。
【０１５７】
高速スキャナ制御ＡＳＩＣ１３５内部において、４チャンネルのそれぞれの画像データ（ＤＯＡ１Ｘ、ＤＯＡ２Ｘ、ＤＯＢ１Ｘ、ＤＯＢ２Ｘ）はシェーディング補正処理、左右補正処理を施され、ビット反転された状態で本発明であるラスタ変換回路１６５に伝達される。
【０１５８】
この際のデータ配列は、図９に示す配列２の状態である。まずこれらのデータはラインメモリ９０、９１にたくわえられるわけであるが、このときのデータライト処理におけるメモリアクセス動作について図１１を用いて説明する。
【０１５９】
本実施例において取り扱う１ライン分の画像データを形成する画素データ数は、７５０４画素（ＣＣＤの有効画素数：７５００画素＋ダミー画素：４画素）とする。前記でもふれたが、このラインメモリ９０、９１は、１０２４ワード＊８ビットのＲＡＭを８個、つまりメモリＡ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇ，Ｈを組み合わせることによって構成している。したがって８個それぞれが独立した入出力ポートを持つ、つまり８個それぞれが独立したアクセスが可能である。
【０１６０】
これら８個のメモリを図１１に示すように４個づつグルーピング、つまりメモリＡ，Ｂ，Ｃ，Ｄをグループ１、メモリＥ，Ｆ，Ｇ，Ｈをグループ２として考える。まず、バスセレクト回路９２ｂを用いて、４チャンネルそれぞれの画像データバスは、グループ１のそれぞれのメモリ（Ａ，Ｂ，Ｃ，Ｄ）のデータ入力ポートに接続され、４チャンネルそれぞれの画像データの先頭画素データ（４個のダミーデータ）がグループ１のそれぞれのメモリ（Ａ，Ｂ，Ｃ，Ｄ）のアドレス０００Ｈ番地に同時にライトされる。つぎに４チャンネルそれぞれの画像データバスは、グループ２のそれぞれのメモリ（Ｅ，Ｆ，Ｇ，Ｈ）のデータ入力ポートに接続され、４チャンネルそれぞれの画像データのつぎの画素データつまりＳ１，Ｓ２，Ｓ７４９９，Ｓ７５００がグループ２のそれぞれのメモリ（Ｅ，Ｆ，Ｇ，Ｈ）のアドレス０００Ｈ番地に同時にライトされる。
【０１６１】
このようにして４チャンネルの画像データバスをグループ１のメモリ（Ａ，Ｂ，Ｃ，Ｄ）のデータ入力ポートとグループ２のメモリ（Ｅ，Ｆ，Ｇ，Ｈ）のデータ入力ポートとで画素データ毎に交互に接続を切換え、かつグループ１とグループ２のアドレス発生回路９２ａによってメモリアドレスをカウントアップさせながら順番にメモリ（Ａ〜Ｈ）に画素データをライトしていき、この動作を画像データの最終画素データがグループ２のそれぞれのメモリ（Ｅ〜Ｈ）にライトされるまで繰り返す。
【０１６２】
この様子をタイミングチャートで示したものが図１２である。この図１２で示すように、この処理はクロック同期によって４チャンネルそれぞれの画像データを形成するそれぞれの画素データがグループ１のメモリ（Ａ，Ｂ，Ｃ，Ｄ）とグループ２のメモリ（Ｅ，Ｆ，Ｇ，Ｈ）に交互にライトされるものである。白で示す画素データがグループ１にライトされるデータ、斜線で示す画素データがグループ２にライトされるデータである。また、このタイミングチャートをみてもわかるように、２つにグルーピングしたメモリ（Ａ，Ｂ，Ｃ，ＤとＥ，Ｆ，Ｇ，Ｈ）を交互にアクセスすることによって、ひとつのグループのメモリとして見た場合、メモリのアクセススピードつまりライトサイクルは、画像データの転送レートの１／２となっている。
【０１６３】
つまり、メモリに対するハード的なタイミングマージンが有利な方向に作用しているということである。またメモリに対するライト開始タイミングのトリガはＨＤＥＮ（主走査方向画像有効信号）によりとるものとする。
【０１６４】
この処理が１ライン分の画像データに対して終了したときの８個のそれぞれのメモリＡ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇ，Ｈ内の画素データの配列状態を図１１に示す。これをみてわかるように１ライン分の画像データを形成する画素データ数７５０４画素に対して、８個のそれぞれのメモリＡ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇ，Ｈには偶数成分の左の画素データ、偶数成分の右の画素データ、奇数成分の左の画素データ、奇数成分の右の画素データがそれぞれ別々に４画素おきに均等数つまりメモリ１個あたりにつき、メモリアドレス０００Ｈ番地から３Ａ９Ｈ番地の空間に９３８画素分のデータがたくわえられることになる。
【０１６５】
つぎにこのラインメモリ（９０、９１）にたくわえられた１ライン分の画像データをメモリより出力する際に、４チャンネルの出力画像データ（ＡＩＤＴＡＸ，ＡＩＤＴＢＸ，ＡＩＤＴＣＸ，ＡＩＤＴＤＸ）の配列として整列化した状態、つまり図９に示す配列３になるようにメモリの読み出し制御を行なうわけであるが、このときのデータリード処理におけるメモリアクセス動作について図１３を用いて説明する。
【０１６６】
データリード処理においてもデータライト処理同様、８個のメモリを４個ずつグルーピングするわけだが、その組み合わせはデータライト処理の時とは異なる。つまり、図１３に示すように、メモリＡ，Ｂ，Ｅ，Ｆをグループ１、メモリＧ，Ｈ，Ｃ，Ｄをグループ２として考える。まず、４チャンネルの出力画像データバスは、グループ１のそれぞれのメモリ（Ａ，Ｂ，Ｅ，Ｆ）のデータ出力ポートに接続され、４チャンネルそれぞれの出力用画像データの先頭画素データとしてグループ１のそれぞれのメモリ（Ａ，Ｂ，Ｅ，Ｆ）のアドレス０００Ｈ番地のデータである２個のダミーデータとＳ１，Ｓ２が同時にリードされる。以降グループ１のメモリＡ，Ｂ，Ｅ，Ｆに対してグループ１のアドレス発生回路９２ａによってメモリアドレスをカウントアップさせながら順番にメモリＡ，Ｂ，Ｅ，Ｆ内のデータをリードしていき、グループ１のそれぞれのメモリ（Ａ，Ｂ，Ｅ，Ｆ）内にたくわえられた全てのデータのリードが終了したら、つまりメモリアドレス３Ａ９Ｈ番地のデータＳ３７４７，Ｓ３７４８，Ｓ３７４９，Ｓ３７５０までリードが終了したら、今度は４チャンネルの出力画像データバスをグループ２のそれぞれのメモリ（Ｇ，Ｈ，Ｃ，Ｄ）のデータ出力ポートに接続を切換える。
【０１６７】
グループ１のそれぞれのメモリ（Ａ，Ｂ，Ｅ，Ｆ）から最後にリードしたデータ、つまりメモリアドレス３Ａ９Ｈ番地のＳ３７４７，Ｓ３７４８，Ｓ３７４９，Ｓ３７５０につづけてグループ２を構成するそれぞれのメモリ（Ｇ，Ｈ，Ｃ，Ｄ）に、データライト処理によって最後にライトされたデータ、つまりメモリアドレス３Ａ９Ｈ番地のデータＳ３７５１，Ｓ３７５２，Ｓ３７５３，Ｓ３７５４よりリードしていく。以降グループ２のメモリＧ，Ｈ，Ｃ，Ｄについてはグループ２のアドレス発生回路９２ａによって、３Ａ９Ｈ番地をスタートアドレスとしてメモリアドレスをカウントダウンさせながら順番にメモリＧ，Ｈ，Ｃ，Ｄ内のデータをリードしていき、グループ２のそれぞれのメモリ（Ｇ，Ｈ，Ｃ，Ｄ）内にたくわえられた全てのデータの最後にリードされるデータつまりメモリアドレス０００Ｈ番地のデータＳ７４９９，Ｓ７５００と２個のダミーデータまでリード処理をつづける。
【０１６８】
この様子をタイミングチャートで示したものが図１４である。この図１４に示すように、この処理はクロック同期によって４チャンネルそれぞれの出力画像データを形成するそれぞれの画素データグループ１のメモリＡ，Ｂ，Ｅ，Ｆ内のデータをすべてリードしたのち、グループ２のメモリＧ，Ｈ，Ｃ，Ｄ内のデータを全てリードするものである。またメモリに対するリード開始のタイミングのトリガはＲＤＳＴＡ（読み出し開始信号）によるものとする。このようにして１ライン分の画像データはラスタ変換回路１６５によって、専用のラインメモリ（ＬＭＡ９０，ＬＭＢ９１）に対してデータライト処理→データリード処理を行なうことによって画素データの配列が操作され、図９に示す配列２を配列３の状態に並び換えられることになる。
【０１６９】
また、このラインメモリ（ＬＭＡ９０，ＬＭＢ９１）を２本準備することで、上記処理をラインメモリ（ＬＭＡ９０，ＬＭＢ９１）間にて交互に行なうことで、画像データをライン単位で連続的に処理することが可能になる。
【０１７０】
このようにして、４チャンネル出力ＣＣＤ３４により出力された画像信号は、画像処理による一連のデータ加工処理を行なうのに適切なデータ配列に変換された、つまり整列化された画像データとして高速スキャナ用ＡＳＩＣ１３５より画像処理ＡＳＩＣ８４へと受け渡される。
【０１７１】
以上説明したように上記発明の実施の形態によれば、４チャンネル出力ＣＣＤを用いた前処理システムを構築した場合に生じる、そのシステム構成、ＣＣＤ、アンプのチップ内部構造上の理由によって生じる信号の伝達経路（処理経路）の違い、つまり回路特性的な偏差による画像データへの影響、つまり画像濃度に対する画像データへのリニアリティ的な偏差の補正をすることができる。
【０１７２】
また、ＣＣＤの信号出力構成、つまり４チャンネル出力ＣＣＤは信号出力としてＣＣＤの１ライン分の画素信号の並び順として見た場合にこれら４出力は偶数成分と奇数成分それぞれについて、左側の出力は左端の画素信号から順番に最後は中央の画素信号、右側の出力は右端の画素信号から順番に最後は中央の画素信号といった具合に出力されるため、信号の配列が整列化されてない状態、つまり画像処理上で不適切な配列となることを解消する、つまり画像処理による一連のデータ加工処理を行うのに適切なデータ配列に変換された、つまり整列化された画像データとなるわけである。
【０１７３】
また、高速処理のために４分割処理を行った場合でも、データの整列性を保つことができるものである。
【０１７４】
【発明の効果】
以上詳述したようにこの発明によれば、４チャンネル出力ＣＣＤを用いた際の画像濃度に対する画像データの偏差補正と、画像データの信号配列を整列化することのできる光電変換装置、光電変換方法、画像情報処理装置、画像情報処理方法、および画像形成装置を提供することができる。
【図面の簡単な説明】
【図１】この発明の画像形成装置に係るデジタル複写機の内部構造を示す断面図。
【図２】デジタル複写機の制御システムを示すブロック図。
【図３】図１で示したデジタル複写機の概略構成を示す図。
【図４】４チャンネル出力ＣＣＤの構成を示す図。
【図５】前処理システムと高速スキャナ制御ＡＳＩＣの構成を示す図。
【図６】高速スキャナ制御ＡＳＩＣの構成を示すブロック図。
【図７】左右補正回路の構成を示す図。
【図８】従来の２チャンネル出力ＣＣＤを用いた場合のデータ配列の流れを示す図。
【図９】本発明の４チャンネル出力ＣＣＤを用いた場合のデータ配列の流れを示す図。
【図１０】ラスタ変換回路の構成を示す図。
【図１１】データライト処理におけるメモリアクセス動作を説明するための図。
【図１２】データライト処理におけるメモリアクセス動作を説明するためのタイミングチャート。
【図１３】データリード処理におけるメモリアクセス動作を説明するための図。
【図１４】データリード処理におけるメモリアクセス動作を説明するためのタイミングチャート。
【図１５】従来の２チャンネル出力ＣＣＤを示す図。
【図１６】従来の前処理システムとスキャナ制御用ＡＳＩＣを説明するための図。
【符号の説明】
４…スキャナ部
５…画像処理部
６…プリンタ部
３４…４チャンネル出力ＣＣＤ
８４…画像処理ＡＳＩＣ
９０、９１…ラインメモリ
９２…メモリ制御回路
１３０…前処理システム
１３５…高速スキャナ制御ＡＳＩＣ
１４１、１４２、１４３、１４４…シェーディング補正回路
１６０…左右補正回路
１６１、１６２、１６３、１６４…ビット反転回路
１６５…ラスタ変換回路
１８０…メモリ
Claims (25)
- 光画像情報を受光して光電変換した電気信号を１ラインの素子に蓄積する蓄積手段と、
この蓄積手段に蓄積された電気信号のうち、前記１ラインの素子のうちラインの第１の方向の端部から偶数画素成分に蓄積された電気信号を保持する第１の保持手段と、
前記蓄積手段に蓄積された電気信号のうち、前記１ラインの素子のうちラインの第１の方向の端部から奇数画素成分に蓄積された電気信号を保持する第２の保持手段と、
前記蓄積手段に蓄積された電気信号のうち、前記１ラインの素子のうち前記第１の方向と反対のラインの第２の方向の端部から偶数画素成分に蓄積された電気信号を保持する第３の保持手段と、
前記蓄積手段に蓄積された電気信号のうち、前記１ラインの素子のうち前記第１の方向と反対のラインの第２の方向の端部から奇数画素成分に蓄積された電気信号を保持する第４の保持手段と、
を具備したことを特徴とする光電変換装置。 - 光画像情報を受光して光電変換した電気信号を１ラインの素子に蓄積する蓄積手段と、
この蓄積手段に蓄積された電気信号のうち、前記１ラインの素子のうちラインの第１の方向の端部から偶数画素成分に蓄積された電気信号を保持する第１の保持手段と、
前記蓄積手段に蓄積された電気信号のうち、前記１ラインの素子のうちラインの第１の方向の端部から奇数画素成分に蓄積された電気信号を保持する第２の保持手段と、
前記蓄積手段に蓄積された電気信号のうち、前記１ラインの素子のうち前記第１の方向と反対のラインの第２の方向の端部から偶数画素成分に蓄積された電気信号を保持する第３の保持手段と、
前記蓄積手段に蓄積された電気信号のうち、前記１ラインの素子のうち前記第１の方向と反対のラインの第２の方向の端部から奇数画素成分に蓄積された電気信号を保持する第４の保持手段と、
前記第１の保持手段、第２の保持手段、第３の保持手段、第４の保持手段にそれぞれ保持されている信号を所定の順序に並べ替えて出力する制御手段と、
を具備したことを特徴とする光電変換装置。 - 光画像情報を受光して光電変換した電気信号を１ラインの素子に蓄積するステップと、
蓄積された電気信号を前記１ラインの素子のうちラインの第１の方向の端部から偶数画素成分を出力するステップと、
蓄積された電気信号を前記１ラインの素子のうち前記第１の方向の端部から奇数画素成分を出力するステップと、
蓄積された電気信号を前記１ラインの素子のうち前記第１の方向と反対の第２の方向から偶数画素成分を出力するステップと、
蓄積された電気信号を前記１ラインの素子のうち前記第２の方向の端部から奇数画素成分を出力するステップと、
からなることを特徴とする光電変換方法。 - 光画像情報を受光して光電変換した電気信号を１ラインの素子に蓄積するステップと、
蓄積された電気信号を前記１ラインの素子のうちラインの第１の方向の端部から偶数画素成分を第１の信号として出力するステップと、
蓄積された電気信号を前記１ラインの素子のうち前記第１の方向の端部から奇数画素成分を第２の信号として出力するステップと、
蓄積された電気信号を前記１ラインの素子のうち前記第１の方向と反対の第２の方向から偶数画素成分を第３の信号として出力するステップと、
蓄積された電気信号を前記１ラインの素子のうち前記第２の方向の端部から奇数画素成分を第４の信号として出力するステップと、
前記第１乃至第４の信号を所定の順序に並べ替えて出力するステップと、
からなることを特徴とする光電変換方法。 - 光画像情報を受光して光電変換した電気信号を１ラインの素子に蓄積する蓄積手段と、
この蓄積手段に蓄積した電気信号を前記１ラインの素子のうちラインの第１の方向の端部から偶数画素成分を出力し、前記１ラインの素子のうち前記第１の方向の端部から奇数画素成分を出力し、前記１ラインの素子のうち前記第１の方向と反対の第２の方向から偶数画素成分を出力し、前記１ラインの素子のうち前記第２の方向の端部から奇数画素成分を出力する出力手段と、
この出力手段から出力される出力信号のうち、前記ラインの第１の方向の端部から奇数画素成分が出力された第１の信号と、前記ラインの第２の方向の端部から奇数画素成分が出力された第２の信号のうち前記蓄積手段のラインの中央位置に相当する双方の信号が一致するように、前記第１の信号および前記第２の信号のどちらか一方を補正する第１の補正手段と、
前記出力手段から出力される出力信号のうち、前記ラインの第１の方向の端部から偶数画素成分が出力された第３の信号と、前記ラインの第２の方向の端部から偶数画素成分が出力された第４の信号のうち前記蓄積手段のラインの中央位置に相当する双方の信号が一致するように、前記第３の信号および前記第４の信号のどちらか一方を補正する第２の補正手段と、
を具備したことを特徴とする画像情報処理装置。 - 光画像情報を受光して光電変換した電気信号を１ラインの素子に蓄積する蓄積手段と、
この蓄積手段に蓄積した電気信号を前記１ラインの素子のうちラインの第１の方向の端部から偶数画素成分を出力し、前記１ラインの素子のうち前記第１の方向の端部から奇数画素成分を出力し、前記１ラインの素子のうち前記第１の方向と反対の第２の方向から偶数画素成分を出力し、前記１ラインの素子のうち前記第２の方向の端部から奇数画素成分を出力する出力手段と、
この出力手段から出力された信号に対してシェーディング補正を行うシェーディング補正手段と、
このシェーディング補正手段によりシェーディング補正を施された信号に対して、前記ラインの第１の方向の端部から奇数画素成分が出力された第１の信号と、前記ラインの第２の方向の端部から奇数画素成分が出力された第２の信号のうち前記蓄積手段のラインの中央位置に相当する双方の信号が一致するように、前記第１の信号および前記第２の信号のどちらか一方を補正する第１の補正手段と、
前記シェーディング補正手段によりシェーディング補正を施された信号に対して、前記ラインの第１の方向の端部から偶数画素成分が出力された第３の信号と、前記ラインの第２の方向の端部から偶数画素成分が出力された第４の信号のうち前記蓄積手段のラインの中央位置に相当する双方の信号が一致するように、前記第３の信号および前記第４の信号のどちらか一方を補正する第２の補正手段と、
を具備したことを特徴とする画像情報処理装置。 - 光画像情報を受光して光電変換した信号を１ラインの素子に蓄積する蓄積手段と、
この蓄積手段に蓄積した電気信号を前記１ラインの素子のうちラインの第１の方向の端部から偶数画素成分を出力し、前記１ラインの素子のうち前記第１の方向の端部から奇数画素成分を出力し、前記１ラインの素子のうち前記第１の方向と反対の第２の方向から偶数画素成分を出力し、前記１ラインの素子のうち前記第２の方向の端部から奇数画素成分を出力する出力手段と、
この出力手段から出力された信号に対してシェーディング補正を行うシェーディング補正手段と、
このシェーディング補正手段によりシェーディング補正が施された信号に対して、前記蓄積手段の１ライン中における信号のばらつきを補正する処理を指示する指示手段と、
この指示手段により信号のばらつきを補正する処理が指示されているとき、前記シェーディング補正手段によりシェーディング補正を施された信号に対して、前記ラインの第１の方向の端部から奇数画素成分が出力された第１の信号と、前記ラインの第２の方向の端部から奇数画素成分が出力された第２の信号のうち前記蓄積手段のラインの中央位置に相当する双方の信号が一致するように、前記第１の信号および前記第２の信号のどちらか一方を補正する第１の補正手段と、
前記指示手段により信号のばらつきを補正する処理が指示されているとき、前記シェーディング補正手段によりシェーディング補正を施された信号に対して、前記ラインの第１の方向の端部から偶数画素成分が出力された第３の信号と、前記ラインの第２の方向の端部から偶数画素成分が出力された第４の信号のうち前記蓄積手段のラインの中央位置に相当する双方の信号が一致するように、前記第３の信号および前記第４の信号のどちらか一方を補正する第２の補正手段と、
を具備することを特徴とする画像情報処理装置。 - 光画像情報を受光して光電変換した電気信号を１ラインの素子に蓄積する蓄積手段と、
この蓄積手段に蓄積した電気信号を前記１ラインの素子のうちラインの第１の方向の端部から偶数画素成分を出力し、前記１ラインの素子のうち前記第１の方向の端部から奇数画素成分を出力し、前記１ラインの素子のうち前記第１の方向と反対の第２の方向から偶数画素成分を出力し、前記１ラインの素子のうち前記第２の方向の端部から奇数画素成分を出力する出力手段と、
この出力手段から出力される出力信号のうち、前記ラインの第１の方向の端部から奇数画素成分が出力された第１の信号と、前記ラインの第２の方向の端部から奇数画素成分が出力された第２の信号を増幅する第１の増幅器と、
前記出力手段から出力される出力信号のうち、前記ラインの第１の方向の端部から偶数画素成分が出力された第３の信号と、前記ラインの第２の方向の端部から偶数画素成分が出力された第４の信号を増幅する第２の増幅器と、
を具備することを特徴とする画像情報処理装置。 - 光画像情報を受光して光電変換した電気信号を１ラインの素子に蓄積する蓄積手段と、
この蓄積手段に蓄積した電気信号を前記１ラインの素子のうちラインの第１の方向の端部から偶数画素成分を出力し、前記１ラインの素子のうち前記第１の方向の端部から奇数画素成分を出力し、前記１ラインの素子のうち前記第１の方向と反対の第２の方向から偶数画素成分を出力し、前記１ラインの素子のうち前記第２の方向の端部から奇数画素成分を出力する出力手段と、
この出力手段から出力される出力信号のうち、前記ラインの第１の方向の端部から奇数画素成分が出力された第１の信号と、前記ラインの第２の方向の端部から奇数画素成分が出力された第２の信号を増幅する第１の増幅器と、
前記出力手段から出力される出力信号のうち、前記ラインの第１の方向の端部から偶数画素成分が出力された第３の信号と、前記ラインの第２の方向の端部から偶数画素成分が出力された第４の信号を増幅する第２の増幅器と、
前記第１の増幅器により増幅された前記第１の信号と前記第２の信号のうち前記蓄積手段のラインの中央位置に相当する双方の信号が一致するように、前記第１の信号および前記第２の信号のどちらか方を補正する第１の補正手段と、
前記第２の増幅器により増幅された前記第３の信号と前記第４の信号のうち前記蓄積手段のラインの中央位置に相当する双方の信号が一致するように、前記第３の信号および前記第４の信号のどちらか一方を補正する第２の補正手段と、
を具備したことを特徴とする画像情報処理装置。 - 前記第１の補正手段は第１の信号および第２の信号のうちいずれか一方の信号を固定して、他方の信号を前記固定した信号に合わせるように補正し、
前記第２の補正手段は前記第３の信号および第４の信号のうちいずれか一方の信号を固定して、他方の信号を前記固定した信号に合わせるように補正する請求項５、６、７、９に記載の画像情報処理装置。 - 光画像情報を受光して光電変換した電気信号を１ラインの素子に蓄積し、この蓄積された電気信号のうち、前記１ラインの素子のうちラインの第１の方向の端部から偶数画素成分に蓄積された電気信号を保持し、前記蓄積された電気信号のうち、前記１ラインの素子のうちラインの第１の方向の端部から奇数画素成分に蓄積された電気信号を保持し、前記蓄積された電気信号のうち、前記１ラインの素子のうち前記第１の方向と反対のラインの第２の方向の端部から偶数画素成分に蓄積された電気信号を保持し、前記蓄積された電気信号のうち、前記１ラインの素子のうち前記第１の方向と反対のラインの第２の方向の端部から奇数画素成分に蓄積された電気信号を保持するようにしたことを特徴とする光電変換方法。
- 光画像情報を受光して光電変換した電気信号を１ラインの素子に蓄積し、この蓄積された電気信号のうち、前記１ラインの素子のうちラインの第１の方向の端部から偶数画素成分に蓄積された電気信号を保持し、前記蓄積された電気信号のうち、前記１ラインの素子のうちラインの第１の方向の端部から奇数画素成分に蓄積された電気信号を保持し、前記蓄積された電気信号のうち、前記１ラインの素子のうち前記第１の方向と反対のラインの第２の方向の端部から偶数画素成分に蓄積された電気信号を保持し、前記蓄積された電気信号のうち、前記１ラインの素子のうち前記第１の方向と反対のラインの第２の方向の端部から奇数画素成分に蓄積された電気信号を保持し、前記それぞれ保持されている信号を所定の頂序に並べ替えて出力するようにしたことを特徴とする光電変換方法。
- 光画像情報を受光して光電変換した電気信号を１ラインの素子に蓄積し、この蓄積した電気信号を前記１ラインの素子のうちラインの第１の方向の端部から偶数画素成分を出力し、前記１ラインの素子のうち前記第１の方向の端部から奇数画素成分を出力し、前記１ラインの素子のうち前記第１の方向と反対の第２の方向から偶数画素成分を出力し、前記１ラインの素子のうち前記第２の方向の端部から奇数画素成分を出力し、この出力される出力信号のうち、前記ラインの第１の方向の端部から奇数画素成分が出力された第１の信号と、前記ラインの第２の方向の端部から奇数画素成分が出力された第２の信号のうち前記１ラインの素子の中央位置に相当する双方の信号が一致するように、前記第１の信号および前記第２の信号のどちらか一方を補正し、前記出力される出力信号のうち、前記ラインの第１の方向の端部から偶数画素成分が出力された第３の信号と、前記ラインの第２の方向の端部から偶数画素成分が出力された第４の信号のうち前記１ラインの素子の中央位置に相当する双方の信号が一致するように、前記第３の信号および前記第４の信号のどちらか一方を補正するようにしたことを特徴とする画像情報処理方法。
- 光画像情報を受光して光電変換した電気信号を１ラインの素子に蓄積し、この蓄積した電気信号を前記１ラインの素子のうちラインの第１の方向の端部から偶数画素成分を出力し、前記１ラインの素子のうち前記第１の方向の端部から奇数画素成分を出力し、前記１ラインの素子のうち前記第１の方向と反対の第２の方向から偶数画素成分を出力し、前記１ラインの素子のうち前記第２の方向の端部から奇数画素成分を出力し、この出力された信号に対してシェーディング補正を行い、このシェーディング補正を施された信号に対して、前記ラインの第１の方向の端部から奇数画素成分が出力された第１の信号と、前記ラインの第２の方向の端部から奇数画素成分が出力された第２の信号のうち前記１ラインの素子の中央位置に相当する双方の信号が一致するように、前記第１の信号および前記第２の信号のどちらか方を補正し、前記シェーディング補正を施された信号に対して、前記ラインの第１の方向の端部から偶数画素成分が出力された第３の信号と、前記ラインの第２の方向の端部から偶数画素成分が出力された第４の信号のうち前記１ラインの素子の中央位置に相当する双方の信号が一致するように、前記第３の信号および前記第４の信号のどちらか一方を補正するようにしたことを特徴とする画像情報処理方法。
- 光画像情報を受光して光電変換した信号を１ラインの素子に蓄積し、この蓄積した電気信号を前記１ラインの素子のうちラインの第１の方向の端部から偶数画素成分を出力し、前記１ラインの素子のうち前記第１の方向の端部から奇数画素成分を出力し、前記１ラインの素子のうち前記第１の方向と反対の第２の方向から偶数画素成分を出力し、前記１ラインの素子のうち前記第２の方向の端部から奇数画素成分を出力し、この出力された信号に対してシェーディング補正を行い、前記シェーディング補正が施された信号に対して、前記ライン中における信号のばらつきを補正する処理を指示し、信号のばらつきを補正する処理が指示されているとき、前記シェーディング補正を施された信号に対して、前記ラインの第１の方向の端部から奇数画素成分が出力された第１の信号と、前記ラインの第２の方向の端部から奇数画素成分が出力された第２の信号のうち前記１ラインの素子の中央位置に相当する双方の信号が一致するように、前記第１の信号および前記第２の信号のどちらか一方を補正し、前記信号のばらつきを補正する処理が指示されているとき、前記シェーディング補正を施された信号に対して、前記ラインの第１の方向の端部から偶数画素成分が出力された第３の信号と、前記ラインの第２の方向の端部から偶数画素成分が出力された第４の信号のうち前記１ラインの素子の中央立置に相当する双方の信号が一致するように、前記第３の信号および前記第４の信号のどちらか一方を補正するようにしたことを特徴とする画像情報処理方法。
- 光画像情報を受光して光電変換した電気信号を１ラインの素子に蓄積し、この蓄積した電気信号を前記１ラインの素子のうちラインの第１の方向の端部から偶数画素成分を出力し、前記１ラインの素子のうち前記第１の方向の端部から奇数画素成分を出力し、前記１ラインの素子のうち前記第１の方向と反対の第２の方向から偶数画素成分を出力し、前記１ラインの素子のうち前記第２の方向の端部から奇数画素成分を出力し、この出力される出力信号のうち、前記ラインの第１の方向の端部から奇数画素成分が出力された第１の信号と、前記ラインの第２の方向の端部から奇数画素成分が出力された第２の信号を増幅し、前記出力される出力信号のうち、前記ラインの第１の方向の端部から偶数画素成分が出力された第３の信号と、前記ラインの第２の方向の端部から偶数画素成分が出力された第４の信号を増幅するようにしたことを特徴とする画像情報処理方法。
- 光画像情報を受光して光電変換した電気信号を１ラインの素子に蓄積し、この蓄積した電気信号を前記１ラインの素子のうちラインの第１の方向の端部から偶数画素成分を出力し、前記１ラインの素子のうち前記第１の方向の端部から奇数画素成分を出力し、前記１ラインの素子のうち前記第１の方向と反対の第２の方向から偶数画素成分を出力し、前記１ラインの素子のうち前記第２の方向の端部から奇数画素成分を出力し、この出力される出力信号のうち、前記ラインの第１の方向の端部から奇数画素成分が出力された第１の信号と、前記ラインの第２の方向の端部から奇数画素成分が出力された第２の信号を増幅し、前記出力される出力信号のうち、前記ラインの第１の方向の端部から偶数画素成分が出力された第３の信号と、前記ラインの第２の方向の端部から偶数画素成分が出力された第４の信号を増幅し、前記増幅された前記第１の信号と前記第２の信号のうち前記１ラインの素子の中央位置に相当する双方の信号が一致するように、前記第１の信号または前記第２の信号のどちらか一方を補正し、前記増幅された前記第３の信号と前記第４の信号のうち前記１ラインの素子の中央位置に相当する双方の信号が一致するように、前記第３の信号または前記第４の信号のどちらか一方を補正するようにしたことを特徴とする画像情報処理方法。
- 光画像情報を受光して光電変換した電気信号を１ラインの素子に蓄積する蓄積手段と、
この蓄積手段に蓄積された電気信号のうち、前記１ラインの素子のうちラインの第１の方向の端部から偶数画素成分に蓄積された電気信号を保持する第１の保持手段と、
前記蓄積手段に蓄積された電気信号のうち、前記１ラインの素子のうちラインの第１の方向の端部から奇数画素成分に蓄積された電気信号を保持する第２の保持手段と、
前記蓄積手段に蓄積された電気信号のうち、前記１ラインの素子のうち前記第１の方向と反対のラインの第２の方向の端部から偶数画素成分に蓄積された電気信号を保持する第３の保持手段と、
前記蓄積手段に蓄積された電気信号のうち、前記１ラインの素子のうち前記第１の方向と反対のラインの第２の方向の端部から奇数画素成分に蓄積された電気信号を保持する第４の保持手段と、
上記第１の保持手段、第２の保持手段、第３の保持手段、第４の保持手段に保持された信号に基づいて画像を形成する画像形成手段と、
を具備したことを特徴とする画像形成装置。 - 光画像情報を受光して光電変換した電気信号を１ラインの素子に蓄積する蓄積手段と、
この蓄積手段に蓄積された電気信号のうち、前記１ラインの素子のうちラインの第１の方向の端部から偶数画素成分に蓄積された電気信号を保持する第１の保持手段と、
前記蓄積手段に蓄積された電気信号のうち、前記１ラインの素子のうちラインの第１の方向の端部から奇数画素成分に蓄積された電気信号を保持する第２の保持手段と、
前記蓄積手段に蓄積された電気信号のうち、前記１ラインの素子のうち前記第１の方向と反対のラインの第２の方向の端部から偶数画素成分に蓄積された電気信号を保持する第３の保持手段と、
前記蓄積手段に蓄積された電気信号のうち、前記１ラインの素子のうち前記第１の方向と反対のラインの第２の方向の端部から奇数画素成分に蓄積された電気信号を保持する第４の保持手段と、
前記第１の保持手段、第２の保持手段、第３の保持手段、第４の保持手段にそれぞれ保持されている信号を所定の順序に並べ替えて出力する制御手段と、
この制御手段から出力される信号に基づいて画像を形成する画像形成手段と、
を具備したことを特徴とする画像形成装置。 - 光画像情報を受光して光電変換した電気信号を１ラインの素子に蓄積する蓄積手段と、
この蓄積手段に蓄積した電気信号を前記１ラインの素子のうちラインの第１の方向の端部から偶数画素成分を出力し、前記１ラインの素子のうち前記第１の方向の端部から奇数画素成分を出力し、前記１ラインの素子のうち前記第１の方向と反対の第２の方向から偶数画素成分を出力し、前記１ラインの素子のうち前記第２の方向の端部から奇数画素成分を出力する出力手段と、
この出力手段から出力される出力信号のうち、前記ラインの第１の方向の端部から奇数画素成分が出力された第１の信号と、前記ラインの第２の方向の端部から奇数画素成分が出力された第２の信号のうち前記蓄積手段のラインの中央位置に相当する双方の信号が一致するように、前記第１の信号および前記第２の信号のどちらか一方を補正する第１の補正手段と、
前記出力手段から出力される出力信号のうち、前記ラインの第１の方向の端部から偶数画素成分が出力された第３の信号と、前記ラインの第２の方向の端部から偶数画素成分が出力された第４の信号のうち前記蓄積手段のラインの中央位置に相当する双方の信号が一致するように、前記第３の信号および前記第４の信号のどちらか一方を補正する第２の補正手段と、
前記第１の補正手段で補正された前記第１の信号または第２の信号と補正されない前記第１の信号または第２の信号、および前記第２の補正手段で補正された前記第３の信号または前記第４の信号と補正されない前記第３の信号または前記第４の信号とに基づいて画像を形成する画像形成手段と、
を具備したことを特徴とする画像形成装置。 - 光画像情報を受光して光電変換した電気信号を１ラインの素子に蓄積する蓄積手段と、
この蓄積手段に蓄積した電気信号を前記１ラインの素子のうちラインの第１の方向の端部から偶数画素成分を出力し、前記１ラインの素子のうち前記第１の方向の端部から奇数画素成分を出力し、前記１ラインの素子のうち前記第１の方向と反対の第２の方向から偶 数画素成分を出力し、前記１ラインの素子のうち前記第２の方向の端部から奇数画素成分を出力する出力手段と、
この出力手段から出力された信号に対してシェーディング補正を行うシェーディング補正手段と、このシェーディング補正手段によりシェーディング補正を施された信号に対して、前記ラインの第１の方向の端部から奇数画素成分が出力された第１の信号と、前記ラインの第２の方向の端部から奇数画素成分が出力された第２の信号のうち前記蓄積手段のラインの中央位置に相当する双方の信号が一致するように、前記第１の信号および前記第２の信号のどちらか一方を補正する第１の補正手段と、
前記シェーディング補正手段によりシェーディング補正を施された信号に対して、前記ラインの第１の方向の端部から偶数画素成分が出力された第３の信号と、前記ラインの第２の方向の端部から偶数画素成分が出力された第４の信号のうち前記蓄積手段のラインの中央位置に相当する双方の信号が一致するように、前記第３の信号および前記第４の信号のどちらか一方を補正する第２の補正手段と、
前記第１の補正手段で補正された前記第１の信号または第２の信号と補正されない前記第１の信号または第２の信号、および前記第２の補正手段で補正された前記第３の信号または前記第４の信号と補正されない前記第３の信号または前記第４の信号とに基づいて画像を形成する画像形成手段と、
を具備したことを特徴とする画像形成装置。 - 光画像情報を受光して光電変換した信号を１ラインの素子に蓄積する蓄積手段と、
この蓄積手段に蓄積した電気信号を前記１ラインの素子のうちラインの第１の方向の端部から偶数画素成分を出力し、前記１ラインの素子のうち前記第１の方向の端部から奇数画素成分を出力し、前記１ラインの素子のうち前記第１の方向と反対の第２の方向から偶数画素成分を出力し、前記１ラインの素子のうち前記第２の方向の端部から奇数画素成分を出力する出力手段と、
この出力手段から出力された信号に対してシェーディング補正を行うシェーディング補正手段と、前記シェーディング補正手段によりシェーディング補正が施された信号に対して、前記蓄積手段の１ライン中における信号のばらつきを補正する処理を指示する指示手段と、
この指示手段により信号のばらつきを補正する処理が指示されているとき、前記シェーディング補正手段によりシェーディング補正を施された信号に対して、前記ラインの第１の方向の端部から奇数画素成分が出力された第１の信号と、前記ラインの第２の方向の端部から奇数画素成分が出力された第２の信号のうち前記蓄積手段のラインの中央位置に相当する双方の信号が一致するように、前記第１の信号および前記第２の信号のどちらか一方を補正する第１の補正手段と、
前記指示手段により信号のばらつきを補正する処理が指示されているとき、前記シェーディング補正手段によりシェーディング補正を施された信号に対して、前記ラインの第１の方向の端部から偶数画素成分が出力された第３の信号と、前記ラインの第２の方向の端部から偶数画素成分が出力された第４の信号のうち前記蓄積手段のラインの中央位置に相当する双方の信号が一致するように、前記第３の信号および前記第４の信号のどちらか一方を補正する第２の補正手段と、
前記第１の補正手段で補正された前記第１の信号または第２の信号と補正されない前記第１の信号または第２の信号、および前記第２の補正手段で補正された前記第３の信号または前記第４の信号と補正されない前記第３の信号または前記第４の信号とに基づいて画像を形成する画像形成手段と、
を具備したことを特徴とする画像形成装置。 - 光画像情報を受光して光電変換した電気信号を１ラインの素子に蓄積する蓄積手段と、
この蓄積手段に蓄積した電気信号を前記１ラインの素子のうちラインの第１の方向の端部から偶数画素成分を出力し、前記１ラインの素子のうち前記第１の方向の端部から奇数 画素成分を出力し、前記１ラインの素子のうち前記第１の方向と反対の第２の方向から偶数画素成分を出力し、前記１ラインの素子のうち前記第２の方向の端部から奇数画素成分を出力する出力手段と、
この出力手段から出力される出力信号のうち、前記ラインの第１の方向の端部から奇数画素成分が出力された第１の信号と、前記ラインの第２の方向の端部から奇数画素成分が出力された第２の信号を増幅する第１の増幅器と、
前記出力手段から出力される出力信号のうち、前記ラインの第１の方向の端部から偶数画素成分が出力された第３の信号と、前記ラインの第２の方向の端部から偶数画素成分が出力された第４の信号を増幅する第２の増幅器と、
前記第１の増幅器で増幅された第１の信号と第２の信号、および前記第２の増幅器で増幅された第３の信号と第４の信号とに基づいて画像を形成する画像形成手段と、
を具備したことを特徴とする画像形成装置。 - 光画像情報を受光して光電変換した電気信号を１ラインの素子に蓄積する蓄積手段と、
この蓄積手段に蓄積した電気信号を前記１ラインの素子のうちラインの第１の方向の端部から偶数画素成分を出力し、前記１ラインの素子のうち前記第１の方向の端部から奇数画素成分を出力し、前記１ラインの素子のうち前記第１の方向と反対の第２の方向から偶数画素成分を出力し、前記１ラインの素子のうち前記第２の方向の端部から奇数画素成分を出力する出力手段と、
この出力手段から出力される出力信号のうち、前記ラインの第１の方向の端部から奇数画素成分が出力された第１の信号と、前記ラインの第２の方向の端部から奇数画素成分が出力された第２の信号を増幅する第１の増幅器と、
前記出力手段から出力される出力信号のうち、前記ラインの第１の方向の端部から偶数画素成分が出力された第３の信号と、前記ラインの第２の方向の端部から偶数画素成分が出力された第４の信号を増幅する第２の増幅器と、
前記第１の増幅器により増幅された前記第１の信号と前記第２の信号のうち前記蓄積手段のラインの中央位置に相当する双方の信号が一致するように、前記第１の信号および前記第２の信号のどちらか一方を補正する第１の補正手段と、
前記第２の増幅器により増幅された前記第３の信号と前記第４の信号のうち前記蓄積手段のラインの中央位置に相当する双方の信号が一致するように、前記第３の信号および前記第４の信号のどちらか一方を補正する第２の補正手段と、
前記第１の補正手段で補正された前記第１の信号または第２の信号と補正されない前記第１の信号または第２の信号、および前記第２の補正手段で補正された前記第３の信号または前記第４の信号と補正されない前記第３の信号または前記第４の信号とに基づいて画像を形成する画像形成手段と、
を具備したことを特徴とする画像形成装置。 - 前記第１の補正手段は第１の信号および第２の信号のうちいずれか一方の信号を固定して、他方の信号を前記固定した信号に合わせるように補正し、
前記第２の補正手段は前記第３の信号および第４の信号のうちいずれか一方の信号を固定して、他方の信号を前記固定した信号に合わせるように補正する請求項２０、２１、２２、２４に記載の画像形成装置。
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