JP3213563B2 - ノッチレスウェーハの製造方法 - Google Patents
ノッチレスウェーハの製造方法Info
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Description
【0001】
【産業上の利用分野】本発明は、ノッチやオリエンテー
ションフラットに替わる結晶方位マークをレーザマーキ
ングで刻印した正円状ウェーハを製造する方法に関す
る。
ションフラットに替わる結晶方位マークをレーザマーキ
ングで刻印した正円状ウェーハを製造する方法に関す
る。
【0002】
【従来の技術】インゴットから切り出されたウェーハ
は、ラッピング,面取り等の工程を経てエッチング工程
に送られる。このとき、ウェーハの結晶方位を指示する
マークがウェーハのエッジ部に付けられている。マーク
は、たとえばウェーハをスクライブするとき劈開面に合
わせるために使用される。従来のマーキングには、ウェ
ーハの一角にオリエンテーションフラットを付けるOF
法,ウェーハの一角に切り込みを入れるノッチ法等があ
る。しかし、OF法では、結晶方位位置合せの精度が不
足しがちであり、ウェーハの有効面積を少なくする欠点
もある。また、オリエンテーションフラットは、ウェー
ハのハンドリングに使用される静電チャックの形状に制
約を与え、ウェーハがスピン回転するときの動的バラン
スに悪影響を与える原因ともなる。他方、ノッチ法で切
り込みを入れると、切込部周辺に加工歪みが残留し易
く、しかも残留加工歪みを完全に除去することが困難で
ある。そこで、最近では結晶方位マークをレーザマーキ
ングしたノッチレスウェーハが使用されるようになって
きている。
は、ラッピング,面取り等の工程を経てエッチング工程
に送られる。このとき、ウェーハの結晶方位を指示する
マークがウェーハのエッジ部に付けられている。マーク
は、たとえばウェーハをスクライブするとき劈開面に合
わせるために使用される。従来のマーキングには、ウェ
ーハの一角にオリエンテーションフラットを付けるOF
法,ウェーハの一角に切り込みを入れるノッチ法等があ
る。しかし、OF法では、結晶方位位置合せの精度が不
足しがちであり、ウェーハの有効面積を少なくする欠点
もある。また、オリエンテーションフラットは、ウェー
ハのハンドリングに使用される静電チャックの形状に制
約を与え、ウェーハがスピン回転するときの動的バラン
スに悪影響を与える原因ともなる。他方、ノッチ法で切
り込みを入れると、切込部周辺に加工歪みが残留し易
く、しかも残留加工歪みを完全に除去することが困難で
ある。そこで、最近では結晶方位マークをレーザマーキ
ングしたノッチレスウェーハが使用されるようになって
きている。
【0003】
【発明が解決しようとする課題】レーザマーキングによ
る場合、ウェーハを一枚づつX線回折装置で測定し、ウ
ェーハの結晶方位を捜し出した上で、所定の箇所に結晶
方位マークを刻印している。結晶方位としては、<11
0>±1度が最も一般的である。この方法は、ウェーハ
ごとの刻印作業が必要となるため、生産性が悪く、X線
解析装置の負担も大きくなる。本発明は、このような問
題を解消すべく案出されたものであり、結晶方位を表す
仮のノッチをインゴットに予め付けておくことにより、
結晶方位マークを刻印すべき箇所を容易に判定し、作業
性良くノッチレスウェーハを製造することを目的とす
る。
る場合、ウェーハを一枚づつX線回折装置で測定し、ウ
ェーハの結晶方位を捜し出した上で、所定の箇所に結晶
方位マークを刻印している。結晶方位としては、<11
0>±1度が最も一般的である。この方法は、ウェーハ
ごとの刻印作業が必要となるため、生産性が悪く、X線
解析装置の負担も大きくなる。本発明は、このような問
題を解消すべく案出されたものであり、結晶方位を表す
仮のノッチをインゴットに予め付けておくことにより、
結晶方位マークを刻印すべき箇所を容易に判定し、作業
性良くノッチレスウェーハを製造することを目的とす
る。
【0004】
【課題を解決するための手段】本発明の製造方法は、そ
の目的を達成するため、周面研磨工程でインゴットの軸
方向に延びる浅いノッチを所定の結晶方位位置に刻設
し、インゴットからスライスされたウェーハにノッチを
基準として円周方向に沿って所定の位置関係にある周縁
部にレーザマーキングで結晶方位マークを刻印し、次い
で面取り加工でノッチを除去した正円状ウェーハに整形
することを特徴とする。
の目的を達成するため、周面研磨工程でインゴットの軸
方向に延びる浅いノッチを所定の結晶方位位置に刻設
し、インゴットからスライスされたウェーハにノッチを
基準として円周方向に沿って所定の位置関係にある周縁
部にレーザマーキングで結晶方位マークを刻印し、次い
で面取り加工でノッチを除去した正円状ウェーハに整形
することを特徴とする。
【0005】
【実施の形態】本発明では、図1に示すようにインゴッ
トの周面を研磨する工程で、所定の結晶方位を示す位置
で、インゴットの軸方向に延びるノッチ1をインゴット
の周面に付ける。このときの結晶方位測定には、従来の
ノッチレスウェーハの製造と同様なX線回折装置が使用
される、ノッチ1は、結晶方位マークが刻印された後の
面取り加工工程で除去されるため、0.2〜0.7mm
程度の深さに設定される。このノッチ1は、従来の結晶
方位マークとしてのノッチに比較して1/3程度の深さ
であるため、軽微なグルービング加工により形成するこ
とができる。ノッチ1が形成されたインゴットは、イン
ナーブレード,ワイヤソー等により所定厚みのウェーハ
にスライスされる。
トの周面を研磨する工程で、所定の結晶方位を示す位置
で、インゴットの軸方向に延びるノッチ1をインゴット
の周面に付ける。このときの結晶方位測定には、従来の
ノッチレスウェーハの製造と同様なX線回折装置が使用
される、ノッチ1は、結晶方位マークが刻印された後の
面取り加工工程で除去されるため、0.2〜0.7mm
程度の深さに設定される。このノッチ1は、従来の結晶
方位マークとしてのノッチに比較して1/3程度の深さ
であるため、軽微なグルービング加工により形成するこ
とができる。ノッチ1が形成されたインゴットは、イン
ナーブレード,ワイヤソー等により所定厚みのウェーハ
にスライスされる。
【0006】次いで、高レーザ出力のハードレーザマー
キング装置を使用し、スライスされたままのウェーハに
結晶方位マーク2を刻印する。このときのレーザマーキ
ングは、ノッチ1を基準として刻印位置が決定されるた
め、従来のようにウェーハ1枚づつをX線回折装置にか
ける必要がない。結晶方位マーク2は、最終状態で10
μm以上の深さで残るように形成される。なお、結晶方
位マーク2の深さは、レーザ出力の調整によって容易に
制御できる。また、結晶方位マーク2の外に、ウェーハ
スペック,ウェーハ1枚ごとの識別番号等の情報を同様
に刻印しても良い。自動化したレーザマーキングでは、
ノッチ1の位置をTVカメラ及び画像処理で検出し、検
出結果から結晶方位マーク2の刻印箇所を算出する方式
が採用される。
キング装置を使用し、スライスされたままのウェーハに
結晶方位マーク2を刻印する。このときのレーザマーキ
ングは、ノッチ1を基準として刻印位置が決定されるた
め、従来のようにウェーハ1枚づつをX線回折装置にか
ける必要がない。結晶方位マーク2は、最終状態で10
μm以上の深さで残るように形成される。なお、結晶方
位マーク2の深さは、レーザ出力の調整によって容易に
制御できる。また、結晶方位マーク2の外に、ウェーハ
スペック,ウェーハ1枚ごとの識別番号等の情報を同様
に刻印しても良い。自動化したレーザマーキングでは、
ノッチ1の位置をTVカメラ及び画像処理で検出し、検
出結果から結晶方位マーク2の刻印箇所を算出する方式
が採用される。
【0007】手動で結晶方位マーク2を刻印する場合に
は、図2に示すような装置が使用される。この装置で
は、ウェーハ3の一端をローラ4で支持し、バネ5で付
勢されたノッチピン6をウェーハ3の他端に押し付け
る。この状態でウェーハ3を面内方向に回転させると、
ノッチピン6にノッチ1が至ったところで、ノッチピン
6がノッチ1に嵌り込み、ウェーハ3が固定される。し
たがって、結晶方位マーク2を刻印すべき箇所も特定さ
れる。結晶方位マーク2が刻印されたウェーハは、面取
り加工によってノッチ1が除去され、正円状のウェーハ
7に整形される。このとき、ノッチ1が従来の結晶方位
マークとしてのノッチに比較して浅いため、小さな面取
り代でノッチ1を除去することができる。正円状のウェ
ーハ7は、ラッピング,ポリッシング,鏡面加工等の工
程を経た後、製品となる。このように結晶方位マーク2
を刻印するとき、刻印位置がノッチ1を基準として判定
されるため、従来のようにウェーハ1枚づつをX線回折
装置にかける必要がなく、能率よくレーザマーキングで
結晶方位マーク2が付けられる。
は、図2に示すような装置が使用される。この装置で
は、ウェーハ3の一端をローラ4で支持し、バネ5で付
勢されたノッチピン6をウェーハ3の他端に押し付け
る。この状態でウェーハ3を面内方向に回転させると、
ノッチピン6にノッチ1が至ったところで、ノッチピン
6がノッチ1に嵌り込み、ウェーハ3が固定される。し
たがって、結晶方位マーク2を刻印すべき箇所も特定さ
れる。結晶方位マーク2が刻印されたウェーハは、面取
り加工によってノッチ1が除去され、正円状のウェーハ
7に整形される。このとき、ノッチ1が従来の結晶方位
マークとしてのノッチに比較して浅いため、小さな面取
り代でノッチ1を除去することができる。正円状のウェ
ーハ7は、ラッピング,ポリッシング,鏡面加工等の工
程を経た後、製品となる。このように結晶方位マーク2
を刻印するとき、刻印位置がノッチ1を基準として判定
されるため、従来のようにウェーハ1枚づつをX線回折
装置にかける必要がなく、能率よくレーザマーキングで
結晶方位マーク2が付けられる。
【0008】
【実施例】直径200mmのインゴットを周面研磨する
工程で、深さ0.5mmのノッチ1を軸方向に沿ったイ
ンゴットの周面に刻設した。次いで、インゴットをワイ
ヤソー切断で平均厚み0.9mmのウェーハにスライス
した。得られたウェーハのノッチ1と反対側の位置に、
レーザ出力50Wのハードレーザマーキング装置で深さ
0.09mmの結晶方位マーク2を付けた。次いで、ウ
ェーハのエッジ部を直径で1.2mmだけ面取り加工し
た。この面取り加工によりノッチ1が除去され、直径2
00mmの正円状ウェーハ7が得られた。正円状ウェー
ハ7にラッピング,ポリッシング,鏡面研磨を施したと
ころ、結晶方位マーク2は、深さが0.01mmと若干
浅くなっていたが、結晶方位の判定に十分使用できるマ
ークであった。
工程で、深さ0.5mmのノッチ1を軸方向に沿ったイ
ンゴットの周面に刻設した。次いで、インゴットをワイ
ヤソー切断で平均厚み0.9mmのウェーハにスライス
した。得られたウェーハのノッチ1と反対側の位置に、
レーザ出力50Wのハードレーザマーキング装置で深さ
0.09mmの結晶方位マーク2を付けた。次いで、ウ
ェーハのエッジ部を直径で1.2mmだけ面取り加工し
た。この面取り加工によりノッチ1が除去され、直径2
00mmの正円状ウェーハ7が得られた。正円状ウェー
ハ7にラッピング,ポリッシング,鏡面研磨を施したと
ころ、結晶方位マーク2は、深さが0.01mmと若干
浅くなっていたが、結晶方位の判定に十分使用できるマ
ークであった。
【0009】
【発明の効果】以上に説明したように、本発明では、イ
ンゴットの周面に軸方向に浅いノッチを付けた後、イン
ゴットからスライスして得たウェーハにレーザマーキン
グで結晶方位マークを刻印している。結晶方位マークの
刻印位置は、ノッチを基準として決定されるため、従来
のようにウェーハ1枚ごとをX線回折装置にかけること
なくノッチレスウェーハが製造される。
ンゴットの周面に軸方向に浅いノッチを付けた後、イン
ゴットからスライスして得たウェーハにレーザマーキン
グで結晶方位マークを刻印している。結晶方位マークの
刻印位置は、ノッチを基準として決定されるため、従来
のようにウェーハ1枚ごとをX線回折装置にかけること
なくノッチレスウェーハが製造される。
【図1】 本発明に従ったノッチレスウェーハの製造工
程を示すフロー
程を示すフロー
【図2】 手動で結晶方位マークを刻印する装置
1:ノッチ 2:結晶方位マーク 3:ウェーハ
4:ローラ 5:バネ 6:ノッチピン 7:
正円状ウェーハ
4:ローラ 5:バネ 6:ノッチピン 7:
正円状ウェーハ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H01L 21/02 H01L 21/304 C30B 33/00 B23K 26/00
Claims (1)
- 【請求項1】 周面研磨工程でインゴットの軸方向に延
びる浅いノッチを所定の結晶方位位置に刻設し、インゴ
ットからスライスされたウェーハにノッチを基準として
円周方向に沿って所定の位置関係にある周縁部にレーザ
マーキングで結晶方位マークを刻印し、次いで面取り加
工でノッチを除去した正円状ウェーハに整形することを
特徴とするノッチレスウェーハの製造方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP05599597A JP3213563B2 (ja) | 1997-03-11 | 1997-03-11 | ノッチレスウェーハの製造方法 |
US09/036,944 US5993292A (en) | 1997-03-11 | 1998-03-09 | Production of notchless wafer |
KR10-1998-0007869A KR100458694B1 (ko) | 1997-03-11 | 1998-03-10 | 노치리스웨이퍼의제조방법 |
DE19810546A DE19810546A1 (de) | 1997-03-11 | 1998-03-11 | Herstellung eines einkerbungsfreien Wafers |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP05599597A JP3213563B2 (ja) | 1997-03-11 | 1997-03-11 | ノッチレスウェーハの製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10256106A JPH10256106A (ja) | 1998-09-25 |
JP3213563B2 true JP3213563B2 (ja) | 2001-10-02 |
Family
ID=13014675
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP05599597A Expired - Fee Related JP3213563B2 (ja) | 1997-03-11 | 1997-03-11 | ノッチレスウェーハの製造方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5993292A (ja) |
JP (1) | JP3213563B2 (ja) |
KR (1) | KR100458694B1 (ja) |
DE (1) | DE19810546A1 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20160093615A (ko) * | 2013-12-03 | 2016-08-08 | 신에쯔 한도타이 가부시키가이샤 | 면취 가공 장치 및 노치리스 웨이퍼의 제조 방법 |
CN106370679A (zh) * | 2016-11-02 | 2017-02-01 | 中国电子科技集团公司第四十六研究所 | 一种半导体晶片notch槽晶向测量装置及使用方法 |
Families Citing this family (25)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4387010B2 (ja) * | 1999-11-10 | 2009-12-16 | 株式会社ディスコ | 切削装置 |
US6482661B1 (en) * | 2000-03-09 | 2002-11-19 | Intergen, Inc. | Method of tracking wafers from ingot |
JP2002222746A (ja) * | 2001-01-23 | 2002-08-09 | Matsushita Electric Ind Co Ltd | 窒化物半導体ウェーハ及びその製造方法 |
CN101335195B (zh) * | 2001-03-21 | 2011-04-06 | 株式会社东芝 | 具有id标记的半导体晶片,及从中生产半导体器件的方法和设备 |
JP4071476B2 (ja) * | 2001-03-21 | 2008-04-02 | 株式会社東芝 | 半導体ウェーハ及び半導体ウェーハの製造方法 |
ITMO20030336A1 (it) * | 2003-12-11 | 2005-06-12 | Gabriele Santi | Metodo per ottenere elementi laminari. |
NO20040756L (no) | 2004-02-20 | 2005-08-22 | Renewable Energy Corp | Fremgangsmate og system for a etablere samsvar og sporbarhet mellom vaffere og solceller |
JP2007243064A (ja) * | 2006-03-10 | 2007-09-20 | Sumitomo Electric Ind Ltd | Iii−v族化合物半導体基板及び窒化物半導体基板 |
DE112008001104B4 (de) | 2007-04-27 | 2016-02-04 | Shibaura Mechatronics Corp. | Vorrichtung zur Halbleiterwafer-Bearbeitung und Verfahren sowie Vorrichtung zur Ermittlung einer Bezugswinkelposition |
US8389099B1 (en) | 2007-06-01 | 2013-03-05 | Rubicon Technology, Inc. | Asymmetrical wafer configurations and method for creating the same |
WO2010138764A2 (en) * | 2009-05-29 | 2010-12-02 | Applied Materials, Inc. | Substrate side marking and identification |
DE102010010886A1 (de) | 2010-03-10 | 2011-09-15 | Siltronic Ag | Verfahren zur Bearbeitung einer Halbleiterscheibe |
JP5979081B2 (ja) * | 2013-05-28 | 2016-08-24 | 信越半導体株式会社 | 単結晶ウェーハの製造方法 |
CN103489752A (zh) * | 2013-09-26 | 2014-01-01 | 中国科学院半导体研究所 | 截面为多边形的晶棒及衬底片表面取向的标识方法 |
DE102013219468B4 (de) * | 2013-09-26 | 2015-04-23 | Siltronic Ag | Verfahren zum gleichzeitigen Trennen einer Vielzahl von Scheiben von einem Werkstück |
JP6427320B2 (ja) * | 2014-01-27 | 2018-11-21 | 株式会社東京精密 | ウエハ研削装置及びウエハ製造方法 |
KR102185659B1 (ko) | 2014-02-11 | 2020-12-03 | 삼성전자주식회사 | 웨이퍼의 제조 방법 및 이에 의해 제조된 웨이퍼 |
JP6286256B2 (ja) * | 2014-03-31 | 2018-02-28 | 株式会社東京精密 | ウエハマーキング・研削装置及びウエハマーキング・研削方法 |
JP6328485B2 (ja) * | 2014-05-13 | 2018-05-23 | 株式会社ディスコ | ウエーハの加工方法 |
US9536838B1 (en) * | 2015-08-10 | 2017-01-03 | Infineon Technologies Ag | Single crystal ingot, semiconductor wafer and method of manufacturing semiconductor wafers |
US9779931B2 (en) * | 2015-10-08 | 2017-10-03 | Infineon Technologies Ag | Method of manufacturing semiconductor wafers and method of manufacturing a semiconductor device |
KR102468793B1 (ko) | 2016-01-08 | 2022-11-18 | 삼성전자주식회사 | 반도체 웨이퍼, 반도체 구조체 및 이를 제조하는 방법 |
JP6672053B2 (ja) * | 2016-04-18 | 2020-03-25 | 株式会社ディスコ | ウェーハの加工方法 |
US11854995B2 (en) * | 2020-04-29 | 2023-12-26 | Semiconductor Components Industries, Llc | Supports for thinned semiconductor substrates and related methods |
CN112720885B (zh) * | 2020-12-15 | 2023-02-03 | 西安奕斯伟材料科技有限公司 | 一种晶棒的开槽方法及晶棒开槽装置 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4084354A (en) * | 1977-06-03 | 1978-04-18 | International Business Machines Corporation | Process for slicing boules of single crystal material |
DE69127582T2 (de) * | 1990-05-18 | 1998-03-26 | Fujitsu Ltd | Verfahren zur Herstellung eines Halbleitersubstrates und Verfahren zur Herstellung einer Halbleiteranordnung unter Verwendung dieses Substrates |
JPH05259016A (ja) * | 1992-03-12 | 1993-10-08 | Mitsubishi Electric Corp | ウエハ作製用基板及び半導体ウエハの製造方法 |
JP2789983B2 (ja) * | 1993-01-28 | 1998-08-27 | 信越半導体株式会社 | 加工誤差補正装置 |
US5679060A (en) * | 1994-07-14 | 1997-10-21 | Silicon Technology Corporation | Wafer grinding machine |
JP2943673B2 (ja) * | 1995-10-31 | 1999-08-30 | 日本電気株式会社 | 半導体基板の製造装置及び製造方法 |
US5792566A (en) * | 1996-07-02 | 1998-08-11 | American Xtal Technology | Single crystal wafers |
-
1997
- 1997-03-11 JP JP05599597A patent/JP3213563B2/ja not_active Expired - Fee Related
-
1998
- 1998-03-09 US US09/036,944 patent/US5993292A/en not_active Expired - Lifetime
- 1998-03-10 KR KR10-1998-0007869A patent/KR100458694B1/ko not_active IP Right Cessation
- 1998-03-11 DE DE19810546A patent/DE19810546A1/de not_active Ceased
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20160093615A (ko) * | 2013-12-03 | 2016-08-08 | 신에쯔 한도타이 가부시키가이샤 | 면취 가공 장치 및 노치리스 웨이퍼의 제조 방법 |
KR102081379B1 (ko) | 2013-12-03 | 2020-02-25 | 신에쯔 한도타이 가부시키가이샤 | 면취 가공 장치 및 노치리스 웨이퍼의 제조 방법 |
CN106370679A (zh) * | 2016-11-02 | 2017-02-01 | 中国电子科技集团公司第四十六研究所 | 一种半导体晶片notch槽晶向测量装置及使用方法 |
Also Published As
Publication number | Publication date |
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