KR100458694B1 - 노치리스웨이퍼의제조방법 - Google Patents

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Abstract

노치리스 웨이퍼의 제조방법
임시 마크로서 얕은 노치(1)가 잉곳의 외주면을 연마하는 단계에서 소정의 결정 방위에 대응하는 위치에서 잉곳의 외주면 상에 새겨진다. 잉곳이 웨이퍼로 슬라이싱된 후, 결정 방위의 표시를 위한 마크(2)가 레이저마킹에 의해 노치(1)에 기초하여 결정된 위치에서 슬라이싱된 웨이퍼에 각인된다. 그 후 웨이퍼는 원형으로 챔퍼링되고, 노치(1)는 챔퍼링에 의해 제거된다. 마크(2)가 각인될 부분이 노치(1)에 기초하여 결정되기 때문에, 마크(2)는 모든 각 웨이퍼에 대해 X-레이 분석기를 적용할 필요 없이 웨이퍼상에 효율적으로 각인된다.

Description

노치리스 웨이퍼의 제조방법{PRODUCTION OF NOTCHLESS WAFER}
본 발명은 노치나 오리엔테이션 플랫 대신에 결정 방위 표시를 위한 레이저 마크가 각인되는 원형 웨이퍼를 제조하는 방법에 관한 것이다.
잉곳으로부터 슬라이싱된 웨이퍼는 래핑, 챔퍼링 및 에칭과 같은 다양한 단계로 가공된다. 결정 방위의 표시를 위한 마크가 이 단계들에서 사용되는 웨이퍼의 에지상에 각인된다. 상기 마크는 예를 들어 웨이퍼가 벽개면을 따라서 스크라이빙될 때, 웨이퍼 세팅을 위해 이용된다.
이러한 마크는 다양한 방법으로 웨이퍼에 각인되어왔다.
오리엔테이션 플랫이 웨이퍼의 에지에 형성되는 OF방법이 가장 보편적이다. 오리엔테이션 플랫은 후속 단계에서 웨이퍼의 결정 방위를 명시하기 위해 이용된다. 그러나, 오리엔테이션 플랫이 둔각으로 웨이퍼의 에지와 교차하는 상대적으로 폭 넓은 구역에서 형성되기 때문에, 방위를 이용하는 웨이퍼를 정밀하게 정렬시키는 것은 매우 어렵다. 오리엔테이션 플랫은 또한 웨이퍼의 유효면적을 감소시킨다. 게다가 오리엔테이션 플랫은 웨이퍼의 핸들링을 위해 사용되는 정전 척의 형태를 제한하고, 웨이퍼의 스핀회전동안의 동적 균형에 해로운 영향을 야기한다.
웨이퍼의 에지상에 새겨진 노치 또한 결정 방위의 표시를 위한 마크로 이용된다. 이 경우에는 노칭된 에지가 경면광택 가공되어서 후속 단계에서 측정동안 노칭된 부분을 명백하게 검출하게 된다. 노치의 새김은 노치부분에 잔류응력의 유도를 야기한다. 비록 잔류응력이 웨이퍼의 특성에 해로운 영향을 미치더라도, 잔류응력을 완전히 제거하는 것은 어렵다.
결정 방위 표시를 위한 레이저 마크가 있는 노치리스 웨이퍼가 이런 문제점들을 피하기 위해 최근 들어 사용되어왔다. 이 레이저 마크는 레이저 빔의 조사로 웨이퍼의 표층을 부분 용융시켜서 웨이퍼의 전면이나 후면 상에 각인된다.
종래의 레이저마킹방법에서, 모든 각 웨이퍼는 웨이퍼의 결정 방위를 검출하기 위해 X-레이 분석기로 검사되고, 결정 방위의 표시를 위한 마크는 적절한 위치에 각인된다. 통상 이용되는 결정 방위는 <110> ±1 도이다. 이 방법은 모든 각 웨이퍼에 대해 마킹 작업을 요구하고, 그 결과 취약한 생산성과 X-레이 분석기에 대한 무거운 부담을 야기한다.
본 발명은 결정 방위를 검출하기 위해 모든 각 웨이퍼를 검사할 필요가 없는노치리스 웨이퍼의 효율적인 제조를 목적으로 한다.
본 발명에 따라, 잉곳의 축방향을 따라 뻗어있는 얕은 노치가 잉곳의 외주면을 연마하는 단계에서 소정의 결정 방위에 대응하는 위치에서 잉곳의 외주면 상에 결정 방위의 표시를 위한 임시 마크로서 새겨진다. 잉곳이 웨이퍼로 슬라이싱된 후, 결정 방위의 표시를 위한 마크는 노치에 기초하여 결정된 위치에서 슬라이싱된 웨이퍼상에 각인된다. 그 후에 슬라이싱된 웨이퍼는 원형으로 챔퍼링되고, 노치는 챔퍼링에 의해 제거된다.
도 1은 본 발명에 따른 노치리스 웨이퍼를 제조하는 단계를 설명하기 위한 플로우차트.
도 2는 웨이퍼 상에 결정 방위의 표시를 위한 마크를 각인하기 위한 위치를 수동으로 결정하기 위한 장치를 도시하는 개략도.
새로이 제안된 방법에서, 잉곳의 축방향을 따라서 뻗어있는 노치(1)는 잉곳이 외주면에서 연마될 때, 소정의 결정 방위를 표시하는 위치에서 잉곳의 외주면 상에 새겨진다. 결정 방위는 종래의 방법에서 노치리스 웨이퍼의 제조를 위해 사용된 것과 같은 X-레이 분석기로 측정된다.
노치(1)는 결정 방위의 표시를 위한 마크를 각인하는 단계에 이어지는 챔퍼링 단계에서 제거될 것이기 때문에, 0.2-0.7mm 깊이의 노치(1)가 잉곳의 외주면 상에 새겨진다. 노치(1)는 결정 방위의 표시를 위한 종래의 노치에 비해 대략 1/3 얕아서, 노치(1)는 가벼운 홈파기로 용이하게 새겨질 수 있다.
노치(1)가 잉곳의 외주면 상에 새겨진 후, 잉곳은 내경 톱, 와이어 톱등으로 소정의 두께를 가진 웨이퍼로 슬라이싱된다.
그 후에 결정 방위의 표시를 위한 마크(2)는 고출력 레이저 빔을 내는 하드 레이저마킹장치를 사용하여 슬라이싱된 웨이퍼에 각인된다. 레이저마킹으로 각인될 위치는 종래의 방법에서와 같이 모든 각 웨이퍼에 대해 X-레이 분석기를 적용할 필요 없이 노치(1)에 기초하여 결정된다.
결정 방위의 표시를 위한 마크(2)가 이러한 깊이로 각인되서 10㎛ 또는 더 깊은 마크(2)가 가공된 웨이퍼에 남는다. 이러한 마크(2)의 깊이는 레이저출력의 조정으로 용이하게 조절된다.
사양, 아이덴티피케이션, 제조번호, 유저 니드 등의 표시를 위한 다른 마크가 결정 방위의 표시를 위한 마크(2)에 더하여 동일한 방법으로 각인될 수 있다. 이들 마크는 마크(2)와 구별하기 위해 결정 방위의 표시를 위한 마크(2)로부터 떨어진 위치에서 바코드로서 각인될 수 있다.
레이저마킹을 자동화하기 위해서, 노치(1)의 위치가 비디오 카메라 및 이미지 프로세서로 검출되고, 마크(2)가 각인될 부분이 검출결과로부터 산출된다.
도 2에 제시된 장치는 마크(2)를 각인하기 위한 위치를 수동으로 결정하는 경우에 사용된다. 상기 장치는 한 쪽에 웨이퍼(3)를 지지하는 롤러(4)를 가진다. 노치 핀(6)은 스프링(5)에 의해 웨이퍼(3)의 반대쪽에서 가압된다. 웨이퍼(3)가 평면 내에서 회전되면, 노치(1)는 외주면방향을 따라 이동하고 노치 핀(6)을 수용한다. 그 결과 웨이퍼(3)는 고정되고, 마크(2)가 각인될 위치는 특정된다.
마크(2)가 웨이퍼(3)상에 각인된 후, 웨이퍼(3)는 원형으로 챔퍼링된다. 노치(1)는 챔퍼링에 의해 제거된다. 이에 관해서, 노치(1)가 종래의 방법으로 결정 방위의 표시를 위한 마크로서 새겨진 노치에 비해 얕기 때문에, 노치(1)는 가벼운 챔퍼링에 의해 용이하게 제거된다. 원형 웨이퍼(3)는 그 다음에 최종 제품으로 래핑, 광택가공 및 피니싱된다.
상기한 바와 같이, 결정 방위의 표시를 위한 마크(2)가 각인될 위치는 노치(1)에 기준하여 결정되며, 그래서 마크(2)는 종래의 방법에서처럼 모든 각 웨이퍼에 대해 X-레이 분석기를 적용할 필요 없이 레이저 마크에 의해 효율적으로 웨이퍼(3)에 각인된다.
실시예
직경 200mm의 잉곳의 외주면을 연마할 때, 잉곳의 축방향을 따라 뻗어있는 깊이 0.5mm의 노치(1)를 잉곳의 외주면 상에 새겼다. 그 다음에 잉곳을 와이어 톱으로 평균 두께 0.9mm의 웨이퍼로 슬라이싱했다.
결정 방위의 표시를 위한 마크(2)를 50W의 레이저 출력으로 하드 레이저마킹 디바이스에 의해 노치(1)의 반대 위치에서 웨이퍼(3)의 에지상에 0.09mm의 깊이로 각인했다. 상기 웨이퍼의 에지를 그 다음에 직경으로 1.2mm만큼 챔퍼링했다. 이 챔퍼링에 의해 노치(1)를 제거하고, 웨이퍼(3)를 직경200mm의 원형 웨이퍼(7)로 재형성했다.
원형 웨이퍼(7)를 최종 상태로 래핑, 광택가공 및 피니싱한 후, 마크(2)의 깊이는 0.01mm였다. 비록 마크(2)가 이 공정에 의해 상대적으로 얕게되더라도, 이러한 깊이의 마크(2)는 결정 방위의 검출에 효과적이었다.
상기한 바와 같이 본 발명에 따라, 얕은 노치가 잉곳의 외주면 상에 새겨지고, 잉곳이 웨이퍼로 슬라이싱된 후, 결정 방위의 표시를 위한 마크가 레이저마킹으로 슬라이싱된 웨이퍼상에 각인된다. 그 다음에, 각인된 웨이퍼는 원형으로 챔퍼링되고, 노치는 챔퍼링에 의해 제거된다.
마크가 각인될 위치가 노치에 기준하여 결정되기 때문에, 노치리스 웨이퍼는 종래의 방법에서와 같이 모든 각 웨이퍼를 X-레이 분석기에 적용할 필요 없이 효율적으로 제조된다. 이 방법으로 얻어진 각인된 웨이퍼는 원형형상으로 인해 후속 단계에서 핸들링 능력에서 양호하다.

Claims (2)

  1. 잉곳의 외주면을 연마하는 동안 소정의 결정 방위에 대응하는 위치에서 상기 잉곳의 외주면 상에 잉곳의 축방향을 따라 뻗어있는 노치를 새기는 단계;
    상기 잉곳을 웨이퍼로 슬라이싱하는 단계;
    상기 노치에 기초하여 결정된 위치에서 상기 웨이퍼상에 결정 방위의 표시를 위한 적어도 한 개의 레이저 마크를 각인하는 단계; 및
    상기 웨이퍼를 원형으로 챔퍼링하는 단계로 이루어지며, 상기 노치는 상기 챔퍼링에 의해 제거되는 정도의 깊이로 새겨지는 것을 특징으로 하는 노치리스 웨이퍼를 제조하는 방법.
  2. 제 1 항에 있어서, 웨이퍼의 아이덴티피케이션의 표시를 위한 또하나의 레이저 마크가 결정 방위의 표시를 위한 레이저 마크로부터 떨어진 위치에서 웨이퍼의 에지상에 각인되는 것을 특징으로 하는 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9589901B2 (en) 2014-02-11 2017-03-07 Samsung Electronics Co., Ltd. Semiconductor wafers including indications of crystal orientation and methods of forming the same

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4387010B2 (ja) * 1999-11-10 2009-12-16 株式会社ディスコ 切削装置
US6482661B1 (en) * 2000-03-09 2002-11-19 Intergen, Inc. Method of tracking wafers from ingot
JP2002222746A (ja) * 2001-01-23 2002-08-09 Matsushita Electric Ind Co Ltd 窒化物半導体ウェーハ及びその製造方法
CN100438015C (zh) * 2001-03-21 2008-11-26 株式会社东芝 具有id标记的半导体晶片,及从中生产半导体器件的方法和设备
JP4071476B2 (ja) * 2001-03-21 2008-04-02 株式会社東芝 半導体ウェーハ及び半導体ウェーハの製造方法
ITMO20030336A1 (it) * 2003-12-11 2005-06-12 Gabriele Santi Metodo per ottenere elementi laminari.
NO20040756L (no) 2004-02-20 2005-08-22 Renewable Energy Corp Fremgangsmate og system for a etablere samsvar og sporbarhet mellom vaffere og solceller
JP2007243064A (ja) * 2006-03-10 2007-09-20 Sumitomo Electric Ind Ltd Iii−v族化合物半導体基板及び窒化物半導体基板
DE112008001104B4 (de) 2007-04-27 2016-02-04 Shibaura Mechatronics Corp. Vorrichtung zur Halbleiterwafer-Bearbeitung und Verfahren sowie Vorrichtung zur Ermittlung einer Bezugswinkelposition
US8389099B1 (en) 2007-06-01 2013-03-05 Rubicon Technology, Inc. Asymmetrical wafer configurations and method for creating the same
US20100300259A1 (en) * 2009-05-29 2010-12-02 Applied Materials, Inc. Substrate side marking and identification
DE102010010886A1 (de) 2010-03-10 2011-09-15 Siltronic Ag Verfahren zur Bearbeitung einer Halbleiterscheibe
JP5979081B2 (ja) * 2013-05-28 2016-08-24 信越半導体株式会社 単結晶ウェーハの製造方法
CN103489752A (zh) * 2013-09-26 2014-01-01 中国科学院半导体研究所 截面为多边形的晶棒及衬底片表面取向的标识方法
DE102013219468B4 (de) 2013-09-26 2015-04-23 Siltronic Ag Verfahren zum gleichzeitigen Trennen einer Vielzahl von Scheiben von einem Werkstück
JP6007889B2 (ja) * 2013-12-03 2016-10-19 信越半導体株式会社 面取り加工装置及びノッチレスウェーハの製造方法
JP6427320B2 (ja) * 2014-01-27 2018-11-21 株式会社東京精密 ウエハ研削装置及びウエハ製造方法
JP6286256B2 (ja) * 2014-03-31 2018-02-28 株式会社東京精密 ウエハマーキング・研削装置及びウエハマーキング・研削方法
JP6328485B2 (ja) * 2014-05-13 2018-05-23 株式会社ディスコ ウエーハの加工方法
US9536838B1 (en) * 2015-08-10 2017-01-03 Infineon Technologies Ag Single crystal ingot, semiconductor wafer and method of manufacturing semiconductor wafers
US9779931B2 (en) * 2015-10-08 2017-10-03 Infineon Technologies Ag Method of manufacturing semiconductor wafers and method of manufacturing a semiconductor device
KR102468793B1 (ko) 2016-01-08 2022-11-18 삼성전자주식회사 반도체 웨이퍼, 반도체 구조체 및 이를 제조하는 방법
JP6672053B2 (ja) * 2016-04-18 2020-03-25 株式会社ディスコ ウェーハの加工方法
CN106370679A (zh) * 2016-11-02 2017-02-01 中国电子科技集团公司第四十六研究所 一种半导体晶片notch槽晶向测量装置及使用方法
US11854995B2 (en) * 2020-04-29 2023-12-26 Semiconductor Components Industries, Llc Supports for thinned semiconductor substrates and related methods
CN112720885B (zh) * 2020-12-15 2023-02-03 西安奕斯伟材料科技有限公司 一种晶棒的开槽方法及晶棒开槽装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4084354A (en) * 1977-06-03 1978-04-18 International Business Machines Corporation Process for slicing boules of single crystal material
DE69127582T2 (de) * 1990-05-18 1998-03-26 Fujitsu Ltd Verfahren zur Herstellung eines Halbleitersubstrates und Verfahren zur Herstellung einer Halbleiteranordnung unter Verwendung dieses Substrates
JPH05259016A (ja) * 1992-03-12 1993-10-08 Mitsubishi Electric Corp ウエハ作製用基板及び半導体ウエハの製造方法
JP2789983B2 (ja) * 1993-01-28 1998-08-27 信越半導体株式会社 加工誤差補正装置
US5679060A (en) * 1994-07-14 1997-10-21 Silicon Technology Corporation Wafer grinding machine
JP2943673B2 (ja) * 1995-10-31 1999-08-30 日本電気株式会社 半導体基板の製造装置及び製造方法
US5792566A (en) * 1996-07-02 1998-08-11 American Xtal Technology Single crystal wafers

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9589901B2 (en) 2014-02-11 2017-03-07 Samsung Electronics Co., Ltd. Semiconductor wafers including indications of crystal orientation and methods of forming the same

Also Published As

Publication number Publication date
JP3213563B2 (ja) 2001-10-02
DE19810546A1 (de) 1998-09-17
US5993292A (en) 1999-11-30
JPH10256106A (ja) 1998-09-25
KR19980080076A (ko) 1998-11-25

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