JP3124282B2 - 半導体装置の製造方法 - Google Patents

Description

【発明の詳細な説明】 ＜産業上の利用分野＞ この発明は、高集積・高速動作を可能とするバイポー
ラ型の半導体装置に用いて好適な半導体装置の製造方法
に関する。

＜従来の技術＞ バイポーラ型半導体装置の製造方法の一従来例とし
て、第２図に示す従来の半導体装置の製造方法工程図を
以下順を追って説明する。

第２図（Ａ）に示す様に、P^-型シリコン基板201上にN
⁺型埋込拡散層202を形成し、このN⁺型埋込拡散層202上
にN^-型エピタキシャル層203を形成する、更にN^-型エピ
タキシャル層203上にCVD酸化膜204を形成した後、当該C
VD酸化膜204表面でかつ後述する分離領域になる部分に
溝205,206,207を夫々に設けて、N^-型エピタキシャル層2
03の一部表面を露出する。そして第２図（Ａ）を示す構
造を得る。

次に、第２図（Ｂ）に示す様に、フォトリソグラフィ
ー技術を用いて前記溝206をレジスト208で覆い、前記CV
D酸化膜204をマスクにして、反応性イオンエッチング
（以下RIEと略記）技術を用いて前記溝205,207も概ね垂
直な素子間分離溝209,210を設ける。そして第２図
（Ｂ）に示す構造を得る。

次に、第２図（Ｃ）に示す様に、前記レジスト208
（第２図（Ｂ）参照）を除去した後、更にRIE技術を用
いてN^-型エピタキシャル層203より成るシリコンのエッ
チングを行う。そしてコレクタ・ベース間分離溝211を
得る。又上記エッチングにより、前記素子間分離溝209,
210を前記Ｐ型シリコン基板201中に延進させる。そして
第２図（Ｃ）に示す構造を得る。

次に、素子間分離溝209,210及びコレクタ・ベース間
分離溝211の各内壁面を酸化膜212で覆った後、各素子間
分離溝209,210及びコレクタ・ベース間分離溝211の夫々
にポリシリコン213を充填する。そしてエッチバック技
術を用いて充填した各ポリシリコン213表面を平坦化し
た後、各素子間分離溝209,210及びコレクタ・ベース間
分離溝211の夫々の上面をキャップ酸化膜214で覆うとい
う、所謂トレンチ分離技術を施す。更に表面のCVD酸化
膜204（第２図（Ｃ）参照）を除去して、N^-型エピタキ
シャル層203を露出した後、再び表面にパッド酸化膜215
及び窒化膜216を順に積層して形成し、その一部をフォ
トリソグラフィー技術及びエッチング技術により除去す
る。そして残存したパッド酸化膜215及び窒化膜216をマ
スクにして、露出したN^-型エピタキシャル層203の表面
をエッチングしてシリコン溝217を形成する。そして第
２図（Ｄ）に示す構造を得る。

次に、第２図（Ｅ）に示す様に、残存する窒化膜216
（第２図（Ｄ）参照）を耐酸化性マスクにして熱酸化を
行い、分離酸化膜218を得る。次いで前記各窒化膜216
（第２図（Ｄ）参照）及びパッド酸化膜215（第２図
（Ｄ）参照）を除去した後、再度表面をポリシリコン層
219と耐酸化性を有する窒化膜220とで覆う。更にフォト
リソグラフィー技術を用いてレジストによるエッチング
マスク（図示せず）を形成する。そしてエッチング技術
を用いて、窒化膜220の一部を除去した後、熱酸化を施
したポリシリコン層219の一部をポリシリコン選択酸化
膜221に変える。更にレジストマスク（図示せず）を形
成して、ポリシリコン層219c（219）に燐原子等のＮ型
不純物をイオン注入する。又、それ以外のポリシリコン
層219a（219）,219b（219）には硼素原子等のＰ型不純
物をイオン注入する。その後フォトリソグラフィー技術
とRIE技術とを用いて、ベース電極ポリシリコン（ポリ
シリコン層）219a,219bの側壁を異方性エッチングし
て、概ね垂直な側壁を有するベース電極ポリシリコン21
9a,219bを得る。そして第２図（Ｅ）に示す構造を得
る。

その後、第２図（Ｆ）に示す様に、表面全面に酸化膜
222を形成し、RIE技術によるエッチバックにより酸化膜
222の一部でサイドウォール絶縁物222a,222bを形成す
る。その後フォトリソグラフィー技術とエッチング技術
とによりポリシリコン層219c上の窒化膜220（第２図
（Ｅ）参照）を除去する。そして砒素等のＮ型不純物を
含んだポリシリコン層223を全面に付着形成する。その
後フォトリソグラフィー技術とエッチング技術とにより
ポリシリコン層223の一部を除去して、エミッタ電極ポ
リシリコン223a（223）及びコレクタ電極ポリシリコン2
23b（223）を得る。この間に、ベース電極ポリシリコン
219a,219bからの拡散でP⁺拡散層224,イオン注入法によ
り活性ベース層225,又コレクタ電極ポリシリコン219cよ
りの拡散でN⁺拡散層227を夫々に形成する。次いで、エ
ミッタ電極ポリシリコン223aからの拡散でエミッタ領域
になるN⁺拡散層226を形成する。その後、ベース電極ポ
リシリコン219a上の窒化膜220aにベースコンタクト228
で示される様なコンタクトホールを開口した後、表面に
金属膜229を付着形成して、フォトリソグラフィー技術
及びエッチング技術により金属電極229a,229b,229cを夫
々に形成する。そして第２図（Ｆ）に示す構造の従来の
半導体装置21を得る。

又上記した製造方法は、所謂シングルベースコンタク
ト型の半導体装置について説明したが、所謂ダブルベー
スコンタクト型の半導体装置の製造方法にも適用されて
いる。

＜発明が解決しようとする課題＞ しかしながら、以上述べた従来の半導体装置の製造方
法では、前述した第２図（Ｅ）に示す如く、エミッタ領
域及び活性ベース領域を規定するポリシリコン層（21
9）をエッチング除去する際には、窒化膜（220）で形成
したエッチングマスクを作製する。このエッチングマス
クを作製するフォトリソグラフィー工程では、素子間分
離溝（209）とコレクタ・ベース間分離溝（211）に対し
てマスク合わせが必要になる。よって素子間分離溝（20
9）とコレクタ・ベース間分離溝（211）との間隔を設計
するには、当然のことながらマスク合わせ余裕を含んだ
大きな間隔が必要になっていた。この素子間分離溝（20
9）とコレクタ・ベース間分離溝（211）との間隔は、コ
レクタ・ベース接合面積を決定して、コレクタ・ベース
接合容量の大小を直接決定する重要な設計要因に成る。
よって、コレクタ・ベース接合容量や寄生抵抗を小さく
して、動作時間等の素子の性能を向上させる為に、この
素子間分離溝（209）とコレクタ・ベース間分離溝（21
1）との間隔を縮小することが必須条件になっていた。
従って、従来の半導体装置の製造方法では、上記した制
約事項により素子性能の向上が困難であった。

＜課題を解決するための手段＞ 本発明は、上記した課題を解決する為に成されたもの
で、素子性能に優れた半導体装置を製造する半導体装置
の製造方法を提供する事を目的とする。

即ち、半導体基板上に第１絶縁膜を選択的に形成する
工程と、前記第１絶縁膜の側部における前記半導体基板
上に第１サイドウォールを形成する工程と、前記第１絶
縁膜と前記第１サイドウォールとをマスクとして前記半
導体基板に絶縁分離領域を形成する工程と、前記第１サ
イドウォールを除去してから前記第１絶縁膜を含む前記
半導体基板上に導電層を形成する工程と、前記導電層を
前記第１絶縁膜が露出するまで除去してベース電極を形
成する工程と、前記ベース電極を形成する工程後、前記
第１絶縁膜を除去する工程と、前記第１絶縁膜を除去す
ることで露出した半導体基板内に不純物を注入し、前記
半導体基板を熱処理することにより前記半導体基板内に
ベース領域を形成する工程と、前記ベース電極の側部に
おける前記半導体基板上に第２サイドウォールを形成す
る工程と、前記露出した半導体基板のベース領域上及び
前記第２サイドウォール上に不純物を含んだエミッタ電
極を形成し、熱処理することにより前記エミッタ電極下
の前記半導体基板にエミッタ領域を形成する工程とを有
する方法である。

＜作用＞ 上記半導体装置の製造方法では、半導体基板上に第１
絶縁膜を選択的に形成し、更に第１絶縁膜の側部におけ
る半導体基板上に第１サイドウォールを形成し、その後
第１絶縁膜と第１サイドウォールとをマスクとして半導
体基板に絶縁分離領域を形成する。そして第１サイドウ
ォールを除去した後、第１絶縁膜を含む半導体基板上に
導電層を形成し、この導電層を第１絶縁膜が露出するま
で選択的に除去し、その後に第１絶縁膜を除去すること
から、第１のサイドウォールを除去した領域で導電層と
半導体基板とが自己整合的に接続する構造を得る。その
ため、絶縁分離領域間の半導体基板上に導電層を形成す
る際にフォトリソグラフィー技術の使用が排除されマス
ク合わせが不必要になる。

従って、各絶縁分離領域の間隔は、マスク合わせ余裕
分の寸法が必要なくなるので小さくなり、それによって
絶縁分離領域間の寄生容量や寄生抵抗等が小さくなる。

＜実施例＞ 本発明の一実施例を第１図に示す半導体装置の製造方
法工程図により説明する。又説明で用いた数値は単なる
例示であり、本発明がこれらの数値に限定されないこと
は明らかである。

第１図（１）に示す様に、比抵抗が10乃至20Ω−cm程
度のP^-型シリコン基板101の表面にシート抵抗が20乃至3
0Ω／□で厚さが１μｍのN⁺型埋込拡散層102を形成し、
このN⁺型埋込拡散層102上に比抵抗が１Ω−cmで厚さが
１μｍのN^-型エピタキシャル層103を形成して、半導体
基板100を得る。更にN^-型エピタキシャル層103上に厚さ
が300nmののCVD酸化膜104と厚さが200nmの窒化膜154と
を積層形成して第１絶縁膜を形成する。そして前記CVD
酸化膜104と窒化膜154との一部をフォトリソグラフィー
技術と異方性エッチング技術とを用いて略垂直な側壁を
有する溝状にエッチング除去して島状に分割したCVD酸
化膜104a乃至104dと窒化膜154a乃至154dを得る。

よって、半導体基板100の表面上の所定領域に第１絶
縁膜（CVD酸化膜104及び窒化膜154）を選択的に形成す
る工程が終了する。

その後、厚さが500nmの窒化膜150を全面に付着してか
ら再度異方性エッチング技術によるエッチバックにより
前記窒化膜150をエッチング除去し、前記CVD酸化膜104a
乃至104dと窒化膜154a乃至154dとの各側壁に接する窒化
膜150からなる第１サイドウォール150a乃至150fを得
る。この時、後述する絶縁分離領域になる部分が溝105
乃至107になり、該溝105乃至107の各底部にN^-型エピタ
キシャル層103の一部表面が露出する。

よって第１絶縁膜を形成するCVD酸化膜104及び窒化膜
154の側壁でかつ前記半導体基板100の表面上に第１サイ
ドウォール150a乃至150fを形成する工程が終了する。そ
して第１図（１）に示す構造を得る。

次に、第１図（２）に示す様に、後述するコレクタ・
エミッタ間分離領域になる溝106をフォトリソグラフィ
ー技術を用いてレジスト108で覆い、第１絶縁膜を形成
する窒化膜154と第１サイドウォール150a,150b,150e,15
0fをマスクにして溝105,107の夫々に異方性エミッタ技
術を用いて概ね垂直な素子間分離溝（絶縁分離領域）10
9,110を設ける。そして第１図（２）に示す構造を得
る。

次に、第１図（３）に示す様に、レジスト108（第１
図（２）参照）を除去した後に、異方性エッチング技術
を用いて前記N⁺型埋込拡散層102に到達する迄N^-型エピ
タキシャル層103をエッチングしてコレクタ・ベース間
分離溝（絶縁分離領域）111を形成する。

よって前記第１絶縁膜の一部を構成する窒化膜154と
前記第１サイドウォール150a,150b,105e,150fとをマス
クにして、前記半導体基板100に絶縁分離領域109乃至11
1を形成する工程が終了する。そして第１図（３）に示
す構造を得る。

次に、前記素子間分離溝109,110及び前記コレクタ・
ベース間分離溝111の内壁面に酸化膜112を形成した後、
各素子間分離溝109,110及びコレクタ・ベース間分離溝1
11にポリシリコン113を充填する。そしてエッチバック
技術を用いて前記ポリシリコン113の表面を平坦化した
後、各素子間分離溝109,110及びコレクタ・ベース間分
離溝111の上部をキャップ酸化膜114で覆って、ポリシリ
コン113を酸化膜112とキャップ酸化膜114とによって包
むという、所謂トレンチ分離技術を施す。次にフォトリ
ソグラフィー技術を用いて、レジストパターン151a,151
bを形成し、該レジストパターン151a,151bをエッチング
マスクにして露出している窒化膜154a,154d及び窒化膜1
54cの一部と、CVD酸化膜104a,104d及びCVD酸化膜104cの
一部と、第１サイドウォール150a,150d,150fをエッチン
グ除去する。続いて、露出したN^-型エピタキシャル層10
3をエッチング除去して、深さが500nm程度のシリコン溝
117を形成する。そして第１図（４）に示す構造を得
る。

次に、レジストパターン151a,151bを除去した後、高
圧水蒸気雰囲気中で熱酸化して、厚さが１μｍ程度の分
離酸化膜118を得る。次いで第１サイドウォール150b,15
0c,150eを除去してN^-型エピタキシャル層103の一部表面
を露出した後、全面を厚さが300nmのポリシリコンから
なる導電層119で覆う。

よって、第１サイドウォール150b,150c,150eを除去し
てから、露出している前記半導体基板100上と前記第１
絶縁膜のCVD酸化膜104表面とに電極層となる導電層119
を形成する工程が終了する。

又ポリシリコンからなる導電層119上を、耐酸化性を
有する厚さが150nmの窒化膜120で覆う。更に、窒化膜12
0の一部をフォトリソグラフィー技術及びエッチング技
術を用いて除去する。そして第１図（５）に示す構造を
得る。

その後、熱酸化を施して、ポリシリコンからなる導電
層119の一部を酸化膜121に変える。更に、回転塗布によ
り厚さが２μｍ程度にレジスト152を形成して、表面全
体を平坦化する。そして第１図（６）に示す構造を得
る。

次いで、レジスト152と導電層119とを等速度エッチン
グ条件で表面全面をエッチバックして、CVD酸化膜104b,
104cを露出させる。更にフォトリソグラフィー技術によ
り形成したレジストマスク（図示せず）を用いて、イオ
ン注入装置（図示せず）により１×10¹⁶atoms/cm²程度
のドーズ量で燐原子等のＮ型不純物を前記導電層119の
一部領域に注入する。そしてコレクタ電極119cを得る。
又フォトリソグラフィー技術によりレジストマスク（図
示せず）を形成し、イオン注入法を用いて、高濃度の硼
素原子等のＰ型不純物を前記導電層119の一部領域に注
入する。そしてベース電極119a,119bを得る。

よって、第１絶縁膜のCVD酸化膜104b,104cが露出する
まで導電層119を除去し、ベース電極119a,119bを形成す
る工程が終了する。

その後CVD酸化膜104b以外のCVD酸化膜104上にレジス
トパターン（図示せず）を形成し、緩衝フッ化水素溶液
等を用いて、CVD酸化膜104bをエッチング除去する。そ
してベース電極119a,119bの側壁を略垂直に形成する。
この時同時にN^-型エピタキシャル層103の一部が再び露
出する。その後前記レジストパターンを除去する。

よって、前記ベース電極119a,119bを形成する工程
後、第１絶縁膜のCVD酸化膜104bを除去する工程が終了
する。そして第１図（７）に示す構造を得る。

次に、イオン注入マスクになるレジストパターン（図
示せず）を後述するエミッタ電極の形成領域外に形成す
る。そしてイオン注入法を用いて、例えば１×110¹⁴ato
ms/cm²程度のドーズ量で硼素原子等のＰ型原子をN^-型エ
ピタキシャル層103中に導入する。その後前記レジスト
パターンを除去する。そして再びイオン注入マスクにな
るレジストパターン（図示せず）を後述するコレクタ電
極の形成領域外に形成する。そしてイオン注入法を用い
て、例えば１×10¹⁵atoms/cm²程度のドーズ量で燐素原
子等のＮ型原子をN^-エピタキシャル層103中に導入す
る。その後前記レジストパターンを除去する。それから
熱酸化して、ポリシリコンからなるベース電極119a,119
b及びコレクタ電極119cの表面部分に厚さが100nm程度の
酸化膜153a,153b,153cを形成する。この時、露出してい
るN^-型エピタキシャル層103表面にも酸化膜（図示せ
ず）が形成される。更に、N^-型エピタキシャル層103の
表層部分でかつ前記ベース電極119a,119bに接した領域
にはP⁺拡散層124が夫々に形成される。又N^-型エピタキ
シャル層103の表層部分でかつ前記各P⁺拡散層124の間
に、活性ベース層（ベース領域）125が形成される。又
更にN^-型エピタキシャル層103の表層部分でかつ前記コ
レクタ電極119cに接した領域にはN⁺拡散層127が形成さ
れる。

よって前記半導体基板100内に不純物を注入し、半導
体基板100を熱処理することにより、前記ベース電極119
a,119b間の半導体基板100に活性ベース層（ベース領
域）125を形成する工程が終了する。

次いで、全面にCVD酸化膜122を400nmの厚さに付着形
成した後に、エッチング技術によるエッチバックにより
第２サイドウォール122a,122bを形成する。この時、前
記熱酸化時に活性ベース層125の表面に形成された酸化
膜も同時にエッチング除去する。そして活性ベース層12
5の表面の単結晶シリコン面が露出する。

よって前記ベース電極119a,119bの側部における前記
半導体基板100上に第２サイドウォール122a,122bを形成
する工程が終了する。そして第１図（８）に示す構造を
得る。

次に、全面に対して砒素等のＮ型不純物を含んだポリ
シリコン層からなる不純物を含む電極層123を厚さが200
nm程度になるように付着形成する。そしてフォトリソグ
ラフィー技術とエッチング技術とにより、不純物を含む
電極層123の一部を除去して、エミッタ電極123aとコレ
クタ電極123bとを得る。次いで不活性ガス、例えばアル
ゴンガス雰囲気中で熱処理を行って、エミッタ電極123a
中の砒素等のＮ型不純物をエミッタ領域となる前記活性
ベース層125の上層部に拡散して、N⁺拡散層のエミッタ
領域126を形成する。

よって、第２サイドウォール122a,122bと活性ベース
層（ベース領域）125の露出した部分上に不純物を含ん
だエミッタ電極123aを形成し、熱処理することにより前
記エミッタ電極123a下の半導体基板100に形成した活性
ベース層（ベース領域）125の上層部にエミッタ領域126
を形成する工程が終了する。

更には必要に応じて表面を絶縁膜（図示せず）で覆
い、ベースコンタクト128で示される様なコンタクトホ
ールを開口した後、全面に電極用金属を付着形成して、
フォトリソグラフィー技術とエッチング技術とにより、
金属ベース電極129a,金属エミッタ電極129b,金属コレク
タ電極129cを形成する。そして第１図（９）に示す半導
体装置11を得る。

又上記した半導体装置の製造方法では、所謂シングル
ベースコンタクト型の半導体装置について説明したが、
当然のことながら所謂ダブルベースコンタクト型の半導
体装置の製造にも適用される。

＜発明の効果＞ 以上、説明した様に本発明によれば、第１絶縁膜の側
部における半導体基板上に形成した第１サイドウォール
を除去した後に第１絶縁膜を含む半導体基板上に導電層
を形成し、この導電層を第１絶縁膜が露出するまで選択
的に除去し、その後に第１絶縁膜を除去するので、フォ
トリソグラフィー技術を用いないで第１サイドウォール
を除去した領域で導電層と半導体基板とが自己整合的に
接続する構造を得ることができる。この為にマスク合わ
せが不必要になるので、絶縁分離領域間の間隔の設計寸
法にマスク合わせ余裕寸法を含ませる必要がなくなり、
その間隔を従来に比較して略1/2にすることができる。

従って、絶縁分離領域間の間隔によって規定される半
導体装置のエミッタ電極幅を縮減できるので、コレクタ
・ベース接合面積が大幅に縮減して、半導体装置の集積
度を著しく向上することができるとともに一層の高速化
を実現することができる。

【図面の簡単な説明】

第１図は、実施例の半導体装置の製造方法工程図、 第２図は、従来例の半導体装置の製造方法工程図であ
る。 11……半導体装置， 100……半導体基板， 101……P^-型シリコン基板， 102……N⁺型埋込拡散層， 103……N^-型エピタキシャル層， 104,104a乃至104d……CVD酸化膜（第１絶縁膜）， 109,110……素子間分離溝（絶縁分離領域）， 111……コレクタ・ベース間分離溝（絶縁分離領域）， 119……導電層， 119a,119b……ベース電極， 119c……コレクタ電極， 154,154a乃至154d……窒化膜（第１絶縁膜）， 122……CVD酸化膜， 122a,122b……第２サイドウォール， 123……不純物を含む電極層， 123a……エミッタ電極， 123b……コレクタ電極， 124……P⁺拡散層， 125……活性ベース層（ベース領域）， 126……エミッタ領域， 150……窒化膜， 150a乃至150f……第１サイドウォール， 153a,153b,153c……酸化膜。

フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/331 H01L 21/8222 H01L 27/082 H01L 29/73

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】半導体基板上に第１絶縁膜を選択的に形成
   する工程と、 前記第１絶縁膜の側部における前記半導体基板上に第１
   サイドウォールを形成する工程と、 前記第１絶縁膜と前記第１サイドウォールとをマスクと
   して前記半導体基板に絶縁分離領域を形成する工程と、 前記第１サイドウォールを除去してから前記第１絶縁膜
   を含む前記半導体基板上に導電層を形成する工程と、 前記導電層を前記第１絶縁膜が露出するまで除去してベ
   ース電極を形成する工程と、 前記ベース電極を形成する工程後、前記第１絶縁膜を除
   去する工程と、 前記第１絶縁膜を除去することで露出した半導体基板内
   に不純物を注入し、前記半導体基板を熱処理することに
   より前記半導体基板内にベース領域を形成する工程と、 前記ベース電極の側部における前記半導体基板上に第２
   サイドウォールを形成する工程と、 前記露出した半導体基板のベース領域上及び前記第２サ
   イドウォール上に不純物を含んだエミッタ電極を形成
   し、熱処理することにより前記エミッタ電極下の前記半
   導体基板にエミッタ領域を形成する工程とを有すること
   を特徴とする半導体装置の製造方法。