JP3065006B2 - Ｂｉｃｍｏｓ技術によるｎｐｎトランジスタ及びその製造方法 - Google Patents
Ｂｉｃｍｏｓ技術によるｎｐｎトランジスタ及びその製造方法Info
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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Description
【０００１】
【発明の属する技術分野】本発明は集積回路の分野、よ
り詳細にはＮＰＮトランジスタの製造方法に関する。
り詳細にはＮＰＮトランジスタの製造方法に関する。
【０００２】
【従来の技術】本願と同日に同一出願人によって出願さ
れ参考としてこの明細書に取り入れてある特許出願には
ＢＩＣＭＯＳ技術（即ち、この技術によりバイポーラト
ランジスタと相補型ＭＯＳとを同時に製造することがで
きる）と互換性があるバイポーラトランジスタの製造方
法が記載されている。
れ参考としてこの明細書に取り入れてある特許出願には
ＢＩＣＭＯＳ技術（即ち、この技術によりバイポーラト
ランジスタと相補型ＭＯＳとを同時に製造することがで
きる）と互換性があるバイポーラトランジスタの製造方
法が記載されている。
【０００３】この技術を使用して得られたＮＰＮトラン
ジスタの例は前述の特許出願の図１２Ａに示されてお
り、同じものを添付の図１に再現している。
ジスタの例は前述の特許出願の図１２Ａに示されてお
り、同じものを添付の図１に再現している。
【０００４】このＮＰＮトランジスタはＰ型シリコン基
板（図示していない）内に形成された埋め込み層３の上
にあるエピタキシャル層２内に作られている。該トラン
ジスタは厚い酸化層５の中に作られた窓の中に作られて
いる。参照番号２１と２２はバイポーラトランジスタの
記述には必要でない薄い酸化シリコンと窒化シリコンと
を示している。領域２３はベース接触拡散３２がこのシ
リコン層を形成しているのでベースポリシリコンと呼ば
れるＰ型のドーピングされたポリシリコン層である。ポ
リシリコン層２３はカプセル封じ酸化シリコン層２４で
コーティングされている。中央のエミッタ−ベース開口
部は層２２と２３内に全体が形成されている。薄い酸化
シリコン層３１はポリシリコン層２３の側面と該開口部
の底を覆っている。この開口部内では、選択されたドー
ピングレベルでサブコレクタ領域を形成することを意味
するＮ型の高エネルギーの注入３０が行われる。エミッ
タ−ベース開口部の壁は窒化シリコン層４４でコーティ
ングされている。ポリシリコンの横のスペーサ４３は該
開口部の側面に形成されている。窒化シリコン領域４４
とポリシリコンスペーサ４３の形成の前に、真性ベース
注入部３３が形成される。該スペーサが形成された後、
エミッタ領域４９が形成されるドーピングが十分行われ
たＮ型のポリシリコン層４６がデポジットされる。ポリ
シリコン層４６はカプセル封じ酸化層４７でコーテング
されている。構造の全体は絶縁性の平面化された層５１
でコーティングされており、該層５１を通してポリシリ
コン層４６に接合されているエミッタ接触開口部５５
と、ポリシリコン層２３に接合されているベース接触開
口部５６とが形成されている。更に、コレクタ接触（図
示していない）は埋め込み層３に向かうＮ型のドライブ
インを通して形成されている。
板（図示していない）内に形成された埋め込み層３の上
にあるエピタキシャル層２内に作られている。該トラン
ジスタは厚い酸化層５の中に作られた窓の中に作られて
いる。参照番号２１と２２はバイポーラトランジスタの
記述には必要でない薄い酸化シリコンと窒化シリコンと
を示している。領域２３はベース接触拡散３２がこのシ
リコン層を形成しているのでベースポリシリコンと呼ば
れるＰ型のドーピングされたポリシリコン層である。ポ
リシリコン層２３はカプセル封じ酸化シリコン層２４で
コーティングされている。中央のエミッタ−ベース開口
部は層２２と２３内に全体が形成されている。薄い酸化
シリコン層３１はポリシリコン層２３の側面と該開口部
の底を覆っている。この開口部内では、選択されたドー
ピングレベルでサブコレクタ領域を形成することを意味
するＮ型の高エネルギーの注入３０が行われる。エミッ
タ−ベース開口部の壁は窒化シリコン層４４でコーティ
ングされている。ポリシリコンの横のスペーサ４３は該
開口部の側面に形成されている。窒化シリコン領域４４
とポリシリコンスペーサ４３の形成の前に、真性ベース
注入部３３が形成される。該スペーサが形成された後、
エミッタ領域４９が形成されるドーピングが十分行われ
たＮ型のポリシリコン層４６がデポジットされる。ポリ
シリコン層４６はカプセル封じ酸化層４７でコーテング
されている。構造の全体は絶縁性の平面化された層５１
でコーティングされており、該層５１を通してポリシリ
コン層４６に接合されているエミッタ接触開口部５５
と、ポリシリコン層２３に接合されているベース接触開
口部５６とが形成されている。更に、コレクタ接触（図
示していない）は埋め込み層３に向かうＮ型のドライブ
インを通して形成されている。
【０００５】
【発明が解決しようとする課題】図１に関して、エミッ
タ−ベース開口部はエピタキシャル層２の厚さの中に少
し入っている。これは、製造過程と、シリコン基板のエ
ッチングに対し選択的にポリシリコン層２３をエッチン
グする欠点の可能性から必然的に生ずる。
タ−ベース開口部はエピタキシャル層２の厚さの中に少
し入っている。これは、製造過程と、シリコン基板のエ
ッチングに対し選択的にポリシリコン層２３をエッチン
グする欠点の可能性から必然的に生ずる。
【０００６】実際には、入り込む深さは正確には調整さ
れておらず、製造パラメータの係数の僅かな変化に基づ
き例えば規定された値の３０ｎｍに対し±２０ｎｍ変化
する。これにより、非真性ベースと真性ベースとの間が
可変であり、これにより該ベースに至る抵抗が変動する
ＮＰＮトランジスタの特性が変化する。開口部の底の表
面の面積−エミッタの表面の面積はドーピングされたポ
リシリコンのエッチングを終えることと品質が悪く成る
可能性によって定まり、これは更に該トランジスタの特
性の安定性も損なう。
れておらず、製造パラメータの係数の僅かな変化に基づ
き例えば規定された値の３０ｎｍに対し±２０ｎｍ変化
する。これにより、非真性ベースと真性ベースとの間が
可変であり、これにより該ベースに至る抵抗が変動する
ＮＰＮトランジスタの特性が変化する。開口部の底の表
面の面積−エミッタの表面の面積はドーピングされたポ
リシリコンのエッチングを終えることと品質が悪く成る
可能性によって定まり、これは更に該トランジスタの特
性の安定性も損なう。
【０００７】
【課題を解決するための手段】本発明の目的は図１のＮ
ＰＮトランジスタと同じ型のＮＰＮトランジスタを提供
することであるが、該トランジスタのパラメータは製造
パラメータの変動から独立して正確に調整できる。
ＰＮトランジスタと同じ型のＮＰＮトランジスタを提供
することであるが、該トランジスタのパラメータは製造
パラメータの変動から独立して正確に調整できる。
【０００８】本発明の他の目的は外因性ベースとコレク
タ間の漂遊容量が少ないトランジスタを提供することで
ある。
タ間の漂遊容量が少ないトランジスタを提供することで
ある。
【０００９】本発明の他の目的は漂遊容量と該ベースに
至る抵抗が調整可能であるトランジスタを提供すること
である。
至る抵抗が調整可能であるトランジスタを提供すること
である。
【００１０】これらの及び他の目的を達成するため、本
発明は厚い酸化層の中に範囲が定められた窓のほぼ中央
に形成された開口部で、この開口部が該厚い酸化層の少
なくともほぼ同じ程度の大きさの深さまでエピタキシャ
ル層に入り込み、該開口部の壁が酸化シリコンの層と窒
化シリコンの層とでコーティングされており；該開口部
の横の壁と底の壁の一部の上に形成されたポリシリコン
のスペーサと；該開口部内にあり、スペーサにより範囲
が定められた空間内の開口部の底が該エピタキシャル層
と接触して形成されているＮ型の十分にドーピングされ
たポリシリコン層と；該開口部の底にあるＮ型にドーピ
ングされた領域と；該開口部の底にある第１のＰ型にド
ーピングされたベース領域と；該開口部の側面の上にあ
る第２の少なくドーピングされたＰ型の領域と；該開口
部の上部の近くに形成された第３の十分にドーピングさ
れたＰ型の領域であり、この第３の領域はＮ型にドーピ
ングされたポリシリコン層と接触しており、三つのＰ型
の領域が隣接しておりトランジスタのベースを形成して
いる；ことを含むことを特徴とし該厚い酸化層の中に範
囲が定められた窓の中のエピタキシャル層の中に実現さ
れたＮＰＮ型のトランジスタを提供している。
発明は厚い酸化層の中に範囲が定められた窓のほぼ中央
に形成された開口部で、この開口部が該厚い酸化層の少
なくともほぼ同じ程度の大きさの深さまでエピタキシャ
ル層に入り込み、該開口部の壁が酸化シリコンの層と窒
化シリコンの層とでコーティングされており；該開口部
の横の壁と底の壁の一部の上に形成されたポリシリコン
のスペーサと；該開口部内にあり、スペーサにより範囲
が定められた空間内の開口部の底が該エピタキシャル層
と接触して形成されているＮ型の十分にドーピングされ
たポリシリコン層と；該開口部の底にあるＮ型にドーピ
ングされた領域と；該開口部の底にある第１のＰ型にド
ーピングされたベース領域と；該開口部の側面の上にあ
る第２の少なくドーピングされたＰ型の領域と；該開口
部の上部の近くに形成された第３の十分にドーピングさ
れたＰ型の領域であり、この第３の領域はＮ型にドーピ
ングされたポリシリコン層と接触しており、三つのＰ型
の領域が隣接しておりトランジスタのベースを形成して
いる；ことを含むことを特徴とし該厚い酸化層の中に範
囲が定められた窓の中のエピタキシャル層の中に実現さ
れたＮＰＮ型のトランジスタを提供している。
【００１１】本発明の実施態様によれば、該トランジス
タは第３の領域と第２の領域との間に第４のＰ型にドー
ピングされた中間領域を更に含んでいる。
タは第３の領域と第２の領域との間に第４のＰ型にドー
ピングされた中間領域を更に含んでいる。
【００１２】本発明の実施態様によれば、コレクタが開
口部内で注入部から生ずるオーバードーピングの領域及
び埋め込み層のエピタキシャル層の一部から垂直に形成
されている。
口部内で注入部から生ずるオーバードーピングの領域及
び埋め込み層のエピタキシャル層の一部から垂直に形成
されている。
【００１３】本発明は更に、厚い酸化領域内に窓の範囲
を定めること；ポリシリコン層及び酸化シリコン層をデ
ポジットすること；該窓の中央で酸化シリコン及びポリ
シリコンの層をかなり切り開くこと；熱酸化を行うこ
と；該酸化シリコンに対し選択的にエッチングが可能な
第１の材料の絶縁層を該開口部内に形成すること；該酸
化シリコンと該第１の材料に対し選択的にエッチングが
可能な第２の材料内にスペーサを形成すること；該スペ
ーサにより範囲を定められた領域内に該開口部の底を切
り開くこと；Ｎ型にドーピングされたポリシリコン層を
デポジットすること；の段階と、更にポリシリコンと酸
化シリコン層を切り開いた段階の後に、決められた深さ
まで該エピタキシャル層を更に切り開き、該開口部の底
でその壁の上にあるエピタキシャル層にＰ型の不純物を
注入する；段階を含むことを特徴とするＮ型のエピタキ
シャル層にＮＰＮトランジスタを製造する方法も提供し
ている。
を定めること；ポリシリコン層及び酸化シリコン層をデ
ポジットすること；該窓の中央で酸化シリコン及びポリ
シリコンの層をかなり切り開くこと；熱酸化を行うこ
と；該酸化シリコンに対し選択的にエッチングが可能な
第１の材料の絶縁層を該開口部内に形成すること；該酸
化シリコンと該第１の材料に対し選択的にエッチングが
可能な第２の材料内にスペーサを形成すること；該スペ
ーサにより範囲を定められた領域内に該開口部の底を切
り開くこと；Ｎ型にドーピングされたポリシリコン層を
デポジットすること；の段階と、更にポリシリコンと酸
化シリコン層を切り開いた段階の後に、決められた深さ
まで該エピタキシャル層を更に切り開き、該開口部の底
でその壁の上にあるエピタキシャル層にＰ型の不純物を
注入する；段階を含むことを特徴とするＮ型のエピタキ
シャル層にＮＰＮトランジスタを製造する方法も提供し
ている。
【００１４】本発明の実施態様によれば、該注入の段階
は低い入射角の状態の傾斜の注入の段階である。
は低い入射角の状態の傾斜の注入の段階である。
【００１５】本発明の実施態様によれば、該方法は大き
な入射角でＰ型のドーピングの量が多い状態の傾斜した
注入の第２の段階を更に含んでいる。
な入射角でＰ型のドーピングの量が多い状態の傾斜した
注入の第２の段階を更に含んでいる。
【００１６】本発明の実施態様によれば、該方法は該エ
ピタキシャル層の中に開口部を形成する段階の後に、該
エピタキシャル層の中に高いドーピングのレベルで、こ
のエピタキシャル層の下に形成されたＮ+ 型の埋め込み
層の近くにＮ型のコレクタ領域を形成するためＮ型の不
純物を注入する段階を含んでいる。
ピタキシャル層の中に開口部を形成する段階の後に、該
エピタキシャル層の中に高いドーピングのレベルで、こ
のエピタキシャル層の下に形成されたＮ+ 型の埋め込み
層の近くにＮ型のコレクタ領域を形成するためＮ型の不
純物を注入する段階を含んでいる。
【００１７】本発明の実施態様によれば、第１の材料は
窒化シリコンである。
窒化シリコンである。
【００１８】本発明の実施態様によれば、第２の材料は
ポリシリコンである。
ポリシリコンである。
【００１９】本発明は更にこの方法により得られるトラ
ンジスタを目的としている。
ンジスタを目的としている。
【００２０】本発明のこれらの目的、特徴及び利点を他
のことと同様に添付した図面に関し本発明の特別な実施
態様の以下に示しこれに限定されない記載に詳細に述べ
る。
のことと同様に添付した図面に関し本発明の特別な実施
態様の以下に示しこれに限定されない記載に詳細に述べ
る。
【００２１】
【発明の実施の形態】図２は本発明に基づくＮＰＮ型バ
イポーラトランジスタを製造する最初の段階を示してい
る。Ｎ型のエピタキシャル層１０１の上の、厚い酸化層
１０２の中に窓の範囲が定められている。例えば、層１
０３は窓１０２より広く開いており、他の段階が行われ
ることを示す間該層１０３はこの窓を保護する前の段階
に使用されている。層１０３は厚さが２０から３０ナノ
メートル窒化シリコンの層で覆われた例えば２０から３
０ナノメートルの酸化シリコンの層である。この層１０
３はバイポーラトランジスタに於て記載すべき機能的な
役割を有していないので図示していない。
イポーラトランジスタを製造する最初の段階を示してい
る。Ｎ型のエピタキシャル層１０１の上の、厚い酸化層
１０２の中に窓の範囲が定められている。例えば、層１
０３は窓１０２より広く開いており、他の段階が行われ
ることを示す間該層１０３はこの窓を保護する前の段階
に使用されている。層１０３は厚さが２０から３０ナノ
メートル窒化シリコンの層で覆われた例えば２０から３
０ナノメートルの酸化シリコンの層である。この層１０
３はバイポーラトランジスタに於て記載すべき機能的な
役割を有していないので図示していない。
【００２２】図３に示す段階に於て、デポジションの
後、注入により例えば十分にドーピングされた（典型的
には２０ｋｅＶのもとで５×１０15の量のＢＦ2 ）Ｐ型
シリコン層１０５、酸化シリコン層１０６及びマスキン
グレジスト層１０８が連続的にデポジットされている。
後、注入により例えば十分にドーピングされた（典型的
には２０ｋｅＶのもとで５×１０15の量のＢＦ2 ）Ｐ型
シリコン層１０５、酸化シリコン層１０６及びマスキン
グレジスト層１０８が連続的にデポジットされている。
【００２３】ミクロン以下の大きさに集積された回路の
製造に適合する実施態様に於て、数値の例として、厚い
酸化層１０２の厚さは約５００ｎｍであり、酸化シリコ
ン層１０５の厚さは約２００ｎｍであり、酸化シリコン
層１０６の厚さは約３００ｎｍであり、レジスト層１０
８の厚さは約１０００ｎｍ（１μｍ）である。
製造に適合する実施態様に於て、数値の例として、厚い
酸化層１０２の厚さは約５００ｎｍであり、酸化シリコ
ン層１０５の厚さは約２００ｎｍであり、酸化シリコン
層１０６の厚さは約３００ｎｍであり、レジスト層１０
８の厚さは約１０００ｎｍ（１μｍ）である。
【００２４】次に、開口部はマスキング層１０８の中に
フォトリソグラフィにより作られる。この開口部は厚い
酸化層１０２の中に作られた窓の中にほぼ中央に配置さ
れている。厚い酸化層１０２の中の窓の幅が約１２００
ｎｍならば、レジスト層内の開口部の幅は約４００ｎｍ
から８００ｎｍであり、例えば６００ｎｍである。
フォトリソグラフィにより作られる。この開口部は厚い
酸化層１０２の中に作られた窓の中にほぼ中央に配置さ
れている。厚い酸化層１０２の中の窓の幅が約１２００
ｎｍならば、レジスト層内の開口部の幅は約４００ｎｍ
から８００ｎｍであり、例えば６００ｎｍである。
【００２５】図４に示す段階では、酸化シリコン層１０
６とポリシリコン層１０５に対し連続した異方性プラズ
マエッチングが行われている。
６とポリシリコン層１０５に対し連続した異方性プラズ
マエッチングが行われている。
【００２６】本発明の様相によれば、エピタキシャル層
１０１のモノシリコンに対する異方性エッチングも行わ
れる。このエッチングは定められた期間続きシリコン内
への選択された入り込みの深さに達する。この深さは例
えば約３００ｎｍから１０００ｎｍであり、例えば６０
０ｎｍである。この深さは少しも無視できなく、厚い酸
化層１０２の大きさと同じ次数である（５００ｎｍ）こ
とに注意する必要がある。以下の記載から判る様に、こ
の深さの選択により、ＮＰＮトランジスタに対し所望の
特性を選択することができる。
１０１のモノシリコンに対する異方性エッチングも行わ
れる。このエッチングは定められた期間続きシリコン内
への選択された入り込みの深さに達する。この深さは例
えば約３００ｎｍから１０００ｎｍであり、例えば６０
０ｎｍである。この深さは少しも無視できなく、厚い酸
化層１０２の大きさと同じ次数である（５００ｎｍ）こ
とに注意する必要がある。以下の記載から判る様に、こ
の深さの選択により、ＮＰＮトランジスタに対し所望の
特性を選択することができる。
【００２７】図５に示す段階では、レジスト層１０８が
取り除かれ、先に形成された開口部に酸化焼きなましが
行われシリコン層１１０が生ずる。この層はモノシリコ
ン１０１とポリシリコン１０５の目に見える表面に生ず
る。約５ｎｍの酸化の厚さにするため、８５０℃から９
００℃までの温度で酸素のある状態で焼きなましが２５
分間行われる。この焼きなましの段階の間、ポリシリコ
ン１０５内に含まれるホウ素又は他のＰ型ドーピングが
下にあるシリコン内に拡散しＰ型のベース接触領域１１
２を形成し、その接合部の深さは例えば約１００ｎｍで
ある。
取り除かれ、先に形成された開口部に酸化焼きなましが
行われシリコン層１１０が生ずる。この層はモノシリコ
ン１０１とポリシリコン１０５の目に見える表面に生ず
る。約５ｎｍの酸化の厚さにするため、８５０℃から９
００℃までの温度で酸素のある状態で焼きなましが２５
分間行われる。この焼きなましの段階の間、ポリシリコ
ン１０５内に含まれるホウ素又は他のＰ型ドーピングが
下にあるシリコン内に拡散しＰ型のベース接触領域１１
２を形成し、その接合部の深さは例えば約１００ｎｍで
ある。
【００２８】次の図６に図示する段階で、Ｐ型のドーピ
ングの二つの連続した注入が行われる。
ングの二つの連続した注入が行われる。
【００２９】最初の注入は注入の軸に対しウェーハの回
転として１°から１０°の角度の斜めの入射の下で行わ
れる。アニールの後、注入領域は図に示す形を有し、該
開口部の底の深く注入される領域１１４と該開口部の横
の浅く注入される領域１１５とを含む。この第１の注入
は例えば２．１０１３at./cm２の量で５ｋｅＶのもとで
行われるホウ素注入である。
転として１°から１０°の角度の斜めの入射の下で行わ
れる。アニールの後、注入領域は図に示す形を有し、該
開口部の底の深く注入される領域１１４と該開口部の横
の浅く注入される領域１１５とを含む。この第１の注入
は例えば２．１０１３at./cm２の量で５ｋｅＶのもとで
行われるホウ素注入である。
【００３０】第２の注入もウェーハが回転する様に斜め
の入射の下で行われるが、３０°から５０°の範囲で例
えば４５°であり先の角度より大きな入射角で、エピタ
キシャル層１０１内に形成された該開口部の側部の上部
にのみ不純物が注入される。ドーピングのレベルが領域
１１４−１１５のドーピングのレベルと領域１１２のド
ーピングのレベルの間の中間にある注入された領域１１
７はこの様に得られる。この第２の注入は例えば、高い
エネルギー（４５ｋｅＶ）のもとで、比較的高い量、例
えば１０１４atoms/cm２でのフッ化ホウ素（ＢＦ２）に
より行われる注入である。
の入射の下で行われるが、３０°から５０°の範囲で例
えば４５°であり先の角度より大きな入射角で、エピタ
キシャル層１０１内に形成された該開口部の側部の上部
にのみ不純物が注入される。ドーピングのレベルが領域
１１４−１１５のドーピングのレベルと領域１１２のド
ーピングのレベルの間の中間にある注入された領域１１
７はこの様に得られる。この第２の注入は例えば、高い
エネルギー（４５ｋｅＶ）のもとで、比較的高い量、例
えば１０１４atoms/cm２でのフッ化ホウ素（ＢＦ２）に
より行われる注入である。
【００３１】この第２の注入を行うことは本発明の好適
な実施態様を構成するが、選択は自由である。
な実施態様を構成するが、選択は自由である。
【００３２】図７は製造の実質的に最終の段階での本発
明に基づく構造を示している。窒化シリコン層１２０は
最初装置の表面全体の上で、特に該開口部の中でデポジ
ットされ、その後にポリシリコン層１２１がデポジット
される。該ポリシリコン層は図に示す様にエッチングさ
れ該開口部の壁に沿って適所にスペーサが置かれる。次
にスペーサ１２１により保護されていない窒化シリコン
の層の部分は取り除かれる。その後、熱酸化シリコン層
１１０の目に見える部分は該開口部の底が取り除かれ、
更に元の場所で十分にドーピングされたＮ型のポリシリ
コン層１２３がデポジットされる。次に熱焼きなましが
開口部の底で、バイポーラトランジスタのエミッタを形
成するＮ型のドーピング領域１２５を拡散するため行わ
れる。
明に基づく構造を示している。窒化シリコン層１２０は
最初装置の表面全体の上で、特に該開口部の中でデポジ
ットされ、その後にポリシリコン層１２１がデポジット
される。該ポリシリコン層は図に示す様にエッチングさ
れ該開口部の壁に沿って適所にスペーサが置かれる。次
にスペーサ１２１により保護されていない窒化シリコン
の層の部分は取り除かれる。その後、熱酸化シリコン層
１１０の目に見える部分は該開口部の底が取り除かれ、
更に元の場所で十分にドーピングされたＮ型のポリシリ
コン層１２３がデポジットされる。次に熱焼きなましが
開口部の底で、バイポーラトランジスタのエミッタを形
成するＮ型のドーピング領域１２５を拡散するため行わ
れる。
【００３３】図２から６に示していない本発明に基づく
バイポーラトランジスタのコレクタ領域は図７に示して
いる。このコレクタ部分はベース−エミッタの開口部の
下にあるエピタキシャル層１０１の一部に対応してお
り、より詳細には図４に示す段階の後（レジスト層１０
８の除去の前）すぐに開口部から注入により形成され、
Ｎ＋１３１（図示していないが、それ自体がＰ型のシリ
コンウェーハの上に形成されている）型の埋め込み層の
上で広がる領域を含んでいる。事実上横にしかも深さが
エミッタ−領域１２５の下に限定されているコレクタ領
域１３０と真性ベース領域はこの様に得られる。
バイポーラトランジスタのコレクタ領域は図７に示して
いる。このコレクタ部分はベース−エミッタの開口部の
下にあるエピタキシャル層１０１の一部に対応してお
り、より詳細には図４に示す段階の後（レジスト層１０
８の除去の前）すぐに開口部から注入により形成され、
Ｎ＋１３１（図示していないが、それ自体がＰ型のシリ
コンウェーハの上に形成されている）型の埋め込み層の
上で広がる領域を含んでいる。事実上横にしかも深さが
エミッタ−領域１２５の下に限定されているコレクタ領
域１３０と真性ベース領域はこの様に得られる。
【００３４】図８はドーピングの集中の例を示してい
る。このドーピングの集中は本発明に基づきベース−エ
ミッタ開口部の軸に沿って取った断面図から得られてい
る。連続的に次の領域が現れている： −エミッタ領域で、その表面の集中は約１０20at./cm3
である、 −真性ベース領域で、その接合部の集中は約数１０18a
t./cm3 である、 −エピタキシャル層１０１の部分で、そのドーピングの
レベルは約１０16at./cm3 である、 −領域１３０で、その最大ドーピングのレベルは約１０
17at./cm3 である、 −埋め込み層１３１で、その最大ドーピングのレベルは
約１０19at./cm3 である、 −構造が形成されているＰ型の基板で、そのドーピング
のレベルは例えば約１０15at./cm3 である。
る。このドーピングの集中は本発明に基づきベース−エ
ミッタ開口部の軸に沿って取った断面図から得られてい
る。連続的に次の領域が現れている： −エミッタ領域で、その表面の集中は約１０20at./cm3
である、 −真性ベース領域で、その接合部の集中は約数１０18a
t./cm3 である、 −エピタキシャル層１０１の部分で、そのドーピングの
レベルは約１０16at./cm3 である、 −領域１３０で、その最大ドーピングのレベルは約１０
17at./cm3 である、 −埋め込み層１３１で、その最大ドーピングのレベルは
約１０19at./cm3 である、 −構造が形成されているＰ型の基板で、そのドーピング
のレベルは例えば約１０15at./cm3 である。
【００３５】エピタキシャル層の厚さが約１．４μｍ
（１４００ｎｍ）であり、開口部の底が表面から６００
ｎｍにあると仮定すると、領域１２５の厚さは約６０ｎ
ｍであり、開口部の底の下にある領域１１４の全体の厚
さは約１２０ｎｍであり、オーバードーピングを受けな
いエピタキシャル層の厚さは約２００ｎｍであり、適合
したドーピングのコレクタ領域１３０の厚さは約２００
ｎｍである。
（１４００ｎｍ）であり、開口部の底が表面から６００
ｎｍにあると仮定すると、領域１２５の厚さは約６０ｎ
ｍであり、開口部の底の下にある領域１１４の全体の厚
さは約１２０ｎｍであり、オーバードーピングを受けな
いエピタキシャル層の厚さは約２００ｎｍであり、適合
したドーピングのコレクタ領域１３０の厚さは約２００
ｎｍである。
【００３６】本発明の本質的な特徴は無視できない深さ
の開口部をエピタキシャル層１０１に与えることと、こ
の開口部の回り及び底にドーピングされた幾つかのレベ
ルのベースを与えることである。この様に、真性ベース
領域１１４のドーピングレベルは所望の様に設定でき、
ベース接触領域１１２に向かう領域１１５及び１１７を
含む外因性ベースの抵抗は所望の様に調整でき、ベース
抵抗を最適にし、ベース−エミッタ及びベース−コレク
タの容量を減少させ、エミッタ−ベース接合の逆特性を
改善することができる。実際には、これらのベース−エ
ミッタ及びベース−コレクタの容量は本質的には、一方
ではより多くドーピングされた部分１１２とエミッタ領
域１１４の間の距離により、他方ではコレクタ１３０の
より多くドーピングされた領域により左右される。該開
口部の深さとベースのドーピングのレベルは所要の結果
に基づき調整できる。
の開口部をエピタキシャル層１０１に与えることと、こ
の開口部の回り及び底にドーピングされた幾つかのレベ
ルのベースを与えることである。この様に、真性ベース
領域１１４のドーピングレベルは所望の様に設定でき、
ベース接触領域１１２に向かう領域１１５及び１１７を
含む外因性ベースの抵抗は所望の様に調整でき、ベース
抵抗を最適にし、ベース−エミッタ及びベース−コレク
タの容量を減少させ、エミッタ−ベース接合の逆特性を
改善することができる。実際には、これらのベース−エ
ミッタ及びベース−コレクタの容量は本質的には、一方
ではより多くドーピングされた部分１１２とエミッタ領
域１１４の間の距離により、他方ではコレクタ１３０の
より多くドーピングされた領域により左右される。該開
口部の深さとベースのドーピングのレベルは所要の結果
に基づき調整できる。
【００３７】勿論、本発明は当業者が容易に考えられる
種々の変更、修正及び改善を行うことができる可能性が
ある。特に、ベース接触、エミッタ接触、及びコレクタ
接触のリカバリーは記載していないが、図１に関連して
記載した方法で行うことができる。
種々の変更、修正及び改善を行うことができる可能性が
ある。特に、ベース接触、エミッタ接触、及びコレクタ
接触のリカバリーは記載していないが、図１に関連して
記載した方法で行うことができる。
【００３８】ベースポリシリコン領域１０５とエミッタ
ポリシリコン領域１２３の間が短絡するあらゆる危険を
避けるため、窒化シリコン層のデポジットはポリシリコ
ン層１０５と酸化シリコン層１０６の間のインターフェ
イスに与えられる。この追加された窒化シリコン層の開
口部の横にある目に見える端はデポジットの上で窒化シ
リコン層１２０と溶接される。この様に、酸化シリコン
層１０６の端と窒化シリコン外側の壁との間のインター
フェイスにエッチング剤又はプラズマエッチングの間に
あらゆるエッチングが侵入するいかなる危険も避けられ
る。
ポリシリコン領域１２３の間が短絡するあらゆる危険を
避けるため、窒化シリコン層のデポジットはポリシリコ
ン層１０５と酸化シリコン層１０６の間のインターフェ
イスに与えられる。この追加された窒化シリコン層の開
口部の横にある目に見える端はデポジットの上で窒化シ
リコン層１２０と溶接される。この様に、酸化シリコン
層１０６の端と窒化シリコン外側の壁との間のインター
フェイスにエッチング剤又はプラズマエッチングの間に
あらゆるエッチングが侵入するいかなる危険も避けられ
る。
【００３９】幾つかの数値を例として表し、本発明が非
常に小さな大きさの構造に適用できることを示したが、
本発明は更により一般的に抵抗及び漂遊容量を最適にし
たい種々の大きさのＮＰＮトランジスタを実現すること
に適用できることを示している。同様に、特別なドーピ
ング及び注入形式の使用を例として示した。当業者はド
ーピングの使用に対し幾つかの周知の変更したものを使
用することができる。
常に小さな大きさの構造に適用できることを示したが、
本発明は更により一般的に抵抗及び漂遊容量を最適にし
たい種々の大きさのＮＰＮトランジスタを実現すること
に適用できることを示している。同様に、特別なドーピ
ング及び注入形式の使用を例として示した。当業者はド
ーピングの使用に対し幾つかの周知の変更したものを使
用することができる。
【００４０】材料に対しても幾つかの変更したものを使
用することができる。例えば、他の材料を窒化シリコン
層１２０として、及びポリシリコン層１２１として使用
することができる。これら二つの材料のみは互いに、及
び酸化シリコンに対し選択的にエッチングすることがで
き、第２の材料はスペーサを形成する様にエッチングす
る必要がある。
用することができる。例えば、他の材料を窒化シリコン
層１２０として、及びポリシリコン層１２１として使用
することができる。これら二つの材料のみは互いに、及
び酸化シリコンに対し選択的にエッチングすることがで
き、第２の材料はスペーサを形成する様にエッチングす
る必要がある。
【００４１】この種の変更、修正及び改善はこの開示の
一部であり、本発明の精神及び範囲であることを意味し
ている。従って、前述の記載は一例であり、これに限定
されない。
一部であり、本発明の精神及び範囲であることを意味し
ている。従って、前述の記載は一例であり、これに限定
されない。
【図１】前述の関連特許出願により組み込まれたものを
記載した方法により製造されたＮＰＮトランジスタを示
す図である。
記載した方法により製造されたＮＰＮトランジスタを示
す図である。
【図２】本発明に基づくトランジスタの製造の連続的な
段階を示す図である。
段階を示す図である。
【図３】本発明に基づくトランジスタの製造の連続的な
段階を示す図である。
段階を示す図である。
【図４】本発明に基づくトランジスタの製造の連続的な
段階を示す図である。
段階を示す図である。
【図５】本発明に基づくトランジスタの製造の連続的な
段階を示す図である。
段階を示す図である。
【図６】本発明に基づくトランジスタの製造の連続的な
段階を示す図である。
段階を示す図である。
【図７】本発明に基づくトランジスタの製造の連続的な
段階を示す図である。
段階を示す図である。
【図８】深さに基づきドーピングの集中の様子を示す曲
線である。
線である。
２ エピタキシャル層 ３ 埋め込み層 ２１ 酸化シリコン ２２ 窒化シリコン ２３ ベースポリシリコン ２４ カプセル封じ酸化シリコン ３０ Ｎ型の高エネルギーの注入 ３２ ベース接触拡散 ３３ 真性ベース注入部 ４３ スペーサ ４４ 窒化シリコン層 ４６ Ｎ型のポリシリコン層 ４７ カプセル封じ酸化層 ４９ エミッタ領域 ５１ 平面化された層 ５５ エミッタ接触開口部 ５６ ベース接触開口部 １０１ エピタキシャル層 １０２ 厚い酸化層 １０５ Ｐ型シリコン層 １０６ 酸化シリコン １０８ マスキングレジスト層 １１０ 酸化シリコン層 １１２ 十分にドーピングされたＰ型の領域 １１５ 少なくドーピングされた第２のＰ型の領域 １１７ Ｐ型にドーピングされた中間領域 １２０ 窒化シリコン １２１ スペーサ １２３ Ｎ型に十分ドーピングされたポリシリコン層 １２５ Ｎ型にドーピングされた領域 １３０ 注入部
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8248 H01L 21/8249 H01L 21/331 H01L 27/06 H01L 29/73
Claims (9)
- 【請求項１】 厚い酸化層（１０２）の中に範囲が定め
られた窓のほぼ中央に形成された開口部を有し、この開
口部がエピタキシャル層（１０１）の中に該厚い酸化層
の厚さと少なくとも同じ程度の深さまで入り込み、該開
口部の壁が酸化シリコンの層（１１０）と窒化シリコン
の層（１２０）とでコーティングされており、 該開口部の側壁に形成されたポリシリコンのスペーサ
（１２１）と、 該開口部内にあり、スペーサ（１２１）により範囲が定
められた空間内の開口部の底が前記エピタキシャル層
（１０１）と接触して形成されているＮ型の十分にドー
ピングされたポリシリコン層（１２３）と、 該開口部の底にあるＮ型にドーピングされた領域（１２
５）と、 該開口部の底にある第１のＰ型にドーピングされたベー
ス領域（１１４）と、 該開口部の側壁の上にある前記第１の領域（１１４）よ
り少なくドーピングされた第２のＰ型の領域（１１５）
と、 該開口部の上部の外周部に形成された前記第２の領域
（１１５）より深くドーピングされた第３のＰ型の領域
（１１２）とを有し、この第３の領域はＰ型にドーピン
グされたポリシリコン層（１０５）と接触しており、三
つのＰ型の領域が隣接しておりトランジスタのベースを
形成している、 ことを含むことを特徴とし、該厚い酸化層（１０２）の
中に範囲が定められた窓の中のエピタキシャル層の中に
実現されたＮＰＮ型のバイポーラトランジスタ。 - 【請求項２】 第３の領域（１１２）と第２の領域（１
１５）との間に第４目のＰ型にドーピングされた中間領
域（１１７）を更に含んでいる請求項１に記載のＮＰＮ
トランジスタ。 - 【請求項３】 コレクタ領域が、前記エピタキシャル層
（１０１）、前記開口内で注入部（１３０）から生ずる
オーバードーピング領域、及び埋め込み層（１３１）に
より前記開口部の下に形成される請求項１又は２に記載
のＮＰＮトランジスタ。 - 【請求項４】 Ｎ型のエピタキシャル層（１０１）にＮ
ＰＮトランジスタを製造する方法であって、 厚い酸化領域（１０２）内に窓の範囲を定めること、 ポリシリコン層（１０５）及び酸化シリコン層（１０
６）をデポジットすること、 該窓のほぼ中央で酸化シリコン（１０６）及びポリシリ
コン（１０５）の層を切り開いて前記の窓の範囲より小
さな開口部を形成すること、 熱酸化を行うこと、 酸化シリコンに対し選択的にエッチングが可能な第１の
材料（１２０）の絶縁層を前記開口部の中に形成するこ
と、 該酸化シリコンと該第１の材料に対し選択的にエッチン
グが可能な第２の材料（１２１）によりスペーサを形成
すること、 該スペーサにより範囲を定められた領域内で前記開口部
の底を切り開くこと、Ｎ型にドーピングされたポリシリ
コン層（１２３）をデポジットすること、 を含み、 ポリシリコン（１０５）と酸化シリコン（１０６）層を
切り開いて前記開口部を形成した段階の後に、 決められた深さまで前記エピタキシャル層（１０１）を
更に切り開き、前記開口部の底及び側壁の上で該エピタ
キシャル層の中にＰ型の不純物を注入する、 段階を含むことを特徴とするＮＰＮトランジスタの製造
方法。 - 【請求項５】 前記注入の段階が入射角（1°〜１０
°）の傾斜注入の第１の段階であることを特徴とする請
求項４に記載の製造方法。 - 【請求項６】 前記第１の段階より大きな入射角でＰ型
の前記第１の段階よりドーピングの量が多い状態の傾斜
注入の第２の段階を更に含むことを特徴とする請求項５
に記載の製造方法。 - 【請求項７】 前記エピタキシャル層（１０１）を更に
切り開く段階の後に、該エピタキシャル層の中に、この
エピタキシャル層の下に形成されたＮ＋型の埋め込み層
の近くにＮ型のコレクタ領域を形成するためＮ型の不純
物を注入する段階を含むことを特徴とする請求項４から
６のいずれか１つに記載の製造方法。 - 【請求項８】 第１の材料（１２０）が窒化シリコンで
あることを特徴とする請求項４に記載の製造方法。 - 【請求項９】 第２の材料（１２１）がポリシリコンで
あることを特徴とする請求項４に記載の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9614411A FR2756101B1 (fr) | 1996-11-19 | 1996-11-19 | Procede de fabrication d'un transistor npn dans une technologie bicmos |
| FR9614411 | 1996-11-19 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10189788A JPH10189788A (ja) | 1998-07-21 |
| JP3065006B2 true JP3065006B2 (ja) | 2000-07-12 |
Family
ID=9497995
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9333760A Expired - Fee Related JP3065006B2 (ja) | 1996-11-19 | 1997-11-19 | Ｂｉｃｍｏｓ技術によるｎｐｎトランジスタ及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (3) | US6156616A (ja) |
| EP (1) | EP0843351A1 (ja) |
| JP (1) | JP3065006B2 (ja) |
| FR (1) | FR2756101B1 (ja) |
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|---|---|---|---|---|
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| US6940151B2 (en) * | 2002-09-30 | 2005-09-06 | Agere Systems, Inc. | Silicon-rich low thermal budget silicon nitride for integrated circuits |
| US7494887B1 (en) * | 2004-08-17 | 2009-02-24 | Hrl Laboratories, Llc | Method and apparatus for fabricating heterojunction bipolar transistors with simultaneous low base resistance and short base transit time |
| KR100818892B1 (ko) * | 2007-03-19 | 2008-04-03 | 동부일렉트로닉스 주식회사 | 바이폴라 트랜지스터 및 그 제조 방법 |
| JP2009200384A (ja) * | 2008-02-25 | 2009-09-03 | Elpida Memory Inc | 単結晶層含有基板、ｓｏｉ基板、半導体装置およびそれらの製造方法 |
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| US8561707B2 (en) | 2009-08-18 | 2013-10-22 | Exxonmobil Research And Engineering Company | Ultra-low friction coatings for drill stem assemblies |
| US8590627B2 (en) | 2010-02-22 | 2013-11-26 | Exxonmobil Research And Engineering Company | Coated sleeved oil and gas well production devices |
| WO2011102820A1 (en) | 2010-02-22 | 2011-08-25 | Exxonmobil Research And Engineering Company | Coated sleeved oil and gas well production devices |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US4215418A (en) * | 1978-06-30 | 1980-07-29 | Trw Inc. | Integrated digital multiplier circuit using current mode logic |
| US4276543A (en) * | 1979-03-19 | 1981-06-30 | Trw Inc. | Monolithic triple diffusion analog to digital converter |
| US4752589A (en) * | 1985-12-17 | 1988-06-21 | Siemens Aktiengesellschaft | Process for the production of bipolar transistors and complementary MOS transistors on a common silicon substrate |
| US5354699A (en) * | 1987-05-13 | 1994-10-11 | Hitachi, Ltd. | Method of manufacturing semiconductor integrated circuit device |
| US5015594A (en) * | 1988-10-24 | 1991-05-14 | International Business Machines Corporation | Process of making BiCMOS devices having closely spaced device regions |
| JPH06101473B2 (ja) * | 1988-12-05 | 1994-12-12 | 日本電気株式会社 | 半導体装置 |
| JPH0349234A (ja) * | 1989-07-17 | 1991-03-04 | Fujitsu Ltd | 半導体装置の製造方法 |
| US5008207A (en) * | 1989-09-11 | 1991-04-16 | International Business Machines Corporation | Method of fabricating a narrow base transistor |
| US4960726A (en) * | 1989-10-19 | 1990-10-02 | International Business Machines Corporation | BiCMOS process |
| US5017990A (en) * | 1989-12-01 | 1991-05-21 | International Business Machines Corporation | Raised base bipolar transistor structure and its method of fabrication |
| JPH03198371A (ja) * | 1989-12-27 | 1991-08-29 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| US5137840A (en) * | 1990-10-24 | 1992-08-11 | International Business Machines Corporation | Vertical bipolar transistor with recessed epitaxially grown intrinsic base region |
| US5429959A (en) * | 1990-11-23 | 1995-07-04 | Texas Instruments Incorporated | Process for simultaneously fabricating a bipolar transistor and a field-effect transistor |
| JP2625602B2 (ja) * | 1991-01-18 | 1997-07-02 | インターナショナル・ビジネス・マシーンズ・コーポレイション | 集積回路デバイスの製造プロセス |
| JPH04361568A (ja) * | 1991-06-10 | 1992-12-15 | Hitachi Ltd | 半導体記憶装置及びその製造方法 |
| KR930008018B1 (ko) * | 1991-06-27 | 1993-08-25 | 삼성전자 주식회사 | 바이씨모스장치 및 그 제조방법 |
| JP3128267B2 (ja) * | 1991-06-27 | 2001-01-29 | 株式会社東芝 | 半導体集積回路装置の製造方法 |
| US5416031A (en) * | 1992-09-30 | 1995-05-16 | Sony Corporation | Method of producing Bi-CMOS transistors |
| JP2886420B2 (ja) * | 1992-10-23 | 1999-04-26 | 三菱電機株式会社 | 半導体装置の製造方法 |
| US5488003A (en) * | 1993-03-31 | 1996-01-30 | Intel Corporation | Method of making emitter trench BiCMOS using integrated dual layer emitter mask |
| JP3176758B2 (ja) * | 1993-06-04 | 2001-06-18 | 富士通株式会社 | 半導体装置の製造方法 |
| JPH07106452A (ja) * | 1993-10-04 | 1995-04-21 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US5470766A (en) * | 1994-06-06 | 1995-11-28 | Integrated Devices Technology, Inc. | Efficient method for fabricating optimal BiCMOS N-wells for bipolar and field effect transistors |
| JP2606141B2 (ja) * | 1994-06-16 | 1997-04-30 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| US5512785A (en) * | 1994-11-30 | 1996-04-30 | Motorola, Inc. | Semiconducter device having an emitter terminal separated from a base terminal by a composite nitride/oxide layer |
| JP3444002B2 (ja) * | 1995-02-14 | 2003-09-08 | ソニー株式会社 | 半導体装置およびその製造方法 |
| US5478760A (en) * | 1995-03-27 | 1995-12-26 | United Microelectronics Corp. | Process for fabricating a vertical bipolar junction transistor |
| KR100208977B1 (ko) * | 1995-06-15 | 1999-07-15 | 윤종용 | 초고속 쌍극성 트랜지스터의 제조방법 |
| FR2735904B1 (fr) * | 1995-06-21 | 1997-07-18 | Commissariat Energie Atomique | Procede de realisation d'un semi-conducteur avec une zone fortement dopee situee entre des zones faiblement dopees, pour la fabrication de transistors |
| FR2756101B1 (fr) * | 1996-11-19 | 1999-02-12 | Sgs Thomson Microelectronics | Procede de fabrication d'un transistor npn dans une technologie bicmos |
| FR2756099B1 (fr) * | 1996-11-19 | 1999-02-12 | Sgs Thomson Microelectronics | Procede de fabrication d'un transistor npn de surface minimale |
| FR2756104B1 (fr) * | 1996-11-19 | 1999-01-29 | Sgs Thomson Microelectronics | Fabrication de circuits integres bipolaires/cmos |
| FR2757683B1 (fr) * | 1996-12-20 | 1999-03-05 | Sgs Thomson Microelectronics | Transistor bipolaire et capacite |
-
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