JP2857366B2 - 半導体素子製造方法 - Google Patents

半導体素子製造方法

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JP2857366B2 JP8085502A JP8550296A JP2857366B2 JP 2857366 B2 JP2857366 B2 JP 2857366B2 JP 8085502 A JP8085502 A JP 8085502A JP 8550296 A JP8550296 A JP 8550296A JP 2857366 B2 JP2857366 B2 JP 2857366B2
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    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体素子製造方法に関
し、特に高集積化された半導体素子のキャパシターを形
成することにおいて、高誘電率を有する誘電体膜を形成
することができるよう組織が緻密で平坦な下部電極を形
成する技術に関する。
【０００２】
【従来の技術】通常、白金電極は電荷蓄積用誘電体薄膜
のための下部電極材料としてＤＲＡＭ又は非揮発性ＲＡ
Ｍに用いられており、さらに、表示素子用薄膜のための
下部電極材として赤外線感知用薄膜（ＩＲ ｓｅｎｓｏ
ｒ）、光メモリ、光スイッチ及び光変調器等に用いられ
ている。単位セルが一つのモス トランジスタとキャパ
シターで構成されるディーラム素子は、下記のようなキ
ャパシターの静電容量Ｃを有する。
【０００３】Ｃ＝（Ｅｏ×Ｅｒ×Ａ）／Ｔ （但し、Ｅｏは真空誘電率、Ｅｒは誘電膜の誘電率、Ａ
はキャパシターの面積、なおＴは誘電膜の厚さ） 静電容量Ｃに対する表現式から理解できるように、半導
体素子が高集積化されセルの大きさが低減することによ
り貯蔵電極の表面積に比例する静電容量を充分に確保す
ることが難しくなっている。なぜならば、チップ上で広
い面積を占めるキャパシターの静電容量Ｃを大きくしな
がら面積を減らすことがディーラム素子の高集積化に重
要な要因となるので、静電容量Ｃを増加させるため誘電
常数Ｅｒが高い物質、即ち高誘電率を有する物質を用い
て誘電膜の厚さＴを薄く形成しなければならないためで
ある。さらに、下部電極の表面構造（Ｓｕｒｆａｃｅ
Ｍｏｒｐｈｏｌｏｇｙ）はキャパシターを形成する場
合、重要な要素として作用する。即ち、下部電極の表面
構造が粗い表面である場合、その下部電極上部の誘電膜
と上部電極を形成すると、下部電極の表面で発生するヒ
ルロック（ｈｉｌｌｏｃｋ）及びピンホール（ｐｉｎｈ
ｏｌｅ）により、上部及び下部電極が電気的な特性でシ
ョート（ｓｈｏｒｔ）する現象が起る。このような現象
が発生すると、電気素子の故障（ｆａｉｌ）が生じ、そ
のため製品の歩留りが保障されないので半導体素子の信
頼性及び生産性を低下させ、高集積化を達成するには問
題点を有することになる。
【０００４】
【発明が解決しようとする課題】本発明の目的は、下部
電極の表面に発生するヒルロック及びピンホールによる
ショート現象を減少させるため緻密で平坦な下部電極を
有する半導体素子製造方法を提供することにある。
【０００５】
【課題を解決するための手段】前記の目的を達成するた
めに、本発明の半導体素子製造方法の第１態様によれ
ば、ウェーハが装着された反応チャンバ内部を高真空に
形成する工程と、ウェーハを上昇した温度で加熱させる
工程と、反応チャンバ内でシリコン酸化膜が形成された
ウェーハ上部に下部電極用導電層をプラズマ蒸着により
形成する工程と、下部電極用導電層を安定させるため熱
処理する工程とを有し、キャパシター下部電極を形成す
る。
【０００６】さらに、本発明の半導体素子製造方法の第
２態様によれば、酸化膜が蒸着されたウェーハを装着し
た反応チャンバ内部を高真空に形成する工程と、ウェー
ハを上昇した温度で加熱させる工程と、ウェーハに形成
された酸化膜上部に下部電極用第１ターゲット物質をプ
ラズマ蒸着方法で形成する工程と、第１ターゲット物質
層上部に第２ターゲット物質層をプラズマ蒸着方法で形
成する工程と、下部電極用第１及び第２ターゲット物質
層を安定させるため後続熱処理する工程とを有し、キャ
パシター下部電極を形成する。
【０００７】
【作用】このような本発明による半導体素子製造方法に
よれば、緻密で平坦な下部電極を形成することができ、
その表面が平滑で結晶性が優れた高誘電体薄膜を得るこ
とができる。
【０００８】
【発明の実施の形態】以下、本発明の実施形態による半
導体素子製造方法を添付の図面と共に参照して本発明を
詳細に説明する。
【０００９】図１は本発明の一実施形態である半導体素
子製造方法により下部電極を形成する際に用いられるス
パッタリング装置を示す。図１において、反応チャンバ
１１の内部には、例えばマグネトロンスパッタリング装
置のような反応チャンバ１１内の温度を維持させるため
外部のサーモカップル２５と連結した加熱機１３、加熱
機１３上の中央部に配置されるウェーハ１５、このウェ
ーハ１５に白金を蒸着する際にその厚さを一定に調節す
るためのシャッター２１、及びＤＣ電源供給装置１７か
らウェーハ１５を加熱させるために反応チャンバ１１上
部に固定して取り付けられた高純度の白金ターゲット１
９が備えられる。反応チャンバ１１の一側面には真空ポ
ンプ１００が固定される。加熱器１３はその内部にカン
タル（Ｋａｎｔａｌ）を有するレジスタンスヒーティン
グ（ｒｅｓｉｓｔａｎｃｅ−ｈｅａｔｉｎｇ）方式また
は他の方式により、常温で７００℃まで加熱することが
できる。
【００１０】かかるスパッタリング装置を用いてウェー
ハ上部にキャパシターの下部電極を蒸着する過程を記述
すると次の通りである。先ず、スパッタリングチャンバ
１１内を高真空状態、例えば数乃至数十×１０-6Ｔｏｒ
ｒに維持するためディビュジョンのような真空ポンプ１
００を稼働する。その後、チャンバ１１内が高真空とな
った状態で３０分乃至１時間の間、ウェーハ１５を３５
０乃至４５０℃に加熱する。
【００１１】そして、チャンバ１１内に不活性ガスを流
入させ直流電源供給装置１７に所定電圧を供給させプラ
ズマを起こすようにする。アルゴンガス２３をフローさ
せると共に白金ターゲット１９とウェーハ１５の下部に
印加するＤＣ電源１７の電圧を２７０乃至３１０ボル
ト、電流を０．０５乃至０．１０アンペアで供給するこ
とにより、プラズマを発生させ、シリコン酸化膜が蒸着
されたウェーハ１５に下部電極で用いられる白金１９を
蒸着する。ここで、白金１９の蒸着の厚さを調節するた
めに、白金ターゲット１９とウェーハ１５との間にある
シャッター２１を閉めた状態で充分な時間の間、プリー
スパッタリング（ｐｒｅ−ｓｐｕｔｔｅｒｉｎｇ）を行
い、その後シャッター２１をオープンしてスパッタリン
グを行う。白金を蒸着した後は２×１０-6Ｔｏｒｒの真
空雰囲気でウェーハ温度を６００乃至７００℃にし、後
処理工程を３０分程度行う。ウェーハ１５に蒸着される
白金１９の蒸着の厚さは８０乃至１２０ｎｍである。次
に、ウェーハ１５を真空雰囲気でゆっくり冷却する。
【００１２】シリコンウェーハ１５上部にシリコン酸化
膜が形成され、その上部にチタンまたはタンタル、そし
て白金の２層構造でキャパシターの下部電極を形成する
場合、チタンまたはタンタルは常温でシリコン酸化膜上
部に蒸着され、チタンやタンタルは２０乃至３０ｎｍの
厚さに蒸着し、その上部には白金を１００乃至１２０ｎ
ｍの厚さに蒸着する。
【００１３】図２乃至図３は、本発明の実施形態による
白金で下部電極を形成する際、又はチタン（タンタル）
と白金との２層構造で下部電極を形成する際、白金の蒸
着温度によるＸＲＤ；Ｘ−ｒａｙ Ｄｉｆｆｒａｃｔｉ
ｏｎのパターンを示したグラフであり、Ｘ線パターンは
次の式を満足する際、発生する。
【００１４】ｎλ＝２ｄｓｉｎθ 但し、ｎ：回折常数、λ：Ｘ−ｒａｙ波長長さ、ｄ：距
離、θ：ブレグ回折角を示す。
【００１５】図２は、本発明の第１実施例によりウェー
ハ表面に形成されたシリコン酸化物上部に、下部電極と
して白金を１００ｎｍ厚さに蒸着する時の温度に応じた
Ｘ−線パターンを示したグラフである。図２を参照する
と、シリコン酸化膜が蒸着されたウェーハ１５に白金１
９を蒸着してキャパシターの下部電極を形成する工程の
うち、ブレグ回折角θ（Ｘ−軸）に対するエックスレイ
の強度（Ｙ−軸）を下部電極の温度変化により測定した
ものである。図２のグラフは白金電極の蒸着温度が２５
℃から４００℃に増加するにしたがい結晶性および１１
１配向性が増加し、３５０乃至４５０℃温度からは大き
な変化がないことを示す。即ち、このＸ線パターンは常
温で蒸着する時を除いた温度では下部電極構造が１１１
方向性を有するよう形成されることを示す。
【００１６】一方、白金電極蒸着温度を常温乃至２００
℃として蒸着すれば、蒸着された白金電極の微細構造は
組織が密でないため多様の孔が形成され、ヒルロックが
形成され平坦にならなくなる。また、６００℃以上の蒸
着温度で蒸着さた下部電極は組織は緻密であるが、ピン
ホールが現われる現象を現す。
【００１７】しかし、３５０乃至４５０℃の温度で蒸着
された下部電極は非常に平坦で緻密な構造に形成され
る。さらに、真空熱処理工程で残っているヒルロックを
除去して一層平坦な下部電極を形成する。この際、真空
熱処理工程は説明したような工程の流れで行ったもので
ある。このような現象等は白金１９をウェーハ１５上部
に８０乃至１２０ｎｍ厚さで形成した後に測定しグラフ
で示したものである。
【００１８】図３は、本発明の実施例により白金を蒸着
する際、白金薄膜の蒸着温度による高誘電率薄膜（ＢＳ
Ｔ）のＸＲＤパターンを示したグラフを示す。図３を参
照すると、下部電極で用いられる白金表面に高誘電率薄
膜（Ｂａｒｉｕｍ Ｓｔｒｏｎｔｉｕｍ Ｔｉｔａｎｉ
ｄｅ；ＢＳＴ）蒸着工程の際、白金電極の蒸着温度によ
りブレグ回折角（Ｘ−軸）に対するＸＲＤの強度パター
ンを示したものである。高誘電率薄膜（ＢＳＴ）は５５
０乃至６５０℃温度で厚さ１００ｎｍに蒸着する。この
白金電極１９はシリコン酸化膜が蒸着されたシリコンウ
ェーハ１３上部に積層される。ここで、高誘電率薄膜の
結晶性は１１０配向性を有する。即ち、下部電極の製造
温度により高誘電率薄膜の結晶性が大きく変わるが、４
００℃以上では殆ど同様のピーク（ｐｅａｋ）が現われ
ることが判る。
【００１９】図４は、本発明の実施例により下部電極を
形成する際、下部電極表面に形成される高誘電率薄膜で
電圧に対する漏洩電流特性を示し、これはＸ．Ｒ．Ｄ．
（ＸＲＤ；Ｘ−ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ、以下
でＸＲＤという）パターンと白金の下部電極の蒸着温度
による高誘電率薄膜の漏洩電流特性を示すグラフ図であ
る。図４を参照すると、この電極は高誘電率薄膜の電圧
に対する漏洩電流特性が約４００℃近傍で優れているこ
とが明らかである。即ち、常温よりも７００℃近傍でさ
らに小さい漏洩電流が発生し、７００℃より４００℃付
近で一層小さい漏洩電流が発生する。
【００２０】
【発明の効果】以上で説明したように、本発明の実施例
による半導体素子の製造方法は、酸化膜が一定厚さ形成
されたウェーハ上部に白金でキャパシターの下部電極を
形成する場合、３５０乃至４５０℃で形成することによ
り組織が緻密で平坦な下部電極を形成することができ、
さらに、下部電極上部に高誘電率薄膜を蒸着可能にする
ことにより、半導体素子の信頼性及び生産製品の均一性
を向上させ半導体素子の高集積化を可能にする利点があ
る。
【図面の簡単な説明】
【図１】通常のマグネトロンスパッタリング装置の概略
図。
【図２】本発明の第１実施例により下部電極で白金を蒸
着する際の温度によるＸ線を示したグラフ。
【図３】本発明の実施例により白金を蒸着する際の白金
蒸着温度による高誘電率薄膜（ＢＳＴ）のＸ−線パター
ンを示したグラフ。
【図４】本発明の実施例による白金蒸着の際、白金上部
に蒸着される高誘電率薄膜の漏洩電流を示した図。
【符号の説明】
１１：反応チャンバ １３：加熱器 １５：ウェーハ １７：ＤＣ電源 １９：白金ターゲット ２１：シャッタ
ー ２３：アルゴンガス ２５：サーモカ
ップル １００：真空ポンプ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 27/04 (72)発明者 金 鍾哲 大韓民国京畿道利川郡夫鉢邑牙美里山 136−１ 現代電子産業株式会社内 (56)参考文献 特開 平６−326270（ＪＰ，Ａ) 特開 平４−14862（ＪＰ，Ａ) 特開 平７−30071（ＪＰ，Ａ) 特開 平７−263570（ＪＰ，Ａ) 特開 平８−55967（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/108 H01L 21/31 H01L 21/316 H01L 21/822 H01L 21/8242 H01L 27/04

Claims (8)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体素子製造方法において、 シリコン酸化膜が形成されたウェーハが装着されたスパ
    ッタリング装置の反応チャンバ内部を高真空に形成する
    工程と、 前記ウェーハを上昇した３５０℃〜４５０℃の温度で加
    熱させる工程と、 前記反応チャンバ内に不活性ガスを導入し、前記シリコ
    ン酸化膜上にキャパシター下部電極用の白金導電層を形
    成するために３５０℃〜４５０℃の温度で白金ターゲッ
    トを用いてスパッタリングする工程と、６ ００℃〜７００℃範囲の温度に保持される真空雰囲気
    下で前記ウェーハを熱処理して前記導電層を安定化させ
    る工程と、 真空雰囲気下で、前記ウェーハを徐々に冷却させる工程
    でなるキャパシタ下部電極形成方法を含むことを特徴と
    する半導体素子製造方法。
  2. 【請求項２】 前記下部電極用白金導電層の厚さは、７
    ０乃至９０ｎｍであることを特徴とする請求項１記載の
    半導体素子製造方法。
  3. 【請求項３】 前記下部電極用白金導電層を蒸着する際
    に印加される電源は、電圧２７０乃至３１０ボルト、電
    流０．０５乃至０．１０アンペアであることを特徴とす
    る請求項１記載の半導体素子製造方法。
  4. 【請求項４】 半導体素子製造方法において、 酸化膜が蒸着されたウェーハを装着したスパッタリング
    装置の反応チャンバ内部を高真空に形成する工程と、 前記ウェーハを上昇した３５０℃〜４５０℃の温度に加
    熱させる工程と、 前記反応チャンバ内に不活性ガスを導入し、前記酸化膜
    上にキャパシター下部電極用の第１物質導電層を形成す
    るために３５０℃〜４５０℃の温度で第１ターゲット物
    質を用いてスパッタリングする工程と、 前記第１ターゲット物質層上にキャパシター下部電極用
    の第２物質導電層を形成するために３５０℃〜４５０℃
    の温度で第２ターゲット物質を用いてスパッタリングす
    る工程と、６ ００℃〜７００℃範囲の温度に保持される真空雰囲気
    下で前記ウェーハを熱処理して前記第１および第２導電
    層を安定化させる工程と、 真空雰囲気下で、前記ウェーハを徐々に冷却させる工程
    でなるキャパシタ下部電極形成方法を含むことを特徴と
    する半導体素子製造方法。
  5. 【請求項５】 前記第１ターゲット物質層はタンタル又
    はチタンであることを特徴とする請求項４記載の半導体
    素子製造方法。
  6. 【請求項６】 前記第２ターゲット物質は白金であるこ
    とを特徴とする請求項４記載の半導体素子製造方法。
  7. 【請求項７】 前記第１ターゲット物質層は常温で蒸着
    されることを特徴とする請求項４記載の半導体素子製造
    方法。
  8. 【請求項８】 前記下部電極は４００℃で蒸着された白
    金を含むことを特徴とする請求項４記載の半導体素子製
    造方法。
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