KR100732930B1 - 강유전체막, 반도체 장치, 강유전체막의 제조 방법 및강유전체막의 제조 장치 - Google Patents

강유전체막, 반도체 장치, 강유전체막의 제조 방법 및강유전체막의 제조 장치 Download PDF

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Abstract

본 발명은 Sr2(Ta1-xNbx)O7(O≤x≤1)의 강유전체막의 비유전율을 저하시키면서, 항전계를 증대시키는 것을 목적으로 하고 있다. 본 발명은 강유전체막의 제조 방법으로서, 처리실의 적어도 타겟 주변의 내측 표면이 타겟과 동일한 구성 재질로 형성되어 있는 처리실내에서 타겟에 대하여 플라즈마 속의 이온을 충돌시키고, 그 충돌에 의해 발생한 타겟 원자를 하지에 퇴적시킴으로써, 강유전체막을 형성하는 막형성 공정과, 상기 강유전체막을 가열하여 산화시키는 가열 공정을 갖는다.

Description

강유전체막, 반도체 장치, 강유전체막의 제조 방법 및 강유전체막의 제조 장치{FERROELECTRIC FILM, SEMICONDUCTOR DEVICE, FERROELECTRIC FILM MANUFACTURING METHOD, AND FERROELECTRIC FILM MANUFACTURING APPARATUS}
본 발명은 강유전체막, 반도체 장치, 강유전체막의 제조 방법 및 강유전체막의 제조 장치에 관한 것이다.
비휘발성의 반도체 메모리로서, 강유전체의 자발 분극 상태를 이용한 강유전체 메모리가 있다. 이 강유전체 메모리는 전계의 부가에 의해 야기되는 2개의 안정된 전기 분극 상태를 "0", "1"에 대응시킴으로써 기억시키고 있다. 이 강유전체 메모리는 다른 비휘발성 메모리에 비하여 소비전력이 적고, 고속 동작이 가능한 것으로 알려져 있다.
강유전체 메모리는 예컨대 커패시터 부분에 강유전체막을 갖고 있고, 예컨대 전계 효과형 트랜지스터(FET)형의 강유전체 메모리에는 실리콘 반도체 기판의 채널 형성 영역상에 게이트 절연막, 하부 도전체막, 강유전체막, 상부 도전체막이 차례로 적층되어 있는 것(MFMIS-FET)이나 실리콘 반도체 기판상에 게이트 절연막, 강유전체막, 상부 도전체막이 차례로 적층되어 있는 것(MFIS-FET)이 있다.
상기 강유전체막의 막 재료로는 종래부터 Pb2(Zr1 - xTix)(O≤x≤1)(이하 "PZT"라고 함), SrBi2Ta2O9(이하 "SBT"라고 함) 등의 강유전체 재료가 사용되어 왔지만, 최근, 비교적 비유전율을 낮게 억제할 수 있는 동시에 쉽게 나빠지지 않는 Sr, Ta, Nb를 주성분으로 하는 Sr2(Ta1-xNbx)O7(0≤x≤1)(이하 "STN"이라 함)가 주목되고 있다.
그런데, 현재, STN 강유전체막의 성막 방법으로서, 강유전체 재료의 전구체 용액을 도포하고, 건조하여 유기물을 증발시킨 후, 고온으로 가열하여 산화시켜 결정화하는 졸-겔법이 이용되고 있다(예컨대, 일본 특허 공개 공보 제10-326872호). STN은 이온화 에너지가 높은 Ta나 Nb로 조성되어 있기 때문에, Ta나 Nb 원자의 산화에는 매우 높은 에너지가 필요하다. 상기 졸-겔법이 채용되고 있는 것은 처음부터 전구체내에 산소 성분을 함유하여 비교적 산화 에너지가 적게 들기 때문이다.
그러나, 전술한 졸-겔법을 이용하여 성막된 STN 강유전체막은 현재 보고되어 있는 것으로서, 비유전율이 40이고, 강유전성을 나타내는 항전계(抗電界)가 50 kV/㎝인 것이 최량이며, 그 이상의 특성을 갖는 것은 실현되지 않았다.
강유전체 메모리는 강유전체막에 전계를 걸거나 전계를 제거하거나 함으로써 안정된 분극 상태를 야기하는 것으로서, 강유전체막을 보다 저소비 전력으로 분극시키기 위해서는 강유전체막의 비유전율을 보다 작게 할 필요가 있다. 또한, 강유전체 메모리의 기억 등의 동작을 보다 안정되게 행하기 위해서는 강유전체막의 항전계를 크게 할 필요가 있다. 이와 같이 반도체 메모리의 저소비 전력화, 동작의 안정화를 도모하기 위해서 비유전율이 더욱 낮고, 항전계가 높은 강유전체막의 개발이 중요한 과제가 되고 있다.
본 발명은 이러한 점을 감안하여 이루어진 것으로서, 비유전율이 더욱 낮고, 항전계가 큰 STN 강유전체막, 이 강유전체막을 갖는 반도체 장치, 강유전체막의 제조 방법 및 강유전체막의 제조 장치를 제공하는 것을 그 목적으로 한다.
상기 목적을 달성하기 위해서 본 발명의 강유전체막은 막 재료로서 Sr, Ta, Nb를 주성분으로 하는 강유전체 재료가 사용되며, 비유전율이 40 미만이면서 항전계가 50 kV/㎝를 초과하는 것이다.
발명자들의 검증에 따르면, 스퍼터링 처리를 행하는 처리실의 타겟 주변의 내측 표면을 타겟과 동일한 재질로 형성하고, 그 처리실내에서 스퍼터링 처리에 의해 하지(下地)의 표면에 강유전체막을 형성하며, 그 후, 이 강유전체막을 가열하여, 산화시킴으로써, 비유전율이 40 미만이고, 항전계가 50 kV/㎝를 초과하는 STN 강유전체막이 제조되는 것을 알 수 있었다. 이 강유전체막에 의해 예컨대 보다 전력 소비량이 적으면서 동작이 안정된 강유전체 메모리를 제조할 수 있다.
상기 강유전체막은 산소 라디칼에 의해 산소 성분이 도입된 막층을 갖고 있어도 좋다. 이러한 경우, 강유전체막의 일부 막층에 산소 성분이 도입되기 때문에, 강유전체막내의 산소 성분이 부족하지 않게 되어 강유전체막의 산화가 충분히 행해진다. 따라서, 강유전체막에 STN과 같은 이온화 에너지가 높은 원자를 갖는 막 재료를 사용하여도 산화가 충분히 행해져서 항전계 등의 특성 향상이 도모된다.
상기 강유전체막의 막층은 희가스 성분을 함유하고 있어도 좋다. 또한, 그 희가스 성분은 크립톤(Kr)이 바람직하다.
본 발명의 강유전체막을 갖는 반도체 장치는 강유전체막의 막 재료로서 Sr, Ta, Nb를 주성분으로 하는 강유전체 재료가 사용되며, 상기 강유전체막의 비유전율이 40 미만이면서 항전계가 50 kV/㎝를 초과하고 있다.
상기 반도체 장치의 강유전체막은 산소 라디칼에 의해 산소 성분이 도입된 막층을 갖고 있어도 좋다. 상기 강유전체막의 막층은 희가스 성분을 함유하고 있어도 좋다. 상기 희가스 성분은 크립톤(Kr)이어도 좋다. 이들 반도체 장치의 강유전체막의 하지의 재료로는 금속 산화물이 사용되어도 좋다.
또한, 상기 반도체 장치는 상기 강유전체막의 양면에 상기 강유전체막이 사이에 끼워져 있도록 상부 도전체막과 하부 도전체막을 가지며, 상기 강유전체막, 상기 상부 도전체막 및 상기 하부 도전체막에 의해 커패시터가 형성되어 있어도 좋다. 또한, 상기 반도체 장치는 게이트에 상기 커패시터가 접속된 전계 효과형 트랜지스터를 갖고 있어도 좋다.
본 발명의 강유전체막의 제조 방법은 처리실의 적어도 타겟 주변의 내측 표면이 타겟과 동일한 구성 재질로 형성되어 있는 처리실내에서 타겟에 대하여 플라즈마 속의 이온을 충돌시키고, 그 충돌에 의해 발생한 타겟 원자를 하지에 퇴적시킴으로써, 강유전체막을 형성하는 막형성 공정과, 상기 강유전체막을 가열하여 산화시키는 가열 공정을 갖고 있다.
발명자들의 검증에 따르면, 본 발명과 같이, 처리실의 내측 표면의 타겟 주변을 타겟과 동일한 구성 재질로 형성하고, 그 처리실내에서 스퍼터링 처리에 의해 강유전체막의 막형성을 행하며, 그 후 강유전체막을 가열하여 산화시킴으로써, 종래보다 비유전율이 낮고, 항전계가 크게 강유전체막이 제조되는 것을 알 수 있었다. 본 발명과 같은 스퍼터링법에 의한 성막 방법에서는, 플라즈마 속의 이온이 잘못하여 타겟 주변에 충돌하는 경우가 있다. 본 발명에 따르면, 타겟 주변을 타겟과 동일한 재질로 형성하였기 때문에, 그 타겟 주변에 이온이 충돌하더라도, 타겟에 충돌한 경우와 동일한 타겟 원자가 튀어나온다. 이 결과, 하지상에 불순물이 없는 고순도의 강유전체막이 형성되고, 비유전율이 낮고, 항전계가 높은 양질의 강유전체막이 형성되는 것으로 생각된다.
상기 강유전체막의 제조 방법에 있어서의 상기 막형성 공정은 하지상에 비교적 얇은 하층 강유전체막을 형성하는 제1 막형성 공정과, 그 후, 상기 하층 강유전체막에 플라즈마에 의해 발생시킨 산소 라디칼에 의해 산소 성분을 도입하는 산소 도입 공정과, 그 후, 상기 하층 강유전체막 위에 비교적 두꺼운 상층 강유전체막을 형성하는 제2 막형성 공정을 갖고 있어도 좋다. 이러한 경우, 강유전체막의 하층에 산소 성분이 도입된 얇은 하층 강유전체막이 형성된다. 이 하층 강유전체막은 상층 강유전체막내의 산소 성분이 하지측으로 확산되는 것을 방지하는 확산 방지층으로서의 기능을 수행한다. 따라서, 강유전체막 속의 산소 성분이 하지측으로 유출되는 일이 없게 되기 때문에, 강유전체막이 충분히 산화되어 항전계가 높은 양질의 막이 형성된다.
상기 강유전체막의 제조 방법에 있어서의 상기 가열 공정은 강유전체막을 결정화시키기 위한 결정화 공정과, 강유전체막상에 상부막이 형성된 후에 상기 강유전체막의 산소 성분량을 회복시키기 위한 산소 성분 회복 공정을 갖고 있어도 좋다.
상기 산소 성분 회복 공정에서는, 플라즈마에 의해 발생시킨 산소 라디칼에 의해 강유전체막이 산화되어도 좋다. 이러한 경우, 산소 라디칼에 의해 강유전체막이 보다 강한 산화력으로 산화되기 때문에, 비교적 저온의 가열에 의해 강유전체막의 산소 성분량을 회복할 수 있다.
상기 강유전체막의 제조 방법은 상기 강유전체막의 온도가 퀴리 온도 이상이 되도록 상기 강유전체막을 가열하고, 그 후 그 강유전체막의 온도가 하강하여 강유전체막의 온도가 퀴리 온도를 통과할 때에, 상기 강유전체막에 소정 방향의 전계를 인가하는 공정을 갖고 있어도 좋다. 이와 같이 퀴리 온도의 통과시에 강유전체막에 전계를 인가함으로써, 강유전체막내의 분극축이 한 방향으로 된다. 이 결과, 항전계가 큰 양질의 강유전체막이 제조된다. 또한, 상기 "퀴리 온도를 통과할 때"에는 퀴리 온도가 된 시점에서 전계를 인가하는 경우뿐만 아니라, 퀴리 온도가 되기 이전부터 전계를 인가하는 경우도 포함된다.
또한, 상기 강유전체막의 제조 방법은 상기 강유전체막의 막 재료로서 Sr, Ta, Nb를 주성분으로 하는 강유전체 재료가 사용되며, 상기 처리실의 적어도 타겟 주변의 내측 표면은 Sr, Ta, Nb를 주성분으로 하는 재질로 형성되어 있어도 좋다.
또한, 다른 관점에 따르면, 본 발명의 강유전체막의 제조 방법은 강유전체막의 온도가 퀴리 온도 이상이 되도록 강유전체막의 온도를 상승시키고, 그 후, 그 강유전체막의 온도가 하강하여 강유전체막의 온도가 퀴리 온도를 통과할 때에, 강유전체막에 소정 방향의 전계를 인가한다.
본 발명에 따르면, 전계의 인가에 의해 강유전체막내의 분극축이 한 방향으로 된다. 이 결과, 보다 항전계가 큰 양질의 강유전체막이 형성된다.
본 발명의 강유전체막의 제조 장치는 피처리체를 수용하는 처리실에서 타겟에 플라즈마 속의 이온을 충돌시키고, 그 충돌에 의해 튀어나온 타겟 원자를 피처리체에 퇴적시킴으로써, 피처리체에 강유전체막을 형성하며, 상기 처리실의 내측 표면의 적어도 상기 타겟 주변부는 상기 타겟과 동일한 구성 재질로 형성되어 있다.
본 발명에 따르면, 이온이 잘못하여 타겟을 벗어나 타겟 주변에 충돌한 경우라도, 그 충돌부에서 타겟과 동일한 원자가 튀어나온다. 이 결과, 피처리체에 퇴적되는 강유전체막에 불순물이 혼입되지 않아 순도가 높은 강유전체막이 형성된다. 발명자들의 검증에 따르면, 이러한 강유전체막의 제조 장치를 이용함으로써 비유전율이 낮고, 항전계가 높은 고품질의 강유전체막이 형성되는 것이 확인되고 있다.
상기 강유전체막의 제조 장치에 있어서, 상기 타겟의 주변부에는 상기 타겟과 동일한 구성 재질의 보호 부재가 부착되어 있어도 좋다. 또한, 상기 강유전체막의 제조 장치에서는, 상기 강유전체막의 막 재료로서 Sr, Ta, Nb를 주성분으로 하는 강유전체 재료가 사용되고 있고, 상기 타겟과 동일한 구성 재질은 Sr, Ta, Nb를 주성분으로 하는 재질이어도 좋다.
또한, 다른 관점에 따르면, 본 발명의 강유전체막의 제조 장치는 강유전체막을 퀴리 온도 이상으로 가열하기 위한 가열 수단과, 퀴리 온도 이상이 된 강유전체막의 온도가 하강하여 강유전체막의 온도가 상기 퀴리 온도를 통과할 때에, 그 강유전체막에 소정 방향의 전계를 인가하기 위한 전계 인가 수단을 구비한다. 상기 강유전체막의 막 재료로서 Sr, Ta, Nb를 주성분으로 하는 강유전체 재료가 사용되어도 좋다.
도 1은 본 발명의 실시 형태를 실시하기 위한 스퍼터링 장치의 종단면도.
도 2는 어닐링 장치를 측면에서 본 종단면도.
도 3은 어닐링 장치를 정면에서 보았을 때의 종단면도.
도 4는 게이트 절연막과 하부 도전체막이 형성된 웨이퍼의 종단면도.
도 5는 도 4의 하부 도전체막상에 강유전체막이 형성된 웨이퍼의 종단면도.
도 6은 도 5의 강유전체막상에 상부 도전체막이 형성된 웨이퍼의 종단면도.
도 7은 도 1의 스퍼터링 장치와 도 2의 어닐링 장치를 이용하여 제조된 강유전체막의 히스테리시스 특성을 도시한 그래프.
도 8은 도 7의 강유전체막의 C-E 특성을 도시한 그래프.
도 9는 플라즈마 처리 장치의 종단면도.
도 10은 얇은 하층 강유전체막이 형성된 웨이퍼의 종단면도.
도 11은 하층 강유전체막에 산소 라디칼에 의해 산소가 도입된 웨이퍼의 종단면도.
도 12는 도 11의 하층 강유전체막상에 상층 강유전체막이 형성된 웨이퍼의 종단면도.
도 13은 플라즈마 처리를 행한 하층 강유전체막을 갖는 강유전체막과, 플라즈마 처리를 행하지 않는 강유전체막과의 히스테리시스 특성을 비교한 그래프.
도 14는 도 13의 강유전체막의 C-E 특성을 도시한 그래프.
도 15는 전계 인가 수단을 구비한 어닐링 장치의 종단면도.
도 16은 웨이퍼에 전계를 인가한 상태를 도시한 웨이퍼의 종단면도.
이하, 본 발명의 실시 형태에 대해서 설명한다. 도 1은 본 발명의 강유전체막의 제조 방법을 실시하기 위해서 이용한 강유전체막의 제조 장치로서의 스퍼터링 장치(1)의 종단면의 상태를 모식적으로 도시하고 있다. 도 2는 어닐링 장치(2)의 종단면의 상태를 모식적으로 도시하고 있다.
스퍼터링 장치(1)는 예컨대 상부가 개구되고, 바닥이 있는 원통 형상의 처리 용기(10)와, 처리 용기(10)의 상부를 폐쇄할 수 있는 덮개(11)를 구비하고 있다. 덮개(11)에 의해 처리 용기(10)의 상부를 폐쇄함으로써 처리실(S)이 형성된다. 처리 용기(10)의 저부에는 강유전체막이 형성되는 피처리체로서의 기판, 예컨대 반도체 웨이퍼(이하 "웨이퍼"라 함)(W)를 얹어 놓는 적재대(12)가 마련되어 있다. 이 적재대(12)에는 도시하지 않은 흡인 수단이 마련되어 있고, 적재대(12)는 얹어 놓은 웨이퍼(W)를 흡착 유지할 수 있다.
적재대(12)와 대향하는 처리실(S)의 천정면, 즉 덮개(11) 하면의 중앙부에는, 예컨대 오목부(11a)가 마련되어 있고, 이 오목부(11a)에는 전극(13)이 매설되 어 있다. 전극(13)은 처리 용기(10)의 외부에 설치된 고주파 전원(14)으로부터의 전압을 자유자재로 인가할 수 있도록 되어 있다. 전극(13)의 하면, 즉 적재대(12)와 대향하는 면에는 타겟(15)이 마련되어 있다. 타겟(15)의 재질은 웨이퍼(W)에 형성되는 강유전체막의 종류에 따라 정해져 있고, STN{Sr2(Ta1-xNbx)O7(0≤x≤1)}의 강유전체막을 형성하는 본 실시 형태에 있어서는, 타겟(15)의 재질로는 Sr, Ta, Nb를 주성분으로 하는 Sr2 .5(Ta0 .7Nb0 .3)2O7이 사용된다.
예컨대 처리 용기(10)의 일단 측면에는 처리 가스 도입구(20)가 마련되어 있고, 처리 가스 도입구(20)에는 처리 가스 공급원(21)으로 통하는 처리 가스 공급관(22)이 접속되어 있다. 처리 가스 공급관(22)에는 밸브(23), 매스플로우 컨트롤러(24)가 마련되어 있고, 처리실(S)내에는 소정 압력의 처리 가스를 공급할 수 있다. 본 실시 형태에 있어서는 처리 가스 공급원(21)에 처리 가스로서 산소 가스(O2)와 희가스인 아르곤(Ar) 가스의 각 공급원(25, 26)이 접속되어 있다. 또한, 아르곤(Ar) 가스 대신에 크립톤(Kr), 크세논(Xe) 등의 다른 희가스를 사용하여도 좋다.
상기 처리 가스 도입구(20)에 대향하는 처리 용기(10)의 타단 측면에는 처리실(S)내를 배기하기 위한 배기구(30)가 마련되어 있다. 배기구(30)에는 진공 펌프 등의 배기 장치(31)로 통하는 배기관(32)이 접속되어 있다. 이 배기구(30)로부터의 배기에 의해 예컨대 처리실(S)내를 소정의 압력으로 감압할 수 있다.
전극(13)의 고주파 전압에 의해 처리실(S)내에 공급된 처리 가스가 플라즈마화하여 아르곤 이온이 발생한다. 전극(13)의 전위를 부전위로 유지함으로써, 정전 하의 아르곤 이온이 타겟(15)측을 향해 비상하여 충돌한다. 이 충돌에 의해 타겟(15)으로부터 타겟 원자인 STN 퇴적종(堆積種)이 튀어나온다. 이 아르곤 이온이 충돌할 가능성이 있는 부분, 예컨대 덮개(11) 하면의 타겟(15) 주변부에는 타겟(15)과 동일한 구성 재질로 형성된 보호 부재(35)가 부착되어 있다. 즉, 보호 부재(35)는 Sr, Ta, Nb를 주성분으로 하는 Sr2.5(Ta0.7Nb0.3)2O7의 재질로 형성되어 있다. 이렇게 함으로써, 아르곤 이온이 잘못하여 타겟(15)의 주변부에 충돌하더라도, 그 충돌부에서 STN 퇴적종 이외의 다른 불순물이 튀어나오는 일이 없다.
또한, 처리 가스가 플라즈마화되었을 때에, 처리실(S)내에는 산소 라디칼이 발생한다. 타겟(15)으로부터 튀어나온 STN 퇴적종은 이 산소 라디칼에 의해 산화되어 웨이퍼(W) 표면에 퇴적된다. 처리실(S)에서의 산소 라디칼에 노출되는 부분, 예컨대 처리실(S)의 내측 표면으로서 웨이퍼(W)의 높이보다 높은 부분에는 석영 피막(K)이 피복되어 있다. 이 석영 피막(K)에 의해 산소 라디칼의 소실이 억제되어, 처리실(S)내의 STN 퇴적종이 보다 확실하게 산화된다.
한편, 어닐링 장치(2)는 도 2에 도시된 바와 같이 예컨대 축이 수평 방향으로 향해진 거의 원통 형상의 케이스(40)를 갖는다. 케이스(40)의 축 방향의 측면부(40a, 40b)는 플랜지에 의해 폐쇄되어 있고, 케이스(40)내에는 폐쇄된 처리실(H)이 형성되어 있다. 케이스(40)내의 중앙부에는 웨이퍼(W)를 얹어 놓는 적재판(41)이 마련되어 있다. 케이스(40)의 직경 방향의 측면을 덮는 원통부(40c)는 두께가 두껍게 형성되고, 그 속에 히터(42)가 내장되어 있다. 히터(42)는 도 3에 도시된 바와 같이 원통부(40c)의 전 둘레에 걸쳐 균등하게 내장되어 있고, 적재판(41)상의 웨이퍼(W)를 전 둘레 방향에서 균등하게 가열할 수 있다. 도 2에 도시된 바와 같이 히터(42)는 케이스(40) 외부에 설치된 전원(43)에 접속되어 있고, 이 전원(43)으로부터의 급전에 의해 발열한다. 전원(43)은 예컨대 온도 컨트롤러(44)에 의해 제어되고, 온도 컨트롤러(44)는 전원(43)의 급전 출력을 바꿈으로써 히터(42)의 온도를 제어할 수 있다. 예컨대 적재판(41)에는 온도 센서로서의 열전대(T)가 마련되어 있다. 열전대(T)에 의한 온도 측정 결과는 온도 컨트롤러(44)에 출력할 수 있고, 온도 컨트롤러(44)는 이 온도 측정 결과에 기초하여 히터(42) 온도를 조정할 수 있다.
케이스(40)의 일단 측면부(40a)에는 처리 가스 도입구(45)가 개구되어 있고, 처리 가스 도입구(45)에는 처리 가스 공급원(46)으로 통하는 처리 가스 공급관(47)이 접속되어 있다. 처리 가스 공급관(47)에는 밸브(48), 매스플로우 컨트롤러(49)가 마련되어 있고, 처리실(H)내에 소정 압력의 처리 가스를 공급할 수 있다. 본 실시 형태에 있어서는 처리 가스 공급원(46)에 처리 가스로서의 산소 가스와 아르곤가스의 각 공급원(50, 51)이 접속되어 있다. 또한, 아르곤 가스 대신에 질소 가스(N2)를 사용하여도 좋다.
처리 가스 도입구(45)에 대향하는 케이스(40)의 타단 측면부(40b)에는 케이스(40)의 외부에 설치된 배기 장치(52)로 통하여 처리실(H)내의 분위기를 배기하기 위한 배기구(53)가 마련되어 있다.
스퍼터링 장치(1)와 어닐링 장치(2)는 이상과 같은 구성을 갖고 있고, 다음에 본 발명의 실시 형태에 따른 강유전체막의 제조 방법을, 반도체 장치로서의 강유전체 메모리를 제조하는 경우를 예를 들어 설명한다.
본 실시 형태에 있어서의 강유전체 메모리는 예컨대 전계 효과형 트랜지스터를 이용한 반도체 메모리로서, 예컨대 도 4에 도시된 바와 같이 실리콘(Si)으로 이루어진 웨이퍼(W)의 채널 영역(R)상에 산화실리콘(SiO2) 게이트로서의 게이트 절연막(I)이 형성된다. 게이트 절연막(I)상에 금속 산화막, 예컨대 IrO2막으로 이루어진 하부 도전체막(M1)이 형성된다. 이 하부 도전체막(M1)은 후술하는 강유전체막의 하지막으로서 형성된다. 또한, 이 하부 도전체막(M1)은 후술하는 강유전체막과 동일한 스퍼터링 처리에 의해 형성되어도 좋다.
하부 도전체막(M1)이 형성된 웨이퍼(W)는 스퍼터링 장치(1)로 반송되어 도 1에 도시된 바와 같이 적재대(12)상에 유지된다. 웨이퍼(W)가 적재대(12)에 유지되면, 배기구(30)로부터 처리실(S)내의 기체가 배기되고, 처리실(S)내가 예컨대 4 Pa 정도로 감압된다. 처리 가스 공급구(20)로부터는 아르곤 가스와 산소 가스가 공급되어 처리실(S)내가 아르곤 가스와 산소 가스로 채워진다. 계속해서, 전극(13)에 부전위의 고주파 전압이 인가되고, 이 고주파 전압에 의해 처리실(S)내의 가스가 플라즈마화되며, 아르곤 가스는 아르곤 이온이 된다. 이 아르곤 이온은 부전위의 전극(13)측으로 끌어당겨져 고속으로 타겟(15)에 충돌한다. 타겟(15)에 아르곤 이 온이 충돌하면, 타겟(15)으로부터 STN 퇴적종이 튀어나온다. 이 튀어나온 STN 퇴적종은 산소 가스가 플라즈마가 됨에 따라 발생한 산소 라디칼에 의해 산화되어 웨이퍼(W)의 표면에 퇴적된다. 이렇게 해서 웨이퍼(W)는 스퍼터링 처리되고, 도 5에 도시된 바와 같이 하부 도전체막(M1)상에 STN을 막 재료로 하는 강유전체막(F)이 형성된다.
이 STN 퇴적종의 퇴적이 소정 시간 계속되고, 하부 도전체막(M1)상에 예컨대 260 ㎚의 강유전체막(F)이 형성되면, 고주파 전압의 인가가 정지되어 스퍼터링 장치(1)에 있어서의 스퍼터링 처리가 종료된다. 스퍼터링 처리가 종료되면, 도 2에 도시된 바와 같이 웨이퍼(W)는 어닐링 장치(2)로 반송되어 히터(42)에 의해 미리 예컨대 900℃로 온도가 상승되어 있는 적재판(41)상에 적재된다. 처리 가스 공급구(45)로부터 처리실(H)내에 산소 가스와 아르곤 가스가 도입되는 동시에, 배기구(53)로부터는 처리실(H)내의 기체가 배기된다. 이렇게 해서 처리실(H)내에는 축 방향으로 흐르는 기류가 형성되고, 처리실(H)내가 계속해서 퍼지되는 동시에, 처리실(H)내가 산소 가스와 아르곤 가스의 혼합 가스 분위기로 치환된다. 900℃로 유지된 적재판(41)상에 적재된 웨이퍼(W)는 가열되며, 강유전체막(F)이 산화되어 결정화된다. 강유전체막(F)이 결정화되면, 웨이퍼(W)가 어닐링 장치(2)로부터 취출되고, 어닐링 처리가 종료된다.
어닐링 처리가 종료되면, 강유전체막(F)상에 도 6에 도시된 바와 같은 상부 도전체막(M2)이 형성된다. 이 상부 도전체막(M2)의 성막은 예컨대 전술한 바와 같은 스퍼터링 처리에 의해 행해진다. 상부 도전체막(M2)이 형성되면, 웨이퍼(W)는 다시 어닐링 장치(2)로 반송되어 산소 가스 분위기내에서 가열된다. 이에 따라, 강유전체막(F)의 표면이 재차 산화되고, 상부 도전체막(M2)의 형성시에 결손된 강유전체막(F) 표면의 산소 성분량이 회복, 보충된다. 그 후, 포토리소그래피 공정 등이 행해져 전계 효과형 트랜지스터형의 강유전체 메모리가 완성된다.
다음에, 이상의 방법으로 제조된 강유전체 메모리의 강유전체막(F)의 특성을 도 7 및 도 8의 그래프를 이용하여 설명한다. 상기 강유전체막(F)의 스퍼터링 처리에 있어서의 처리 조건은 다음과 같다.
인가 전압의 주파수: 13.56 MHz
처리실 압력: 4 Pa(30 mTorr)
산소 분압: 6%
이 강유전체막(F)의 하지의 하부 도전체막(M1)에는 IrO2가 사용되고, 강유전체막(F)은 타겟(15)의 주변부에 보호 부재(35)가 부착되어 있는 스퍼터링 장치(1)를 이용하여 형성되었다. 도 7은 강유전체막(F)의 히스테리시스(hysteresis) 특성을 나타내는 것으로서, 강유전체막(F)의 항전계(Ec)는 52 kV/㎝였다. 도 8은 강유전체막(F)의 C(Capacitance)-E(Electric field) 특성을 나타내는 것으로서, 강유전체막(F)의 커패시터 면적(S)이 1.2×10-3 ㎠이고, 막 두께(df)가 260 ㎚의 조건이며, 강유전체막(F)의 용량(C)은 1.44×10-4F였다. 이들 수치를 비유전율(εf)을 산 출하는 하기 수학식 1에 대입하면, 강유전체막(F)의 비유전율(εf)은 35였다.
εf＝(C·df)/(ε0·S),(ε0:8.854×10-14F/㎝)
따라서, 이상에 기재한 강유전체막의 제조 방법에 따르면, 종래에는 없는 비유전율이 40 이하이고 항전계가 50 kV/㎝를 초과하는 강유전체막(F)을 형성할 수 있다. 발명자의 지견에 따르면, 상기 방법에 의해 실현된 비유전율의 저하와 항전계의 상승은 타겟(15)의 주변부에 보호 부재(35)를 부착한 것에 따른다. 이 보호 부재(35)에 의해 아르곤 이온의 충돌부로부터 STN 이외의 퇴적종이 튀어나와 웨이퍼(W)에 퇴적되는 것을 방지할 수 있기 때문에, 강유전체막(F)으로의 불순물 혼입을 방지할 수 있다. 이 결과, 순도가 높은 막이 형성되어 비유전율, 항전계의 향상이 도모되고 있다. 또한, 강유전체막(F)의 하지에 금속 산화막을 사용하였기 때문에, 강유전체막(F)으로부터 하지를 통과하여 산소 성분이 유출되어 강유전체막(F)의 산소 성분이 결손되는 것을 방지할 수 있다. 이 결과, 강유전체막(F)내의 Ta, Nb 원자의 산화가 충분히 행해진다. 이렇게 해서 제조된 강유전체막(F)을 이용한 강유전체 메모리는 예컨대 강유전체막(F)과 그 양측 도전체막(M1, M2)으로 구성되는 커패시터 부분에 전계가 걸리기 쉽게 된다. 이 결과, 보다 작은 전압으로 강유전체막(F)의 분극 상태를 만들어 낼 수 있어 소비전력이 적은 반도체 메모리가 실현된다. 또한, 항전계가 크기 때문에, 분극 상태가 안정된 반도체 메모리가 실현된다.
이상의 실시 형태에서 기재한 강유전체막의 제조 방법에서는, 한 번의 스퍼 터링 처리에 의해 강유전체막(F)을 형성하였지만, 우선, 얇은 하층 강유전체막을 형성하고, 그 얇은 하층 강유전체막에 산소 라디칼에 의해 산소를 도입하여, 그 후 두꺼운 상층 강유전체막을 형성하도록 하여도 좋다. 이러한 경우를 제2 실시 형태로서 설명한다.
여기서, 강유전체막에 산소 라디칼에 의해 산소를 도입하기 위한 플라즈마 처리 장치에 대해서 설명한다. 도 9는 플라즈마 처리 장치(60)의 종단면의 상태를 모식적으로 도시하고 있고, 이 플라즈마 처리 장치(60)는 예컨대 알루미늄 합금에 의해 형성되어 있다. 플라즈마 처리 장치(60)는 천정부에 개구부를 구비한 거의 원통형의 처리 용기(61)를 구비하고 있다. 이 처리 용기(61)는 접지되어 있다. 이 처리 용기(61)의 저부에는 예컨대 웨이퍼(W)를 얹어 놓기 위한 서셉터(62)가 마련되어 있다. 이 서셉터(62)는 처리 용기(61)의 외부에 설치된 교류 전원(63)으로부터의 급전에 의해 서셉터(62)내의 히터(64)가 발열되어 서셉터(62)상의 웨이퍼(W)를 예컨대 400℃ 정도까지 가열할 수 있다.
처리 용기(61)의 저부에는 터보 분자 펌프 등의 배기 장치(70)로 통하여 처리 용기(61)내의 기체를 배기하기 위한 배기구(71)가 마련되어 있다. 배기구(71)는 예컨대 처리 용기(61)의 측면부 근처에 마련되어 있다. 배기구(71)의 서셉터(62)를 사이에 둔 반대측으로서, 처리 용기(61)의 천정부에는 공급구(72)가 마련되어 있다. 공급구(72)에는 처리 가스 공급원(73)으로 통하는 공급관(74)이 접속되어 있다. 본 실시 형태에 있어서는 처리 가스 공급원(73)에는 산소 가스와 희가스인 크립톤(Kr) 가스의 각 공급원(75, 76)이 접속되어 있다. 공급구(72)로부터 처리 용기 (61)내에 공급된 가스는 서셉터(62)의 웨이퍼(W) 위를 통과하여 배기구(71)로 배기된다. 또한, 크립톤 가스 대신에 다른 희가스를 사용하여도 좋다.
처리 용기(61)의 상부 개구에는 기밀성을 확보하기 위한 O링 등의 시일재(80)를 통해 예컨대 석영 유리로 이루어진 유전체창(81)이 마련되어 있다. 이 유전체창(81)에 의해 처리 용기(61)가 폐쇄되고, 처리 용기(61)내에 처리 공간(U)이 형성된다.
유전체창(81)의 상측에는 안테나 부재(82)가 설치되어 있다. 안테나 부재(82)의 상부에는 동축 도파관(83)이 접속되어 있다. 동축 도파관(83)은 처리 용기(61)의 외부에 설치된 마이크로파 공급 장치(84)에 접속되어 있다. 이 마이크로파 공급 장치(84)에 의해 발생시킨 예컨대 2.45 GHz의 마이크로파는 동축 도파관(83)을 통과하여 상기 안테나 부재(82)에 전파되고, 유전체창(81)을 통해 처리 공간(U) 내로 방사된다. 처리 용기(61)의 측부에는 웨이퍼(W)를 반입 및 반출하기 위한 반입출구(90)와, 이 반입출구(90)를 개폐하는 셔터(91)가 설치되어 있다.
다음에, 제2 실시 형태에 있어서의 강유전체막의 제조 방법에 대해서 설명하면, 예컨대 하부 도전체막(M1)이 형성된 웨이퍼(W)가 스퍼터링 장치(1)로 반송된다. 이 스퍼터링 장치(1)에 있어서, 상기 제1 실시 형태와 동일한 프로세스에 의해 예컨대 도 10에 도시된 바와 같이 하부 도전체막(M1)상에 1 ㎚ 이상, 예컨대 20 ㎚ 정도의 얇은 막층으로서의 하층 강유전체막(F1)이 형성된다. 하층 강유전체막(F1)이 형성되면, 웨이퍼(W)는 스퍼터링 장치(1)로부터 반출되어 플라즈마 처리 장치(60) 로 반송된다.
플라즈마 처리 장치(60)에서는, 웨이퍼(W)가 반입출구(90)로부터 반입되어 도 9에 도시된 바와 같이 예컨대 400℃로 유지된 서셉터(62)상에 적재된다. 계속해서 공급구(72)로부터, 산소 가스와 크립톤 가스의 혼합 가스가 처리 공간(U)내로 공급되고, 처리 공간(U)내가 혼합 가스 분위기로 치환된다. 배기관(71)으로부터는 처리 공간(U)내의 기체가 배기되어 처리 공간(S2)내가 소정의 압력, 예컨대 133 Pa 정도로 감압된다. 또한, 마이크로파 공급 장치(84)에 의해 마이크로파를 발생시켜, 이 마이크로파가 안테나 부재(82)로 전파된다. 그리고, 처리 공간(U)내의 혼합 가스가 마이크로파에 의해 플라즈마화되고, 그것에 의해 처리 공간(U)내에 발생한 산소 라디칼에 의해 도 11에 도시된 바와 같이 하층 강유전체막(F1)에 산소가 도입된다. 또, 이 때, 하층 강유전체막(F1)내에는 소량의 크립톤 성분도 도입된다.
소정 시간, 하층 강유전체막(F1)에 산소 라디칼에 의해 산소가 도입되면, 안테나 부재(82)로부터의 마이크로파의 방사가 정지되고, 웨이퍼(W)는 플라즈마 장치(60)로부터 반출된다. 반출된 웨이퍼(W)는 재차 스퍼터링 장치(1)로 반송되어 도 12에 도시된 바와 같이 하층 강유전체막(F1)상에 240 ㎚ 정도의 보다 두꺼운 상층 강유전체막(F2)이 형성된다. 이렇게 해서, 하부 도전체막(M1)상에 2층 구조의 강유전체막{F(F1＋F1)}이 형성된다. 그 후, 웨이퍼(W)는 어닐링 장치(2)로 반송되어 강유전체막(F)이 결정화되고, 그 후 전술한 실시 형태와 마찬가지로 상부 도전체막 (M2)이 형성되며, 그 후 웨이퍼(W)에는 산소 회복을 위한 어닐링 처리가 행해진다.
도 13은 상기 제조 방법과 같이 하층 강유전체막(F1)에 플라즈마 처리에 의해 산소가 도입된 경우(플라즈마 처리함)와, 산소의 도입이 행해지지 않은 경우(플라즈마 처리하지 않음)의 강유전체막(F)의 히스테리시스 특성을 비교한 것이다. 도 14는 플라즈마 처리를 한 경우와 플라즈마 처리를 하지 않은 경우의 C-E 특성을 나타내는 것이다. 또, 이 데이터를 채취하는 실험에서는, 하지의 하부 도전체막(M1)에 비산화물인 백금이 사용되었다. 도 13에 도시된 바와 같이, 플라즈마 처리를 행한 강유전체막(F)의 항전계(Ec1)는 35 kV/㎝이며, 플라즈마 처리를 행하지 않는 강유전체막의 항전계(Ec2)는 17 kV/㎝였다. 또한, 도 14에 도시된 바와 같이 플라즈마 처리를 한 경우, 커패시터 면적(S)이 1.35×10-3 ㎠, 막 두께가 240 ㎚의 조건일 때에 용량(C)이 1.95×10-10F이며, 플라즈마 처리를 하지 않은 경우, 커패시터 면적(S)이 1.2×10-3 ㎠, 막 두께가 240 ㎚의 조건일 때에 용량(C)이 1.95×10-10F였다. 따라서, 상기 수학식 1로부터, 플라즈마 처리가 있는 경우의 강유전체막(F)의 비유전율(εf)은 39이며, 플라즈마 처리가 없는 경우의 비유전율(εf)은 44였다.
이러한 결과로부터, 하층 강유전체막(F1)을 형성하여, 그 하층 강유전체막(F1)에 산소 라디칼에 의해 산소를 도입함으로써, 강유전체막(F) 전체의 비유전율을 저하시키고, 항전계를 증대시키는 것을 알 수 있다. 이것은 산소 라디칼에 의한 산 소의 도입에 의해 하층 강유전체막(F1)이 산소 성분의 차단벽이 되고, 상층 강유전체막(F2)내의 산소 성분이 하부 도전체막(M1)으로 유출되어 강유전체막(F) 전체의 산소 성분이 결손되는 것을 억제할 수 있기 때문이라고 생각된다.
상기 제2 실시 형태의 강유전체막의 제조 방법에 따르면, 하층 강유전체막(F1)이 형성되기 때문에, 강유전체막(F)의 하지의 재료로 산소 성분을 흡수하기 쉬운 비산화물이 사용되었을 때라도 산소 성분의 유출을 방지하여 비유전율이 낮고 항전계가 높은 강유전체막이 형성된다. 또한, 강유전체막(F)의 하층에 박막을 형성해 둠으로써, 상층 부분에 하층의 면방위에 따른 원하는 면방위를 갖는 강유전체막을 형성할 수 있다. 따라서, 만일 하지가 비정질이어도 항전계가 큰 양질의 강유전체막이 형성된다.
이상의 실시 형태에서 기재한 강유전체막(F)의 산소 성분을 보충시키는 어닐링 처리에 있어서, 웨이퍼(W)를 강유전체막(F)의 퀴리 온도까지 온도를 상승시키고, 그 후 강유전체막(F)의 온도가 하강하여 퀴리 온도를 통과할 때에, 강유전체막(F)에 전계를 인가하도록 하여도 좋다. 이러한 경우의 강유전체막의 제조 방법을 제3 실시 형태로서 설명한다.
도 15에 도시된 바와 같이 제3 실시 형태에서 이용되는 제조 장치로서의 어닐링 장치(100)에는 상기 어닐링 장치(2)의 구성에 덧붙여, 예컨대 직류 전원(101)과, 일단이 직류 전원(101)의 양극 단자에 접속되고 타단을 웨이퍼(W)에 접속할 수 있는 양극 도선(102)과, 일단이 직류 전원(101)의 음극 단자에 접속되고 타단을 웨 이퍼(W)에 접속할 수 있는 음극 도선(103)이 마련되어 있다. 또한, 본 실시 형태에 있어서의 전계 인가 수단은 직류 전원(101), 양극 도선(102) 및 음극 도선(103)에 의해 구성되고, 가열 수단은 히터(42), 교류 전원(43) 및 온도 컨트롤러(44)에 의해 구성되어 있다. 또한, 어닐링 장치(100)의 기타 부재는 어닐링 장치(2)와 동일하므로, 설명을 생략한다.
그리고, 제3 실시 형태에 있어서의 강유전체막의 제조 프로세스에서는, 상부 도전체막(M2)이 형성된 웨이퍼(W)가 어닐링 장치(100)로 반송되어 도 15에 도시된 바와 같이 적재판(41)상에 적재되면, 도 16에 도시된 바와 같이 양극 도선(102)이 상부 도전체막(M2)에 접속되고, 음극 도선(103)이 하부 도전체막(M1)에 접속된다. 이 때, 직류 전원(101)은 OFF로 되어 있고, 강유전체막(F)에는 전계가 부가되어 있지 않다. 계속해서, 웨이퍼(W)는 히터(42)에 의해 강유전체막(F)의 퀴리 온도 이상의 온도, 예컨대, 900℃ 정도까지 온도가 상승하고, 이 때 강유전체막(F)의 산소 성분량이 회복된다. 산소 성분량이 회복되면, 예컨대 히터(42)의 전원이 차단되어 웨이퍼(W)가 서서히 냉각된다. 이렇게 냉각되고 있는 동안, 예컨대 열전대(T)에 의해 웨이퍼(W)의 온도가 계속적으로 측정된다. 그리고, 웨이퍼(W)의 온도가 강유전체막(F)의 퀴리 온도, 예컨대 600℃를 통과할 때에, 직류 전원(101)을 넣을 수 있어 상부 도전체막(M2)과 하부 도전체막(M1) 사이에 전압이 인가된다. 이에 따라, 강유전체막(F)에 전계가 부가되고, 강유전체막(F)의 분극축이 한 방향으로 되는 것이 도모된다. 이 결과, 강유전체막(F)의 잔류 분극이 증대되고, 항전계도 확대된다.
이상의 제3 실시 형태에서는, 강유전체막(F)으로의 전계의 인가 공정을 산소 회복을 위한 가열 처리시에 행하고 있었지만, 예컨대 강유전체막(F)을 결정화하는 결정화 가열 처리시나 강유전체막(F)이 성막되는 스퍼터링 처리시에 행하여도 좋다.
또, 제3 실시 형태에서 기재한 바와 같은 강유전체막에 전계를 인가하는 처리는 강유전체막(F)의 성막 방법이 전술한 바와 같은 스퍼터링법이 아니라 예컨대 졸-겔법, CVD법 등을 이용한 경우에도 적용할 수 있으며, 어느 쪽의 방법을 이용한 경우라도 강유전체막의 특성 향상이 도모된다.
또한, 이상의 실시 형태에서 기재한 강유전체막(F)의 산소를 회복하는 어닐링 처리는 산소 라디칼에 의해 산화시킴으로써 행해져도 좋다. 이러한 경우, 예컨대 산소 회복의 어닐링 처리를 전술한 플라즈마 처리 장치(60)를 이용하여 행하여도 좋다. 예컨대 상부 도전체막(M2)이 형성된 웨이퍼(W)가 플라즈마 처리 장치(60)로 반송되어 웨이퍼(W)가 비교적 저온인 400℃ 정도로 유지된 서셉터(62)에 적재된다. 그리고, 웨이퍼(W)가 400℃에서 가열되는 동시에, 안테나 부재(82)에 의해 처리 공간(U)내의 처리 가스가 플라즈마화되어 산소 라디칼을 발생시킨다. 이 발생시킨 산소 라디칼에 의해 강유전체막(F)이 산화되어 산소가 회복된다. 이러한 경우, 산화 능력이 높은 산소 라디칼을 이용하여 산화가 행해지기 때문에, 강유전체막(F)의 산소 성분의 회복을 저온에서 행할 수 있다.
이상의 실시 형태에서 기재한 강유전체막의 제조 방법은 강유전체 메모리를 제조하는 경우에 한정되지 않고, 강유전체막을 이용한 다른 반도체 장치의 제조에도 적용할 수 있다. 또한, 강유전체막의 막 재료로서 STN만을 사용하고 있었지만, STN과 PZT나 SBT 등과의 혼재의 경우에도 본 발명은 적용할 수 있다.
본 발명에 따르면, 강유전체막의 비유전율이 저하되고, 항전계가 높아지기 때문에, 예컨대, 강유전체 막을 이용하여 저소비 전력이면서 분극 상태가 안정된 메모리를 제조할 수 있다.
본 발명은 메모리 등의 반도체 장치를 구성하는 Sr2(Ta1 - xNbx)O7(0≤x≤1)의 강유전체막에 대해서 비유전율을 저하시키고, 항전계를 증대시킬 때에 유용하다.

Claims (23)

  1. 막 재료로서 Sr, Ta, Nb를 주성분으로 하는 강유전체 재료가 사용되며,
    비유전율이 40 미만이면서 항전계가 50 kV/㎝를 초과하는 것인 강유전체막.
  2. 막 재료로서 Sr, Ta, Nb를 주성분으로 하는 강유전체 재료가 사용되며,
    비유전율이 40 미만이면서 항전계가 50 kV/㎝를 초과하고,
    산소 라디칼에 의해 산소 성분이 도입된 막층을 포함하는 강유전체막.
  3. 제2항에 있어서, 상기 막층은 희가스 성분을 함유하는 것인 강유전체막.
  4. 제3항에 있어서, 상기 희가스 성분은 Kr인 것인 강유전체막.
  5. 강유전체막의 막 재료로서 Sr, Ta, Nb를 주성분으로 하는 강유전체 재료가 사용되며,
    상기 강유전체막의 비유전율이 40 미만이면서 항전계가 50 kV/㎝를 초과하는 것인 강유전체막을 갖는 반도체 장치.
  6. 제5항에 있어서, 상기 강유전체막은 산소 라디칼에 의해 산소 성분이 도입된 막층을 갖는 것인 반도체 장치.
  7. 제6항에 있어서, 상기 막층은 희가스 성분을 함유하는 것인 반도체 장치.
  8. 제7항에 있어서, 상기 희가스 성분은 Kr인 것인 반도체 장치.
  9. 제5항에 있어서, 상기 강유전체막의 하지의 재료로는 금속 산화물이 사용되는 것인 반도체 장치.
  10. 제5항에 있어서, 상기 강유전체막의 양면에 상기 강유전체막이 사이에 끼워져 있도록 상부 도전체막과 하부 도전체막을 가지며,
    상기 강유전체막, 상기 상부 도전체막 및 상기 하부 도전체막에 의해 커패시터가 형성되어 있는 것인 반도체 장치.
  11. 제10항에 있어서, 게이트에 상기 커패시터가 접속된 전계 효과형 트랜지스터를 갖는 반도체 장치.
  12. 처리실의 타겟 주변의 내측 표면이 타겟과 동일한 구성 재질로 형성되어 있는 처리실내에서 타겟에 대하여 플라즈마 속의 이온을 충돌시키고, 그 충돌에 의해 발생한 타겟 원자를 하지에 퇴적시킴으로써, 강유전체막을 형성하는 막형성 공정과,
    상기 강유전체막을 가열하여 산화시키는 가열 공정을 갖는 강유전체막의 제조 방법.
  13. 제12항에 있어서, 상기 막형성 공정은,
    하지상에 하층 강유전체막을 형성하는 제1 막형성 공정과,
    그 후, 상기 하층 강유전체막에 플라즈마에 의해 발생시킨 산소 라디칼에 의해 산소 성분을 도입하는 산소 도입 공정과,
    그 후, 상기 하층 강유전체막 위에 상기 하층 강유전체막보다 두꺼운 상층 강유전체막을 형성하는 제2 막형성 공정을 갖는 강유전체막의 제조 방법.
  14. 제12항에 있어서, 상기 가열 공정은,
    강유전체막을 결정화시키기 위한 결정화 공정과,
    강유전체막상에 상부막이 형성된 후에 상기 강유전체막의 산소 성분량을 회복시키기 위한 산소 성분 회복 공정을 갖는 강유전체막의 제조 방법.
  15. 제14항에 있어서, 상기 산소 성분 회복 공정에서는, 플라즈마에 의해 발생시킨 산소 라디칼에 의해 강유전체막이 산화되는 것인 강유전체막의 제조 방법.
  16. 제12항에 있어서, 상기 강유전체막의 온도가 퀴리 온도 이상이 되도록 상기 강유전체막을 가열하고, 그 후 그 강유전체막의 온도가 하강하여 강유전체막의 온도가 퀴리 온도를 통과할 때에, 상기 강유전체막에 소정 방향의 전계를 인가하는 공정을 갖는 강유전체막의 제조 방법.
  17. 제12항에 있어서, 상기 강유전체막의 막 재료로서 Sr, Ta, Nb를 주성분으로 하는 강유전체 재료가 사용되며,
    상기 처리실의 타겟 주변의 내측 표면은 Sr, Ta, Nb를 주성분으로 하는 재질로 형성되어 있는 것인 강유전체막의 제조 방법.
  18. 강유전체막의 온도가 퀴리 온도 이상이 되도록 강유전체막의 온도를 상승시키고, 그 후, 그 강유전체막의 온도가 하강하여 강유전체막의 온도가 퀴리 온도를 통과할 때에, 강유전체막에 소정 방향의 전계를 인가하는 강유전체막의 제조 방법.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7220600B2 (en) * 2004-12-17 2007-05-22 Texas Instruments Incorporated Ferroelectric capacitor stack etch cleaning methods
JP2006261159A (ja) * 2005-03-15 2006-09-28 Tohoku Univ 強誘電体膜、金属酸化物、半導体装置、及びそれらの製造方法
JP4591705B2 (ja) * 2006-01-20 2010-12-01 セイコーエプソン株式会社 ターゲット材料
JP2008098474A (ja) * 2006-10-13 2008-04-24 Tokyo Electron Ltd プラズマ処理装置とその運転方法、プラズマ処理方法および電子装置の製造方法
KR100809367B1 (ko) 2007-02-14 2008-03-05 한국과학기술연구원 강유전 박막의 강유전성 향상을 위한 전계 인가 열처리용튜브-로 및 이를 이용하여 강유전 박막의 강유전성을향상시키는 방법
JP2009266967A (ja) * 2008-04-23 2009-11-12 Tohoku Univ 強誘電体膜、強誘電体膜を有する半導体装置、及びそれらの製造方法
KR101431756B1 (ko) 2009-06-15 2014-08-20 가부시키가이샤 무라타 세이사쿠쇼 압전체 시트, 및 압전체 시트의 제조방법 및 제조장치

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06158294A (ja) * 1992-11-19 1994-06-07 Tokimec Inc 薄膜製造装置
EP0940856A1 (en) * 1997-05-23 1999-09-08 Rohm Co., Ltd. Ferroelectric memory element and method of producing the same
KR20010020784A (ko) * 1999-04-28 2001-03-15 마찌다 가쯔히꼬 Ｃ-축 배향 납 게르마네이트 막 및 퇴적방법
JP2001354497A (ja) * 2000-06-07 2001-12-25 Matsushita Electric Ind Co Ltd 強誘電体膜の製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3480624B2 (ja) * 1995-06-09 2003-12-22 シャープ株式会社 強誘電体薄膜被覆基板、その製造方法、及びキャパシタ構造素子
JP2002057155A (ja) * 2000-08-08 2002-02-22 Fujitsu Ltd ５酸化タンタル膜の製造方法
US6717195B2 (en) * 2001-06-29 2004-04-06 Rohm Co., Ltd. Ferroelectric memory
TWI233506B (en) * 2004-05-20 2005-06-01 Univ Nat Sun Yat Sen Method and apparatus for fabricating a crystal fiber

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06158294A (ja) * 1992-11-19 1994-06-07 Tokimec Inc 薄膜製造装置
EP0940856A1 (en) * 1997-05-23 1999-09-08 Rohm Co., Ltd. Ferroelectric memory element and method of producing the same
KR20000023760A (ko) * 1997-05-23 2000-04-25 사토 게니치로 강유전체기억소자 및 그 제조방법
KR20010020784A (ko) * 1999-04-28 2001-03-15 마찌다 가쯔히꼬 Ｃ-축 배향 납 게르마네이트 막 및 퇴적방법
US20020018904A1 (en) * 1999-04-28 2002-02-14 Tingkai Li C-axis oriented lead germanate film
JP2001354497A (ja) * 2000-06-07 2001-12-25 Matsushita Electric Ind Co Ltd 強誘電体膜の製造方法

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KR20050100657A (ko) 2005-10-19
KR100811040B1 (ko) 2008-03-07
CN1748264A (zh) 2006-03-15
CN100483566C (zh) 2009-04-29
US20070034918A1 (en) 2007-02-15
JP2004265915A (ja) 2004-09-24
CN101215684A (zh) 2008-07-09
WO2004070736A1 (ja) 2004-08-19
CN101215684B (zh) 2010-09-01

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