KR102218587B1 - 반도체 발광소자의 제조 방법 및 반도체 발광소자 - Google Patents
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Abstract
본 발명의 일 실시예에 따른 반도체 발광소자의 제조 방법은 공정 챔버 내부에 타겟 및 기판 홀더를 포함하는 스퍼터링 장치를 이용하는 반도체 발광소자의 제조 방법으로서, 기판 상에 적층된 n형 반도체층, 활성층, 및 p형 반도체층을 포함하는 질화물계 반도체 적층 구조를 준비하는 과정; 상기 타겟에 전원을 인가하여 상기 공정 챔버 내에 플라즈마를 발생하는 과정; 상기 타겟과 상기 기판 홀더 사이에 배치된 차단 플레이트로 상기 플라즈마의 일부를 차단하는 과정; 및 차단되지 않은 상기 플라즈마의 나머지를 이용하여 상기 질화물계 반도체 적층 구조 상에 컨택 전극층을 증착하는 과정을 포함할 수 있다.
Description
본 발명은 반도체 발광소자의 제조 방법 및 반도체 발광소자에 관한 것으로, 보다 구체적으로, 반도체 발광소자의 전기적 특성을 향상시킬 수 있는 반도체 발광소자의 제조 방법 및 전기적 특성이 향상된 반도체 발광소자에 관한 것이다.
최근, 질화물계 화합물 반도체가 청색광 또는 녹색광을 발하는 발광 다이오드(LED)용 재료로서 매우 주목되고 있다.
질화물계 화합물 반도체는 사파이어 기판 상에 일반적으로 성장된다. 사파이어 기판 상에 성장된 질화물계 화합물 반도체를 사용한 반도체 발광소자의 경우, 절연성인 사파이어 기판이 광투과성을 가지므로 사파이어 기판 측으로부터 광이 추출되는 플립칩 구조가 주목받고 있다.
플립칩 구조의 반도체 발광소자의 경우, p형 질화물계 반도체층 상에 형성되는 양극(p측 전극)이 낮은 접촉 저항 및 높은 반사율을 가지는 것이 요구된다.
한편, 은(Ag) 및 알루미늄(Al) 등은 일반적으로 높은 반사성 금속으로서 알려져 있다. 종래에는 p형 질화물계 화합물 반도체층 상에 전자빔 증착(e-beam evaporation) 법에 의해 은(Ag) 박막을 증착함으로써, 낮은 접촉 저항을 가지는, 즉 오믹 접촉을 형성하는 가지는 양극(P측 전극)을 형성되었다. 그러나, 전자빔 증착(e-beam evaporation) 법에 의해 형성된 은(Ag) 박막은 결정립(grain)이 작게 형성됨에 따라 결정립계(grain boundary)가 많다. 결정립계(grain boundary)에서 빛이 산란되므로, 전자빔 증착(e-beam evaporation) 법에 의해 형성된 은(Ag) 박막은 반사도가 낮은 문제점이 있다. 그리고, 전자빔 증착(e-beam evaporation) 법에 의해 형성된 은(Ag) 박막은 p형 질화물계 화합물 반도체층에 대한 접착력(adhesion)도 좋지 않은 문제점이 있다.
본 발명은 스퍼터링법에 의해 p형 질화물 반도체층과 오믹 접촉을 형성하고 반사도가 높은 전극을 증착할 수 있는 반도체 발광소자의 제조 방법을 제공한다.
본 발명은 p형 질화물 반도체와 오믹 접촉을 형성하고 반사도가 높은 전극을 포함하는 반도체 발광소자를 제공한다.
본 발명의 일 실시예에 따른 반도체 발광소자의 제조 방법은 공정 챔버 내부에 타겟 및 기판 홀더를 포함하는 스퍼터링 장치를 이용하는 반도체 발광소자의 제조 방법으로서, 기판 상에 적층된 n형 반도체층, 활성층, 및 p형 반도체층을 포함하는 질화물계 반도체 적층 구조를 준비하는 과정, 상기 타겟에 전원을 인가하여 상기 공정 챔버 내에 플라즈마를 발생하는 과정, 상기 타겟과 상기 기판 홀더 사이에 배치된 차단 플레이트로 상기 플라즈마의 일부를 차단하는 과정, 및 차단되지 않은 상기 플라즈마의 나머지를 이용하여 상기 질화물계 반도체 적층 구조 상에 컨택 전극층을 증착하는 과정을 포함할 수 있다.
상기 플라즈마는 상기 타겟의 전방을 향하여 연장되는 중심부 및 상기 중심부를 둘러싸는 주변부를 포함하고, 상기 차단 플레이트는 상기 플라즈마의 중심부를 가로질러 배치될 수 있다.
상기 컨택 전극층을 증착하는 과정에서 상기 컨택 전극층은 비정질 또는 나노결정질인 금속으로 이루어진 박막으로 증착될 수 있다.
상기 질화물계 반도체 적층 구조는 상기 p형 반도체층 상에 배치되고 상기 컨택 전극층과 오믹 접촉을 형성하는 p형 컨택층을 더 포함할 수 있다.
상기 컨택 전극층을 증착하는 과정이 완료된 상태에서 상기 p형 컨택층은 1×1019 내지 5×1021/cm3 범위의 하전 결함 밀도(charged defect density)를 가질 수 있다.
상기 컨택 전극층을 증착하는 과정에서 상기 컨택 전극층은 10nm 내지 150nm 범위의 두께로 형성될 수 있다.
상기 반도체 발광소자의 제조 방법은 상기 컨택 전극층을 증착하는 과정 이후에, 상기 차단 플레이트를 상기 플라즈마로부터 제거하는 과정; 및 상기 플라즈마 전부를 이용하여 인시츄(in-situ)로 상기 컨택 전극층 상에 반사 전극층을 증착하는 과정을 더 포함할 수 있다.
상기 반사 전극층을 증착하는 과정에서 상기 반사 전극층은 결정질이고, 상기 컨택 전극층과 동일한 금속으로 이루어진 박막으로 증착될 수 있다.
상기 차단 플레이트의 직경은 상기 타겟의 직경에 비해 -20% 내지 +20%의 범위를 가질 수 있다.
상기 차단 플레이트와 상기 기판 홀더 사이의 간격은 상기 타겟과 상기 기판 홀더 사이의 간격의 1/2보다 작고, 상기 타겟과 상기 기판 홀더 사이의 간격의 1/5보다 클 수 있다.
상기 컨택 전극층을 증착하는 과정은, 상기 기판 홀더에 음의 전압을 인가한 상태에서 수행될 수 있다.
본 발명의 일 실시예에 따른 반도체 발광소자는 기판, 상기 기판 상에 적층된 n형 반도체층, 활성층, 및 p형 반도체층을 포함하는 질화물계 반도체 적층 구조, 및 상기 p형 반도체층 상에 배치되고 비정질 또는 나노결정질인 금속으로 이루어진 컨택 전극층을 포함할 수 있다.
상기 컨택 전극층의 두께는 10nm 내지 150nm 범위를 가질 수 있다.
상기 반도체 발광소자는 상기 컨택 전극층 상에 배치되며 결정질인 금속으로 이루어진 반사 전극층을 더 포함할 수 있다.
상기 컨택 전극층 및 상기 반사 전극층은 동일한 금속으로 이루어질 수 있다.
상기 질화물계 반도체 적층 구조는 상기 p형 반도체층 상에 배치되고 상기 컨택 전극층과 오믹 접촉을 형성하는 p형 컨택층을 더 포함할 수 있다.
상기 p형 컨택층은 1×1019 내지 5×1021/cm3 범위의 하전 결함 밀도(charged defect density)를 가지는 반도체 발광소자.
본 발명의 반도체 발광소자의 제조방법에 의하면, 스퍼터링 공정 시 차단 플레이트를 이용하여 플라즈마의 중심부를 차단하고, 플라즈마의 주변부를 이용하여 컨택 전극층을 증착함으로써, p형 질화물 반도체가 플라즈마 데미지를 받지 않도록 할 수 있다. 이로 인해, 고온의 열처리 공정을 수행하지 않으면서도 오믹 접촉을 형성하는 p측 전극을 p형 질화물 반도체 상에 형성할 수 있다.
본 발명의 반도체 발광소자의 제조방법에 의하면, 비정질 또는 나노결정질인 컨택 전극층 상에 결정질의 반사 전극층이 적층된 전극 구조를 가지고, 오믹 접촉을 형성하면서도 우수한 반사도를 가지는 p측 전극을 p형 질화물 반도체 상에 형성할 수 있다.
본 발명의 반도체 발광소자의 제조방법에 의하면, 스퍼터링 공정에 의해 금속 전극을 형성하면서도 차단 플레이트로 플라즈마의 중심부를 차단하는 간단한 방법으로 p형 질화물 반도체와 오믹 접촉을 형성하는 p측 전극을 형성할 수 있다.
본 발명은 비정질 또는 나노결정질인 컨택 전극층 상에 결정질의 반사 전극층을 적층함으로써, p형 컨택층과 오믹 접촉을 형성하며 높은 반사도를 가지는 p측 전극을 포함하는 반도체 발광 소자를 제공할 수 있다. 따라서, 반도체 발광소자의 동작 전압이 낮아지고, 광출력이 향상될 수 있다.
도 1a 내지 도 1c는 본 발명의 실시예에 따른 반도체 발광소자의 제조 방법을 나타내는 도면이다.
도 2 내지 도 4는 본 발명의 실시예에 따른 반도체 발광소자의 제조 방법에 이용되는 스퍼터링 장치에 대한 도면들이다.
도 5은 본 발명의 실시예에 따른 반도체 발광소자를 나타내는 도면이다.
도 6은 여러 공정 조건들에 의해 제조된 컨택 전극층들의 전기적인 특성들을 나타내는 도면이다.
도 7a 내지 도 7c는 여러 공정 조건들에 의해 제조된 컨택 전극층들의 주사 전자 현미경(SEM) 분석 결과를 나타내는 도면들이다.
도 8은 여러 공정 조건들에 의해 제조된 컨택 전극층들에 대한 XRD 분석 결과를 나타내는 도면이다.
도 9 내지 도 11은 본 발명의 실시예에 따른 반도체 발광소자의 전기적 특성 및 발광 특성을 나타내는 도면들이다.
도 2 내지 도 4는 본 발명의 실시예에 따른 반도체 발광소자의 제조 방법에 이용되는 스퍼터링 장치에 대한 도면들이다.
도 5은 본 발명의 실시예에 따른 반도체 발광소자를 나타내는 도면이다.
도 6은 여러 공정 조건들에 의해 제조된 컨택 전극층들의 전기적인 특성들을 나타내는 도면이다.
도 7a 내지 도 7c는 여러 공정 조건들에 의해 제조된 컨택 전극층들의 주사 전자 현미경(SEM) 분석 결과를 나타내는 도면들이다.
도 8은 여러 공정 조건들에 의해 제조된 컨택 전극층들에 대한 XRD 분석 결과를 나타내는 도면이다.
도 9 내지 도 11은 본 발명의 실시예에 따른 반도체 발광소자의 전기적 특성 및 발광 특성을 나타내는 도면들이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
이하, 도면을 참조하여 본 발명의 실시예에 따른 반도체 발광소자의 제조 방법에 대해 설명한다.
도 1a 내지 1c는 본 발명의 실시예에 따른 반도체 발광소자의 제조 방법을 설명하기 위한 도면들이다. 도 2 내지 도 4는 본 발명의 실시예에 따른 반도체 발광소자의 제조 방법에 이용되는 스퍼터링 장치에 대한 도면들이다.
본 발명의 실시예에 따른 반도체 발광소자의 제조 방법은 공정 챔버(11) 내부에 타겟(30) 및 기판 홀더(20)를 포함하는 스퍼터링 장치를 이용하여 수행될 수 있다. 특히, 본 발명의 일 실시예에 따른 반도체 발광소자의 제조 방법은 도 2 내지 도 4에 도시된 바와 같이, 타겟(30)과 기판 홀더(20) 사이에 이동 가능한 차단 플레이트(40)을 포함하는 스퍼터링 장치를 이용하여 수행될 수 있다.
본 발명의 실시예에 따른 반도체 발광소자의 제조 방법은 기판(100) 상에 적층된 n형 반도체층(110), 활성층(120), 및 p형 반도체층(130)을 포함하는 질화물계 반도체 적층 구조(ST)를 준비하는 과정, 상기 타겟(30)에 전원을 인가하여 상기 공정 챔버(11) 내에 플라즈마를 발생하는 과정, 상기 타겟(30)과 상기 기판 홀더(20) 사이에 배치된 차단 플레이트(40)로 상기 플라즈마의 일부를 차단하는 과정, 및 차단되지 않은 상기 플라즈마의 나머지를 이용하여 상기 질화물계 반도체 적층 구조(ST) 상에 컨택 전극층(151)을 증착하는 과정을 포함할 수 있다.
상기 반도체 발광소자의 제조 방법에서, 각 과정은 상술한 순서를 따라 시계열로 수행되거나, 병렬적 혹은 개별로 수행되는 과정일 수 있다.
기판(100) 상에 n형 반도체층(110), 활성층(120), 및 p형 반도체층(130)을 포함하는 질화물계 반도체 적층 구조(ST)를 준비하는 과정이 수행될 수 있다.
n형 반도체층(110)과 활성층(120) 및 p형 반도체층(130)은 AlxInyGa1-x-yN 조성식(여기서, 0≤x<1, 0≤y<1, 0≤x＋y<1임)을 갖는 질화물계 화합물 반도체 물질로 형성될 수 있다. 기판(100)과 n형 반도체층(110) 사이에 버퍼층을 포함할 수 있고, 상기 버퍼층은 AlN/GaN층 또는 GaN층으로 이루어질 수 있다. n형 반도체층(110)과 활성층(120) 및 p형 반도체층(130)은 유기 금속 화학 기상 증착(MOCVD) 방법에 의해 형성될 수 있다.
n형 반도체층(110)은 예를 들어, n형 불순물이 도핑된 GaN층 또는 GaN/AlGaN층 등으로 형성될 수 있으며, 상기 n형 불순물은 예를 들어 실리콘(Si)일 수 있다.
활성층(120)은 InGaN/GaN층 등으로 구성된 단일양자우물층(Singlel-Quantum-Well) 구조 또는 다중양자우물층(Multi-Quantum-Well)으로 형성될 수 있다.
p형 반도체층(130)은 예를 들어, p형 불순물이 도핑된 GaN층 또는 p형 불순물이 도핑된 GaN/AlGaN층 등으로 형성될 수 있으며, 상기 p형 불순물은 예를 들어, 마그네슘(Mg)일 수 있다.
p형 반도체층(130)을 성장시키는 동안에 p형 불순물의 소스를 증가시켜 고농도의 p형 불순물들(예를 들어, Mg)을 p형 반도체층(130)의 상부 영역에 주입시킬 수 있다. 성장 후 열처리를 함으로써, p형 불순물들의 일부를 p형 반도체층(130) 내에서 활성화시키고, 이와 동시에 활성화되지 않은 p형 불순물들이 p형 반도체층(130)의 상부 영역에서 하전 결함(charged defect)을 형성하도록 할 수 있다. 따라서, 컨택 전극층(151)을 증착하기 전에, p형 반도체층(130)의 상부 영역은 1×1019 내지 5×1021/cm3 범위의 하전 결함 밀도(charged defect density)를 가지도록 형성될 수 있다.
예를 들어, p형 반도체층(130)이 p형 GaN으로 이루어진 경우, p형 반도체층(130)은 3.4eV 정도의 넓은 에너지 밴드갭 및 6.5eV 이상의 일함수를 가지기 때문에 p형 반도체층(130)과 전극 사이의 계면에서 높은 쇼트키 장벽(schottky barrier)이 형성되게 된다. 특히, 전극으로 반사성이 우수한 은(Ag)을 사용하는 경우, p형 반도체층(130)과 은(Ag) 전극 사이에 약 2.5eV 이상의 높은 쇼트키 장벽이 형성될 수 있다. 따라서, p형 반도체층(130)과 전극 사이에 오믹 접촉을 형성하는 것이 쉽지 않다.
하지만, p형 반도체층(130)이 1×1019 내지 5×1021/cm3 범위의 하전 결함 밀도(charged defect density)를 포함하는 경우, p형 반도체층(130)과 전극 사이에 오믹 접촉을 형성하는 것이 가능하다. 하전 결함(charged defect)는 p형 반도체층(130)의 에너지 밴드갭 내에 깊은 결함 준위(deep defect level)를 형성할 수 있다. p형 반도체층(130)의 에너지 밴드갭 내에 이러한 깊은 결함 준위가 존재하는 경우, p형 반도체층(130)과 전극의 계면에서 캐리어들이 깊은 결함 준위(deep defect level)을 통해 전도(transport) 또는 터널링(tunneling)될 수 있기 때문에 p형 반도체층(130)과 전극 사이의 유효 쇼트키 장벽(effective schottky barrier)의 높이가 낮아진다. 그러므로, p형 반도체층(130) 상에 전극을 형성할 때, p형 반도체층(130)의 상부 영역에서 1×1019 내지 5×1021/cm3 범위의 하전 결함 밀도를 유지하는 것이 중요하다.
종래에는 전자빔 증착(e-beam evaporation) 법에 의해 전극, 예를 들어, 은(Ag) 전극을 p형 반도체층 상에 형성하는 경우, p형 반도체층과 전극 사이에 오믹 접촉이 형성될 수 있었다. 전자빔 증착 법의 경우, 증발된 은(Ag) 원자 등이 p형 반도체층 상에 단순히 응축되어 전극을 형성하는 것이므로 p형 반도체층은 데미지를 받지 않는다. 따라서, p형 반도체층은 1×1019 내지 5×1021/cm3 범위의 하전 결함 밀도를 유지할 수 있다. 한편, 전자빔 증착(e-beam evaporation) 법에 의해 형성된 은(Ag) 전극은 결정질로 형성되지만, 결정립(grain)의 크기가 작고 결정립계(grain boundary)가 많기 때문에 결정립계에서 빛이 산란되어 반사도가 낮은 문제점이 있다. 이러한 문제점들을 개선하기 위해, 스퍼터링(sputtering) 법에 의해 p형 반도체층 상에 은(Ag) 전극을 증착하려는 시도가 있었다. 스퍼터링 법에 의해 은(Ag) 전극을 형성하는 경우, 고에너지를 가지는 스퍼터된 입자들이 기판 표면에 도달하여 박막을 형성하기 때문에, 전자빔 증착 법에 의해 형성된 은(Ag) 전극에 비해 더 큰 결정립(grain)을 가지는 은(Ag) 전극을 형성할 수 있다. 종래의 스퍼터링 법에 의해 은(Ag) 전극을 형성하는 경우, 결정립계(grain boundary)가 줄어들어 반사도가 향상되는 반면, 오믹 접촉을 형성할 수 없었다. 종래의 스퍼터링 법에 의해 은(Ag) 전극을 증착하는 경우, 은(Ag) 전극을 p형 반도체층 상에 증착하는 동안에 플라즈마 내의 고에너지 스퍼터된 입자나 고에너지 전자에 의해 p형 반도체층이 데미지를 입게 되고, 이로 인해 p형 반도체층의 표면 부근의 하전 결함 밀도가 1×1019/cm3 아래로 떨어지기 때문이다.
본 발명의 일 실시예에서는 스퍼터링 법에 의하면서도 p형 반도체층에 플라즈마에 의한 데미지를 억제함으로써, p형 반도체층과 오믹 접촉을 형성하는 전극을 증착할 수 있다. 이하에서 구체적으로 설명한다.
그리고, 준비된 질화물계 반도체 적층 구조(ST)를 스퍼터링 장치의 기판 홀더(20)에 장착한 후, 타겟(30)에 전원을 인가하여 공정 챔버(11) 내에 플라즈마를 발생시키는 과정이 수행될 수 있다(도 2 및 도 3 참조).
타겟(30)은 건(gun)(35)에 장착되어 전기적으로 연결될 수 있다. 타겟(30)에 전원을 인가하는 것은 건(35)에 전원을 인가하는 것에 의해 수 행될 수 있다. 상기 전원은 예를 들어, RF 전원일 수 있다.
그리고, 타겟(30)과 기판 홀더(20) 사이에 배치된 차단 플레이트(40)로 플라즈마의 일부를 차단하는 과정이 수행될 수 있다(도 2 및 도 3 참조).
플라즈마는 타겟의 전방을 향하여 연장되는 중심부(PC)와 중심부를 둘러싸는 주변부(PP)를 포함할 수 있다. 플라즈마의 중심부(PC)는 플라즈마의 주변부(PP)보다 이온의 밀도, 에너지 및 플럭스(flux)가 높고, 전자의 밀도, 에너지 및 플럭스(flux)가 높고, 더불어 스퍼터된 입자들(원자, 이온)의 밀도, 에너지 및 플럭스(flux)가 높을 수 있다. 플라즈마의 중심부(PC)는 플라즈마의 주변부(PP)보다 더 밝은 광을 방출할 수 있다. 플라즈마를 타겟(30)의 표면에 평행하게 가로지르는 평면에서, 플라즈마의 중심부(PC)는 평면 상에서의 평균 이온 밀도보다 높은 이온 밀도를 가지는 중심 영역이고, 플라즈마의 주변부(PP)는 평균 이온 밀도보다 낮은 이온 밀도를 가지는 주변 영역일 수 있다.
차단 플레이트(40)는 플라즈마의 중심부(PC)를 가로질러 배치될 수 있고, 이로써, 플라즈마의 중심부(PC)를 질화물계 반도체 적층 구조(ST)와 차단시킬 수 있다(도 2 및 도 3 참조). 차단 플레이트(40)는 플라즈마의 중심부(PC)를 차단하여 플라즈마의 중심부(PC) 내의 고에너지의 전자 플럭스 및 고에너지의 스퍼터된 입자들의 플럭스 등이 기판 홀더(20) 상의 질화물계 반도체 적층 구조(ST)에 도달하지 못하도록 할 수 있다. 차단 플레이트(40)는 기판 홀더(20)의 상면과 평행하게 배치될 수 있으나, 이에 제한 되지 않는다.
그리고, 차단되지 않은 플라즈마의 나머지를 이용하여 질화물계 반도체 적층 구조(ST) 상에 컨택 전극층(151)을 증착하는 과정이 수행될 수 있다.
공정 챔버(11) 내에 플라즈마를 발생시키기 전에 차단 플레이트(40)보다 넓은 면적을 가지는 기판 셔터로 기판 홀더(20) 상의 질화물계 반도체 적층 구조(ST)를 가리는 과정이 추가로 수행될 수 있고, 이 경우, 컨택 전극층(151)을 증착하는 과정 전에 상기 기판 셔터를 여는 과정이 추가로 수행되는 것이 필요하다.
스퍼터링 공정에 의해 컨택 전극층(151)을 형성할 때, 플라즈마의 중심부(PC)를 이용하면, p형 반도체층(130)이 플라즈마에 의해 데미지를 입어, 구체적으로 플라즈마의 중심부(PC) 내의 고에너지의 전자 플럭스 및 고에너지의 스퍼터된 입자들의 플럭스 등에 의해 데미지를 입어 p형 반도체층(130)의 하전 결함들(charged defects)이 중성화될 수 있다. 중성화된 결함들은 p형 반도체층(130)와 컨택 전극층(151) 사이의 계면에서 캐리어들의 전도 또는 터널링에 기여할 수 없다. 플라즈마에 의한 데미지로 인해 p형 반도체층(130)의 표면 부근의 하전 결함 밀도가 1×1019/cm3 아래로 떨어지게 되면, p형 반도체층(130)와 컨택 전극층(151) 사이에 오믹 접촉이 형성될 수 없다.
그러므로, 본 실시예에서는 차단 플레이트(40)로 플라즈마의 일부, 즉 플라즈마의 중심부(PC)를 차단한 상태에서 플라즈마의 주변부(PP)만을 이용하여 p형 반도체층(130) 상에 컨택 전극층(151)을 증착할 수 있다. 이와 같이 플라즈마의 주변부(PP)만을 이용하여 컨택 전극층(151)을 증착함으로써, p형 반도체층(130)이 플라즈마에 의해 데미지를 입는 것을 억제할 수 있다. 따라서, 본 실시예에서는 컨택 전극층(151)의 증착이 완료된 상태에서도 p형 반도체층(130)의 상부 영역은 1×1019 내지 5×1021/cm3 범위의 하전 결함 밀도(charged defect density)를 유지할 수 있다. 따라서, 접측 전극층(151)은 p형 반도체층(130)과 오믹 접촉을 형성할 수 있다.
본 실시예에서 플라즈마의 주변부(PP)를 이용하여 컨택 전극층(151)을 형성하므로, 컨택 전극층(151)은 비정질 또는 나노결정질인 금속으로 이루어진 박막으로 증착될 수 있다. 플라즈마의 주변부(PP)에 포함된 저에너지를 가지는 스퍼터된 입자들을 p형 반도체층(130) 상에 제공하여 컨택 전극층(151)을 형성하는 경우, 플라즈마의 주변부(PP)에 포함된 스퍼터된 입자들이 결정질 박막을 형성할 정도의 충분한 에너지를 가지지 못하기 때문에 컨택 전극층(151)은 비정질 또는 나노결정질인 박막으로 증착될 수 있다. 비정질 또는 나노결정질인 금속 박막은 단범위 규칙성(short range order)을 가지지만, 장범위 규칙성(long range oder)를 가지는 결정질 금속 박막과 동일하거나 유사한 전기 전도도 및 일함수를 가질 수 있다. 전기 전도도 및 일함수는 물질 고유의 특성에 해당하므로 물질의 결정화 상태에 따라 크게 영향을 받지 않을 수 있다.
컨택 전극층(151)은 은(Ag), 알루미늄(Al), 금(Au), 팔라듐(Pd), 니켈(Ni), 백금(Pt) 등의 금속일 수 있다. 컨택 전극층(151)은 예를 들어, 비정질 또는 나노결정질인 은(Ag)으로 이루어질 수 있다.
도 8은 차단 플레이트(40)로 플라즈마의 중심부(PC)를 차단한 상태로 은(Ag) 타겟을 이용하여 글래스 기판 상에 각각, 10초, 60초, 180초, 360초, 및 600초동안 스퍼터링하여 컨택 전극층을 형성한 후, X-선 회절 분석을 한 결과이다. 도 8을 참조하면, 컨택 전극층을 증착하기 위한 스퍼터링 시간이 각각 10초, 60초, 180초, 360초, 및 600초인 경우에서 모두 결정질의 피크가 확인되지 않았다. 본 실시예에서, 차단 플레이트(40)에 의해 플라즈마의 중심부(PC)에 포함된 고에너지를 가지는 스퍼터된 입자들이 차단되고, 플라즈마의 주변부(PP)에 포함된 저에너지를 가지는 스퍼터된 입자들이 기판 상에 제공됨을 확인할 수 있다.
이와 달리, 질화물계 반도체 적층 구조(ST)는 p형 반도체층(130)의 상부 영역이 고농도의 p형 불순물을 포함하도록 형성하는 대신에, p형 반도체층(130) 상에 형성된 p형 컨택층(135)를 더 포함할 수 있다(도 1a 참조). p형 컨택층(135)은 유기 금속 화학 기상 증착(MOCVD) 방법에 의해 형성될 수 있다.
p형 컨택층(135)은 p형 불순물이 도핑된 질화물계 반도체층으로 형성될 수 있다. p형 컨택층(135)은 예를 들어, p형 불순물이 도핑된 GaN층으로 형성될 수 있다. p형 컨택층(135)은 p형 반도체층(130)보다 높은 농도의 p형 불순물을 포함하도록 형성될 수 있다.
p형 컨택층(135)은 활성화되지 않은 p형 불순물들로 인해 1×1019 내지 5×1021/cm3 범위의 하전 결함 밀도(charged defect density)를 가질 수 있다. p형 컨택층(135)이 예를 들어, p형 GaN으로 이루어진 경우, p형 컨택층(135)은 3.4eV 정도의 넓은 에너지 밴드갭 및 6.5eV 이상의 일함수를 가지기 때문에 전극과 계면에서 높은 쇼트키 장벽(schottky barrier)를 형성하게 된다. 따라서, p형 컨택층(135)과 전극 사이에 오믹 접촉을 형성하는 것이 쉽지 않다. 특히, p형 컨택층(135)에 형성되는 전극으로 반사성이 우수한 은(Ag)을 사용하는 경우, 약 2.5eV 이상의 높은 쇼트키 장벽이 형성될 수 있다. 하지만, p형 컨택층(135) 1×1019 내지 5×1021/cm3 범위의 하전 결함 밀도(charged defect density)를 포함하는 경우, p형 컨택층(135)과 전극 사이에 오믹 접촉을 형성하는 것이 가능하다. 하전 결함(charged defect)는 에너지 밴드갭 내에 깊은 결함 준위(deep defect level)를 형성할 수 있다. P형 컨택층(135)의 에너지 밴드갭 내에 이러한 깊은 결함 준위가 존재하는 경우, 유효 쇼트키 장벽(effective schottky barrier)의 높이가 낮아질 수 있다. 그러므로, 전극을 형성할 때, p형 컨택층(135)의 표면 영역에서 1×1019 내지 5×1021/cm3 범위의 하전 결함 밀도를 유지하는 것이 중요하다.
p형 컨택층(135) 상에 컨택 전극층(151)을 형성할 때도, 상술한 바와 같이, 차단 플레이트(40)에 의해 차단되지 않은 플라즈마의 나머지, 즉 플라즈마의 주변부(PP)를 이용하여 컨택 전극층(151)을 p형 컨택층(135) 상에 증착한다(도 1bc 참조).
이와 같이 플라즈마의 주변부(PP)만을 이용하여 컨택 전극층(151)을 증착함으로써, p형 컨택층(135)이 플라즈마 데미지를 입는 것을 억제할 수 있다. 본 실시예에서는 컨택 전극층(151)의 증착이 완료된 상태에서도 p형 컨택층(135)은 1×1019 내지 5×1021/cm3 범위의 하전 결함 밀도(charged defect density)를 유지할 수 있다. 따라서, 컨택 전극층(151)은 p형 컨택층(135)과 오믹 접촉을 형성할 수 있다.
본 실시예에서, 컨택 전극층(151)은 10nm 내지 150nm 범위의 두께로 형성되는 것이 바람직하다. 본 실시예와 같이, 차단 플레이트(40)으로 플라즈마의 중심부(PC)를 차단하고 플라즈마의 주변부(PP)를 이용하여 컨택 전극층(151)을 증착하는 경우, 컨택 전극층(151)의 두께가 10nm 미만에서는 박막 형태가 아닌 불규칙하게 배열된 아일랜드(island) 형태로 증착이 이루어져서, 후속의 반사 전극층(152)를 형성하는 스퍼터링 공정에서 p형 컨택층(135)이 컨택 전극층(151)에 의해 보호되지 못해 플라즈마 데미지를 입게 되고, 결국 p측 전극(150)은 p형 컨택층(135)와 오믹 접촉을 형성하지 못하는 문제점이 있다. 본 실시예에서 컨택 전극층(151)은 비정질 또는 나노결정질인 금속 박막으로 이루어지므로, 결정질인 금속 박막에 비해 반사도가 낮다. 반도체 발광소자가 플립칩 구조로 사용되기 위해 p형 컨택층(135) 상에 형성되는 p측 전극(150)의 반사도가 높은 것이 요구되는 데, 컨택 전극층(151)의 두께가 150nm를 초과하는 경우, 높은 반사도를 가지는 반사 전극층(152)이 전체 p측 전극(150)(약 250nm 두께를 가짐) 내에서 차지하는 비율이 감소하여 p측 전극(150)의 반사도가 낮아지는 문제점이 있다. 또한, 본 실시예와 같이, 차단 플레이트로 플라즈마의 중심부(PC)를 차단하고 플라즈마의 주변부(PP)를 이용하여 컨택 전극층(151)을 증착하는 경우, 증착 속도가 느리기 때문에 컨택 전극층(151)의 두께가 150nm 이상 형성하기 위해서는 증착 시간이 너무 길어지는 문제점이 있다.
도 6은 차단 플레이트로 플라즈마의 중심부(PC)를 차단하고 플라즈마의 주변부(PP)를 이용하여 p형 GaN층 상에 컨택 전극층을 증착하는 경우에 있어서, 스퍼터링 시간 증가에 따른 전기적 특성들(I-V 특성 및 접촉 비저항)을 측정한 것이다. 은(Ag) 타겟을 이용하여 p형 GaN층 상에 각각, 10초, 60초, 180초, 360초, 및 600초동안 스퍼터링하여 컨택 전극층을 형성한 후, 이어서 차단 플레이트를 열어서 반사 전극층을 형성하였다.
도 6을 참조하면, 컨택 전극층을 형성하기 위해 10초 및 60초 동안 스퍼터링한 경우는 비선형적인 I-V 특성을 나타내는 것을 확인하였다. 반면, 컨택 전극층을 형성하기 위해 180초, 360초, 600초 동안 스퍼터링한 경우는 선형적인 I-V 특성을 나타내며 우수한 오믹 접촉 특성을 나타내는 것을 확인하였다. 180초 이상의 조건에서는 접촉 비저항이 급격히 감소하였다. 도 7a 내지 도 7c를 참조하면, 주사 전자 현미경(SEM) 분석을 통해, 10초 및 60초 조건에서는 박막 형태가 아닌 아일랜드(island) 형태로 증착이 이루어졌음을 확인하였고, 180초 이상의 조건에서는 박막 형태로 증착이 이루어질 수 있다. 180초 조건의 경우, 약 10nm 두께의 은(Ag) 박막이 형성되고, 360초 조건의 경우는 약 15nm 두께의 은(Ag) 박막이 형성되고, 600초 조건의 경우, 약 25nm 두께의 은(Ag) 박막이 형성될 수 있다. 10초 및 60초 조건의 경우, 즉 컨택 전극층의 두께가 10nm 미만인 경우, 박막 형태로 컨택 전극층이 형성되지 않아서 반사 전극층을 형성하는 스퍼터링 공정에서 p형 GaN층이 컨택 전극층에 의해 보호되지 못해 플라즈마 데미지를 입게 된다. 도 6, 도 7a 내지 도 7c에서는 일부 조건에 대해서만 도시하였다.
한편, 차단 플레이트(40)의 직경은 타겟(30)의 직경에 비해 -20% 내지 +20%의 범위를 가지는 것이 바람직하다. 차단 플레이트(40)의 직경은 타겟(30)의 직경에 비해 -20%보다 더 작으면 플라즈마의 중심부(PC)를 잘 차단하지 못하게 되어 p형 컨택층(135)에 플라즈마 데미지가 가해질 수 있고, 차단 플레이트(40)의 직경은 타겟(30)의 직경에 비해 -20%보다 더 크면 플라즈마의 주변부(PP)의 스퍼터된 입자들이 차단 플레이트(40) 아래로 공급되기 어려워 p형 컨택층(135) 상에 컨택 전극층(151)이 균일하게 형성되지 않는 문제점이 있을 수 있다.
그리고, 차단 플레이트(40)와 기판 홀더(20) 사이의 간격은 타겟(30)과 기판 홀더(20) 사이의 간격의 1/2보다 작고, 타겟(30)과 기판 홀더(20) 사이의 간격의 1/5보다 큰 것이 바람직하다. 차단 플레이트(40)와 기판 홀더(20) 사이의 간격은 타겟(30)과 기판 홀더(20) 사이의 간격의 1/2보다 크게 되면, 차단 플레이트(40)이 타겟(30)에 가깝게 배치되기 때문에 차단 플레이트(40)가 후속에 반사 전극층(152)를 증착하기 위해 차단 플레이트(40)가 열리는 과정에서 플라즈마가 불안정해질 수 있고, 플라즈마 내의 입자들이 차단 플레이트(40)에 충돌하여 불순물을 유발할 수 있다. 그리고, 타겟(30)과 기판 홀더(20) 사이의 간격의 1/5보다 작게 되면 플라즈마의 주변부(PP)의 스퍼터된 입자들이 차단 플레이트(40) 아래로 공급되기 어려워 p형 컨택층(135) 상에 컨택 전극층(151)이 균일하게 형성되지 않는 문제점이 있을 수 있다.
그리고, 컨택 전극층(151)을 증착하는 과정은, 기판 홀더(20)에 음의 전압을 인가한 상태에서 수행될 수 있다. 이렇게 하면, 플라즈마의 주변부(PP) 내의 스퍼터된 입자(원자, 이온 등)가 p형 반도체층(130) 또는 p형 컨택층(135) 상에 증착되는 속도를 향상시킬 수 있다.
추가적으로, 컨택 전극층(151) 상에 반사 전극층(152)을 증착하는 과정이 수행될 수 있다(도 1c 참조).
컨택 전극층(151)의 증착이 완료된 다음, 도 4와 같이 차단 플레이트(40)을 이동시켜 플라즈마로부터 제거하는 과정이 수행될 수 있다. 그리고, 플라즈마 전부를 이용하여 인시츄(in-situ)로 컨택 전극층(151) 상에 반사 전극층(152)을 형성하는 과정이 수행될 수 있다.
반사 전극층(152)는 결정질이고, 컨택 전극층(151)과 동일한 금속으로 이루어진 박막으로 증착될 수 있다.
플라즈마 전부를 이용하더라도, 주로 플라즈마의 중심부(PC)에 포함된 고에너지를 가지는 스퍼터된 입자들을 컨택 전극층(151) 상에 제공하여 반사 전극층(152)을 형성하기 때문에, 반사 전극층(152)은 결정질인 박막으로 증착될 수 있다. 장범위 규칙성(long range oder)를 가지는 결정질 박막은 규칙적이고 조밀한 원자 배열을 가지므로, 반사 전극층(152)는 비정질 또는 나노결정질인 컨택 전극층(151)보다 우수한 반사도를 가질 수 있다. 그리고, 컨택 전극층(151)이 반사 전극층(152)을 증착하는 동안 플라즈마로부터 p형 컨택층(135)을 보호하므로, 반사 전극층(152)의 증착이 완료된 후에도 p형 컨택층(135)은 1×1019 내지 5×1021/cm3 범위의 하전 결함 밀도(charged defect density)를 유지할 수 있다. 따라서, 컨택 전극층(151)은 p형 컨택층(135)과 오믹 접촉을 유지할 수 있다.
반사 전극층(152)는 예를 들어, 면심입방구조의 결정질일 수 있다. 반사 전극층(152)는 은(Ag), 알루미늄(Al), 금(Au), 팔라듐(Pd), 니켈(Ni), 백금(Pt) 등의 금속일 수 있다. 반사 전극층(153)은 예를 들어, 면심입방구조의 결정질이 은(Ag)으로 이루어질 수 있다.
이처럼, p형 반도체층(130) 또는 p형 컨택층(135) 상에 컨택 전극층(151) 및 반사 전극층(152)를 적층하여 형성함으로써, 오믹 접촉을 형성하면서 높은 반사도를 가지는 p측 전극(150)을 마련할 수 있다.
그리고, p측 전극(150)은 반사 전극층(152) 상에 배치된 캡핑 전극층(153)을 더 포함할 수 있다. 반사 전극층(152)이 은(Ag)로 이루어진 경우, 열처리 등에 의해 쉽게 뭉치는 현상(agglomeration)이 발생할 수 있는 데, 캡핑 전극층(153)을 형성함으로써, 이러한 뭉침 현상을 억제할 수 있다. 캡핑 전극층(153)은 반사 전극층(152)의 물질에 따라 생략될 수 있다.
도 5는 본 발명의 실시예에 따른 반도체 발광소자를 나타내는 도면이다.
도 5를 참조하면, 본 발명의 실시예에 따른 반도체 발광소자는 기판(100), 기판(100) 상에 적층된 n형 반도체층(110), 활성층(120), 및 p형 반도체층(130)을 포함하는 질화물계 반도체 적층 구조(ST), p형 반도체층(130) 상에 배치되고 비정질 또는 나노결정질인 컨택 전극층(151)을 포함할 수 있다. 이하에서 상술한 반도체 발광소자의 제조 방법에 대한 설명과 반복되는 설명은 생략될 수 있다.
기판(100)은 질화물계 반도체를 성장시키기 위한 기판일 수 있다. 기판(100)은 예를 들어, 사파이어 기판일 수 있다. 한편, 기판(100) 상에 질화물계 반도체와 기판(100)과의 격자정합을 향상시키기 위한 버퍼층이 형성될 수 있다. n형 반도체층(110)과 활성층(120) 및 p형 반도체층(130)은 AlxInyGa1-x-yN 조성식(여기서, 0≤x<1, 0≤y<1, 0≤x＋y<1임)을 갖는 질화물계 화합물 반도체 물질로 형성될 수 있다. n형 반도체층(110)은 n형 불순물이 도핑된 GaN층 또는 GaN/AlGaN층으로 형성될 수 있으며, 상기 n형 불순물로는 실리콘(Si), 게르마늄(Ge), 주석(Sn) 등이 사용될 수 있다. 상기 n형 불순물은 예를 들어, 실리콘(Si)일 수 있다.
활성층(120)은 InGaN/GaN층으로 구성된 단일양자우물층(Singlel-Quantum-Well) 구조 또는 다중양자우물층(Multi-Quantum-Well)으로 형성될 수 있다.
p형 반도체층(130)을 성장시키는 동안에 p형 불순물의 소스를 증가시켜 고농도의 p형 불순물(예를 들어, Mg)을 p형 반도체층(130)의 상부 영역에 주입시킬 수 있다. 후속의 열처리 과정을 거치면서, 활성화되지 않은 p형 불순물들로 인해 p형 반도체층(130)의 상부 영역은 1×1019 내지 5×1021/cm3 범위의 하전 결함 밀도(charged defect density)를 가질 수 있다.
예를 들어, p형 반도체층(130)이 p형 GaN으로 이루어진 경우, p형 반도체층(130)은 3.4eV 정도의 넓은 에너지 밴드갭 및 6.5eV 이상의 일함수를 가지기 때문에 p형 반도체층(130)과 전극 사이의 계면에서 높은 쇼트키 장벽(schottky barrier)이 형성되게 된다. 특히, 전극으로 반사성이 우수한 은(Ag)을 사용하는 경우, p형 반도체층(130)과 은(Ag) 전극 사이에 약 2.5eV 이상의 높은 쇼트키 장벽이 형성될 수 있다. 따라서, p형 반도체층(130)과 전극 사이에 오믹 접촉을 형성하는 것이 쉽지 않다.
하지만, p형 반도체층(130)이 1×1019 내지 5×1021/cm3 범위의 하전 결함 밀도(charged defect density)를 포함하는 경우, p형 반도체층(130)과 전극 사이에 오믹 접촉을 형성하는 것이 가능하다. 하전 결함(charged defect)는 p형 반도체층(130)의 에너지 밴드갭 내에 깊은 결함 준위(deep defect level)를 형성할 수 있다. p형 반도체층(130)의 에너지 밴드갭 내에 이러한 깊은 결함 준위가 존재하는 경우, p형 반도체층(130)과 전극의 계면에서 캐리어들이 깊은 결함 준위(deep defect level)을 통해 전도(transport) 또는 터널링(tunneling)될 수 있기 때문에 p형 반도체층(130)과 전극 사이의 유효 쇼트키 장벽(effective schottky barrier)의 높이가 낮아진다. 그러므로, p형 반도체층(130) 상에 전극을 형성할 때, p형 반도체층(130)의 상부 영역에서 1×1019 내지 5×1021/cm3 범위의 하전 결함 밀도를 유지하는 것이 중요하다.
본 실시예에서, 컨택 전극층(151)은 차단 플레이트(40)로 플라즈마의 일부, 즉 플라즈마의 중심부(PC)를 차단한 상태에서 플라즈마의 주변부(PP)만을 이용하여 p형 반도체층(130) 상에 증착될 수 있다. 이와 같이 플라즈마의 주변부(PP)만을 이용하여 컨택 전극층(151)을 증착함으로써, p형 반도체층(130)이 플라즈마에 의해 데미지를 입는 것을 억제할 수 있다. 따라서, 본 실시예에서는 컨택 전극층(151)의 증착이 완료된 상태에서도 p형 반도체층(130)의 상부 영역은 1×1019 내지 5×1021/cm3 범위의 하전 결함 밀도(charged defect density)를 유지할 수 있다. 따라서, 접측 전극층(151)은 p형 반도체층(130)과 오믹 접촉을 형성할 수 있다.
본 실시예에서 플라즈마의 주변부(PP)를 이용하여 컨택 전극층(151)을 형성하므로, 컨택 전극층(151)은 비정질 또는 나노결정질인 금속으로 이루어진 박막일 수 있다. 플라즈마의 주변부(PP)에 포함된 저에너지를 가지는 스퍼터된 입자들을 p형 반도체층(130) 상에 제공하여 컨택 전극층(151)을 형성하기 때문에, 컨택 전극층(151)은 비정질 또는 나노결정질인 박막으로 증착될 수 있다. 비정질 또는 나노결정질인 금속 박막은 단범위 규칙성(short range order)을 가지지만, 장범위 규칙성(long range oder)를 가지는 결정질 금속 박막과 동일하거나 유사한 전기 전도도 및 일함수를 가질 수 있다.
컨택 전극층(151)은 은(Ag), 알루미늄(Al), 금(Au), 팔라듐(Pd), 니켈(Ni), 백금(Pt) 등의 금속일 수 있다. 컨택 전극층(151)은 예를 들어, 비정질 또는 나노결정질인 은(Ag)으로 이루어질 수 있다.
컨택 전극층(151)은 10nm 내지 150nm 범위의 두께로 형성되는 것이 바람직하다. 본 실시예와 같이, 차단 플레이트(40)으로 플라즈마의 중심부(PC)를 차단하고 플라즈마의 주변부(PP)를 이용하여 컨택 전극층(151)을 증착하는 경우, 컨택 전극층(151)의 두께가 10nm 미만에서는 박막 형태가 아닌 불규칙하게 배열된 아일랜드(island) 형태로 증착이 이루어져서, 후속의 반사 전극층(152)를 형성하는 스퍼터링 공정에서 p형 컨택층(135)이 컨택 전극층(151)에 의해 보호되지 못해 플라즈마 데미지를 입게 되고, 결국 p측 전극(150)은 p형 컨택층(135)와 오믹 접촉을 형성하지 못하는 문제점이 있다. 본 실시예에서 컨택 전극층(151)은 비정질 또는 나노결정질인 금속 박막으로 이루어지므로, 결정질에 비해 반사도가 낮다. 반도체 발광소자가 플립칩 구조로 사용되기 위해 p형 컨택층(135) 상에 형성되는 p측 전극(150)의 반사도가 높은 것이 요구되는 데, 컨택 전극층(151)의 두께가 150nm를 초과하는 경우, 높은 반사도를 가지는 반사 전극층(152)이 전체 p측 전극(150) 내에서 차지하는 비율이 감소하여 p측 전극(150)의 반사도가 낮아지는 문제점이 있다. 또한, 본 실시예와 같이, 차단 플레이트(40)으로 플라즈마의 중심부(PC)를 차단하고 플라즈마의 주변부(PP)를 이용하여 컨택 전극층(151)을 증착하는 경우, 증착 속도가 느리기 때문에 컨택 전극층(151)의 두께가 150nm 이상 형성하기 위해서는 증착 시간이 너무 길어지는 문제점이 있다.
본 발명의 반도체 발광소자는 컨택 전극층(151) 상에 배치되며 결정질인 금속으로 이루어진 반사 전극층(152)을 더 포함할 수 있다.
반사 전극층(152)는 상술한 바와 같이, 차단 플레이트(40)가 플라즈마로부터 제거된 상태에서 플라즈마 전부를 이용하여 형성될 수 있다. 주로 플라즈마의 중심부(PC)에 포함된 고에너지를 가지는 스퍼터된 입자들을 컨택 전극층(151) 상에 제공하여 반사 전극층(152)을 형성하기 때문에, 반사 전극층(152)은 결정질인 박막으로 증착될 수 있다. 반사 전극층(152)는 컨택 전극층(151)보다 우수한 반사도를 가질 수 있다. 그리고, 컨택 전극층(151)이 반사 전극층(152)을 증착하는 동안 플라즈마로부터 p형 반도체층(130) 또는 p형 컨택층(135)을 보호하므로, 반사 전극층(152)의 증착이 완료된 후에도 p형 반도체층(130) 또는 p형 컨택층(135)은 1×1019 내지 5×1021/cm3 범위의 하전 결함 밀도(charged defect density)를 유지할 수 있다.
반사 전극층(152)는 예를 들어, 면심입방구조의 결정질일 수 있다. 반사 전극층(152)는 은(Ag), 알루미늄(Al), 금(Au), 팔라듐(Pd), 니켈(Ni), 백금(Pt) 등의 금속일 수 있다. 반사 전극층(153)은 예를 들어, 면심입방구조의 결정질이 은(Ag)으로 이루어질 수 있다. 컨택 전극층(151) "G 반사 전극층(152)은 동일한 금속으로 이루어질 수 있다. 즉, 컨택 전극층(151)은 비정질 또는 나노결정인인 은(Ag) 박막으로 이루어지고, 반사 전극층(152)는 결정질인 은(Ag) 박막으로 이루어질 수 있다.
이처럼, p측 전극(150)은 p형 컨택층(135) 상에 컨택 전극층(151) 및 반사 전극층(152)를 포함함으로써, 오믹 접촉을 형성하면서 높은 반사도를 가질 수 있다.
상기 반도체 발광소자는 p형 반도체층(130) 상에 배치되고, 컨택 전극층(151)과 오믹 접촉을 형성하는 p형 컨택층(135)를 더 포함할 수 있다. p형 컨택층(135)은 p형 불순물이 도핑된 질화물계 반도체층으로 형성될 수 있다. p형 컨택층(135)은 예를 들어, p형 불순물이 도핑된 GaN층으로 형성될 수 있다. 성장 시에 의도적으로 고농도의 p형 불순물(예를 들어, Mg)을 p형 컨택층(135)에 주입시킴으로써, p형 컨택층(135)는 p형 반도체층(130)보다 높은 농도의 p형 불순물을 포함할 수 있다. p형 컨택층(135) 내에 포함된 p형 불순물들 중 일부만이 열처리를 통해 활성화되어 에너지 밴드갭 내에 억셉터 준위(accepter level)를 형성할 수 있다. 하지만, p형 컨택층(135) 내에 포함된 p형 불순물들 중 나머지는 에너지 밴드갭 내에 깊은 결함 준위(deep defect level)를 형성할 수 있다. p형 컨택층(135)은 1×1019 내지 5×1021/cm3 범위의 하전 결함 밀도(charged defect density)를 가질 수 있다.
컨택 전극층(151)은 상술한 바와 같이, p형 컨택층(135) 내의 하전 결함 밀도를 유지시킬 수 있는 본 발명의 스퍼터링 공정에 의해 비정질(amorphous) 또는 나노결정질(nanocrystalline)인 금속으로 형성될 수 있다.
그리고, p측 전극(150)은 반사 전극층(152) 상에 배치된 캡핑 전극층(153)을 더 포함할 수 있다. 반사 전극층(152)이 은(Ag)로 이루어진 경우, 열처리 등에 의해 쉽게 뭉치는 현상(agglomeration)이 발생할 수 있는 데, 캡핑 전극층(153)을 형성함으로써, 이러한 뭉침 현상을 억제할 수 있다. 캡핑 전극층(153)은 반사 전극층(152)의 물질에 따라 생략될 수 있다.
본 발명의 실시예에 따른 반도체 발광소자는 p측 전극(150) 상에 배치되는 p측 패드(155) 및 p형 반도체층(130)의 일부와 상기 활성층(120)의 일부가 제거되어 노출된 n형 반도체층(110) 상에 형성된 n측 패드(160)을 더 포함할 수 있다.
도 9 내지 도 11은 본 발명의 실시예에 따른 반도체 발광소자의 전기적 특성 및 발광 특성을 나타내는 도면들이다.
도 9는 반도체 발광소자의 I-V 특성을 나타내는 것이고, 도 10은 반도체 발광소자의 광출력을 나타내는 것이고, 도 11은 반도체 발광소자의 전계발광(electroluminescence) 특성을 나타내는 것이다. 도 9 내지 도 11에서는 컨택 전극층을 10초동안 스퍼터링하여 컨택 전극층을 형성한 경우와 360초 동안 스퍼터링하여 컨택 전극층을 형성한 경우에 대해서 도시하고 있다.
도 9를 참조하면, 360초 조건의 경우가 10초 조건의 경우에 비해 동작 전압이 낮아진 것을 확인하였다. 예를 들어, 83A/cm2를 기준으로 할 때, 반도체 발광소자의 동작 전압이 4.45V에서 3.51V로 감소하였다. 360초 조건의 경우, 반도체 발광소자의 p형 GaN층과 p측 전극 간에 오믹 접촉이 잘 이루어진 반면, 10초 조건의 경우, 반도체 발광소자의 p형 GaN층과 p측 전극 간에 오믹 접촉이 이루어지지 않았기 때문에 이러한 동작전압의 차이가 발생한 것으로 이해된다.
도 10을 참조하면, 360초 조건의 경우가 10초 조건의 경우에 비해 광출력이 향상된 것을 확인하였다. 예를 들어, 11mA를 기준으로 할 때, 360초 조건의 경우가 10초 조건의 경우에 비해 반도체 발광소자의 광출력이 2.3배 증가하였다. 360초 조건의 경우, 반도체 발광소자의 p형 GaN층과 p측 전극 간에 오믹 접촉이 잘 이루어진 반면, 10초 조건의 경우, 반도체 발광소자의 p형 GaN층과 p측 전극 간에 오믹 접촉이 이루어지지 않았기 때문에 이러한 광출력의 차이가 발생한 것으로 이해된다.
도 11을 참조하면, 360초 조건의 경우가 10초 조건의 경우에 비해 전계 발광 특성이 향상된 것을 확인하였다. 청색광 영역에서 피크 파장을 기준으로 2배 이상 향상되었다. 도시하지 않았으나, 발광 형태에서도 차이가 있는데, 360초 조건의 경우는 전면 발광이 일어났으나, 10초 조건의 경우는 칩의 가장자리 위주로 발광이 있어났다. 이러한 발광 형태의 차이는 360초 조건의 경우, 반도체 발광소자의 p형 GaN층과 p측 전극 간에 오믹 접촉이 잘 이루어진 반면, 10초 조건의 경우, 반도체 발광소자의 p형 GaN층과 p측 전극 간에 오믹 접촉이 이루어지지 않아서, 칩의 가장지리로 전류가 집중된 것으로 이해될 수 있다.
본 발명의 실시예에 따른 반도체 발광소자의 제조 방법에 의해 제조된 반도체 발광소자는 p형 컨택층과 오믹 접촉을 형성하며 높은 반사도를 가지는 p측 전극을 포함할 수 있고, 이로 인해, 동작 전압이 낮아지고, 광출력이 향상될 수 있다.
이와 같이, 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였으나, 본 발명의 범주에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로, 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 안되며, 아래에 기재될 특허청구범위뿐만 아니라 이 청구범위와 균등한 것들에 의해 정해져야 한다.
11 : 공정 챔버 20: 기판 홀더
30 : 타겟 35: 건
40 : 차단 플레이트 PC : 플라즈마의 중심부
PP : 플라즈마의 주변부 ST : 질화물계 반도체 적층 구조
100 : 기판 110 : n형 반도체층
120 : 활성층 130 : p형 반도체층
135 : p형 컨택층 150 : p측 전극
151 : 컨택 전극층 152 : 반사 전극층
153 : 캡핑 전극층 155: p측 패드
160 : n측 패드
30 : 타겟 35: 건
40 : 차단 플레이트 PC : 플라즈마의 중심부
PP : 플라즈마의 주변부 ST : 질화물계 반도체 적층 구조
100 : 기판 110 : n형 반도체층
120 : 활성층 130 : p형 반도체층
135 : p형 컨택층 150 : p측 전극
151 : 컨택 전극층 152 : 반사 전극층
153 : 캡핑 전극층 155: p측 패드
160 : n측 패드
Claims (15)
- 공정 챔버 내부에 타겟 및 기판 홀더를 포함하는 스퍼터링 장치를 이용한 반도체 발광소자의 제조 방법에 있어서,
기판 상에 적층된 n형 반도체층, 활성층, 및 p형 반도체층을 포함하는 질화물계 반도체 적층 구조를 준비하는 과정;
상기 타겟에 전원을 인가하여 상기 공정 챔버 내에 플라즈마를 발생하는 과정;
상기 타겟과 상기 기판 홀더 사이에 배치된 차단 플레이트로 상기 플라즈마의 일부를 차단하는 과정; 및
차단되지 않은 상기 플라즈마의 나머지를 이용하여 상기 질화물계 반도체 적층 구조 상에 컨택 전극층을 증착하는 과정;을 포함하고,
상기 컨택 전극층을 증착하는 과정 이후에,
상기 차단 플레이트를 상기 플라즈마로부터 제거하는 과정; 및
상기 플라즈마 전부를 이용하여 인시츄(in-situ)로 상기 컨택 전극층 상에 반사 전극층을 증착하는 과정을 더 포함하는 반도체 발광소자의 제조 방법. - 청구항 1에 있어서,
상기 플라즈마는 상기 타겟의 전방을 향하여 연장되는 중심부 및 상기 중심부를 둘러싸는 주변부를 포함하고, 상기 차단 플레이트는 상기 플라즈마의 중심부를 가로질러 배치되는 반도체 발광소자의 제조 방법. - 청구항 1에 있어서,
상기 컨택 전극층을 증착하는 과정에서 상기 컨택 전극층은 비정질 또는 나노결정질인 금속으로 이루어진 박막으로 증착되는 반도체 발광소자의 제조 방법. - 청구항 1에 있어서,
상기 질화물계 반도체 적층 구조는 상기 p형 반도체층 상에 배치되고 상기 컨택 전극층과 오믹 접촉을 형성하는 p형 컨택층을 더 포함하고,
상기 컨택 전극층을 증착하는 과정이 완료된 상태에서 상기 p형 컨택층은 1×1019 내지 5×1021/cm3 범위의 하전 결함 밀도(charged defect density)를 가지는 반도체 발광소자의 제조 방법. - 청구항 1에 있어서,
상기 컨택 전극층을 증착하는 과정에서 상기 컨택 전극층은 10nm 내지 150nm 범위의 두께로 형성되는 반도체 발광소자의 제조 방법. - 삭제
- 청구항 1에 있어서,
상기 반사 전극층을 증착하는 과정에서 상기 반사 전극층은 결정질이고, 상기 컨택 전극층과 동일한 금속으로 이루어진 박막으로 증착되는 반도체 발광소자의 제조 방법. - 청구항 1에 있어서,
상기 차단 플레이트의 직경은 상기 타겟의 직경에 비해 -20% 내지 +20%의 범위를 가지는 반도체 발광소자의 제조 방법. - 청구항 1에 있어서,
상기 차단 플레이트와 상기 기판 홀더 사이의 간격은 상기 타겟과 상기 기판 홀더 사이의 간격의 1/2보다 작고, 상기 타겟과 상기 기판 홀더 사이의 간격의 1/5보다 큰 반도체 발광소자의 제조 방법. - 청구항 1에 있어서,
상기 컨택 전극층을 증착하는 과정은, 상기 기판 홀더에 음의 전압을 인가한 상태에서 수행되는 반도체 발광소자의 제조 방법. - 제 1항 내지 제 5항, 제 7항 내지 제 10항 중 어느 한 항에 따른 반도체 발광소자의 제조 방법에 의해 제조된 반도체 발광소자.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |