JP2777365B2 - データ変換装置 - Google Patents
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Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ファクシミリ、イメージスキャナ、および
プリンタなどにおいて好適に実施されるデータ変換装置
に関する。 背景技術 たとえば、ファクシミリにおいては、原稿像の読取り
は画素単位に行われ、その際には一次元のCCD（電荷結
合素子）などの読取りセンサによって、原稿面に対して
左から右へ向かって主走査が行われ、上から下へ副走査
が行われて、原稿像が原稿面の全面にわたって読取られ
る。また、記録する場合には、たとえばサーマルヘッド
などの記録ヘッドによって、同様の走査が記録紙に対し
て行われる。このような走査方法は、ファクシミリにお
いて、いわゆるG3規格によって定められている。 ところが近年、いわゆるシリアル方式と呼ばれるファ
クシミリが用いられるようになってきている。このシリ
アル方式のファクシミリでは、その読取りセンサは、G3
規格における副走査方向に複数の画素を持ち、この読取
りセンサが主走査方向に機械的に移動されて、このよう
な１回の移動の後に、副走査方向に読取りセンサの持つ
画素数に応じて移動される。このようにして原稿像の読
取りが行われる。シリアル方式のファクシミリでは、記
録ヘッドもまた、読取りセンサと同様にG3規格における
副走査方向に複数の画素を持っており、記録紙に対して
前記読取りセンサと同様の走査を行って記録を行ってい
る。 上記のようなシリアル方式のファクシミリでは、読取
りセンサや記録ヘッドの画素数が少なく構成することが
できるため、コストを引き下げることができるため、近
年多用されるようになってきている。たとえば、G3規格
に従う主走査を電気的に行う読取りセンサ／記録ヘッド
では、2048画素を有するデバイスが必要となるが、シリ
アル方式においては、64〜128画素を有するデバイスを
要するにすぎない。 ファクシミリにおいては画像情報の伝送順序は、統一
されなければならず、これが統一されていなければ、送
信された画像は受信側において再現されなくなる。この
ために、前述のG3規格によってその統一が図られてい
る。 シリアル方式のファクシミリは、その走査方法がG3規
格による走査方法と全く異なるため、送信／受信に際し
て、画像データの順序を入れ換えるための変換が必要で
ある。このような画像データの変換は、各種演算回路を
用いて、いわゆるハードウエア的に行う方法、またはCP
U（Central Processing Unit）を用いて、いわゆるソフ
トウエア的に行う方法によって行われている。 発明が解決しようとする問題点 ところが、前記ハードウエア的に画像データの変換を
行う方法では、データ転送を行う相手側なファクシミリ
における、主走査長、画素数に対応し、さらに主走査長
の変更にも対応するようにすると、非常に大規模で複雑
な回路構成となる。また、ソフトウエア的に画像データ
の変換を行う方法では、CPUが、８ビット単位または16
ビット単位の処理は早いが、画素単位（すなわち１ビッ
ト単位）の処理は高速に行えないため、その処理速度が
問題となる。たとえば、CPUとしてZ80を用いてこれに与
える基本クロックの周波数を6MHzとしても、１走査線当
たり、約25msecかかってしまう。これは、圧縮、伸長な
どの画像処理時間を考慮に入れると、限界の時間であ
る。 本発明の目的は、小規模の回路構成で、しかも処理速
度が格段に向上されるデータ変換装置を提供することで
ある。 問題点を解決するための手段 本発明は、副走査方向にＹライン読み取り、該読み取
り走査を主走査方向に１ライン分のＸ画素読み取る読み
取り手段と、該読み取り手段で読み取られたＹ×Ｘ画素
のシリアルデータを副走査方向にＮ（Ｎ≪X,Y）ビット
単位のパラレルデータに変換するシリアル／パラレル変
換手段と、複数ビットの記憶容量を有し、読み込み信号
によって、前記変換されたパラレルデータをバイト単位
で並列に読み込み、転送信号によって当該バイト単位で
読み込まれたパラレルデータをＮ×Ｎビットの段単位で
１ビットずつ行列変換して転送する記憶転送手段と、前
記記憶転送手段からのＮビット単位のパラレル画像デー
タを、主走査方向に１ラインＸ画素のシリアル画像デー
タに変換するパラレル／シリアル変換手段と、前記パラ
レル／シリアル変換された主走査方向に１ラインＸ画素
の画像データを、副走査方向にＹライン出力する出力手
段と、Ｎビット単位でデータ処理を行う制御手段とを備
え、前記シリアル／パラレル変換手段と、前記記憶転送
手段と、前記パラレル／シリアル変換手段とを、前記制
御手段のバスラインに接続したことを特徴とするデータ
変換装置である。 作用 上記の構成により、１ラインＸ画素の画像データを主
走査方向にＹライン読み取ることにより得られる画像デ
ータを、CPUが処理するＮビット単位で、即ちＸ画素Ｙ
ラインの画像をＮビット単位の情報にシリアル／パラレ
ル変換し、Ｎ×Ｎビットの段単位に１ビットずつ行列変
換した後、Ｙ画素Ｘラインの画素にパラレル／シリアル
変換することにより、主走査方向に１ラインＹ画素の画
像データを副走査方向Ｘラインに変換することが高速に
できるものである。 このように、本願発明は、シリアル方式で読み取られ
た画像を通常のライン走査画像に変換するにあたり、デ
ータバス上にてCPUのデータ処理単位（Ｎビット）で行
うことにより、高速化を可能とするものである。 実施例 第１図は、本発明の一実施例に従うファクシミリ１の
基本的な構成を示すブロック図である。光源２から発生
した光は、原稿３の原稿面を照射し、原稿面からの散乱
光は一次元のCCD（電荷結合素子）などによって実現さ
れ、シリアル方式で原稿を読取る光電変換素子４を照射
する。前記光電変換素子４は、照射された光の強度に対
応したレベルの信号（すなわち、読取られた画素の輝度
に対応するレベルの信号）を出力し、二値化回路５に与
える。二値化回路５は、現に読取られた画素を、与えら
れた信号のレベルに基づいて白画素または黒画素と決定
する。すなわち、このことは“1"または“0"の１ビット
のデータを作成することに対応する。したがって、二値
化回路５は読取られた画素に“1"“0"のデータを割当て
る処理を行っている。 二値化回路５の出力は、シリアル／パラレル（以下、
S/P）変換回路６に与えられて、たとえば、８ビットの
データに変換される。この８ビットのデータはCPU（Cen
tral Processing Unit）７の制御のもとに、データバス
B1を介してバッファメモリ８に与えられて記憶される。
CPU7はPROM（Programable Read Only Memory）18に記憶
されたプログラムに基づいて、ファクシミリ１の各部の
制御、およびデータの転送などを行う。 バッファメモリ８には、前述のようにして順次画像デ
ータが記憶されてゆくが、これと同時にCPU7はバッファ
メモリ８から、既に記憶されている画像データを取出
し、後述の行列変換回路９に与える。行列変換回路９に
おいては、後述のようにして画像データが変換され、変
換されたデータは伝送メモリ10に与えられる。伝送メモ
リ10に与えられたデータは、電話回線14を介するデータ
伝送の伝送速度によって定まる速度で順次取出され、パ
ラレル−シリアル（以下、Ｐ−Ｓ）変換回路11に与えら
れてシリアルデータに変換される。前記変換されたシリ
アルデータは、モデム12において変調され、NCU（Netwo
rk Control Unit）13を介し、電話回線14を介して受信
側のファクシミリ（図示せず）に伝送される。以上は、
送信時におけるファクシミリ１の基本的な動作である。 受信時においては、受信された信号は、NCU13、モデ
ム12において、復調されてデジタル信号に変換される。
該デジタル信号は、Ｐ−Ｓ変換回路11において、パラレ
ルデータに変換される。このデータは、伝送メモリ10に
一旦蓄えられ、たとえば2Kバイト分のデータが蓄積され
ると、行列変換回路９に与えられる。行列変換回路９に
おいて変換されたデータはバッファメモリ８に順次記憶
されてゆく。 バッファメモリ８は、サーマルヘッドなどによって実
現され、シリアル方式で記録を行う記録ヘッド15の１走
査（G3規格による走査における主走査方向への１回の移
動）に対応するデータが蓄積されると、そのデータがパ
ラレル／シリアル（以下、P/S）変換回路16に与えられ
てシリアルデータに変換され、このシリアルデータが記
録ヘッド15に与えられて、該記録ヘッド15は与えられた
データに基づいて記録紙17に対して記録を行ってゆく。
バッファメモリ８では、データ出力中においても、次の
データの入力が行われる。したがって、バッファメモリ
８は、光電変換素子4/記録ヘッド15の２走査分の容量が
必要とされる。 第２図は、日本工業規格Ｂ列４番（以下、B4判）の原
稿20のG3規格による走査、およびファクシミリ１におい
て行われる走査を示している。第２図（１）はG3規格に
対応し、第２図（２）はファクシミリ１において行われ
る走査に対応している。第２図（１）を参照して、G3規
格においては、矢符R1方向に主走査が行われ、矢符R2方
向に副走査が行われる。このようにして走査線L1,L2,
…,L128,…,Lnのｎ本の走査線によって表される走査が
行われて、原稿の読取り、または記録が行われる。たと
えばB4判の原稿20に対しては、１走査線は2048画素に対
応し、したがって１走査線に対応する画像のデータは20
48ビットのデータで表される。 第２図（２）を参照して、ファクシミリ１において
は、たとえば矢符R2方向へ128画素が読取られ、同様な
読取りを矢符R1方向に順次行ってゆく。したがって、B4
判の原稿20においては、走査線l1,l2,…,l2048の2048本
の走査線によって表される走査が行われ、次に矢符２方
向に128画素分ずれて、同様の走査が行われ、このよう
な走査を順次行って、原稿20の読取りが行われる。ま
た、記録に関しても同様の走査が行われる。したがって
光電変換素子4/記録ヘッド15が原稿20の矢符R1の上流側
端部から下流側端部まで１回移動する（以下、このこと
を１走査と呼ぶ）ことによって、第２図（１）の走査線
L1〜L128に対応する画像情報の読取り／記録が行われる
ことになる。 ファクシミリ１においては、送信時において、バッフ
ァメモリ８に記憶される画像情報は、第２図（２）に示
される走査線によって表される順序で記憶されるため、
これを、第２図（１）に示される走査線によって表され
る順序に変換しなければならない。また、受信時におい
ては、その逆の変換が必要である。以下においては、フ
ァクシミリ１において行われる前述のようなデータの変
換について説明する。 第３図は、バッファメモリ８のメモリマップである。
バッファメモリ８は前述のように２走査分必要であるの
で、 128×2048×２＝512Kビット …（１） の容量が必要となるが、第３図においては256Kビットの
記憶領域のみを示している。この256Kビットのデータを
変換している間に、次の画像データが、残りの256Kビッ
トの記憶領域に入力されていることになる。 バッファメモリ８には、１バイトごとにアドレスが00
0H番地、001H番地、…、7FFFH番地（Ｈは16進数である
ことを示す）のように付され、たとえば第２図（２）の
走査線l1に対応する画像データは000H番地〜00FH番地ま
での16バイトの記憶領域に記憶され、走査線l2に対して
は010H番地〜01FH番地、…、走査線l2048に対しては7FF
0H番地〜7FFFH番地の記憶領域に記憶される。 本実施例においては、画像データが８バイト単位で処
理される。その８バイトの画像データとは、000H番地、
010H番地、020H番地、030H番地、040H番地、050H番地、
060H番地、070H番地によって構成される単位領域S1、08
0H番地、090H番地、0A0H番地、0B0H番地、0C0H番地、0D
0H番地、0E0H番地、0F0H番地によって構成される単位領
域S2、…、7F80H番地、7F90H番地、7FA0H番地、7FB0H番
地、7FC0H番地、7FD0H番地、7FE0H番地、7FF0H番地によ
って構成される単位領域S256、001H番地、011H番地、02
1H番地、031H番地、041H番地、051H番地、061H番地、07
1H番地によって構成される単位領域S257、…、7F8FH番
地、7F9FH番地、7FAFH番地、7FBFH番地、7FCFH番地、7F
DFH番地、7FEFH番地、7FFFH番地によって構成される単
位領域S4096のそれぞれに記憶された画像データであ
る。また、説明の便宜上、バッファメモリ８全体に記憶
されたデータを行列によって表わし、１ビットごとのデ
ータをデータＭ（i,j）（ただし、i,jは整数であって、
１≦ｉ≦2048,1≦ｊ≦128）として表わす。したがっ
て、たとえば、000H番地には、データＭ（1,1）〜Ｍ
（1,8）の画像データが記憶されている。走査線l1に対
応するデータは、データＭ（1,j）（１≦ｊ≦128）で表
わされ、走査線L1に対応するデータは、データＭ（i,
1）（１≦ｉ≦2048）で表わされる。 バッファメモリ８には、第２図（２）の走査線で表さ
れる順序に画像データが記憶されているため、これを、
第２図（１）の走査線で表される順序で取出すには、た
とえば、単位領域S1,S2,…,S256の画像データをこの順
序で取出し、その各々の単位領域について、各単位領域
に記憶されたデータＭ（i,j）によって作られる行列の
行と列を転置し、この後に伝送メモリ10に記憶させれば
よい。 このように処理して画像データを伝送メモリ10に記憶
させた一例が第４図に示される。第４図に示される記憶
態様は、次のようにして実現される。すなわち、まず、
バッファメモリ８に対してCPU7がそのアドレスを指定し
て単位領域S1を取出す。次に単位領域S1内のデータＭ
（1,1），…,M（1,8）,M（2,1），…,M（2,8）,M（3,
1），…,M（8,8）を行列変換回路９に与えて、行と列を
入換える。この後に、１バイトずつ、CPU7によって伝送
メモリ10のアドレスを指定しながら、伝送メモリ10の00
0H番地、100H番地、200H番地、…、700H番地に書込んで
ゆく。すなわち、000H番地には、データＭ（1,1）,M
（2,1）,M（3,1）,M（4,1），…,M（8,1）が、100H番地
にはデータＭ（1,2）,M（2,2）,M（3,2），…,M（8,2）
が…、700H番地には、データＭ（1,8）,M（2,8），…,M
（8,8）が書込まれる。同様のことを単位領域S2〜S256
について行うことによって、第４図に示されるように、
画像データが伝送メモリ10に記憶されることになる。こ
の状態で、伝送メモリ10をアドレス順に１バイトずつ読
出すことによって、走査線L1に対応するデータＭ（i,
j）（１≦ｉ≦2048）、走査線L2に対応するデータＭ
（i,2）（１≦ｉ≦2048）、…、走査線L8に対応するデ
ータＭ（i,8）（１≦ｉ≦2048）が順に取出されること
になる。同様の処理を単位領域S257〜S4096にわたって
行うことによって全画像データがG3規格に対応する配列
に変換されることになる。 第５図は、前述の行列変換を実現する行列変換回路９
の基本的な構成を示すブロック図である。送信時におい
て、バッファメモリ８に記憶された画像データは、デー
タバスB1から記憶転送手段であるシフトレジスタSR0〜S
R7から成るシフトレジスタ群30に、ラインD0〜D7を介し
て８ビット並列に与えられる。シフトレジスタSR0〜SR7
は、いずれも８ビットのシフトレジスタである。シフト
レジスタSR0〜SR7には、テコーダ31から、それぞれライ
ンLP0〜LP7を介して読込み信号であるロードパルスが与
えられ、各シフトレジスタは、ロードパルスが与えられ
ると、データバスB1からラインD0〜D7を介して画像デー
タを読込む。 デコーダ31には、３ビットのカウンタ32からそのカウ
ント値がラインC2,C1,C0を介して３ビット並列に与えら
れ、デコーダ31は与えられたカウント値に応じて、ライ
ンLP0〜LP7のいずれか１つに対して、ロードパルスを出
力する。カウンタ32には基本クロック信号WPが与えら
れ、また読出しパルスRPがリセット信号として与えられ
る。 シフトレジスタSR0〜SR7は、それぞれラインSRD0〜SR
D7を介して、それぞれの最下位ビットのデータを出力制
御ゲート33に与える。該出力制御ゲート33には読出しパ
ルスRPが与えられ、これに同期して、画像データが８ビ
ット並列にデータバスB1を介して伝送メモリ10に与えら
れる。 シフトレジスタ群30には、前述の読出しパルスRPが転
送信号として与えられ、この読出しパルスRPに同期し
て、シフトレジスタSR0〜SR7においては、それぞれの内
部データが最上位ビットから最下位ビットへ向かって１
ビットずつシフトする。 第６図は、前記行列変換回路９の動作を説明するため
のタイミングチャートである。第６図（１）は基本クロ
ック信号WPを示し、第６図（２）〜第６図（４）は、そ
れぞれラインC2〜C0に導出される信号を示している。第
６図（５）〜第６図（12）はそれぞれラインLP7〜LP0に
導出される信号を示し、第６図（13）〜第６図（20）は
シフトレジスタ群30に与えられるデータに対応する信号
を示し、第６図（21）は読出しパルスRPを示し、第６図
（22）〜第６図（29）はラインSRD0〜SRD7に導出される
データに対応する信号を示している。 ラインC0はカウンタ32の最下位ビットに対応し、ライ
ンC2は最上位ビットに対応している。基本クロック信号
WPの立上がり時において、ラインC0に導出される信号は
反転し、ラインC0に導出される信号の立下がり時におい
てラインC1に導出される信号は反転し、ラインC1に導出
される信号の立下がり時においてラインC2に導出される
信号は反転する。 ラインC0〜C2に導出される信号において、ローレベル
を“0"、ハイレベルを“1"として、ラインC0の最下位ビ
ットに割当て、これらの信号によってカウント値を二進
数で表し、その十進表示をｋと表わす。このとき、デコ
ーダ31は基本クロック信号WPに同期してロードパルスを
ラインLPkに導出する。このようにしてラインLP0〜LP7
には、第６図（５）〜第６図（12）に示される信号が導
出されることになる。 ラインD0〜D7を介して、バッファメモリ８内の単位領
域S1内のデータが、シフトレジスタ群30に入力される場
合を考える。単位領域S1のデータは000H番地、010H番
地、020H番地、030H番地、040H番地、050H番地、060H番
地、070H番地の順に並列にラインD0〜D7に導出される。
ただしラインD0が最下位ビットに、ラインD7が最上位ビ
ットに対応する。このようにして、ラインD0〜D7には第
６図（13）〜第６図（20）に示されるデータに対応した
信号が導出される。 時刻t0において、読出しパルスRPが発生され、カウン
タ32がリセットされる。時刻t1において、基本クロック
信号WPが入力されると、このとき、カウンタ32の計数値
は０であって、したがってデコーダ31はラインLP0にロ
ードパルスを出力し、このときにラインD0〜D7に導出さ
れている８ビットのデータはシフトレジスタSR0に収納
される。すなわちデータＭ（1,1）,M（1,2），…,M（1,
8）はシフトレジスタSR0に格納され、その最下位ビット
のデータＭ（1,1）がラインSRD0に導出される。 時刻t2においては、カウンタ32のカウント値は１であ
り、したがってラインLP1にロードパルスが導出され、
したがってシフトレジスタSR1に、ラインD0〜D7に導出
されているデータＭ（2,1），…,M（2,8）が格納され
る。同様にして、時刻t3,t4,t5,t6,t7,t8において、シ
フトレジスタSR2,SR3,SR4,SR5,SR6,SR7にそれぞれデー
タＭ（3,1），…,M（3,8）;M（4,1），…,M（4,8）;M
（5,1），…,M（5,8）;M（6,1），…,M（6,8）;M（7,
1），…,M（7,8）;M（8,1），…,M（8,8）が格納され
る。 時刻t9において読出しパルスRPが立下がつてローレベ
ルとなると、これに同期して、出力制御ゲート33はデー
タＭ（1,1）,M（2,1），…,M（8,1）をデータバスB1に
出力する。時刻t10において読出しパルスRPが立上がる
と、これに同期して、シフトレジスタSR0〜SR7はそれぞ
れ内部データを最上位ビットから最下位ビットに向かう
方向に１ビットだけシフトさせる。これによって、ライ
ンSDR0〜SDR7にはそれぞれ、データＭ（1,2）,M（2,
2）,M（3,2），…,M（8,2）に対応する信号が導出され
る。以下、同様にして読出しパルスRPのローレベル時に
おいてデータの読出しが行われ、読出しパルスRPの立上
がりに同期してシフトレジスタSR0〜SR7内でのデータの
シフトを行うことによって、単位領域S1内のデータＭ
（i,j）（１≦ｉ≦8,1≦ｊ≦８）に対して、行と列の入
換えが行われ、このようにして行列変換されたデータが
伝送メモリ10に第４図示のように格納される。 受信時においては、ラインD0〜D7に対して伝送メモリ
10から、データが与えられ、同様の行列変換が行われ
て、バッファメモリ８に画像データがアドレスを指定し
ながら入力される。 第７図は、伝送時においてファクシミリ１の各部に導
出される信号を示す図である。第７図（１）は光電変換
素子４の出力信号を示し、第７図（２）はこれに対応す
る二値化回路６の出力を、第７図（３）はP/S変換回路1
1の出力を示している。第７図（２）および第７図
（３）においてバッファメモリ８のデータＭ（i,j）
（１≦ｉ≦2048,1≦ｊ≦128）に対応する信号部分は参
照符ｍ（i,j）を付して示される。光電変換素子４は第
２図（２）図示の走査線l1に対して、第７図（１）に示
される期間W1に表される信号を出力する。同様に、走査
線l2,…,l2048に対応しては、期間W2,…,W2048に表され
る信号が出力される。各期間W1,…,W2048の間に間欠的
に信号が出力されない期間は、帰線期間Δである。 第７図（２）および第７図（３）において、ハイレベ
ルは黒画素に対応し、ローレベルは白画素に対応する。
二値化回路５の出力信号は順に、データＭ（1,1）,M
（1,2），…,M（1,128）;M（2,1），…,M（2,128）；
…;M（2048,1），…,M（2048,128）に対応している。こ
のような順序で読取られた、各画素のデータはP/S変換
回路11においては、第７図（３）に示されるようにデー
タＭ（1,1）,M（2,1）,M（3,1），…,M（2048,1）;M
（1,2），…,M（2048,2）；…;M（1,128），…,M（204
8,128）の順に出力されることになる。 以上のように本実施例においては、送信時においては
バッファメモリ８に取込まれたデータは８バイトの単位
領域S1,S2,…,S4096ごとに変換処理が施される。まず、
CPU7によってバッファメモリ８のアドレスを指定しバッ
ファメモリ８から単位領域S1を取出して、該単位領域S1
内のデータＭ（i,j）（１≦ｉ≦８、１≦ｊ≦８）に対
して行列変換回路９において行列変換を行い、CPU7が伝
送メモリ10のアドレスを指定して伝送メモリ10の000H番
地、100H番地、…、200H番地に順に入力する。次に単位
領域S2を取出し、行列変換を行って伝送メモリ10の001H
番地、101H番地、…、701H番地に順に入力する。単位領
域S3〜S256内のデータについても同様の処理を施して伝
送メモリ10に入力することによって、第２図（１）の走
査線L1〜L8に対応するデータが伝送メモリ10に蓄えられ
る。この状態で、伝送メモリ10内のデータをアドレスの
順序に読出すことによって、G3規格に対応したデータ伝
送が行える。以上の処理を単位領域S257〜S512、…、単
位領域S3841〜S4096について行うことによって、原稿像
の１走査分の画像情報が、G3規格に従った順序で伝送さ
れる。同様の処理が全原稿面にわたって行われ、そのよ
うにして、全原稿像の画像情報が伝送される。 受信時においては、伝送メモリ10にG3規格による走査
線８本分の画像データを蓄え、この後に伝送メモリ10の
アドレス000H番地、100H番地、…、700H番地を指定し
て、この領域の８バイトのデータを取出して、行列変換
回路９に入力して行列変換を行い、さらに、バッファメ
モリ８のアドレス000H番地、010H番地、…、070H番地を
指定して格納する。次に伝送メモリ10のアドレス001H番
地、101H番地、…、701H番地を指定して行列変換を行
い、バッファメモリ８にアドレス080H番地、090H番地、
…0F0H番地を指定して格納する。同様にして伝送メモリ
10のアドレス0FFH番地、1FFH番地、…、7FFH番地の８バ
イトのデータまで同様の処理を行うことによって、第２
図（１）の走査線L1〜L8に対応するデータの入力が終了
する。次の８走査線分のデータが伝送メモリ10に蓄えら
れると、このデータは前述と同様に処理されてバッファ
メモリ８の単位領域S257〜S512に格納され、さらに同様
にして単位領域S3841〜S4096までデータが格納される
と、１走査分のデータの蓄積が終了する。 この後、バッファメモリ８内のデータはアドレス順に
取出されて、P/S変換回路16においてシリアル信号に変
換され、記録ヘッド15によって第２図（２）に示される
走査が行われ、記録が開始される。この記録が行われて
いる間においては、バッファメモリ８の、現にデータの
読出しが行われている領域とは別の領域に、伝送メモリ
10からのデータの入力が行われている。 以上の処理において、CPU7は、バッファメモリ８、伝
送メモリ10のアドレスを指定して、データの転送を８ビ
ット単位で行っているので、その高速性は充分に保たれ
る。本件発明者による実験結果において、CPU7としてZ8
0を使用してアドレスの指定を行うようにすると、１走
査当りの処理時間が約41msecという結果が得られること
が確認されている。１走査はG3規格における８走査線に
対応し、したがって１走査線当りでは約5msecとなって
非常に高速な処理が可能であることが解る。また、行列
変換以外は、CPU7による、いわゆるソフトウエア的な処
理であるため、原稿のサイズの変化や、相手側のファク
シミリにおける読取りセンサおよび記録ヘッドの画素数
の多少にも容易に対応することが可能となる。さらに行
列変換回路９は小規模で簡単な回路構成であるため、回
路内に容易に組込むことができる。 前述の実施例においては、行列変換を８バイト単位で
行うようにしたが、たとえば、16ビット×16＝32バイト
を単位として行ってもよい。このときには、画像データ
の処理は16ビット単位で行われる。 効 果 本発明によれば、１ラインＸ画素の画像データを主走
査方向にＹライン読み取ることにより得られる画像デー
タを、CPUが処理するＮビット単位で、即ちＸ画素Ｙラ
インの画像をＮビット単位の情報にシリアル／パラレル
変換し、Ｎ×Ｎビットの段単位に１ビットずつ行列変換
した後、Ｙ画素Ｘラインの画素にパラレル／シリアル変
換することにより、主走査方向に１ラインＹ画素の画像
データを副走査方向Ｘラインに変換することが高速にで
きるものである。 このように、本願発明は、シリアル方式で読み取られ
た画像を通常のライン走査画像に変換するにあたり、デ
ータバス上にてCPUのデータ処理単位（Ｎビット）で行
うことにより、高速化を可能とするものである。
プリンタなどにおいて好適に実施されるデータ変換装置
に関する。 背景技術 たとえば、ファクシミリにおいては、原稿像の読取り
は画素単位に行われ、その際には一次元のCCD（電荷結
合素子）などの読取りセンサによって、原稿面に対して
左から右へ向かって主走査が行われ、上から下へ副走査
が行われて、原稿像が原稿面の全面にわたって読取られ
る。また、記録する場合には、たとえばサーマルヘッド
などの記録ヘッドによって、同様の走査が記録紙に対し
て行われる。このような走査方法は、ファクシミリにお
いて、いわゆるG3規格によって定められている。 ところが近年、いわゆるシリアル方式と呼ばれるファ
クシミリが用いられるようになってきている。このシリ
アル方式のファクシミリでは、その読取りセンサは、G3
規格における副走査方向に複数の画素を持ち、この読取
りセンサが主走査方向に機械的に移動されて、このよう
な１回の移動の後に、副走査方向に読取りセンサの持つ
画素数に応じて移動される。このようにして原稿像の読
取りが行われる。シリアル方式のファクシミリでは、記
録ヘッドもまた、読取りセンサと同様にG3規格における
副走査方向に複数の画素を持っており、記録紙に対して
前記読取りセンサと同様の走査を行って記録を行ってい
る。 上記のようなシリアル方式のファクシミリでは、読取
りセンサや記録ヘッドの画素数が少なく構成することが
できるため、コストを引き下げることができるため、近
年多用されるようになってきている。たとえば、G3規格
に従う主走査を電気的に行う読取りセンサ／記録ヘッド
では、2048画素を有するデバイスが必要となるが、シリ
アル方式においては、64〜128画素を有するデバイスを
要するにすぎない。 ファクシミリにおいては画像情報の伝送順序は、統一
されなければならず、これが統一されていなければ、送
信された画像は受信側において再現されなくなる。この
ために、前述のG3規格によってその統一が図られてい
る。 シリアル方式のファクシミリは、その走査方法がG3規
格による走査方法と全く異なるため、送信／受信に際し
て、画像データの順序を入れ換えるための変換が必要で
ある。このような画像データの変換は、各種演算回路を
用いて、いわゆるハードウエア的に行う方法、またはCP
U（Central Processing Unit）を用いて、いわゆるソフ
トウエア的に行う方法によって行われている。 発明が解決しようとする問題点 ところが、前記ハードウエア的に画像データの変換を
行う方法では、データ転送を行う相手側なファクシミリ
における、主走査長、画素数に対応し、さらに主走査長
の変更にも対応するようにすると、非常に大規模で複雑
な回路構成となる。また、ソフトウエア的に画像データ
の変換を行う方法では、CPUが、８ビット単位または16
ビット単位の処理は早いが、画素単位（すなわち１ビッ
ト単位）の処理は高速に行えないため、その処理速度が
問題となる。たとえば、CPUとしてZ80を用いてこれに与
える基本クロックの周波数を6MHzとしても、１走査線当
たり、約25msecかかってしまう。これは、圧縮、伸長な
どの画像処理時間を考慮に入れると、限界の時間であ
る。 本発明の目的は、小規模の回路構成で、しかも処理速
度が格段に向上されるデータ変換装置を提供することで
ある。 問題点を解決するための手段 本発明は、副走査方向にＹライン読み取り、該読み取
り走査を主走査方向に１ライン分のＸ画素読み取る読み
取り手段と、該読み取り手段で読み取られたＹ×Ｘ画素
のシリアルデータを副走査方向にＮ（Ｎ≪X,Y）ビット
単位のパラレルデータに変換するシリアル／パラレル変
換手段と、複数ビットの記憶容量を有し、読み込み信号
によって、前記変換されたパラレルデータをバイト単位
で並列に読み込み、転送信号によって当該バイト単位で
読み込まれたパラレルデータをＮ×Ｎビットの段単位で
１ビットずつ行列変換して転送する記憶転送手段と、前
記記憶転送手段からのＮビット単位のパラレル画像デー
タを、主走査方向に１ラインＸ画素のシリアル画像デー
タに変換するパラレル／シリアル変換手段と、前記パラ
レル／シリアル変換された主走査方向に１ラインＸ画素
の画像データを、副走査方向にＹライン出力する出力手
段と、Ｎビット単位でデータ処理を行う制御手段とを備
え、前記シリアル／パラレル変換手段と、前記記憶転送
手段と、前記パラレル／シリアル変換手段とを、前記制
御手段のバスラインに接続したことを特徴とするデータ
変換装置である。 作用 上記の構成により、１ラインＸ画素の画像データを主
走査方向にＹライン読み取ることにより得られる画像デ
ータを、CPUが処理するＮビット単位で、即ちＸ画素Ｙ
ラインの画像をＮビット単位の情報にシリアル／パラレ
ル変換し、Ｎ×Ｎビットの段単位に１ビットずつ行列変
換した後、Ｙ画素Ｘラインの画素にパラレル／シリアル
変換することにより、主走査方向に１ラインＹ画素の画
像データを副走査方向Ｘラインに変換することが高速に
できるものである。 このように、本願発明は、シリアル方式で読み取られ
た画像を通常のライン走査画像に変換するにあたり、デ
ータバス上にてCPUのデータ処理単位（Ｎビット）で行
うことにより、高速化を可能とするものである。 実施例 第１図は、本発明の一実施例に従うファクシミリ１の
基本的な構成を示すブロック図である。光源２から発生
した光は、原稿３の原稿面を照射し、原稿面からの散乱
光は一次元のCCD（電荷結合素子）などによって実現さ
れ、シリアル方式で原稿を読取る光電変換素子４を照射
する。前記光電変換素子４は、照射された光の強度に対
応したレベルの信号（すなわち、読取られた画素の輝度
に対応するレベルの信号）を出力し、二値化回路５に与
える。二値化回路５は、現に読取られた画素を、与えら
れた信号のレベルに基づいて白画素または黒画素と決定
する。すなわち、このことは“1"または“0"の１ビット
のデータを作成することに対応する。したがって、二値
化回路５は読取られた画素に“1"“0"のデータを割当て
る処理を行っている。 二値化回路５の出力は、シリアル／パラレル（以下、
S/P）変換回路６に与えられて、たとえば、８ビットの
データに変換される。この８ビットのデータはCPU（Cen
tral Processing Unit）７の制御のもとに、データバス
B1を介してバッファメモリ８に与えられて記憶される。
CPU7はPROM（Programable Read Only Memory）18に記憶
されたプログラムに基づいて、ファクシミリ１の各部の
制御、およびデータの転送などを行う。 バッファメモリ８には、前述のようにして順次画像デ
ータが記憶されてゆくが、これと同時にCPU7はバッファ
メモリ８から、既に記憶されている画像データを取出
し、後述の行列変換回路９に与える。行列変換回路９に
おいては、後述のようにして画像データが変換され、変
換されたデータは伝送メモリ10に与えられる。伝送メモ
リ10に与えられたデータは、電話回線14を介するデータ
伝送の伝送速度によって定まる速度で順次取出され、パ
ラレル−シリアル（以下、Ｐ−Ｓ）変換回路11に与えら
れてシリアルデータに変換される。前記変換されたシリ
アルデータは、モデム12において変調され、NCU（Netwo
rk Control Unit）13を介し、電話回線14を介して受信
側のファクシミリ（図示せず）に伝送される。以上は、
送信時におけるファクシミリ１の基本的な動作である。 受信時においては、受信された信号は、NCU13、モデ
ム12において、復調されてデジタル信号に変換される。
該デジタル信号は、Ｐ−Ｓ変換回路11において、パラレ
ルデータに変換される。このデータは、伝送メモリ10に
一旦蓄えられ、たとえば2Kバイト分のデータが蓄積され
ると、行列変換回路９に与えられる。行列変換回路９に
おいて変換されたデータはバッファメモリ８に順次記憶
されてゆく。 バッファメモリ８は、サーマルヘッドなどによって実
現され、シリアル方式で記録を行う記録ヘッド15の１走
査（G3規格による走査における主走査方向への１回の移
動）に対応するデータが蓄積されると、そのデータがパ
ラレル／シリアル（以下、P/S）変換回路16に与えられ
てシリアルデータに変換され、このシリアルデータが記
録ヘッド15に与えられて、該記録ヘッド15は与えられた
データに基づいて記録紙17に対して記録を行ってゆく。
バッファメモリ８では、データ出力中においても、次の
データの入力が行われる。したがって、バッファメモリ
８は、光電変換素子4/記録ヘッド15の２走査分の容量が
必要とされる。 第２図は、日本工業規格Ｂ列４番（以下、B4判）の原
稿20のG3規格による走査、およびファクシミリ１におい
て行われる走査を示している。第２図（１）はG3規格に
対応し、第２図（２）はファクシミリ１において行われ
る走査に対応している。第２図（１）を参照して、G3規
格においては、矢符R1方向に主走査が行われ、矢符R2方
向に副走査が行われる。このようにして走査線L1,L2,
…,L128,…,Lnのｎ本の走査線によって表される走査が
行われて、原稿の読取り、または記録が行われる。たと
えばB4判の原稿20に対しては、１走査線は2048画素に対
応し、したがって１走査線に対応する画像のデータは20
48ビットのデータで表される。 第２図（２）を参照して、ファクシミリ１において
は、たとえば矢符R2方向へ128画素が読取られ、同様な
読取りを矢符R1方向に順次行ってゆく。したがって、B4
判の原稿20においては、走査線l1,l2,…,l2048の2048本
の走査線によって表される走査が行われ、次に矢符２方
向に128画素分ずれて、同様の走査が行われ、このよう
な走査を順次行って、原稿20の読取りが行われる。ま
た、記録に関しても同様の走査が行われる。したがって
光電変換素子4/記録ヘッド15が原稿20の矢符R1の上流側
端部から下流側端部まで１回移動する（以下、このこと
を１走査と呼ぶ）ことによって、第２図（１）の走査線
L1〜L128に対応する画像情報の読取り／記録が行われる
ことになる。 ファクシミリ１においては、送信時において、バッフ
ァメモリ８に記憶される画像情報は、第２図（２）に示
される走査線によって表される順序で記憶されるため、
これを、第２図（１）に示される走査線によって表され
る順序に変換しなければならない。また、受信時におい
ては、その逆の変換が必要である。以下においては、フ
ァクシミリ１において行われる前述のようなデータの変
換について説明する。 第３図は、バッファメモリ８のメモリマップである。
バッファメモリ８は前述のように２走査分必要であるの
で、 128×2048×２＝512Kビット …（１） の容量が必要となるが、第３図においては256Kビットの
記憶領域のみを示している。この256Kビットのデータを
変換している間に、次の画像データが、残りの256Kビッ
トの記憶領域に入力されていることになる。 バッファメモリ８には、１バイトごとにアドレスが00
0H番地、001H番地、…、7FFFH番地（Ｈは16進数である
ことを示す）のように付され、たとえば第２図（２）の
走査線l1に対応する画像データは000H番地〜00FH番地ま
での16バイトの記憶領域に記憶され、走査線l2に対して
は010H番地〜01FH番地、…、走査線l2048に対しては7FF
0H番地〜7FFFH番地の記憶領域に記憶される。 本実施例においては、画像データが８バイト単位で処
理される。その８バイトの画像データとは、000H番地、
010H番地、020H番地、030H番地、040H番地、050H番地、
060H番地、070H番地によって構成される単位領域S1、08
0H番地、090H番地、0A0H番地、0B0H番地、0C0H番地、0D
0H番地、0E0H番地、0F0H番地によって構成される単位領
域S2、…、7F80H番地、7F90H番地、7FA0H番地、7FB0H番
地、7FC0H番地、7FD0H番地、7FE0H番地、7FF0H番地によ
って構成される単位領域S256、001H番地、011H番地、02
1H番地、031H番地、041H番地、051H番地、061H番地、07
1H番地によって構成される単位領域S257、…、7F8FH番
地、7F9FH番地、7FAFH番地、7FBFH番地、7FCFH番地、7F
DFH番地、7FEFH番地、7FFFH番地によって構成される単
位領域S4096のそれぞれに記憶された画像データであ
る。また、説明の便宜上、バッファメモリ８全体に記憶
されたデータを行列によって表わし、１ビットごとのデ
ータをデータＭ（i,j）（ただし、i,jは整数であって、
１≦ｉ≦2048,1≦ｊ≦128）として表わす。したがっ
て、たとえば、000H番地には、データＭ（1,1）〜Ｍ
（1,8）の画像データが記憶されている。走査線l1に対
応するデータは、データＭ（1,j）（１≦ｊ≦128）で表
わされ、走査線L1に対応するデータは、データＭ（i,
1）（１≦ｉ≦2048）で表わされる。 バッファメモリ８には、第２図（２）の走査線で表さ
れる順序に画像データが記憶されているため、これを、
第２図（１）の走査線で表される順序で取出すには、た
とえば、単位領域S1,S2,…,S256の画像データをこの順
序で取出し、その各々の単位領域について、各単位領域
に記憶されたデータＭ（i,j）によって作られる行列の
行と列を転置し、この後に伝送メモリ10に記憶させれば
よい。 このように処理して画像データを伝送メモリ10に記憶
させた一例が第４図に示される。第４図に示される記憶
態様は、次のようにして実現される。すなわち、まず、
バッファメモリ８に対してCPU7がそのアドレスを指定し
て単位領域S1を取出す。次に単位領域S1内のデータＭ
（1,1），…,M（1,8）,M（2,1），…,M（2,8）,M（3,
1），…,M（8,8）を行列変換回路９に与えて、行と列を
入換える。この後に、１バイトずつ、CPU7によって伝送
メモリ10のアドレスを指定しながら、伝送メモリ10の00
0H番地、100H番地、200H番地、…、700H番地に書込んで
ゆく。すなわち、000H番地には、データＭ（1,1）,M
（2,1）,M（3,1）,M（4,1），…,M（8,1）が、100H番地
にはデータＭ（1,2）,M（2,2）,M（3,2），…,M（8,2）
が…、700H番地には、データＭ（1,8）,M（2,8），…,M
（8,8）が書込まれる。同様のことを単位領域S2〜S256
について行うことによって、第４図に示されるように、
画像データが伝送メモリ10に記憶されることになる。こ
の状態で、伝送メモリ10をアドレス順に１バイトずつ読
出すことによって、走査線L1に対応するデータＭ（i,
j）（１≦ｉ≦2048）、走査線L2に対応するデータＭ
（i,2）（１≦ｉ≦2048）、…、走査線L8に対応するデ
ータＭ（i,8）（１≦ｉ≦2048）が順に取出されること
になる。同様の処理を単位領域S257〜S4096にわたって
行うことによって全画像データがG3規格に対応する配列
に変換されることになる。 第５図は、前述の行列変換を実現する行列変換回路９
の基本的な構成を示すブロック図である。送信時におい
て、バッファメモリ８に記憶された画像データは、デー
タバスB1から記憶転送手段であるシフトレジスタSR0〜S
R7から成るシフトレジスタ群30に、ラインD0〜D7を介し
て８ビット並列に与えられる。シフトレジスタSR0〜SR7
は、いずれも８ビットのシフトレジスタである。シフト
レジスタSR0〜SR7には、テコーダ31から、それぞれライ
ンLP0〜LP7を介して読込み信号であるロードパルスが与
えられ、各シフトレジスタは、ロードパルスが与えられ
ると、データバスB1からラインD0〜D7を介して画像デー
タを読込む。 デコーダ31には、３ビットのカウンタ32からそのカウ
ント値がラインC2,C1,C0を介して３ビット並列に与えら
れ、デコーダ31は与えられたカウント値に応じて、ライ
ンLP0〜LP7のいずれか１つに対して、ロードパルスを出
力する。カウンタ32には基本クロック信号WPが与えら
れ、また読出しパルスRPがリセット信号として与えられ
る。 シフトレジスタSR0〜SR7は、それぞれラインSRD0〜SR
D7を介して、それぞれの最下位ビットのデータを出力制
御ゲート33に与える。該出力制御ゲート33には読出しパ
ルスRPが与えられ、これに同期して、画像データが８ビ
ット並列にデータバスB1を介して伝送メモリ10に与えら
れる。 シフトレジスタ群30には、前述の読出しパルスRPが転
送信号として与えられ、この読出しパルスRPに同期し
て、シフトレジスタSR0〜SR7においては、それぞれの内
部データが最上位ビットから最下位ビットへ向かって１
ビットずつシフトする。 第６図は、前記行列変換回路９の動作を説明するため
のタイミングチャートである。第６図（１）は基本クロ
ック信号WPを示し、第６図（２）〜第６図（４）は、そ
れぞれラインC2〜C0に導出される信号を示している。第
６図（５）〜第６図（12）はそれぞれラインLP7〜LP0に
導出される信号を示し、第６図（13）〜第６図（20）は
シフトレジスタ群30に与えられるデータに対応する信号
を示し、第６図（21）は読出しパルスRPを示し、第６図
（22）〜第６図（29）はラインSRD0〜SRD7に導出される
データに対応する信号を示している。 ラインC0はカウンタ32の最下位ビットに対応し、ライ
ンC2は最上位ビットに対応している。基本クロック信号
WPの立上がり時において、ラインC0に導出される信号は
反転し、ラインC0に導出される信号の立下がり時におい
てラインC1に導出される信号は反転し、ラインC1に導出
される信号の立下がり時においてラインC2に導出される
信号は反転する。 ラインC0〜C2に導出される信号において、ローレベル
を“0"、ハイレベルを“1"として、ラインC0の最下位ビ
ットに割当て、これらの信号によってカウント値を二進
数で表し、その十進表示をｋと表わす。このとき、デコ
ーダ31は基本クロック信号WPに同期してロードパルスを
ラインLPkに導出する。このようにしてラインLP0〜LP7
には、第６図（５）〜第６図（12）に示される信号が導
出されることになる。 ラインD0〜D7を介して、バッファメモリ８内の単位領
域S1内のデータが、シフトレジスタ群30に入力される場
合を考える。単位領域S1のデータは000H番地、010H番
地、020H番地、030H番地、040H番地、050H番地、060H番
地、070H番地の順に並列にラインD0〜D7に導出される。
ただしラインD0が最下位ビットに、ラインD7が最上位ビ
ットに対応する。このようにして、ラインD0〜D7には第
６図（13）〜第６図（20）に示されるデータに対応した
信号が導出される。 時刻t0において、読出しパルスRPが発生され、カウン
タ32がリセットされる。時刻t1において、基本クロック
信号WPが入力されると、このとき、カウンタ32の計数値
は０であって、したがってデコーダ31はラインLP0にロ
ードパルスを出力し、このときにラインD0〜D7に導出さ
れている８ビットのデータはシフトレジスタSR0に収納
される。すなわちデータＭ（1,1）,M（1,2），…,M（1,
8）はシフトレジスタSR0に格納され、その最下位ビット
のデータＭ（1,1）がラインSRD0に導出される。 時刻t2においては、カウンタ32のカウント値は１であ
り、したがってラインLP1にロードパルスが導出され、
したがってシフトレジスタSR1に、ラインD0〜D7に導出
されているデータＭ（2,1），…,M（2,8）が格納され
る。同様にして、時刻t3,t4,t5,t6,t7,t8において、シ
フトレジスタSR2,SR3,SR4,SR5,SR6,SR7にそれぞれデー
タＭ（3,1），…,M（3,8）;M（4,1），…,M（4,8）;M
（5,1），…,M（5,8）;M（6,1），…,M（6,8）;M（7,
1），…,M（7,8）;M（8,1），…,M（8,8）が格納され
る。 時刻t9において読出しパルスRPが立下がつてローレベ
ルとなると、これに同期して、出力制御ゲート33はデー
タＭ（1,1）,M（2,1），…,M（8,1）をデータバスB1に
出力する。時刻t10において読出しパルスRPが立上がる
と、これに同期して、シフトレジスタSR0〜SR7はそれぞ
れ内部データを最上位ビットから最下位ビットに向かう
方向に１ビットだけシフトさせる。これによって、ライ
ンSDR0〜SDR7にはそれぞれ、データＭ（1,2）,M（2,
2）,M（3,2），…,M（8,2）に対応する信号が導出され
る。以下、同様にして読出しパルスRPのローレベル時に
おいてデータの読出しが行われ、読出しパルスRPの立上
がりに同期してシフトレジスタSR0〜SR7内でのデータの
シフトを行うことによって、単位領域S1内のデータＭ
（i,j）（１≦ｉ≦8,1≦ｊ≦８）に対して、行と列の入
換えが行われ、このようにして行列変換されたデータが
伝送メモリ10に第４図示のように格納される。 受信時においては、ラインD0〜D7に対して伝送メモリ
10から、データが与えられ、同様の行列変換が行われ
て、バッファメモリ８に画像データがアドレスを指定し
ながら入力される。 第７図は、伝送時においてファクシミリ１の各部に導
出される信号を示す図である。第７図（１）は光電変換
素子４の出力信号を示し、第７図（２）はこれに対応す
る二値化回路６の出力を、第７図（３）はP/S変換回路1
1の出力を示している。第７図（２）および第７図
（３）においてバッファメモリ８のデータＭ（i,j）
（１≦ｉ≦2048,1≦ｊ≦128）に対応する信号部分は参
照符ｍ（i,j）を付して示される。光電変換素子４は第
２図（２）図示の走査線l1に対して、第７図（１）に示
される期間W1に表される信号を出力する。同様に、走査
線l2,…,l2048に対応しては、期間W2,…,W2048に表され
る信号が出力される。各期間W1,…,W2048の間に間欠的
に信号が出力されない期間は、帰線期間Δである。 第７図（２）および第７図（３）において、ハイレベ
ルは黒画素に対応し、ローレベルは白画素に対応する。
二値化回路５の出力信号は順に、データＭ（1,1）,M
（1,2），…,M（1,128）;M（2,1），…,M（2,128）；
…;M（2048,1），…,M（2048,128）に対応している。こ
のような順序で読取られた、各画素のデータはP/S変換
回路11においては、第７図（３）に示されるようにデー
タＭ（1,1）,M（2,1）,M（3,1），…,M（2048,1）;M
（1,2），…,M（2048,2）；…;M（1,128），…,M（204
8,128）の順に出力されることになる。 以上のように本実施例においては、送信時においては
バッファメモリ８に取込まれたデータは８バイトの単位
領域S1,S2,…,S4096ごとに変換処理が施される。まず、
CPU7によってバッファメモリ８のアドレスを指定しバッ
ファメモリ８から単位領域S1を取出して、該単位領域S1
内のデータＭ（i,j）（１≦ｉ≦８、１≦ｊ≦８）に対
して行列変換回路９において行列変換を行い、CPU7が伝
送メモリ10のアドレスを指定して伝送メモリ10の000H番
地、100H番地、…、200H番地に順に入力する。次に単位
領域S2を取出し、行列変換を行って伝送メモリ10の001H
番地、101H番地、…、701H番地に順に入力する。単位領
域S3〜S256内のデータについても同様の処理を施して伝
送メモリ10に入力することによって、第２図（１）の走
査線L1〜L8に対応するデータが伝送メモリ10に蓄えられ
る。この状態で、伝送メモリ10内のデータをアドレスの
順序に読出すことによって、G3規格に対応したデータ伝
送が行える。以上の処理を単位領域S257〜S512、…、単
位領域S3841〜S4096について行うことによって、原稿像
の１走査分の画像情報が、G3規格に従った順序で伝送さ
れる。同様の処理が全原稿面にわたって行われ、そのよ
うにして、全原稿像の画像情報が伝送される。 受信時においては、伝送メモリ10にG3規格による走査
線８本分の画像データを蓄え、この後に伝送メモリ10の
アドレス000H番地、100H番地、…、700H番地を指定し
て、この領域の８バイトのデータを取出して、行列変換
回路９に入力して行列変換を行い、さらに、バッファメ
モリ８のアドレス000H番地、010H番地、…、070H番地を
指定して格納する。次に伝送メモリ10のアドレス001H番
地、101H番地、…、701H番地を指定して行列変換を行
い、バッファメモリ８にアドレス080H番地、090H番地、
…0F0H番地を指定して格納する。同様にして伝送メモリ
10のアドレス0FFH番地、1FFH番地、…、7FFH番地の８バ
イトのデータまで同様の処理を行うことによって、第２
図（１）の走査線L1〜L8に対応するデータの入力が終了
する。次の８走査線分のデータが伝送メモリ10に蓄えら
れると、このデータは前述と同様に処理されてバッファ
メモリ８の単位領域S257〜S512に格納され、さらに同様
にして単位領域S3841〜S4096までデータが格納される
と、１走査分のデータの蓄積が終了する。 この後、バッファメモリ８内のデータはアドレス順に
取出されて、P/S変換回路16においてシリアル信号に変
換され、記録ヘッド15によって第２図（２）に示される
走査が行われ、記録が開始される。この記録が行われて
いる間においては、バッファメモリ８の、現にデータの
読出しが行われている領域とは別の領域に、伝送メモリ
10からのデータの入力が行われている。 以上の処理において、CPU7は、バッファメモリ８、伝
送メモリ10のアドレスを指定して、データの転送を８ビ
ット単位で行っているので、その高速性は充分に保たれ
る。本件発明者による実験結果において、CPU7としてZ8
0を使用してアドレスの指定を行うようにすると、１走
査当りの処理時間が約41msecという結果が得られること
が確認されている。１走査はG3規格における８走査線に
対応し、したがって１走査線当りでは約5msecとなって
非常に高速な処理が可能であることが解る。また、行列
変換以外は、CPU7による、いわゆるソフトウエア的な処
理であるため、原稿のサイズの変化や、相手側のファク
シミリにおける読取りセンサおよび記録ヘッドの画素数
の多少にも容易に対応することが可能となる。さらに行
列変換回路９は小規模で簡単な回路構成であるため、回
路内に容易に組込むことができる。 前述の実施例においては、行列変換を８バイト単位で
行うようにしたが、たとえば、16ビット×16＝32バイト
を単位として行ってもよい。このときには、画像データ
の処理は16ビット単位で行われる。 効 果 本発明によれば、１ラインＸ画素の画像データを主走
査方向にＹライン読み取ることにより得られる画像デー
タを、CPUが処理するＮビット単位で、即ちＸ画素Ｙラ
インの画像をＮビット単位の情報にシリアル／パラレル
変換し、Ｎ×Ｎビットの段単位に１ビットずつ行列変換
した後、Ｙ画素Ｘラインの画素にパラレル／シリアル変
換することにより、主走査方向に１ラインＹ画素の画像
データを副走査方向Ｘラインに変換することが高速にで
きるものである。 このように、本願発明は、シリアル方式で読み取られ
た画像を通常のライン走査画像に変換するにあたり、デ
ータバス上にてCPUのデータ処理単位（Ｎビット）で行
うことにより、高速化を可能とするものである。
【図面の簡単な説明】
第１図は本発明の一実施例に従うファクシミリ１の基本
的な構成を示すブロック図、第２図はG3規格による走査
と、ファクシミリ１において行われる走査とを説明する
ための図、第３図はバッファメモリ８内の記憶態様を説
明するための図、第４図は伝送メモリ10の記憶態様を説
明するための図、第５図は行列変換回路９の基本的な構
成を示すブロック図、第６図は行列変換回路９の動作を
説明するためのタイミングチャート、第７図はファクシ
ミリ１の各部に導出される信号を示す図である。 １……ファクシミリ、４……光電変換素子、７……CP
U、８……バッファメモリ、９……行列変換回路、10…
…伝送メモリ、15……記録ヘッド、30……シフトレジス
タ群、31……デコーダ、SR0〜SR7……シフトレジスタ、
RP……読出しパルス
的な構成を示すブロック図、第２図はG3規格による走査
と、ファクシミリ１において行われる走査とを説明する
ための図、第３図はバッファメモリ８内の記憶態様を説
明するための図、第４図は伝送メモリ10の記憶態様を説
明するための図、第５図は行列変換回路９の基本的な構
成を示すブロック図、第６図は行列変換回路９の動作を
説明するためのタイミングチャート、第７図はファクシ
ミリ１の各部に導出される信号を示す図である。 １……ファクシミリ、４……光電変換素子、７……CP
U、８……バッファメモリ、９……行列変換回路、10…
…伝送メモリ、15……記録ヘッド、30……シフトレジス
タ群、31……デコーダ、SR0〜SR7……シフトレジスタ、
RP……読出しパルス
フロントページの続き
(56)参考文献 特開 昭61−181262（ＪＰ，Ａ)
特開 昭62−26972（ＪＰ，Ａ)
特開 昭61−262793（ＪＰ，Ａ)
Claims (1)
- (57)【特許請求の範囲】 １．副走査方向にＹライン読み取り、該読み取り走査を
主走査方向に１ライン分のＸ画素読み取る読み取り手段
と、 該読み取り手段で読み取られたＹ×Ｘ画素のシリアルデ
ータを副走査方向にＮ（Ｎ≪X,Y）ビット単位のパラレ
ルデータに変換するシリアル／パラレル変換手段と、 複数ビットの記憶容量を有し、読み込み信号によって、
前記変換されたパラレルデータをバイト単位で並列に読
み込み、転送信号によって当該バイト単位で読み込まれ
たパラレルデータをＮ×Ｎビットの段単位で１ビットず
つ行列変換して転送する記憶転送手段と、 前記記憶転送手段からのＮビット単位のパラレル画像デ
ータを、主走査方向に１ラインＸ画素のシリアル画像デ
ータに変換するパラレル／シリアル変換手段と、 前記パラレル／シリアル変換された主走査方向に１ライ
ンＸ画素の画像データを、副走査方向にＹライン出力す
る出力手段と、 Ｎビット単位でデータ処理を行う制御手段とを備え、 前記シリアル／パラレル変換手段と、前記記憶転送手段
と、前記パラレル／シリアル変換手段とを、前記制御手
段のバスラインに接続したことを特徴とするデータ変換
装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62247627A JP2777365B2 (ja) | 1987-09-30 | 1987-09-30 | データ変換装置 |
| DE19883888776 DE3888776T2 (de) | 1987-09-30 | 1988-09-30 | Datenumwandler und diesen benutzender Bildleser. |
| EP88309127A EP0310432B1 (en) | 1987-09-30 | 1988-09-30 | Data converter and image reader using the same |
| US07/566,894 US5274470A (en) | 1987-09-30 | 1990-08-14 | Data converter and image reader using the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62247627A JP2777365B2 (ja) | 1987-09-30 | 1987-09-30 | データ変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6490666A JPS6490666A (en) | 1989-04-07 |
| JP2777365B2 true JP2777365B2 (ja) | 1998-07-16 |
Family
ID=17166321
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62247627A Expired - Lifetime JP2777365B2 (ja) | 1987-09-30 | 1987-09-30 | データ変換装置 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0310432B1 (ja) |
| JP (1) | JP2777365B2 (ja) |
| DE (1) | DE3888776T2 (ja) |
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| JP3406929B2 (ja) * | 1993-11-30 | 2003-05-19 | キヤノン株式会社 | 画像通信装置 |
| JP2000148650A (ja) * | 1998-11-09 | 2000-05-30 | Canon Inc | 複合機器の制御装置 |
| US6545068B1 (en) | 2000-02-09 | 2003-04-08 | E. I. Du Pont De Nemours And Company | Grouting compositions |
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| FR2385112A1 (fr) * | 1977-03-23 | 1978-10-20 | Cit Alcatel | Dispositif de balayage de document |
| JPS5580954A (en) * | 1978-12-14 | 1980-06-18 | Ricoh Co Ltd | Picture information process system |
| DE3126635A1 (de) * | 1981-07-06 | 1983-01-20 | Robert Bosch Gmbh, 7000 Stuttgart | Verfahren zur wandlung der zeilenzahl |
| US4700234A (en) * | 1983-08-30 | 1987-10-13 | Canon Kabushiki Kaisha | Image processing system |
| JPS61181262A (ja) * | 1985-02-06 | 1986-08-13 | Nec Corp | フアクシミリ送信装置 |
| JPS6226972A (ja) * | 1985-07-26 | 1987-02-04 | Nec Corp | フアクシミリ受信装置 |
-
1987
- 1987-09-30 JP JP62247627A patent/JP2777365B2/ja not_active Expired - Lifetime
-
1988
- 1988-09-30 EP EP88309127A patent/EP0310432B1/en not_active Expired - Lifetime
- 1988-09-30 DE DE19883888776 patent/DE3888776T2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0310432A2 (en) | 1989-04-05 |
| JPS6490666A (en) | 1989-04-07 |
| DE3888776T2 (de) | 1994-08-18 |
| DE3888776D1 (de) | 1994-05-05 |
| EP0310432A3 (en) | 1990-09-19 |
| EP0310432B1 (en) | 1994-03-30 |
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Legal Events
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|---|---|---|---|
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