JPH0795795B2 - 原稿読み取り装置 - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明はCCDなどのラインイメージセンサを複数固有す
る原稿読み取り装置に関する。

従来の技術 最近、原稿読み取り装置はより大きな原稿の読み取り、
あるいは高解像度の読み取りが必要とされている。その
ため、ビット数の多いラインイメージセンサを用意しな
ければならない。そこで従来、複数のラインイメージセ
ンサを使用し、主走査幅を分割して読み取る方法があっ
た。

第７図は従来の原稿読み取り装置を示すもので、40は光
源、41は原稿、42と43はレンズ、44と45は例えばCCD等
の電荷蓄積型のラインイメージセンサ（以下、ラインイ
メージセンサという）、46はセンサ駆動回路、47は出力
信号選択手段、48は出力選択信号発生手段、49は２値化
回路である。

第８図は従来の原稿読み取り装置の動作を示すタイミン
グ図であり、（ａ）、（ｂ）、（ｃ）はそれぞれライン
イメージセンサ44のスタートパルス、電荷蓄積ライン、
読み出しライン、（ｄ）、（ｅ）、（ｆ）はそれぞれラ
インイメージセンサ45のスタートパルス、電荷蓄積ライ
ン、読み出しラインである。（ｇ）は図示しない副走査
駆動手段（例えば、パルスモータ）の送りパルスであ
り、１パルスで１ライン送るものである。（ｈ）はライ
ンイメージセンサ44、45が走査している原稿上のライン
を示すものである。（ｉ）は出力選択信号発生回路48の
出力信号であり、（ｊ）は出力信号選択手段47の出力信
号である。

以下第７図及び第８図を用いて従来の原稿読み取り装置
の動作を説明する。光源40で原稿41を照明し、反射光を
レンズ42、43により主走査幅を２分割してラインイメー
ジセンサ44、45上に集光し、ラインイメージセンサ44、
45により光電変換されアナログ画信号を得る。ここでラ
インイメージセンサ44とラインイメージセンサ45はセン
サ駆動回路46により第８図（ａ）、（ｄ）に示すスター
トパルスと図示しないクロックパルスが与えられ、
（ｂ）、（ｅ）に示すように１主走査期間中に２回電荷
蓄積し、（ｃ）、（ｆ）に示すように１主走査期間中に
２回読みだすように駆動される。ラインイメージセンサ
44、45で得られたアナログ画信号は出力信号選択手段47
において、出力選択信号発生回路48から発生される出力
選択信号（ｉ）が“1"のときラインイメージセンサ44の
出力信号（ｃ）を選択し、“0"のときはラインイメージ
センサ45の（ｆ）を選択して（ｊ）に示すようなシリア
ルのアナログ画信号に合成される。合成されたシリアル
のアナログ画信号は、２値化回路49により２値化され
る。以上の動作と同期を取りながら図示しない副走査駆
動手段により副走査方向にレンズ42、43、ラインイメー
ジセンサ44、45、及び光源40とからなる光学系と原稿と
を相対的に移動させることにより原稿１の全領域を走査
し、画信号を得るものであった。

発明が解決しようとする問題点 しかし以上のような構成でラインイメージセンサを駆動
すると１主走査期間の半分の電荷蓄積時間しか得ること
はできなくなり、同一光量の光源に対して効率が悪く、
高速化しにくいという問題点があった。

問題点を解決するための手段 本発明は上記問題を解決するために、同一主走査線上に
設けられた複数の電荷蓄積型ラインイメージセンサと、
前記複数の電荷蓄積型ラインイメージセンサをそれぞれ
１主走査期間で電荷蓄積し、次の１主走査期間で読み出
すべく駆動するセンサ駆動回路と、それぞれの電荷蓄積
型ラインイメージセンサの出力信号を増幅する増幅器
と、前記複数の出力信号を１画素読み出し期間内に順次
切り換えてシリアルのアナログ画信号に合成する出力信
号合成手段と、前記出力信号合成手段の出力信号をA/D
変換するA/D変換器と、前記A/D変換器の出力信号に所定
の処理を施す信号処理回路と、前記信号処理回路の出力
信号を１ライン分格納できる複数のラインメモリと、前
記複数のラインメモリのうち１個を書き込み用として１
画素毎に適切なアドレスを与え順次格納し、他のライン
メモリのうち１個を読み出しとしてシリアルに読み出す
べく制御するラインメモリコントローラとを設けた構成
とするものである。

作用 本発明は上記した構成により複数のラインイメージセン
サの出力を出力信号合成手段により、１画素読み出し期
間内に順次切り換えてシリアルのアナログ画信号として
合成し、前記シリアルのアナログ画信号をA/D変換した
後、後段の複数のラインメモリのうち１個を書き込み用
として１画素毎に適切なアドレスを与え順次格納し、他
のラインメモリのうち１個を読み出し用としてシリアル
に読み出すようにラインメモリコントローラで制御する
ことによりラインイメージセンサの電荷蓄積時間を１主
走査期間に保ち、高速化を図ることができる。

実施例 第１図は本発明の一実施例を示す原稿読み取り装置の概
略構成図である。

第１図において１は原稿、２、３はレンズ、４、５は電
荷蓄積型ラインイメージセンサ（以下、ラインイメージ
センサという）であり、原稿１の領域Ａはレンズ２によ
ってラインイメージセンサ４に結像され、領域Ｂはレン
ズ３によってラインイメージセンサ５に結像される。６
はラインイメージセンサ４、５を駆動するセンサ駆動回
路、７、８はラインイメージセンサ４、５の出力信号を
増幅する増幅器、９、10は増幅器７、８の出力信号をサ
ンプルホールドするサンプルホールド回路、11、12はサ
ンプルホールド回路９、10の出力信号をクランプするク
ランプ回路、13はクランプ回路11、12の出力信号を１画
素読み出し期間内に切り換え、シリアルのアナログ画信
号に合成する出力信号合成手段、14は出力信号合成手段
の出力信号をアナログ−デジタル変換するA/D変換器で
ある。15はA/D変換器14の出力信号に所定の処理を施す
信号処理回路であり、シェーディング補正回路15aと２
値化回路15bによって構成されている。16、17は信号処
理回路15の出力信号を１ライン分格納できるラインメモ
リ、18はラインメモリ16、17を制御するラインメモリコ
ントローラである。

第２図及び第３図は本実施例の動作を説明するタイミン
グ図である。第２図は、ラインイメージセンサのスター
トパルスと電荷蓄積ラインと読み出しラインと図示しな
い副走査方向駆動手段の送りパルスとの関係を示すタイ
ミング図である。（Ａ）はラインイメージセンサ４、５
のスタートパルスであり、（Ｂ）、（Ｃ）はそれぞれラ
インイメージセンサ４の電荷蓄積ラインと読み出しライ
ンであり、（Ｄ）、（Ｅ）はそれぞれラインイメージセ
ンサ４の電荷蓄積ラインと読み出しラインであり、
（Ｆ）は図示しない副走査方向駆動手段（例えば、パル
スモータ）の送りパルスである。第３図はラインイメー
ジセンサの出力信号合成手段の動作を説明するタイミン
グ図である。（ａ）はラインイメージセンサ４、５のス
タートパルス、（ｂ）はクランプ回路11の出力信号、
（ｃ）はクランプ回路12の出力信号、（ｄ）は出力信号
合成手段の出力信号である。

以下本実施例における原稿読み取り装置の動作を第１図
及び第２図及び第３図を用いて説明する。

原稿１を図示しない光源で照射し、領域Ａはレンズ２を
通してラインイメージセンサ４に結像され、領域Ｂはレ
ンズ３を通してラインイメージセンサ５に結像され、そ
れぞれ光信号を電気信号に変換する。そしてラインイメ
ージセンサ４、５にスタートパルス（Ａ）と図示しない
シフトクロックパルスをセンサ駆動回路６により与え第
２図の（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）に示すように１
主走査期間電荷蓄積し、次の１主走査期間で読み出すよ
うに駆動する。ラインイメージセンサ４、５の出力信号
はそれぞれ増幅器７、８で増幅され、増幅器７、８の出
力信号はそれぞれサンプルホールド回路９、10で所定の
タイミングで１画素ごとにサンプルホールドされる。サ
ンプルホールド回路９、10の出力信号は、クランプ回路
11、12で両方の出力信号の黒ビットにおけるレベルを等
しくOvに調整する。そしてクランプ回路11の出力信号は
第３図の（ｂ）に、クランプ回路12の出力信号は第３図
の（ｃ）に示す如くなる。これらクランプ回路11、12の
出力信号は、出力信号合成手段13により１画素の読み出
し期間内に順次切り換えられ第３図の（ｄ）に示すよう
なシリアルのアナログ画信号となる。次に出力信号合成
手段13により合成されたシリアルのアナログ画信号は、
信号処理回路15のシェーディング補正回路15aでシェー
ディング補正され、２値化回路15bで２値化される。２
値化回路15bの出力信号、即ち、信号処理回路15の出力
信号はラインメモリ16、17に入力され、次に説明するよ
うな手順で格納される。例えば、本実施例の原稿読み取
り装置が24dot/mmの解像度でA4の短手方向を主走査方向
として読み取るとすると１個のラインイメージセンサの
画素数は2592であり、１ライン分の画素数は5184であ
る。まず、ラインメモリコントローラ18により例えばラ
インメモリ16を書き込み用に、ラインメモリ17を読み出
し用に指定する。次に信号処理回路15から出力された主
走査線上の１画素目の出力信号は、ラインメモリ16の第
１番地に格納され、主走査線上の２画素目、即ちライン
イメージセンサ５の１画素目の出力信号は、ラインメモ
リ16の第2593番地に格納されるように、ラインメモリコ
ントローラ18がラインメモリ16を制御する。このように
順次5184画素目までの出力信号をラインメモリ16に格納
する。一方、ラインメモリ17は、現在、読み出しの状態
にあるが前ラインにおいては書き込みの状態にあり上記
の手順で前ラインのデータが格納されており、その前ラ
インのデータを第１番地のデータから順次シリアルに第
5184番地まで読み出し、次段の装置、例えばプリンタに
供給すべくラインメモリコントローラ18により制御され
る。

かくして、１ラインの走査は終了し、図示しない副走査
駆動手段、例えばパルスモータへ第２図の（Ｆ）に示す
送りパルスを入力し、１ライン分副走査方向に送る。以
上の動作を繰返し原稿１の全領域を読み取ることができ
る。

以上のように２個のラインイメージセンサの出力信号を
１画素読み出し期間内に順次切り換え、シリアルのアナ
ログ画信号とし、A/D変換してデジタル信号処理したの
ちに、ラインメモリへの格納を上記説明したごとく行う
ことにより、複数のラインイメージセンサの各々を１主
走査期間で電荷蓄積することができるので、光源の光を
有効に利用でき、高速でありながらS/Nの大きな出力を
得ることができる。また、本実施例の信号処理回路に入
力される時の１画素あたりのデータ長は、従来のものと
同じであるから、信号処理回路の処理スピードは従来の
ものと同じで対応できる。

本実施例では、２個のラインイメージセンサを用いて原
稿の主走査幅を２分割して読み取る場合を説明したが、
３個以上の場合であってもよいのはいうまでもない。

第４図は本発明の他の実施例を示す原稿読み取り装置の
概略構成図である。前実施例と同じものは同じ符号を付
し、説明を省く。ラインイメージセンサ４及び５はフィ
ルタオンチップの電荷蓄積型ラインイメージセンサ（以
下、ラインイメージセンサという）であり、第５図に示
すごとくシリアルにＲ、Ｇ、Ｂのフィルタが1dotごとに
オンチップされている。信号処理回路15は、シェーディ
ング補正回路15aとR1ラッチ回路15cとG1ラッチ回路15d
とB1ラッチ回路15eとR2ラッチ回路15fとG2ラッチ回路15
gとB2ラッチ回路15hと色相補正回路15iとから構成され
ている。第６図は、信号処理回路15の動作を説明するタ
イミング図である。A/D変換器14までの動作は前実施例
と同じである。以下第４図及び第６図を用いて信号処理
回路15以降の動作の説明を行う。A/D変換器14より第６
図（ａ）に示すようなデジタル画信号が信号処理回路15
に入力される。ここでR₁（１）、G₁（１）、B₁（１）・
・・で示されるデータはラインイメージセンサ４の出力
でありR₂（１）、G₂（１）、B₂（１）・・・で示される
データはラインイメージセンサ５の出力である。
（１）、（２）・・・で表されるものはそれぞれのライ
ンイメージセンサの１画素目及び２画素目という意味で
ある。

まず、入力されたデジタル画信号はシェーディング補正
回路15aによりシェーディング補正される。シェーディ
ング補正回路15aの出力信号は各々のラッチ回路にラッ
チされるが、R1ラッチ回路15cは第６図の（ｂ）に示す
ように、ラインイメージセンサ４のR1のデータをラッチ
し、（ｅ）に示すようなタイミングでデータを出力する
ように構成されている。G1ラッチ回路15dは第６図の
（ｃ）に示すように、ラインイメージセンサ４のG1のデ
ータをラッチし、（ｆ）に示すようなタイミングでデー
タを出力するように構成されている。B1ラッチ回路15e
は第６図の（ｄ）に示すように、ラインイメージセンサ
４のB1のデータをラッチし、そのままのデータを出力す
るように構成されている。以下同じようにR2ラッチ回路
15fは第６図の（ｇ）に示すように、ラインイメージセ
ンサ５のR2のデータをラッチし、（ｊ）に示すようなタ
イミングでデータを出力するように構成されている。G2
ラッチ回路15gは第６図の（ｈ）に示すように、ライン
イメージセンサ５のG2のデータをラッチし、（ｋ）に示
すようなタイミングでデータを出力するように構成され
ている。B2ラッチ回路15hは第６図の（ｉ）に示すよう
に、ラインイメージセンサ５のB2のデータをラッチし、
そのままのデータを出力するように構成されている。こ
うして、もとのデータの６データ分の長さになった第６
図の（ｄ）、（ｅ）、（ｆ）、（ｉ）、（ｊ）、（ｋ）
は色相補正回路15iに入力される。色相補正回路15iは、
第６図の（ｌ）に示す信号の“0"の区間に信号（ｄ）、
（ｅ）、（ｆ）を選び、“1"の区間に信号（ｉ）、
（ｊ）、（ｋ）を選んで色相補正が行われ（ｍ）に示す
ように色相補正されたデータが出力される。この色相補
正されたデータを一方のラインメモリに書き込み、また
他方のラインメモリから前ラインに格納されたデータを
読み出す動作は前実施例と同じである。

以上のように２個のラインイメージセンサの出力信号を
１画素読み出し期間内に順次切り換え、シリアルのアナ
ログ画信号とし、A/D変換してデジタル信号処理したの
ちに、ラインメモリへの格納を上記説明したごとく行う
ことにより、センサ駆動回路を増設することなく複数の
ラインイメージセンサの各々を１主走査期間で電荷蓄積
することができるので、光源の光を有効に利用でき、高
速でありながらS/Nの大きな出力を得ることができる。
特にフィルタオンチップの電荷蓄積型ラインイメージセ
ンサの場合は、フィルタにより分光され実際にセンサ自
身に入射される光量は少なくなるので効果が大きい。ま
た、本実施例の信号処理回路に入力される時の１画素あ
たりのデータ長は、従来のものと同じであるから、信号
処理回路の処理スピードは従来のものと同じで対応でき
る。

発明の効果 以上説明したように、本発明によればセンサ駆動回路を
増設することなく複数のラインイメージセンサの各々を
１主走査期間で電荷蓄積することができるので、光源の
光量を有効に利用でき、また高速化を図ることができ
る。さらに、高速でありながらS/Nの大きい出力を得る
ことができるので実用上極めて有効である。また、以上
の効果はカラー読み取り時に一層効果を増すものであ
る。

【図面の簡単な説明】

第１図は本発明の一実施例における原稿読み取り装置の
概略構成図、第２図及び第３図は同装置の動作を説明す
るタイミング図、第４図は本発明の他の実施例における
原稿読み取り装置の概略構成図、第５図はフィルタオン
チップの電荷蓄積型ラインイメージセンサの概略構成
図、第６図は本発明の他の実施例における原稿読み取り
装置の動作を説明するタイミング図、第７図は従来の原
稿読み取り装置の概略構成図、第８図は同装置の動作を
説明するタイミング図である。 １……原稿、２、３……レンズ、４、５……ラインイメ
ージセンサ、６……センサ駆動回路、７、８……増幅
器、９、10……サンプルホールド回路、11、12……クラ
ンプ回路、13……出力信号合成手段、14……A/D変換
器、15……信号処理回路、15a……シェーディング補正
回路、15b……２値化回路、15c……R1ラッチ回路、15d
……G1ラッチ回路、15e……B1ラッチ回路、15f……R2ラ
ッチ回路、15g……G2ラッチ回路、15h……B2ラッチ回
路、15i……色相補正回路、16、17……ラインメモリ、1
8……ラインメモリコントローラ

Claims (1)

【特許請求の範囲】
1. 【請求項１】同一主走査線上に設けられた複数の電荷蓄
   積型ラインイメージセンサと、前記複数の電荷蓄積型ラ
   インイメージセンサをそれぞれ１主走査期間で電荷蓄積
   し、次の１主走査期間で読み出すべく駆動するセンサ駆
   動回路と、それぞれの電荷蓄積型ラインイメージセンサ
   の出力信号を増幅する増幅器と、前記複数の出力信号を
   １画素読み出し期間内に順次切り換えてシリアルのアナ
   ログ画信号に合成する出力信号合成手段と、前記出力信
   号合成手段の出力信号をA/D変換するA/D変換器と、前記
   A/D変換器の出力信号に所定の処理を施す信号処理回路
   と、前記信号処理回路の出力信号を１ライン分格納でき
   る複数のラインメモリと、前記複数のラインメモリのう
   ち１個を書き込み用として１画素毎に適切なアドレスを
   与え順次格納し、他のラインメモリのうち１個を読み出
   し用としてシリアルに読み出すように制御するラインメ
   モリコントローラとを備えた原稿読み取り装置。