JP2797296B2

JP2797296B2 - 画像読取装置

Info

Publication number: JP2797296B2
Application number: JP62126822A
Authority: JP
Inventors: 好彦廣田
Original assignee: ミノルタ株式会社
Priority date: 1987-05-21
Filing date: 1987-05-21
Publication date: 1998-09-17
Anticipated expiration: 2013-09-17
Also published as: JPS63290075A

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、原画像を光電変換により複数の色信号に分
解して読み取り、シェーディング補正を行い、２値化す
る画像読取装置に関する。（従来の技術）カラー画像入力装置においては、リニアCCDセンサな
どを用いて原稿の画像を複数の色（通常Ｒ（赤）、Ｇ
（緑）およびＢ（青））に分解して光電変換により色デ
ータに変換する。この色データは、２値化処理を行う前
に、シェーディング等の補正を行う必要がある。シェーディング補正は、原稿１ラインを照射する光量
の不均一や、センサを構成する複数の画素の感度のばら
つきを補正するために行う。シェーディング補正のため、一般、原稿走査域外に基
準白色パターンを配置する。原稿走査前にこの基準白色
パターンを読み取る。このときのCCD信号出力Ｙ（最大
値Y₀）がCCDセンサの各素子について得られる。一方、
このCCD信号出力（基準値）Ｙと原稿走査時のCCD信号出
力Ｘとから補正値Ｚ（＝Ｘ＊Y₀/Y）を索引する変換テー
ブルがROMに格納されている。原稿走査時には、CCD信号
出力Ｘとその素子の基準値ＹとからこのROMをアクセス
してCCD信号出力の補正値Ｚを得ることができる。（発明が解決しようとする問題点）一般に、原稿濃度ＲとCCD信号出力Ｘ（したがって補
正値Ｚ）とは、リニアな関係にならない。出力Ｘは、大
よそ−logRに比例する。白黒原稿の濃度を色分解して読
み取っても、この関係は変わらない。従って、補正値Ｚ
が原稿画像とリニアな関係になるようにガンマ補正を行
なう必要がある。従来、これらのシェーディング補正とガンマ補正は、
個々独立して、すなわち、一方の補正を先に行い、続い
て、その補正されたデータに対して他方の補正を施して
いた。本発明は、これらのシェーディング補正とガンマ補正
とを効率よく実現する画像読取装置を提供することであ
る。（問題点を解決するための手段）本発明に係る原画像で反射した光を光電変換素子によ
り受光して画像信号を出力する読取手段と、原画像の読
取領域外に設けられた白色の基準パターンと、上記白色
の基準パターンを原画像読み取り前に上記読取手段によ
って読み取る基準データ検出手段と、上記基準データ検
出手段により検出された基準データを格納する第１記憶
手段と、上記読取手段から出力される画像信号の値が原
画像濃度に対してリニアな特性を得るために画像濃度と
反射率との関係を補正する補正データを格納した第２記
憶手段と、上記読取手段から出力される原画像の画像信
号と、第１記憶手段に記憶された基準データとを、原画
像読取動作に同期させて上記第２記憶手段に与え、上記
第２記憶手段から、シェーディング補正と画像濃度と反
射率との関係を補正するガンマ補正とが同時になされた
画像データを出力させる補正手段と、上記補正手段から
画像信号を入力し、中間調画像を再現するための処理を
画像信号に施し出力する中間調処理手段とを備えたこと
を特徴とする。（作用）シェーディング補正する際、あらかじめ白色基準パタ
ーンより読み取ったデータを基準データとして第１記憶
手段に格納しておく。また、第２記憶手段に、読取手段
から出力される画像データの値が原画像濃度に対してリ
ニアな特性を得るための補正データを格納する。そし
て、原画像の画像データと、第１記憶手段に記憶された
基準データとを、原画像読取動作に同期させて第２記憶
手段に与えることにより、第２記憶手段から、シェーデ
ィング補正とガンマ補正とが同時になされた画像データ
が出力される。こうして、シェーディング補正とガンマ
補正を同時におこなう。これにより、信号出力を原画像
の濃度にリニアな関係になるようにする。（実施例）以下、添付の図面を参照して本発明の実施例を説明す
る。（ａ） CCDセンサと画像入力装置第２図に示すように、本発明に実施例であるカラー画
像入力装置においては、原稿１の表面上を赤（Ｒ）、緑
（Ｇ）、青（Ｂ）の３波長の分光分布を備えた光源（け
い光灯）２によって照射し、その反射光をロッドレンズ
アレイ３によってCCDセンサ４の受光面に対し、ライン
状に等倍結像させる。ロッドレンズアレイ３、光源２、
CCDセンサ４を含めた光学系は、矢印５の方向にライン
走査され、原稿１の光情報をCCDセンサ４によって光電
変換を行う。CCDセンサ４は、カラー原稿をR,G,Bの３原
色に色分解して光電変換を行うメモリ内蔵型の密着型ラ
インCCDセンサである。第３図（ａ）は、CCDセンサ４の概略図であり、第３
図（ｂ）は、第３図（ａ）の部分拡大図である。CCDセ
ンサ４は、それぞれ3072ドットの有効読取画素を備えた
５個のCCDセンサチップ11〜15を千鳥状に主走査方向６
に配列しており、A3原稿を16本/mmの解像度で読取るこ
とが可能である。センサチップは印字出力画素の１ドッ
トを主走査方向６に対し、３分割しており、各画素はそ
れぞれR,G,Bの３原色のフィルタが蒸着されている。千鳥状に配列されたチップ11〜15は、副走査方向５に
交互に４ドット分の画素ピッチ（4A）をもって一列に結
合されている。高速読取りのため、CCDセンサ・チップ
の各信号出力OS₁〜OS₅をパラレルに出力している。第５図は、各センサチップ11〜15のブロック図を示
す。CCDセンサ４は、一列に配置した3072個の有効画素
（S1〜S3072）21を備え、この一列の両側にダミー画素
（D13〜D72）と（D73〜D78）を配する。このCCDセンサ
４は、メモリ内蔵型であり、７個のラインシフトゲート
22〜28にそれぞれ１ラインのデータが記憶される。ライ
ンシフトゲート22〜28に印加するパルス幅φV₁〜φV₇の
タイミングによって、CCDチップ12,14の信号出力OS₂,OS
₄を４ライン分遅延させることによって同一位置ライン
の原稿情報を得ている（第６図参照）。第６図は、パルスφV₁〜φV₇のタイミングを示す図で
ある。CCDチップ11,13,15とCCDチップ12,14とでφV₁〜
φV₇のタイミングをずらすことで、CCDチップ12,14の信
号出力を４ライン分遅延させ、同一位置ラインのデータ
を得る。第７図は、各センサチップの駆動タイミングを示す。
CCDセンサ４は、各CCDチップ11〜15にφV₁〜φV₇、SH、
φ1A、φ2A、φ2B、RSの計12種類のパルスを入力する必
要がある。各チップはパラレルに信号出力させるため、
φV₁〜φV₇のパルスを除けばまったく同タイミングのパ
ルスを入力する。信号の出力は、シフトパルスSHにより
開始させる。信号φ1A、φ2A、φ2B、RSを印加すると、
信号RSに同期して信号出力OSが得られる。第８図は、カラー画像入力装置のブロック図を示す。
この入力装置は、原稿面上をライン走査を３回繰り返
し、各走査ごとに読取った際に色分解したR,G,Bの色情
報を印字色シアン、マゼンタ、イエローに応じた印字デ
ータC,M,Yに順次変換し、出力装置に対し送出する。す
なわちCCDセンサ４は、原稿１ラインのR,GまたはＢの光
情報を電気信号に変換し、画素ごとに順次出力する。こ
の電気信号は、アナログ信号処理部31によりディジタル
値に変換され、シェーディング補正部32でシェーディン
グ補正を施され、いったんラインメモリ33に格納され
る。ラインメモリ33に格納されたデータは、所定の変倍
率に対応して電気変倍部35で電気的に変倍され、マスキ
ング処理部36でマスキング処理を施されたのち、中間処
理部37において所定の方式で２値化される。そして、出
力ラインバッファ38を介して、プリンタ等の出力装置に
送られる。 CCDセンサ４は、駆動部39により発生される信号SH,φ
1A,φ2A,φ2B,RS,φV₁〜φV₇などで駆動される。また、
CPU40は、駆動部39に駆動のタイミングを与え、アナロ
グ信号処理部31にカラーバランスを設定するための信号
を与え、電気変倍部35に操作パネル41で設定された変倍
率のデータを与える。（ｂ）画像信号出力のディジタル化処理とカラーバラ
ンス補正各CCDセンサチップ11〜15の信号出力OS₁〜OS₅は、第
９図と第12図に示すアナログ信号処理部31により、それ
ぞれ独立に３色に分解される。信号OS₁〜OS₅をそのまま
増幅しないのは、次に説明するようにオフセット電圧が
大きいからである。第10図に示すように、信号出力OS₁〜OS₅は１ライン出
力期間にそれぞれパルスRS₁〜RS₅に同期して出力される
（第７図参照）。信号出力OS₁〜OS₅のうち、有効画素信
号は、図に示すように、入射光の強度に応じて負の方向
に振幅するが、リセットノイズと約５〜6Vのオフセット
ノイズを含んでいる。光出力の飽和電圧（最大振幅電
圧）は約1Vである。一方、各センサチップの黒レベル電
圧を示す光シールド画素信号は、有効画素信号の前に出
力される（第７図参照）。このようにオフセット電圧が大きいため、CCDセンサ
チップ11〜15の信号電圧OS₁〜OS₅を直接ディジタル化す
ることは困難である。そこで、第９図に示すアナログ信
号処理回路を用いる。図には信号出力OS₁のアナログ信
号処理回路のみを示したが、他の信号出力OS₂〜OS₅も同
様の回路でそれぞれ別に処理される。まず、信号出力OS
₁のリセットノイズを除去するために、サンプル−ホー
ルド回路61によって信号出力OS₁の波形整形を行う（第1
0図の下側の波形参照）。信号出力OS₁はR,G,Bの順にシ
リアルにアナログ信号が伝送されているが、サンプル−
ボールド回路62R,62G,62Bによってこれをパラレルな信
号ラインに変換している。第11図に示すように、各サン
プル−ホールド回路62R,62G,62Bに入力するクロックＳ
−CK1,2,3の“H"レベル信号で入力アナログ信号を順次
サンプリングし、“L"レベル信号でホールドする。一
方、サンプル−ホールド回路63は１ラインごとに前述の
光シールド画素信号（黒レベル電圧）を保持している。
増幅回路64R,64G,64Bは、それぞれサンプル−ホールド
回路62R,62G,62Bの出力信号すなわちR,G,Bの各読取信号
とサンプル−ホールド回路63の出力する黒レベル信号と
の差動増幅を行う。すなわち、オフセット電圧を除去
し、信号の振幅を正の方向に約３倍に増幅し、増幅され
た画像信号Ｒ−OS₁,G−OS₁,B−OS₁を得る。この増幅画像信号Ｒ−OS₁,G−OS₁,B−OS₁は、第12図
に示すようにA/Dコンバータ71R,71G,71Bによってクロッ
クＳ−CK3,S−CK1,S−CK2のタイミングに応じて８ビッ
トのディジタルデータRA₀〜₇,GA₀〜₇,BA₀〜_７に変換さ
れる。この際、後に説明するように、カラーバランスの
補正が行なわれる。各A/Dコンバータ71R,71G,71BのディジタルデータRA₀
〜₇,GA₀〜₇,BA₀〜_７は、1/3周期ずつ位相がずれて出力
される。そこで、ディジタルデータRA₀〜₇,GA₀〜₇,BA₀
〜_７を、それぞれ、クロックＳ−CK2,S−CK3,S−CK1の
タイミングでラッチ回路72R,72G,72Bにラッチし、さら
に、ラッチ回路72R,72Gの出力データを、Ｓ−CK1のタイ
ミングでラッチ回路73R,73Gにラッチする。これによ
り、ラッチ回路73R,73G,73Bは、それぞれ、ディジタル
データRB₀〜₇,GB₀〜₇,BB₀〜_７を位相のずれをなくして
出力する。 A/Dコンバータ71R〜71Bのカラーバランス補正は、基
準レファレンス電圧の上限値の設定により行う（不限値
は、GND電圧に固定されている。）。カラーバランス補正が必要なのは、CCDセンサ４が白
色の濃度の均一な原稿を読取っても、第13図に示すよう
に、R,G,Bに色分解された画像信号は同一な出力となら
ないからである。さらに、第14図に示すように、光源２
であるけい光灯の分光分布特性がR,G,Bで同一でないか
らである。カラーバランスの設定は次のような手順で行なわれ
る。画像入力装置が走査を開始する際、CPU40はD/Aコン
バータ76R,76G,76Bに対し、最大値すなわち3F（HEX）の
データを出力し、A/Dコンバータ71R,71G,71BのV_REF(+)
端子には、基準電圧発生回路77の出力する基準電圧V_REF
がそのまま入力されている。この状態で濃度が均一な白
色パターンを読取り、R,G,Bの各ディジタルデータを１
ライン分ラインメモリ33に格納する。 CPU40は、R,G,Bの各ラインメモリよりデータを読出
し、色分解された各ディジタルデータの最大値を検出す
る。 CPU40は、検出した最大値より、RA₀〜₇,GA₀〜₇,BA₀
〜_７がオーバーフローしない範囲でＲ−REF₀〜₅,G−REF
₀〜₅,B−REF₀〜_５の６ビットのデータを新たに設定し、
各D/Aコンバータ76R,76G,76Bに送る。 D/Aコンバータ76R,76G,76Bはなる演算を行い（ｘは、Ｒ−REF₀〜₅,G−REF₀〜₅,B−RE
F₀〜_５の各データを10進数に変換した値）、A/Dコンバ
ータ71R,71G,71Bに対し、それぞれＲ−V_REF,G−V_REF,B
−V_REFを出力する。（ｃ） CCDセンサのシリアル出力アナログ信号処理部31は、さらに密着型センサ４を高
速読取するために、各チップ11〜15の信号出力OS₁〜OS₅
をパラレルに出力させるように駆動している。このた
め、信号出力OS₁〜OS₅の有効画素出力を１ラインごとに
OS₁よりOS₅までシリアルに画像データを出力する必要が
ある。そこで、A/D変換され、同期をとった各チップ11
〜15の画像データRB₀〜₇,GB₀〜₇,BB₀〜_７（第12図）
は、いったんメモリに格納され、CCDチップ11〜15の順
にクロックCK−Ａに同期して読出される。第15図は、各チップ11〜15のＲの信号出力RB₀〜
_７（各チップ11〜15に対応してRB₁₀〜₁₇,RB₂₀〜₂₇,…と
名付ける。）をパラレル−シリアル変換する回路を示
す。また、第16図は、１つのチップの出力信号について
パラレル−シリアル変換の回路をより詳細に示す。さら
に、第17図にタイミングチャートを示す。第15図に示すように、CCDセンサチップ11の出力信号
（たとえばRB₁₀〜₁₇）は、バスドライバ111,141を介し
てメモリ121,151のアドレスAC₀〜₉,AD₀〜_９に書き込ま
れる。そして、メモリ111,141のアドレスAC₀〜₉,AD₀〜
_９のデータはそれぞれ、バスドライバ131,161を介して
読み出される。後に説明するように、一対のメモリ121
と151は一方がデータを書き込んでいるときは、他方は
前ラインのデータを読み出されている。他のチップ12〜
15の信号出力RB₂₀〜₂₇,RB₃₀〜₃₇,…,RB₅₀〜₅₇について
も、同様に、バスドライバ112〜115,142〜145を介して
メモリ122〜125,152〜155に書き込まれ、また、バスド
ライバ132〜135,162〜165を介して読み出される。各メ
モリは、R,G,Bの色分解されたCCDセンサチップ１個分の
信号を格納できる１キロバイトの容量を有する。第17図に示すように、１対のメモリ（たとえば121と1
51）への書き込みに際しては、バスドライバ111,141
は、▲▼端子にそれぞれ入力される信号▲▼1
0,▲▼20が１ラインごとに交互に与えられるのに対
応して、データRB₁₀〜₁₇を交互にメモリ121,151に通
す。この信号▲▼10,▲▼20が“L"になったと
き、メモリ121,151は、信号R/1,R/２により１ライ
ンごとに交互に書き込み可能になり（CS＝“L"）、クロ
ックWCKのタイミングに対応して画像データRB₁₀〜₁₇が
メモリ121,151のアドレスAC₀〜₉,AD₀〜_９に格納され
る。このアドレスAC₀〜₉,AD₀〜_９は▲▼10,▲
▼20が“L"のときアドレスセレクタ181,191（図示しな
い）により選択されたアドレスAA₀〜_９である。メモリ121〜125,151,155からの読み出しは、一連のシ
リアルなデータRC₀〜_７になるように行う。読み出し
は、信号▲▼10,▲▼20が“H"のときにデコー
ダ182,192（図示しない）を介してバスドライバ131〜13
5,161〜165を順次セレクトする信号▲▼11〜▲
▼15,▲▼21〜▲▼25を送る。これにより、メ
モリ121〜125,151〜155のアドレスAC₀〜₉,AD₀〜_９に格
納されたデータがクロックCLK1のタイミングで読み出さ
れ、シリアルに変換された画像データRC₀〜_７が出力さ
れる。このアドレスAC₀〜₉,AD₀〜_９は、アドレスセレク
タ181,191によりセレクタされアドレスAB₀〜_９である。
アドレスAB₀〜₁₂の上位３ビットは、デコーダ182,192に
よるバスドライバ131〜135,161〜165のシリアルなセレ
クトに用いられる。 G,Bの読取データも、同様に、シリアルな画像データG
C₀〜₇,BC₀〜_７に出力される。なお、信号R/1,R/2,▲▼10〜15,▲▼20
〜25,クロックWCK,S−CK2,CLK1,アドレスAA₀〜₉,AB₀〜
₁₂は、CPU40により与えられる。（ｄ）シェーディング補正続いて、画像データのシェーディング歪を除去するた
めに、補正を行う。第18図は、シェーディング補正回路
のブロック図を示す。また、第19図は、シェーディング
補正のタイミングチャートである。補正は、次のように行う。まず、画像入力装置が走査
開始前に、均一な白色の濃度をもつ基準パターン７（第
２図参照）を読取り、その１ライン分のデータをRAM（F
IFOメモリ）201内に格納する。FIFO201に格納する基準
値としては、１ライン分のデータRC₀〜₇,GC₀〜₇,BC₀〜
_７の平均値の上位６ビットを用いる。このため、データ
RC₀〜₇,GC₀〜₇,BC₀〜_７は、それぞれ、いったんラッチ
回路202R、202G、202Bに記録し、加算器203で加算して
上位６ビットをとる。そしてこの平均値をバスドライバ
204を介してRAM201に格納する。平均値を用いるのは、
各色分解した信号ごとに基準データをRAM内に格納すれ
ば、サンプルホールドデータの数が３倍になり、RAM容
量が大きくなるためである。次に走査開始に合わせて、１ラインごとにRAM201内の
基準データ（SH−DATA₀〜_５）を読出し（SHWR＝１）、
バスドライバ211を介して、R,G,Bのシェーディング補正
用変換ROM212R,212G,212Bのアドレス端子に入力する。
一方R,G,Bの画像データRC₀〜₇,GC₀〜₇,BC₀〜_７は、それ
ぞれ、ラッチ回路213R,213G,213Bにラッチし、さらに基
準データ（SH−DATA₀〜_５）と同期をとるため、ラッチ
回路214R,214G,214Bにラッチされ、次に変換ROM212R,21
2G,212Bのデータ端子に入力する。変換ROM212R,212G,212Bには、予めシェーディング補
正用のテーブルが格納されている。このテーブルは、色
分解された各画素データとその画素の基準データの値と
に対応して後述のシェーディング補正された値を与え
る。変換ROM212R,212G,212Bのデータ出力は、それぞれ、
クロックCLKでラッチ回路215R,215G,215Bにラッチさ
れ、補正データRD₀〜₇,GD₀〜₇,BD₀〜_７として出力され
る。このシェーディング補正回路においては、基準データ
を格納するRAM201は、FIFO（ファースト・イン・ファー
スト・アウト）メモリを使用している。FIFOメモリは、
デュアル・ポートのメモリであり、アドレス入力を必要
とせず、入出力のデータは、RCK、WCKに同期して出力さ
れ、必ず書き込んだ順に読出しデータは出力される。こ
のメモリを使用したことで、アドレスが不要となり、ア
ドレスを発生するカウンタ及び、読出し、書き込みアド
レスを切換るアドレス・セレクタを省略できるため、商
品コスト、基板面積に対するメリットが生まれる。ま
た、書き込んでいるときでも読み出せるので制御が容易
である。変換ROM212R,212G,212Bに格納される補正用データ
は、次に説明する値である。一般に原稿（モノクロ）を
読取った際、CCD出力ｘのディジタル化処理したR,G,Bの
各データODはなる関係をもつ（第１図の破線参照）。これは、原稿濃
度（OD）と反射率ＲがOD＝−logRという関係から導き出
される。ここに、D_Bは、黒色の反射率であり、D_Wは白色
の反射率である。また、ｘは量子化（ディジタル化）さ
れたCCD出力である。しかし、このように補正した値を
用いて、次にディザ処理で２値化を行うと、ディザマト
リクス内の闘値の間隔はリニアにとれず、低濃度域ほど
細かくなってしまう。したがって高濃度域での画像の質
が低下する。そこで、変換ROM212R,212G,212B内の補正
用データとしては、第１図の実線に示すようにという関係に変換する補正用データを格納しておく。これにより、補正データに変換することによりシェー
ディング補正の他にいわゆるガンマ補正も同時に行える
ことになる。したがって、中間調処理部37でのディザ法による２値
化が精度よく行える。また、出力時に、R,G,Bの２値信号出力をシアン・マ
ゼンタ、イエローの３色に変換するときにも、そのまま
変換すればよい。なお、変換用の信号SHWR,CLKは、CPUにより与えられ
る。（発明の効果）シェーディング補正をする際、原稿濃度とCCD出力の
関係をリニアに補正すること同時に行うので、画像読取
装置の構成を簡素化できる。原稿濃度とCCD出力の色信号との関係をリニアに補正
するため、精度の高い中間調表現を実現できる。出力装置（プリンタ）は、各画素入力装置の特性を考
慮して調整する必要がなくなる。

【図面の簡単な説明】第１図は、シェーディング補正データのグラフである。第２図は、カラー画像入力装置の部分斜視図である。第３図（ａ）は、CCDセンサの概略図であり、第３図
（ｂ）は、第３図（ａ）の部分拡大図である。第４図は、CCDセンサの瞬時出力電圧の温度特性のグラ
フである。第５図は、CCDセンサのセンサチップのブロック図であ
る。第６図は、パルスφV₁〜φV₇のタイミングチャートであ
る。第７図は、センサチップの駆動タイミングのチャートで
ある。第８図は、カラー画像入力装置のブロック図である。第９図は、CCDセンサチップの信号を３色に分解する回
路の図である。第10図は、光出力の図である。第11図は、信号出力Ｒ−OS,G−OS,B−OSの図である。第12図は、CCDセンサチップの信号出力のディジタル化
回路の図である。第13図は、CCDセンサの白色光の分光感度のグラフであ
る。第14図は、光源の分光分布特性のグラフである。第15図は、画像信号をパラレルからシリアルに変換する
回路の図である。第16図は、パラレル・シリアル変換の回路の一部の図で
ある。第17図は、パラレル・シリアル変換のタイミングチャー
トである。第18図は、シェーディング補正部のブロック図である。第19図は、シェーディング補正のタイミングチャートで
ある。４……CCDセンサ、７……白色基準パターン、 11〜15……CCDセンサチップ、 121……FIFOメモリ、 203……加算器（平均回路）、 212R,212G,212B……変換ROM。

Claims

(57)【特許請求の範囲】１．原画像で反射した光を光電変換素子により受光して
画像信号を出力する読取手段と、原画像の読取領域外に設けられた白色の基準パターン
と、上記白色の基準パターンを原画像読み取り前に上記読取
手段によって読み取る基準データ検出手段と、上記基準データ検出手段により検出された基準データを
格納する第１記憶手段と、上記読取手段から出力される画像信号の値が原画像濃度
に対してリニアな特性を得るために画像濃度と反射率と
の関係を補正する補正データを格納した第２記憶手段
と、上記読取手段から出力される原画像の画像信号と、第１
記憶手段に記憶された基準データとを、原画像読取動作
に同期させて上記第２記憶手段に与え、上記第２記憶手
段から、シェーディング補正と画像濃度と反射率との関
係を補正するガンマ補正とが同時になされた画像データ
を出力させる補正手段と、上記補正手段から画像信号を入力し、中間調画像を再現
するための処理を画像信号に施し出力する中間調処理手
段とを備えたことを特徴とする画像読取装置。