JP3276026B2 - 画像読み取り装置の画像データ調整方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、デジタル複写機やファ
クシミリ等において使用される画像読み取り装置に関
し、特に、イメージセンサにより原稿の反射光量を読み
取ったアナログ信号をデジタル信号に変換した後濃度信
号に変換して濃度信号による原稿画像信号を得る画像読
み取り装置における画像データ調整方法に関するもので
ある。

【０００２】

【従来の技術】デジタル複写機やファクシミリ等におい
て使用される画像読み取り装置では、ＣＣＤラインセン
サにより原稿を読み取ってそのアナログ信号をデジタル
信号に変換し、記憶保持、加工、編集して用紙への記録
等の処理が行われる。この原稿読み取りに用いられるＣ
ＣＤラインセンサは、光源より原稿に光を照射してその
反射光量を読み取るものであり、これを記録信号として
用いるには、トナー等の濃度信号に変換することが必要
になる。また、ＣＣＤラインセンサは、複数の画素を同
時に読み取ってこれをスキャンしシリアル信号にして取
り出すようになっており、さらにカラー画像読み取り装
置に用いられる場合には、色分解信号を得るためにＲ
（赤）、Ｇ（緑）、Ｂ（青）のそれぞれのフィルターが
一定の順序で繰り返す配列により装着される。したがっ
て、この場合にＣＣＤラインセンサから読み出される信
号は、ＲＧＢＲＧＢ・・・のシリアル信号となる。

【０００３】ところで、ＣＣＤラインセンサにおいて、
一本のチップとして同一基板上に欠落することなく感度
を均一に形成することは、ウェハーのサイズ、歩留ま
り、コスト等の面から実用的ではない。そのため、複数
のチップを主走査方向に並べ、１ラインの画像を各ライ
ンセンサで分割して読み取り、その信号についてそれぞ
れのチャンネル毎に信号処理する方式がとられている。

【０００４】例えば、Ａ３サイズの原稿を読み取ること
が可能なＣＣＤラインセンサとして、２９２８画素のチ
ップを千鳥状に５チップ配列したものがある。このよう
なカラー画像読み取り装置では、ＣＣＤラインセンサか
ら読み出されたＲＧＢＲＧＢ・・・のシリアル信号につ
いて、まずＲ，Ｇ，Ｂに分離し、さらには、複数のチャ
ンネルからなる場合には、各チャンネルのＲ，Ｇ，Ｂを
合成し、Ｒ，Ｇ，Ｂそれぞれのシリアル信号とする処理
が行われる。

【０００５】ＣＣＤラインセンサの光電変換特性は、図
４（ａ）に示すように各チャンネルの白色基準板の読み
取り信号レベルを「白色」、無入光による暗時出力の信
号レベルを「黒色」とすると、各チャンネル間に、また
各画素間に図示のようなレベル差が生じる。

【０００６】このようにＣＣＤラインセンサでは、原稿
読み取り信号において、チップ間のバラツキ、チップ内
の画素間のバラツキ等、特性上のバラツキが発生する。

【０００７】そこで、ゲイン調整回路を設けて、各チャ
ンネルの白色信号の最大値を最大基準値に揃えると共
に、オフセット調整回路を設けて、黒色信号の最小値を
最小基準値に揃えるようにしている。

【０００８】しかしながら、各チャンネルにおける白色
信号の最大値と黒色信号の最小値を揃えた場合でも、チ
ャンネル間の繋ぎ目では、レベル差が生じる。また、光
源から原稿に光を照射してその反射光量を検出している
が、光源の光量の分布、光量の変化、経時劣化等も問題
になる。

【０００９】そこで、通常このようなバラツキ等を補正
するため、従来は特開平２−１８９０７３号公報に示す
ように、あらかじめ各チャンネル毎に基準となる白色板
を読み取ったときの信号レベル、及び光源を消した状態
での暗時出力レベルを全画素にわたって記憶しておき、
原稿読み取り時には上記白色基準板の信号レベル及び暗
時出力レベルをもとにして原稿読み取り時の信号レベル
の補正を行っている。

【００１０】

【発明が解決しようとする課題】しかしながら、上記従
来例では基準となる白色板を読み取ったときの白レベル
の信号や、光源を消した状態での暗時出力レベルの信号
を読み取る際に、外来ノイズや回路内で使用している他
のクロック、あるいはＣＰＵのアドレスバス、データバ
ス等の影響によりイメージセンサ本来の状態とは異なっ
た信号レベルを基準として記憶してしまうことがあっ
た。特に、白レベルの基準となるホワイトシェーディン
グデータや黒レベルの基準となるダークシェーディング
データを採取する時に、これらの外乱やノイズ等の影響
を受けると基準信号としてははなはだ不都合なデータを
基準信号としてしまうため補正が正常に行えなくなり、
各チャンネル毎に白筋や黒筋などの画像上の欠陥が目立
つようになり、また各チャンネル間の濃度レベルが合わ
ないといった欠点を有していた。

【００１１】よって、本発明の目的は上述の点に鑑み、
シェーディング補正を行うための基準データの採取時や
画像信号読取時にイメージセンサ出力信号がノイズの影
響を受けないようにすることである。

【００１２】

【課題を解決するための手段】本発明は、前記目的を達
成するため、イメージセンサからの出力をゲイン調整回
路及びオフセット調整回路を介してＡ／Ｄ変換回路へ供
給し、Ａ／Ｄ変換を行った後シェーディング補正回路に
供給し、前記ゲイン調整回路及びオフセット調整回路に
対するゲイン及びオフセットの設定をＣＰＵからデータ
バス、アドレスバス及び制御回路を介して行う画像読み
取り装置の画像データ調整方法において、前記ゲイン調
整回路及びオフセット調整回路に対するゲイン及びオフ
セットの設定を行う期間について前記制御回路を動作さ
せ、当該制御回路を介した後のデータバス及びアドレス
バスを動作状態とし、シェーディング補正や画像信号の
読取りを行う期間では不動作状態としたことを特徴とす
る。

【００１３】

【作用】本発明によれば、ゲイン調整回路及びオフセッ
ト調整回路に対するゲイン及びオフセットの設定を行う
期間のみ前記データバス及びアドレスバスを動作状態と
し、それ以外の期間では不動作状態としたので、外来ノ
イズや回路内で使用している他のクロック、あるいはＣ
ＰＵのアドレスバスやデータバス等からのパルス信号の
影響が少なくなる。これにより、ノイズ等の影響を受け
ることなく、イメージセンサ出力信号の本来の出力デー
タが補正用の基準データとして記憶される。したがっ
て、原稿画像読み取り時には、ノイズの影響を受けてい
ない基準データに基づいて、正確なホワイトシェーディ
ング補正及びダークシェーディング補正が行われ、原稿
に忠実なコピーが得られる。また、コピー動作中におい
てもイメージセンサ出力信号へノイズが重畳することが
なくなるので原稿に忠実なコピーが得られる。

【００１４】特にダークシェーディング補正によりダー
クレベルでの画素単位でのバラツキが補正され、各画素
間、各チップ端でのレベルが揃い高濃度領域での補正が
正確におこなわれ、白筋や黒筋などの欠陥のない画像が
得られ原稿に忠実なコピーが得られる。

【００１５】

【実施例】以下、図面を参照しながら実施例に基づいて
本発明の特徴を具体的に説明する。

【００１６】図１は、本発明が適用される画像読み取り
装置のブロック図を示す。プラテンガラス (図示せず)
上に載置された原稿は、まず原稿走査ユニット (図示せ
ず)内の露光ランプにより照射され、その反射光は原稿
走査ユニット内のカラー読み取りセンサ装置１により画
像毎に色分解されて読み取られる。また、プラテンガラ
スの外縁の近傍には白色基準板が設けられており、原稿
画像の走査に先立って白色基準板が走査される。

【００１７】カラー読み取りセンサ装置１は、図２に示
すように、５個のＣＣＤラインイメージセンサ（以下単
にメージセンサと呼ぶ）１ａ〜１ｅを主走査方向に千鳥
状に配置している。これは一本のイメージセンサによ
り、多数の受光素子を欠落なくかつ感度を均一に形成す
ることが、ウェハーのサイズ、歩留まり、コスト的に困
難であり、また複数のライセンサを１ライン上に並べた
場合には、イメージセンサの両端で、読み取り不能領域
が発生するからである。図中、Ｄ１は、ラインセンサ１
ｂ，１ｄと、ラインセンサ１ａ，１ｃ，１ｅとのずれ量
を示し、たとえば、２５０μｍである。

【００１８】このイメージセンサ１ａ〜１ｅのセンサ部
は、図３に示すようにイメージセンサの各画素の表面に
Ｒ（レッド）、Ｇ（グリーン）、Ｂ（ブルー）の３色フ
ィルタ２Ｒ，２Ｇ，２Ｂをこの順に繰り返して配列し、
隣り合った３ビットで読み取り時の１画素を構成してい
る。各色の読み取り画素密度を１６ドット／ｍｍ、１チ
ップ当たりの画素数を２９２８個とすると、１チップの
長さが２９２８／（１６×３）＝６１ｍｍとなり、５チ
ップ全体で６１×５＝３０５ｍｍの長さとなる。従っ
て、これによりＡ３版の原稿の読み取りが可能な等倍系
のイメージセンサが得られる。またＲ、Ｇ、Ｂの各画素
を約４５度傾けて配置し、モアレを低減している。図
中、Ｄ２は、３色フィルタ２Ｒ，２Ｇ，２Ｂの繰り返し
ピッチを示し、Ｄ３はラインセンサの主走査方向と直交
する方向の幅を示しており、Ｄ２，Ｄ３は、たとえば、
６２．５μｍである。

【００１９】このように、図２に示すように複数のイメ
ージセンサ１ａ〜１ｅを千鳥状に配置した場合、隣接し
たイメージセンサが相異なる原稿面を走査することにな
る。すなわち、イメージセンサの主走査方向と直交する
副走査方向にイメージセンサを移動して原稿を読み取る
と、原稿を先行して走査する第１列のイメージセンサ１
ｂ，１ｄからの信号と、それに続く第２列のイメージセ
ンサ１ａ，１ｃ，１ｅからの信号との間には、隣接する
イメージセンサ間の位置ずれ量Ｄ１に相当する時間的な
ずれを生ずる。

【００２０】そこで、千鳥状に配置された複数のイメー
ジセンサで分割して読み取った画像信号から１ラインの
連続信号を得るためには、少なくとも原稿を先行して走
査する第１列のイメージセンサ１ｂ，１ｄからの信号を
記憶させ、それに続く第２列のイメージセンサ１ａ，１
ｃ，１ｅからの信号出力に同期して読み出すことが必要
となる。この場合、例えば、ずれ量Ｄ１が２５０μｍ
で、解像度が１６ドット／ｍｍであるとすると、４ライ
ン分の遅延が必要となる。

【００２１】次に図１を参照して、イメージセンサ１ａ
〜１ｅを用いて、カラー原稿をＲ、Ｇ、Ｂ毎に反射率信
号として読み取り、これをデジタル値の濃度信号に変換
するためのビデオ処理回路について説明する。なお、以
下の説明においては、特に区別を必要とする場合を除い
て、各イメージセンサ１ａ〜１ｅの各信号系に設けられ
た回路に対して同じ符号を付して説明する。また、各イ
メージセンサ１ａ〜１ｅの各信号系をチャンネル１〜５
と称する。図１において、イメージセンサ１ａ〜１ｅか
らのアナログのビデオ信号は、増幅器３を介してアナロ
グ処理回路４に供給される。アナログ処理回路４は、ア
ナログのビデオ信号をサンプルホールドし、ゲイン調
整、オフセット調整してデジタル信号に変換するもので
あり、サンプルホールド回路（図中Ｓ／Ｈで示す）５、
ゲイン調整回路（図中、ＡＧＣ（Ａｕｔｏｍａｔｉｃ
Ｇａｉｎ Ｃｏｎｔｒｏｌ）で示す）６、オフセット調
整回路（図中、ＡＯＣ（Ａｕｔｏｍａｔｉｃ Ｏｆｆｓ
ｅｔ Ｃｏｎｔｒｏｌ）で示す）７、Ａ／Ｄ変換器（図
中、Ａ／Ｄ（Ａｎａｌｏｇ／Ｄｉｇｉｔａｌ）で示す）
８とから構成されている。

【００２２】イメージセンサ１ａ〜１ｅからの白色信号
（白色基準板の読み取り信号）と黒色信号（暗時の出力
信号）は、通常各チップにより、またチップ内の各画素
によりバラツキがある。例えばチャンネル１、チャンネ
ル２、チャンネル３、チャンネル４、・・・の各出力が
図４（ａ）に示すようにバラツキがあるとすると、ゲイ
ン調整回路６では、各チャンネルの白色信号の最大値を
基準値、例えば２５６階調で「２００」にそろえ、オフ
セット調整回路７では、黒色信号の最小値を基準値、例
えば２５６階調で「１０」に揃えるようにしている。つ
まり、オフセット調整回路７では同図（ｂ）に示すチャ
ンネル１のように最小値がＡ／Ｄ出力レベルの基準値よ
り大きい（信号Ｓ１参照）とその基準値まで下げ（信号
Ｓ２参照）、チャンネル２のように最小値がＡ／Ｄ出力
レベルの基準値より小さい（信号Ｓ３参照）とその基準
値まで上げる（信号Ｓ４参照）。なお、図中の符号＊は
信号が最小値となる位置を示している。

【００２３】次に、アナログ処理回路４の出力は、千鳥
補正を行う遅延量設定回路９を介して３色分離合成回路
１０に供給される。これらの遅延量設定回路９及び３色
分離合成回路１０の制御を行うためにタイミング発生器
１１が設けられている。タイミング発生器１１は、ＣＰ
Ｕ１２により設定されたレジスタ (図示せず) の内容に
応じて千鳥補正の遅延量を制御し、５チャンネルのイメ
ージセンサ１ａ〜１ｅの出力のタイミングを調整し、
Ｂ、Ｇ、Ｒの色分解信号に分配するための制御を行う。
タイミング発生器１１には、倍率値に対応した千鳥補正
量を設定するレジスタ、画像処理システムのパイプライ
ンの遅延補正値を設定するレジスタ、主走査方向レジ補
正値を設定するレジスタ、主走査方向の有効画素幅を設
定するレジスタ、ダーク出力タイミング調整値を設定す
るレジスタ等 (いずれも図示せず)が用意されている。
そして、パワーオン時に倍率１００％に対応する「４」
が千鳥補正量としてレジスタに設定され、スタート時に
選択倍率に応じた千鳥補正量が決定され設定される。

【００２４】遅延量設定回路９は、図２で説明したよう
なイメージセンサの副走査方向の取付けずれ量Ｄ１を補
正する、いわゆる千鳥補正回路である。遅延量設定回路
９は、ＦＩＦＯ（ｆｉｒｓｔ−ｉｎ ｆｉｒｓｔ−ｏｕ
ｔ）構成のラインメモリからなり、原稿を先行して走査
する第１列のイメージセンサ１ｂ，１ｄからの信号を記
憶し、それに続く第２列のイメージセンサ１ａ，１ｃ，
１ｅからの信号出力に同期して出力するものであり、タ
イミング発生器１１における縮拡倍率に応じた遅延量の
設定にしたがって遅延ライン数を制御するものである。

【００２５】３色分離合成回路１０は、各チャンネルの
ＢＧＲＢＧＲ・・・と連なる８ビットデータ列をＲ、
Ｇ、Ｂに分離してラインメモリに格納した後、各チャン
ネルの信号をＲ、Ｇ、Ｂ別にシリアルに合成して出力す
るものである。

【００２６】３色分離合成回路１０の出力は、ダークシ
ェーディング補正部１３、変換テーブル１４及びホワイ
トシェーディング補正部１５を介して、画像出力装置
(図示せず) に供給される。

【００２７】対数変換回路１４は、図５（ａ）に示すよ
うな反射信号から濃度信号に変換するための対数変換テ
ーブルＬＵＴ１と、同図（ｂ）に示すようなスルーの変
換テーブルＬＵＴ２の２枚のテーブルを有し、これらの
テーブルの値を例えばＲＯＭに格納したものである。対
数変換テーブルＬＵＴ１は、入力をＸ（０≦Ｘ≦２５
５）、出力をＹ（０≦Ｙ≦２５５）としたとき、 Ｙ＝ＩＮＴ（１４２×ｌｏｇ２５０／（Ｘ−５）＋０．５） で示される特性を有している。但し、０≦Ｘ≦５のとき
Ｙ＝２５５、Ｙ≧２５５のときＹ＝２５５である。ま
た、スルーの変換テーブルＬＵＴ２は、Ｙ＝Ｘで示され
る特性を有している。

【００２８】対数変換テーブルＬＵＴ１とスルーの変換
テーブルＬＵＴ２とは、ＣＰＵ１２からの指示に基づい
て択一的に選択される。すなわち、後述するように、シ
ェーディング補正のための基準データを採取する場合に
はスルーの変換テーブルＬＵＴ２が選択され、通常使用
時には対数変換テーブルＬＵＴ１が選択される。そし
て、原稿を読み取った反射率のＲ、Ｇ、Ｂ信号を記録材
料の量、例えばイエロー，マゼンタ，シアンのトナー量
に対応する濃度のＹ、Ｍ、Ｃ信号に変換する。

【００２９】ダークシェーディング補正部１３は、ダー
クシェーディング補正回路１６とＳＲＡＭからなるライ
ンメモリ１７とから構成され、また、ホワイトシェーデ
ィング補正部１５は、ホワイトシェーディング補正回路
１８とＳＲＡＭからなるラインメモリ１９とから構成さ
れている。これらのシェーディング補正部１３，１５
は、画素ずれ補正や、シェーディング補正、画像データ
入力調整等を行うものである。

【００３０】画素ずれ補正は、画素データ間の加重平均
を行う処理であり、前述したように信号処理回路におい
ては、Ｒ、Ｇ、Ｂのデータをパラレルに取り込んでいる
が、図３に示すようにＲ、Ｇ、Ｂのフィルタ位置がずれ
ているために、同一画素におけるＲ、Ｇ、Ｂの出力は、
図６（ａ）に示すようにずれが生じ、黒線Ｋを読み込ん
だ時これがずれてしまう。そのために重みづけ平均化処
理により、Ｒを２／３画素分右方向へシフトさせ、Ｂを
１／３画素分右方向へシフトさせることにより、同図
（ｂ）に示すように黒線Ｋを一致させる。例えばｎ画素
目の入力データをＤ_n 、出力データをｄ_n とすると、図
６に示すようにＲ、Ｇ、Ｂ信号に応じて ｄ_n ＝Ｄ_n （補正しない） ｄ_n ＝（Ｄ_n −１＋２Ｄ_n ）／３ ｄ_n ＝（２Ｄ_n −１＋Ｄ_n ）／３ のパターンを選択する。

【００３１】シェーディング補正は、画素ずれ補正後の
画像入力データから基準データとしてラインメモリ１
７，１９に書き込まれた画像データを減算して出力する
処理であり、光源の配光特性や光源の経年変化によるバ
ラツキ、反射鏡等の汚れ等に起因する光学系のバラツ
キ、イメージセンサ１ａ〜１ｅの各ビット間の感度のバ
ラツキを補正する。ダークシェーディング補正回路１６
は、対数変換回路１４の前段に接続されてダークレベル
（光源を消灯したときの暗時出力）に対する補正を行
い、ホワイトシェーディング補正回路１５は、対数変換
回路１４の後段に接続されて白色基準板の読み取り出力
に対する補正を行っている。したがって、基準データと
しては、暗時出力データと白色基準板の読み取りデータ
がそれぞれのラインメモリ１７，１９に書き込まれる。

【００３２】イメージセンサ１ａ〜１ｅで読み取った信
号レベルは、光源から原稿に光を照射しその反射信号を
読み取っているため、反射率に対応し白くなるほど高く
なる。したがって、例えばＡ／Ｄ変換器８における入力
レンジが０〜２．５Ｖに対し１バイト８ビットの０〜２
５５に変換される場合には、白色基準板を読み取った信
号レベルを２．５Ｖに近い値とすることにより原稿の読
み取り精度を上げることができる。そこで、白色基準板
を読み取った信号レベルを２．０Ｖ程度になるようにゲ
インを調整し、これを２５６等分してデジタル信号に変
換するようにしているが、光源の光量が使用とともに低
下してくると、同じ白色基準板を読み取った信号でも徐
々にレベルが低下し、１ビットあたりの分解能が落ちて
くることになる。白色基準板の反射率は概ね８０％程度
であるので、この読み取り信号レベルをもっとあげて例
えば２５６階調で「２３０」とすると、原稿の明るい白
で飽和してしまうという問題がある。

【００３３】前記ゲイン調整回路６によるゲイン調整
は、このような場合にも安定した分解能が得られるよう
にするものであり、白色基準板を読み取った時の信号レ
ベルを例えば２５６階調の「２００」にした場合には、
常にこの値に維持されるようにゲインを調整し、センサ
感度のバラツキのあるチップにおいて最適なゲインを設
定するものである。

【００３４】また、光源を消灯した状態においてイメー
ジセンサ１ａ〜１ｅから出力される信号レベル（暗時出
力レベルすなわちダークレベル）は、そのセンサ出力の
最低値を示す。このダークレベルは、１チップ内でも平
坦ではなく種々のカーブを描き、またチップ間でも最低
レベルが異なっている。そこで、直流的なバイアスをか
けてこのダークレベルの最低値を一定の値まで持ち上げ
て最低値を保証するのが前記オフセット調整回路７であ
る。

【００３５】ゲイン調整では、まず白色基準板の読み取
りデータを、例えばホワイトシェーディング補正部１５
のラインメモリ１９に書き込む。その後にＣＰＵ１２は
このラインメモリ１９から所定の画素間隔で読み取りデ
ータをサンプリングし、各チップ毎に最大値を求める。
そして、この最大値が所定の出力、例えば２５６階調で
「２００」になるようなゲインをゲイン調整回路６で設
定する。

【００３６】またオフセット調整では、同様に暗時出力
をホワイトシェーディング補正部１５のラインメモリ１
９に書き込んだ後、ＣＰＵ１２がこのラインメモリ１９
から所定の画素間隔で読み取りデータをサンプリング
し、各チップ毎に最小値を求める。そしてこの最小値が
所定の出力、例えば２５６階調で「１０」になるような
オフセット値を設定する。

【００３７】しかし、上述のゲイン調整とオフセット調
整だけでは、各画素間、チップ端でのレベルが揃わず、
また濃度の高い領域で画像が粗くなったり、線が入った
りする。

【００３８】そこで、本実施例においては、更に、ダー
クレベル及びホワイトレベルの双方での画素単位のバラ
ツキを補正する。本実施例では、ダークレベルでの画素
単位のバラツキを補正する処理をダークシェーディング
補正と呼び、ホワイトレベルでの画素単位のバラツキを
補正する処理をホワイトシェーディング補正と呼ぶもの
とする。

【００３９】ダークシェーディング補正では、先ず対数
変換回路１４においてＣＰＵ１２により図５（ｂ）に示
すスルーの変換テーブルＬＵＴ２を選択し、暗時出力を
ホワイトシェーディング補正部１５のラインメモリ１９
に書き込んだ後、ＣＰＵ１２がこのラインメモリ１９の
データを読み込み、これを４回繰り返して行い積算して
平均値を求め、これをダークシェーディング補正部１３
のラインメモリ１７に書き込む。なお、暗時出力の平均
を採るのは、後述するように雑音の影響を除去するため
である。

【００４０】上記のようにしてゲイン調整、オフセット
調整、ダークシェーディング補正を行うと、コピー動作
に移行可能となる。

【００４１】コピー動作では、図５（ａ）に示す対数変
換テーブルＬＵＴ１を選択し、まずコピーサイクルへの
移行に先だってホワイトシェーディング補正部１５のラ
インメモリ１９に対する基準データの書き込み処理が行
われる。これは、上記各調整が行われた状態でかつダー
クシェーディング補正を行った上での白色基準板の読み
取りデータを書き込む処理である。したがって、このラ
インメモリ１９に書き込まれたデータは、白色基準板の
読み取りデータをＤ_W ，ダークシェーディング補正部１
３のラインメモリに書き込まれた補正データをＤ_D とす
ると、 ｌｏｇ（Ｄ_W −Ｄ_D ） となる。

【００４２】そこで、ホワイトシェーディング補正回路
１８でのラインメモリ１９に設定したデータと、実際の
コピーサイクルでの原稿読み取りデータとの差をとる
と、原稿読み取りデータＤ_X は、まずダークシェーディ
ング補正回路１６でダークシェーディング補正されるの
で、ホワイトシェーディング補正回路１８の出力信号
は、 ｌｏｇ（Ｄ_X −Ｄ_D ）−ｌｏｇ（Ｄ_W −Ｄ_D ） となる。

【００４３】つまり、ダークシェーディング補正回路１
３、ホワイトシェーディング補正回路１５による補正の
結果、濃度信号としては、 ｌｏｇ（Ｄ_X −Ｄ_D ）−ｌｏｇ（Ｄ_W −Ｄ_D ） ＝ｌｏｇ（（Ｄ_X −Ｄ_D ）／（Ｄ_W −Ｄ_D ））＝ｌｏｇＲ の補正処理をすることになり、反射信号では、 Ｒ＝（Ｄ_X −Ｄ_D ）／（Ｄ_W −Ｄ_D ） の補正処理をすることになる。

【００４４】しかしながらこのダークシェーディング補
正データを採取している時に、外来ノイズや回路内で使
用している他のクロック、あるいはＣＰＵのアドレスバ
スやデータバス等の影響をうけて、ＣＣＤ出力信号に本
来の暗時出力以外に不要なノイズ等が重畳することがあ
る。この不要なノイズ等は、先に述べたように、暗時出
力を４回取込み平均化処理をすることである程度除去で
きる場合もあるが、４回取り込んだデータがたまたまノ
イズの位相が比較的一致する場合がある。この時にはノ
イズは強調されて記憶されるためダークシェーディング
補正データとしては非常に不都合なデータとなり、その
後のコピー動作でこのダークシェーディング補正データ
を用いてダークシェーディング補正が行われるため、本
来は原稿上に存在しなかったデータがコピーとして出力
されてしまい原稿に忠実なコピーが得られないという不
都合が生じる場合がある。また、このダークシェーディ
ング補正データは、次回のダークシェーディング補正に
より新たにダークシェーディング補正データを採取する
までデータが更新されないため、一度このような誤った
ダークシェーディング補正データが記憶されると次回の
ダークシェーディング補正データの採取を行うまでに取
られるコピーでは常にこの誤ったデータが補正データと
して使用されるので、それまで正常なコピーが得られな
いという問題がある。

【００４５】上記のダークシェーディング補正は、濃度
の高い領域での画素単位のバラツキを補正するためのも
のであるが、このようなノイズを含んだダークシェーデ
ィング補正データでダークシェーディング補正が行われ
ると特に高濃度領域で各画素間、各チップ端でのレベル
があわないという欠点を有しており、またノイズによる
白筋や黒筋などの画像上の欠陥が目立つという問題があ
る。

【００４６】また、ダークシェーディング補正データと
しては、ＣＣＤ出力信号の本来の暗時出力を採取した場
合に於ても、コピー動作中に外来ノイズや回路内で使用
している他のクロック、あるいはＣＰＵのアドレスバス
やデータバス等の影響をうけてＣＣＤ出力信号上に本来
の原稿画像データ以外の不要なノイズ等が重畳すること
があり、この場合にもコピーとしては原稿上にはなかっ
たデータが出力されることがあった。

【００４７】そこでダークシェーディング補正データを
採取する場合やコピー動作中に於ても、外来ノイズや回
路内で使用している他のクロック、あるいはＣＰＵのア
ドレスバスやデータバス等の影響を最小限にとどめる必
要がある。

【００４８】図７は、本発明の実施例を示すブロック図
である。図７の回路は、図１に示す回路の１チャンネル
分の回路を示しており、同じ符号は同じ部材を示してい
る。

【００４９】アナログ処理回路４のゲイン調整回路６に
はゲインを設定するためのＤ／Ａ変換器６ａが接続さ
れ、また、オフセット調整回路７にはオフセットを設定
するためのＤ／Ａ変換器６ｂが接続されている。Ｄ／Ａ
変換器６ａ，６ｂにはそれぞれ異なったアドレスが割り
当てられており、ＣＰＵ１２のアドレスバスＢ_a からの
アドレスによりＤ／Ａ変換器６ａ，６ｂが選択され、デ
ータバスＢ_d からのデータによりゲイン調整用のデータ
及びオフセット調整用のデータが設定される。

【００５０】本実施例においては、画像処理回路２０内
のアドレスバスＢ_a にデコーダ２１が設けられており、
また、アナログ処理回路４内のＤ／Ａ変換器６ａ，６ｂ
に接続されるアドレスバスＢ_a 及びデータバスＢ_d に、
それぞれバッファ２２，２３が設けられている。アドレ
スバスＢ_a 上のアドレスは、デコーダ２１によりデコー
ドされ「Ｌ」アクティブのセレクト信号が生成される。
なお、セレクト信号の詳細については後述する。セレク
ト信号は論理回路２４で他のチャンネルのセレクト信号
との論理積がとられ、論理回路２４の出力がバッファ２
２，２３に対してイネイブル信号として供給される。そ
して、ＣＰＵ１２がゲイン調整、オフセット調整時に、
いずれかのＤ／Ａ変換器６ａ，７ａにアクセスする時に
だけこれらのバッファ２２，２３がイネイブルとされ
る。

【００５１】ゲイン調整及びオフセット調整により所定
のゲイン、オフセットの値がセットされた後に、ダーク
シェーディング補正データを採取する時には、ゲイン設
定用及びオフセット設定用のＤ／Ａ変換器６ａ，６ｂに
ＣＰＵ１２がアクセスする必要はないので、これらのＤ
／Ａ変換器６ａ，６ｂに対するセレクト信号は出力され
ない。そのため、アナログ処理回路４内のＣＰＵ１２の
アドレスバスＢ_a 、データバスＢ_d は動作することはな
く、イメージセンサ出力信号に対して影響を与えること
もなくダークシェーディング補正データとして本来のイ
メージセンサの暗時出力レベルが得られる。

【００５２】上述したように、ゲイン設定用及びオフセ
ット設定用のＤ／Ａ変換器６ａ，６ｂがアクセスされた
とき以外は、Ｄ／Ａ変換器６ａ，６ｂに対するアナログ
処理回路４内のアドレスバスＢ_a 、データバスＢ_d がＣ
ＰＵ１２側のアドレスバスＢ_a 、データバスＢ_d から切
り離されるので、ダークシェーディング補正データを採
取する時に、外来ノイズや回路内で使用している他のク
ロック、あるいはＣＰＵのアドレスバスＢ_a やデータバ
スＢ_d 等の影響を最小限におさえることができる。これ
により、イメージセンサ出力信号の本来の暗時出力デー
タがダークシェーディング補正データとして記憶され、
正確なダークシェーディング補正が行われダークレベル
での画素単位のバラツキが補正され、各画素間、各チッ
プ端でのレベルが揃い高濃度領域での補正が正確におこ
なわれ、白筋や黒筋といった画像上の欠陥のない原稿に
忠実なコピーが得られる。

【００５３】また、コピー動作中に於てもアナログ処理
回路４内のＣＰＵ１２のアドレスバスＢ_a 、データバス
Ｂ_d は動作することはないので、コピー動作中のイメー
ジセンサ出力信号へのノイズの重畳をなくし最小限にお
さえることができ、原稿に忠実なコピーが得られるよう
になった。

【００５４】上述したゲイン調整、オフセット調整、ダ
ークシェーディング補正、コピー動作を第８図のタイミ
ングチャートを用いてさらに詳しく説明する。

【００５５】図８（ａ）〜（ｅ）は、ＮＣＳＣＨ１〜５
はアナログ処理回路４（図１参照）内のチャンネル１〜
５のそれぞれに設けられた、ゲイン、オフセットのデー
タを設定するためのＤ／Ａ変換器６ａ，７ａ（図７参
照）を選択するためのセレクト信号である。このセレク
ト信号は通常「Ｈ」の状態にあり、あるチャンネルのＤ
／Ａ変換器がＣＰＵ１２から選択されると「Ｌ」にな
る。このセレクト信号が「Ｌ」の期間においてＣＰＵ１
２からそのＤ／Ａ変換器にデータを書き込むことができ
るようになっている。いま、画像読み取り装置のあるタ
イミングに於てゲイン調整、オフセット調整、ダークシ
ェーディング補正が自動的に開始される。

【００５６】まず初めにゲイン調整が行われ、前述のよ
うに白色基準板を読み取った時の信号レベルがある目標
値になるようにＣＰＵ１２からセレクト信号ＮＣＳＣＨ
１〜５が順次出力されてそれぞれのチャンネルのＤ／Ａ
変換器６ａにゲインデータがセットされる。次にオフセ
ット調整が行われ、前述のように光源を消灯した状態で
の信号レベルがある目標値になるようにＣＰＵ１２から
セレクト信号ＮＣＳＣＨ１〜５が順次出力されて、それ
ぞれのチャンネルのＤ／Ａ変換器６ｂにオフセットデー
タがセットされる。最後にダークシェーディング補正が
開始され、ダークシェーディング補正データが採取され
る。

【００５７】ゲイン調整、オフセット調整、ダークシェ
ーディング補正が終了すると装置は待機状態になりコピ
ー動作が可能となる。ＣＰＵ１２は常に何らかの仕事を
行っているため、そのアドレスバスＢ_a 、データバスＢ
_d も常に動作している。そのため、従来例に於ては図８
（ｆ）に示すようにダークシェーディング補正やコピー
動作中においてもアドレスバスＢ_a 、データバスＢ_d は
動作しているため、これがイメージセンサ出力信号に対
して影響を与えるおそれがある。そこで本実施例におい
ては、図７に示すように、論理回路２４によりゲイン調
整、オフセット調整のためのＤ／Ａ変換器６ａ，６ｂを
選択するセレクト信号（図８においてはＮＣＳＣＨ１〜
５）の論理積をとり、論理回路２４の出力でバッファ２
２，２３を制御するようにした。その結果、図８（ｇ）
に示すように、ゲイン設定時、オフセット設定時には、
バッファ２２，２３にイネイブル信号が供給され、バッ
ファ２２，２３は動作可能となり、図８（ｈ）に示すよ
うに、アドレスバスＢ_a 、データバスＢ_d がアクティブ
状態となり、Ｄ／Ａ変換器６ａ，６ｂをＣＰＵ１２から
アクセスできる。しかし、ダークシェーディング補正や
コピー動作中においては、バッファ２２，２３にイネイ
ブル信号が供給されないので、バッファ２２，２３は動
作しなくなる。そのためダークシェーディング補正デー
タを採取している時やコピー動作中には、アドレスバス
Ｂ_a 、データバスＢ_d が切り離されることになり、イメ
ージセンサ出力信号に対するバスからの影響がなくな
る。すなわち、ダークシェーディング補正データを採取
する時やコピー動作中においてはアナログ処理回路４内
のＣＰＵ１２のアドレスバスＢ_a やデータバスＢ_d は動
作しないため、イメージセンサ出力信号へのノイズの重
畳がなくなり、ダークシェーディング補正データ採取時
にはイメージセンサ本来の暗時出力レベルを補正データ
として得ることができ、正確なダークシェーディング補
正が行われ、コピー動作中には画像信号本来の出力信号
が得られるため、原稿に忠実なコピー出力が得られる。

【００５８】なお、図７に示す実施例においては、アド
レスバスＢ_a のアドレスをデコーダ２１でドイコードし
て得たセレクト信号を、バッファ２２，２３を制御する
ための制御信号として使用したが、これに限定されるも
のではなく、ＣＰＵ１２のＩ／Ｏ（入力／出力）回路２
６ (図９参照) を使用して直接ＣＰＵ１２からバッファ
２２，２３を制御してもよい。この場合にはゲイン、オ
フセット調整のためにＤ／Ａ変換器６ａ，６ｂにＣＰＵ
１２がアクセスする時だけ、ＣＰＵ１２のＩ／Ｏ回路２
６によりバッファ２２，２３を動作させ、それ以外の時
にはバッファ２２，２３が動作しないように制御する。
これにより、図７に示す実施例と同様な効果を得ること
ができる。

【００５９】図９は、本発明の他の実施例を示す。

【００６０】図９に示す実施例では、カラー読み取りセ
ンサ装置１として図１０に示す３ラインのＣＣＤイメー
ジセンサ１Ｒ、１Ｇ、１Ｂを並列に配置したセンサを使
用している。この３ラインのイメージセンサ１Ｒ、１
Ｇ、１Ｂには、それぞれＲ、Ｇ、Ｂ（赤、緑、青）のフ
ィルタが設けられており、各イメージセンサ１Ｒ、１
Ｇ、１Ｂは奇数（ＯＤＤ）画素と偶数（ＥＶＥＮ）画素
に分けて信号を出力している。そのため、カラー読み取
りセンサ装置１からはＲ、Ｇ、Ｂの３色の信号が出力さ
れ、更に各色の信号は奇数・偶数に分かれて出力される
ので、合計６系統の信号が出力される。なお、図９は、
１色分たとえば赤のチャンネルの回路を示しており、符
号３，５〜８に付された添え字ｏは奇数画素の回路要素
を示し、添え字ｅは偶数画素の回路要素を示す。但し、
奇数・偶数を区別する必要がないときには、添え字を除
いた符号を使用する。

【００６１】カラー読み取りセンサ装置１からのイメー
ジセンサ出力信号は、各色に対応するビデオ処理回路に
送られ、ビデオ処理回路では高周波の不要なノイズ成分
が不図示のＬＰＦ（Ｌｏｗ Ｐａｓｓ Ｆｉｌｔｅｒ）
回路において除去され、その後サンプルホールド回路５
においてイメージセンサ出力信号の有効信号レベルがサ
ンプルされ、ある期間だけホールドされる。サンプルホ
ールドされたビデオ信号はゲイン調整回路６、オフセッ
ト調整回路７、Ａ／Ｄ変換器８を通してデジタルのビデ
オ信号に変換される。先に、図１で説明したように、ゲ
イン調整回路６では白色基準板を読み取った時の信号レ
ベルを、Ａ／Ｄ変換器８の出力で例えば２５６階調の
「２００」に揃えるようにゲインを調整する。オフセッ
ト調整回路７は、光源を消灯した状態での信号レベル
（暗時出力レベルすなわちダークレベル）をある一定の
値、例えば２５６階調の「１０」になるようにオフセッ
ト量を調整する。

【００６２】デジタルに変換されたビデオ信号は、まず
マルチプレクサ２５で偶数、奇数毎に１画素毎に交互に
合成され本来の画像信号の並びに戻されＲ、Ｇ、Ｂの３
系統の信号に変換される。この後、ホワイトシェーディ
ング補正回路１５に入力される。なお、図９に示す本実
施例ではダークシェーディング補正は行っていない。

【００６３】この実施例で使用しているカラー読み取り
センサ装置１は、１ラインあたり５０００画素のイメー
ジセンサが３ライン並列に並んだタイプのセンサを使用
している。各色の読み取り画素密度を１６ドット／ｍｍ
とすると５０００／１６＝３１２．５ｍｍとなり、これ
でＡ３版の原稿のカラー読み取りが行えるものである。
このような縮小タイプのセンサを使用した場合、各画素
間でのバラツキ、チップ全長にわたっての緩やかなレベ
ル変化等の不均一性をセンサが持っていたとしてもその
不均一によるコピー上への影響は、図１に示す回路で使
用したセンサに比べるとはるかに緩くコピー上ではほと
んど目立たないという特徴がある。そのため、図９に示
す実施例ではダークシェーディング補正は行っていない
が、もちろんこの実施例においてもダークシェーディン
グ補正を行うことは十分可能である。

【００６４】この実施例に於ても、コピー動作中に外来
ノイズや回路内で使用している他のクロック、あるいは
ＣＰＵのアドレスバスＢ_a やデータバスＢ_d 等の影響を
うけてイメージセンサ出力信号上に本来の原稿画像デー
タ以外の不要なノイズ等が重畳することがある。この場
合コピー出力には原稿画像には存在しなかったデータが
コピーとして出力され、原稿に忠実なコピーが得られな
いということがあった。

【００６５】図９に示す実施例では、オフセットの調整
を行う際に、特にＣＰＵ１２からアナログ処理回路４内
にあるゲイン、オフセットの値を記憶するＤ／Ａ変換器
６ａ，６ｂにデータを設定する時だけＣＰＵよりＩ／Ｏ
回路２６を制御し、バッファ２２，２３をイネイブルに
し、ＣＰＵ１２からＤ／Ａ変換器６ａ，７ａにアクセス
できるようにする。そして、一旦あるデータをＤ／Ａ変
換器６ａ，７ａにセットし終わったら、ＣＰＵ１２から
Ｉ／Ｏ回路２６を制御してバッファ２２，２３を再びデ
ィスエイブルにし、アナログ処理回路４内でＣＰＵ１２
のアドレスバスＢ_a 、データバスＢ_d が動作しないよう
にする。なお、図９で符号ＳＩ１で示されているブロッ
クは、ＣＣＤセンサを駆動するシフトパルス，クロック
等の信号や、アナログ処理回路４を駆動するクロック等
を生成し、また、アナログ処理回路４内のＤ／Ａコンバ
ータを選択するセレクト信号を生成するものである。

【００６６】これにより、アナログ処理回路４内でＣＰ
Ｕ１２のアドレスバスＢ_a やデータバスＢ_d からのイメ
ージセンサ出力信号への影響を無くすことができ、ゲイ
ンやオフセット調整の際にシェーディング補正回路１５
を通してラインメモリ１９に書き込まれるデータ上に
は、外来ノイズ等のないイメージセンサ本来の信号を得
ることができる。

【００６７】また、コピー動作中に於ても常にアナログ
処理回路４内のＣＰＵ１２のアドレスバスＢ_a 、データ
バスＢ_d が動作しないようになっているため、画像信号
読み取り時のイメージセンサ出力信号への不要なノイズ
等の影響はなくクリアーな画像信号が得られ、原稿に忠
実なコピーが得られるようになった。

【００６８】さらに図９に示す実施例では、装置の小型
化やコストダウン等の目的でアナログ処理回路４部分の
ＬＳＩ化の要求が強い。このような目的で図９に示すア
ナログ処理回路４の偶数出力の処理回路と奇数出力の処
理回路とＤ／Ａ変換器６ａ，７ａとを一つのＬＳＩとし
て構成することができる。またこれにＡ／Ｄ変換器８を
内蔵することも可能である。この場合、ＬＳＩは、図９
に示すように、奇数出力信号のゲイン・オフセット調整
用と偶数出力信号のゲイン・オフセット調整用の合計４
回路分のＤ／Ａ変換器６ａ_o ，７ａ_o ，６ａ_e ，７ａ_e
を内蔵する必要がある。

【００６９】このようにＬＳＩを構成した場合、Ｄ／Ａ
変換器６ａ_o ，７ａ_o ，６ａ_e ，７ａ_e にデータを設定
するために、ＣＰＵ１２からのデータバスＢ_d 及びアド
レス信号が必要となる。このようなＬＳＩでは、Ａ／Ｄ
変換する前の信号処理はアナログ信号での処理を行って
いるため、ノイズに対してはより敏感な構成となってい
る。特にビデオ信号と同期していないＣＰＵのデータバ
スＢ_d が常時動作していると、このデータバスＢ_d の動
作に同期してアナログ信号へのノイズ重畳が顕著とな
り、イメージセンサ本来の出力信号が得られないおそれ
がある。このような場合に於ても、本実施例によれば、
ゲイン調整、オフセット調整の際にＣＰＵ１２がＬＳＩ
に内蔵されたＤ／Ａ変換器６ａ_o ，７ａ_o ，６ａ_e ，７
ａ_e にデータを設定する時以外の期間では、ＣＰＵ１２
のデータバスＢ_d およびアドレス信号は動作する事がな
いのでゲイン調整、オフセット調整の際にシェーディン
グ補正回路１５を通してラインメモリ１９に書き込まれ
るデータ上には、ノイズのないイメージセンサ本来の信
号を得る事ができる。また、コピー動作中に於ても画像
信号読み取り時のイメージセンサ出力信号への不要なノ
イズ等の影響がなくなり、原稿画像本来の読み取り画像
信号が得られるようになった。

【００７０】

【発明の効果】以上説明したように本発明によれば、ゲ
イン・オフセット調整のためのデータを設定する期間以
外では、ゲイン調整回路及びオフセット調整回路に対す
るデータバスおよびアドレスバスは動作する事がないの
で、ゲイン・オフセット調整を行う際にイメージセンサ
出力信号への不要なノイズ等の影響を受けることがな
く、これらゲイン・オフセット調整が正確に行える。し
たがって、シェーディング補正用の基準データへの不要
なノイズ等の重畳がなくなり、イメージセンサ本来の出
力信号が得られる。また、コピー動作中においても画像
信号読み取り時のイメージセンサ出力信号への不要なノ
イズ等の影響もなく原稿に忠実な読み取り画像信号が得
られる。

【図面の簡単な説明】

【図１】 本発明が適用される画像読み取り装置のブロ
ック図である。

【図２】 ラインセンサの配置例を示す説明図である。

【図３】 ラインセンサにおけるカラーフィルタの配置
例を示す説明図である。

【図４】 ラインセンサの各チャンネル間のレベル差を
調整する処理を示す説明図である。

【図５】 変換テーブルの特性例を示すグラフである。

【図６】 画素ずれ補正の処理を示す説明図である。

【図７】 本発明の画像読み取り装置の実施例を示すブ
ロック図である。

【図８】 図７に示す画像読み取り装置の動作を説明す
るためのタイミングチャートである。

【図９】 本発明の画像読み取り装置の他の実施例を示
すブロック図である。

【図１０】 図９に示す画像読み取り装置において使用
されるラインセンサの配置例を示す説明図である。

【符号の説明】

１…カラー読み取りセンサ装置、１ａ〜１ｅ…ＣＣＤラ
インイメージセンサ、２Ｒ，２Ｇ，２Ｂ…フィルタ、３
…増幅器、４…アナログ処理回路、５…サンプルホール
ド回路、６…ゲイン調整回路、６ａ…Ｄ／Ａ変換器、７
…オフセット調整回路、７ａ…Ｄ／Ａ変換器、８…Ａ／
Ｄ変換器、９…遅延量設定回路、１０…３色分離合成回
路、１１…タイミング発生器、１２…ＣＰＵ、１３…ダ
ークシェーディング補正部、１４…対数変換回路、１５
…ホワイトシェーディング補正部、１６…ダークシェー
ディング補正回路、１７…ラインメモリ、１８…ホワイ
トシェーディング補正回路、１９…ラインメモリ、２１
…デコーダ、２２，２３…バッファ、２４…論理回路、
２５…マルチプレクサ、２６…Ｉ／Ｏ回路

フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04N 1/401 G06T 1/00 460

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 イメージセンサからの出力をゲイン調整
   回路及びオフセット調整回路を介してＡ／Ｄ変換回路へ
   供給し、Ａ／Ｄ変換を行った後シェーディング補正回路
   に供給し、前記ゲイン調整回路及びオフセット調整回路
   に対するゲイン及びオフセットの設定をＣＰＵからデー
   タバス、アドレスバス及び制御回路を介して行う画像読
   み取り装置の画像データ調整方法において、 前記ゲイン調整回路及びオフセット調整回路に対するゲ
   イン及びオフセットの設定を行う期間について前記制御
   回路を動作させ、当該制御回路を介した後のデータバス
   及びアドレスバスを動作状態とし、シェーディング補正
   や画像信号の読取りを行う期間では不動作状態としたこ
   とを特徴とする画像読み取り装置の画像データ調整方
   法。