JP2578506Y2 - ワードライン電圧供給回路 - Google Patents
ワードライン電圧供給回路Info
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Description
【０００１】
【産業上の利用分野】本考案はワ−ドライン電圧供給回
路に関し、特にＤＲＡＭの内部電圧供給電源を使用して
ワ−ドラインを動作させるとき内部電圧電源で消費され
る電力を最小とする回路構成に関する。
路に関し、特にＤＲＡＭの内部電圧供給電源を使用して
ワ−ドラインを動作させるとき内部電圧電源で消費され
る電力を最小とする回路構成に関する。
【０００２】
【従来の技術】図３に示す従来技術のワ−ドライン電圧
供給回路はロ−デコ−ダ配列２０と、各ロ−デコ−ダ
（Ｒｏｗ Ｄｅｃｏｄｅｒ）の出力をＶｃｃレベルから
Ｖｐｐレベルに変換するレベルコンバ−タ配列３０と、
ロ−デコ−ダに接続されたワ−ドラインドライバ４０
と、ワ−ドラインドライバの１つを選択する二次のロ−
デコ−ダ１０とを含む。二次のロ−デコ−ダは信号をＶ
ｃｃレベルからＶｐｐレベルに変換してワ−ドラインド
ライバ４０に供給する。
供給回路はロ−デコ−ダ配列２０と、各ロ−デコ−ダ
（Ｒｏｗ Ｄｅｃｏｄｅｒ）の出力をＶｃｃレベルから
Ｖｐｐレベルに変換するレベルコンバ−タ配列３０と、
ロ−デコ−ダに接続されたワ−ドラインドライバ４０
と、ワ−ドラインドライバの１つを選択する二次のロ−
デコ−ダ１０とを含む。二次のロ−デコ−ダは信号をＶ
ｃｃレベルからＶｐｐレベルに変換してワ−ドラインド
ライバ４０に供給する。
【０００３】ワ−ドラインドライバ４０は二次のロ−デ
コ−ダ１０からＶｐｐレベルの電圧を供給され、Ｖｐｐ
レベルのロ−デコ−ダ２０の信号に従ってワ−ドライン
を駆動する。
コ−ダ１０からＶｐｐレベルの電圧を供給され、Ｖｐｐ
レベルのロ−デコ−ダ２０の信号に従ってワ−ドライン
を駆動する。
【０００４】このように構成され図３に示す従来の回路
動作は、ロ−デコ−ダのプリチャ−ジ信号ＰＣ（図面で
上線で示すものは下線で示す）をロ−に、アドレス信号
ＲＡｉ（ＲＡ０〜ＲＡ３、ＲＡｎ０〜３）をロ−に、ア
ドレス信号ＲＦ０〜３をハイに、レベルコンバ−タ出力
ＲＤｏｕｔ１〜ＲＤｏｕｔｎをＶｐｐレベルのハイに維
持し、２次ロ−デコ−ダ出力ＷＬＤ０〜３をロ−に維持
する。
動作は、ロ−デコ−ダのプリチャ−ジ信号ＰＣ（図面で
上線で示すものは下線で示す）をロ−に、アドレス信号
ＲＡｉ（ＲＡ０〜ＲＡ３、ＲＡｎ０〜３）をロ−に、ア
ドレス信号ＲＦ０〜３をハイに、レベルコンバ−タ出力
ＲＤｏｕｔ１〜ＲＤｏｕｔｎをＶｐｐレベルのハイに維
持し、２次ロ−デコ−ダ出力ＷＬＤ０〜３をロ−に維持
する。
【０００５】メモリ素子が作動状態となる、すなわち図
４でＰＣがＶｃｃレベルのハイとなり、ｐＭＯＳトラン
ジスタＱ８はオフとなり、ＰＭＯＳトランジスタＱ９は
インバ−タ２２を介してノ−ドＣをハイに維持する。
４でＰＣがＶｃｃレベルのハイとなり、ｐＭＯＳトラン
ジスタＱ８はオフとなり、ＰＭＯＳトランジスタＱ９は
インバ−タ２２を介してノ−ドＣをハイに維持する。
【０００６】アドレス信号ＲＡｉ（ＲＡ０〜ＲＡ３）の
すべてがＶｃｃレベルのハイとなると、トランジスタＱ
１０、Ｑ１１、Ｑ１２、Ｑ１３はオンとなって、ノ−ド
ＤはＶｃｃレベルのハイとなり、トランジスタＱ１５は
オフとなり、トランジスタＱ１７はオンとなり、レベル
コンバ−タ出力ＲＤｏｕｔ１はＶｐｐレベルのハイから
ロ−となり、トランジスタＱ１４はオンとなり、これに
よってノ−ドＥｃｃはＶｐｐレベルのハイとなり、トラ
ンジスタＱ１６はオフとなる。レベルコンバ−タ出力Ｒ
Ｄｏｕｔ１はロ−となり、トランジスタＱ１８、Ｑ２
１、Ｑ１４およびＱ２７はオンとなり、トランジスタＱ
１９、Ｑ２２、Ｑ１５およびＱ２９はオフとなる。
すべてがＶｃｃレベルのハイとなると、トランジスタＱ
１０、Ｑ１１、Ｑ１２、Ｑ１３はオンとなって、ノ−ド
ＤはＶｃｃレベルのハイとなり、トランジスタＱ１５は
オフとなり、トランジスタＱ１７はオンとなり、レベル
コンバ−タ出力ＲＤｏｕｔ１はＶｐｐレベルのハイから
ロ−となり、トランジスタＱ１４はオンとなり、これに
よってノ−ドＥｃｃはＶｐｐレベルのハイとなり、トラ
ンジスタＱ１６はオフとなる。レベルコンバ−タ出力Ｒ
Ｄｏｕｔ１はロ−となり、トランジスタＱ１８、Ｑ２
１、Ｑ１４およびＱ２７はオンとなり、トランジスタＱ
１９、Ｑ２２、Ｑ１５およびＱ２９はオフとなる。
【０００７】図４に示すアドレス信号ＲＡｉとほぼ同時
のタイミングでアドレス信号ＲＦがＶｃｃレベルのハイ
からロ−になると、トランジスタＱ２はオフとなり、ト
ランジスタＱ３はオンとなってノ−ドＢはＶｃｃレベル
のハイからロ−になり、トランジスタＱ１はオンとな
り、ノ−ドＡはＶｐｐレベルのハイとなり、これにより
トランジスタＱ４はオフとなる。
のタイミングでアドレス信号ＲＦがＶｃｃレベルのハイ
からロ−になると、トランジスタＱ２はオフとなり、ト
ランジスタＱ３はオンとなってノ−ドＢはＶｃｃレベル
のハイからロ−になり、トランジスタＱ１はオンとな
り、ノ−ドＡはＶｐｐレベルのハイとなり、これにより
トランジスタＱ４はオフとなる。
【０００８】ノ−ドＢがロ−となり、これによりトラン
ジスタＱ５がオンとなり、トランジスタＱ７がオフとな
り、２次ロ−デコ−ダ出力ＷＬＤ０はＶｐｐレベルのハ
イとなる。最初にトランジスタＱ１８のゲ−トがロ−と
なると、トランジスタＱ１８はオンとなり、２次ロ−デ
コ−ダ出力ＷＬＤｏはＶｐｐレベルのハイとなって、ワ
−ドラインＷＬｏもＶｐｐレベルのハイとなり、選択さ
れる。
ジスタＱ５がオンとなり、トランジスタＱ７がオフとな
り、２次ロ−デコ−ダ出力ＷＬＤ０はＶｐｐレベルのハ
イとなる。最初にトランジスタＱ１８のゲ−トがロ−と
なると、トランジスタＱ１８はオンとなり、２次ロ−デ
コ−ダ出力ＷＬＤｏはＶｐｐレベルのハイとなって、ワ
−ドラインＷＬｏもＶｐｐレベルのハイとなり、選択さ
れる。
【０００９】１つのロ−デコ−ダ２０が４つのワ−ドラ
インＷＬ０、ＷＬ１、ＷＬ２およびＷＬ３に連結される
から、レベルコンバ−タ出力ＲＤｏｕｔ１がロ−となる
と、ｎＭＯＳトランジスタＱ１９、Ｑ２２、Ｑ２５、Ｑ
２８がオフとなるから１つのロ−デコ−ダで選択された
４つのワ−ドラインは接地され、ワ−ドラインはノイズ
によるｎＭＯＳトランジスタの閾値電圧Ｖｔｐを有して
いるからクランプトランジスタＱ２０、Ｑ２３、Ｑ２
６、Ｑ２９が接続され、また、選択されなかったワ−ド
ラインに連結されなかったアドレス信号ＲＦ１、ＲＦ
２、ＲＦ３はハイであるからクランプトランジスタＱ２
３、Ｑ２６、Ｑ２９はオンとなり、ワ−ドラインは接地
レベルに維持される。レベルコンバ−タ出力ＲＤｏｕｔ
ｎはＶｐｐレベルのハイを選択されなかったロ−デコ−
ダに維持し、これにより２次ロ−デコ−ダ出力ＷＬＤ０
はＶｐｐレベルのハイとなるが、ｐＭＯＳ（Ｑ１８）は
オンとならない。
インＷＬ０、ＷＬ１、ＷＬ２およびＷＬ３に連結される
から、レベルコンバ−タ出力ＲＤｏｕｔ１がロ−となる
と、ｎＭＯＳトランジスタＱ１９、Ｑ２２、Ｑ２５、Ｑ
２８がオフとなるから１つのロ−デコ−ダで選択された
４つのワ−ドラインは接地され、ワ−ドラインはノイズ
によるｎＭＯＳトランジスタの閾値電圧Ｖｔｐを有して
いるからクランプトランジスタＱ２０、Ｑ２３、Ｑ２
６、Ｑ２９が接続され、また、選択されなかったワ−ド
ラインに連結されなかったアドレス信号ＲＦ１、ＲＦ
２、ＲＦ３はハイであるからクランプトランジスタＱ２
３、Ｑ２６、Ｑ２９はオンとなり、ワ−ドラインは接地
レベルに維持される。レベルコンバ−タ出力ＲＤｏｕｔ
ｎはＶｐｐレベルのハイを選択されなかったロ−デコ−
ダに維持し、これにより２次ロ−デコ−ダ出力ＷＬＤ０
はＶｐｐレベルのハイとなるが、ｐＭＯＳ（Ｑ１８）は
オンとならない。
【００１０】メモリ素子が待機状態に戻ると最初に、ア
ドレス信号ＲＡｉ（ＲＡ０〜３）はロ−となり、アドレ
ス信号ＲＦ０がハイとなり、これにより２次ロ−デコ−
ダ出力ＷＬＤ０はＶｐｐレベルのハイからロ−となり、
また、ワ−ドラインＷＬＤ０はｐＭＯＳトランジスタＱ
１８によりロ−レベルとはならないからクランプトラン
ジスタＱ２０はオンとなり、ＰＣ信号はロ−となり、こ
れによりレベルコンバ−タ出力ＲＤｏｕｔ１はＶｐｐレ
ベルのハイとなり、これによってワ−ドラインＷＬ０は
完全にロ−となる。
ドレス信号ＲＡｉ（ＲＡ０〜３）はロ−となり、アドレ
ス信号ＲＦ０がハイとなり、これにより２次ロ−デコ−
ダ出力ＷＬＤ０はＶｐｐレベルのハイからロ−となり、
また、ワ−ドラインＷＬＤ０はｐＭＯＳトランジスタＱ
１８によりロ−レベルとはならないからクランプトラン
ジスタＱ２０はオンとなり、ＰＣ信号はロ−となり、こ
れによりレベルコンバ−タ出力ＲＤｏｕｔ１はＶｐｐレ
ベルのハイとなり、これによってワ−ドラインＷＬ０は
完全にロ−となる。
【００１１】ワ−ドライン駆動回路４０内において、ト
ランジスタＱ１８のゲ−ト信号および電源信号、すなわ
ちＲＤｏｕｔｋとＷＬＤ１とは内部供給電圧Ｖｐｐレベ
ルの信号であり、クランプトランジスタＱ２０のゲ−ト
信号ＲＦｉはＶｃｃレベルの信号により制御される。
ランジスタＱ１８のゲ−ト信号および電源信号、すなわ
ちＲＤｏｕｔｋとＷＬＤ１とは内部供給電圧Ｖｐｐレベ
ルの信号であり、クランプトランジスタＱ２０のゲ−ト
信号ＲＦｉはＶｃｃレベルの信号により制御される。
【００１２】トランジスタのジャンクションキャパシタ
ンスをＣＤとし、ワ−ドラインに接続されたトランジス
タの数をｎと仮定すると、ジャンクションキャパシタン
スの和はｎＣｄとなり、ワ−ドライン自身のキャパシタ
ンスをＣｗ１と仮定し、２次ロ−デコ−ダ出力ライン
（金属線である）のキャパシタンスをＣｍと仮定すると
き、２次ロ−デコ−ダ出力ＷＬＤｉラインのキャパシタ
ンスＣＷＬＤｉはＶｐｐ電圧を受けたとき（ｎＣｄ＋Ｃ
ｗ１＋Ｃｍ）となる。
ンスをＣＤとし、ワ−ドラインに接続されたトランジス
タの数をｎと仮定すると、ジャンクションキャパシタン
スの和はｎＣｄとなり、ワ−ドライン自身のキャパシタ
ンスをＣｗ１と仮定し、２次ロ−デコ−ダ出力ライン
（金属線である）のキャパシタンスをＣｍと仮定すると
き、２次ロ−デコ−ダ出力ＷＬＤｉラインのキャパシタ
ンスＣＷＬＤｉはＶｐｐ電圧を受けたとき（ｎＣｄ＋Ｃ
ｗ１＋Ｃｍ）となる。
【００１３】
【考案が解決しようとする課題】従来技術では、ワ−ド
ラインドライバ４０のソ−スノ−ドは高い電圧レベル、
すなわちＶｐｐを有する２次ロ−デコ−ダ出力ＷＬＤｉ
（ｉ＝０，１，２，３）に共通的に接続されてワ−ドラ
インを作動状態としているが、ワ−ドラインに接続され
たキャパシタンスの和、ＣＷＬＤｉ（＝ｎＣＤ＋Ｃｍ＋
ＣＷ１）が内部電圧供給源（チャ−ジポンプの高電圧供
給源）の負荷となり、内部電圧供給源のレベルは著しく
低下し、これにより内部電圧のレベルは不安定となり、
レベルを回復するために消費する動力が大となる。
ラインドライバ４０のソ−スノ−ドは高い電圧レベル、
すなわちＶｐｐを有する２次ロ−デコ−ダ出力ＷＬＤｉ
（ｉ＝０，１，２，３）に共通的に接続されてワ−ドラ
インを作動状態としているが、ワ−ドラインに接続され
たキャパシタンスの和、ＣＷＬＤｉ（＝ｎＣＤ＋Ｃｍ＋
ＣＷ１）が内部電圧供給源（チャ−ジポンプの高電圧供
給源）の負荷となり、内部電圧供給源のレベルは著しく
低下し、これにより内部電圧のレベルは不安定となり、
レベルを回復するために消費する動力が大となる。
【００１４】本考案はワ−ドライン電圧供給回路を提供
し、ワ−ドラインを作動せしめるとき負荷として作用す
るキャパシタンスを減少せしめ、内部電圧供給の動力消
費を減少せしめ安定化を達成することを目的とする。
し、ワ−ドラインを作動せしめるとき負荷として作用す
るキャパシタンスを減少せしめ、内部電圧供給の動力消
費を減少せしめ安定化を達成することを目的とする。
【００１５】
【課題を解決するための手段】本考案は内部電圧供給電
圧Ｖｐｐにより直接ワ−ドラインを駆動し、これにより
ワ−ドラインをＶｐｐレベルに引上げるワ−ドライン電
圧供給回路であって、Ｖｃｃ電源から電圧を供給されア
ドレス信号を受けてＶｃｃレベルのＲＤｏｕｔ信号を発
生し出力して、予め定めた数のワ−ドライン群を選択す
るロ−デコ−ダ（１００）と；Ｖｃｃより高い電圧レベ
ルであるＶｐｐ電源から電圧を供給されＲＤｏｕｔ信号
とワ−ドラインをリセットするＲＥＳＥＴ信号とを受け
てＶｐｐレベルのＲＥＳＥＴ信号を出力するリセットレ
ベルコンバ−タ（２００）と、Ｖｐｐ電源から電圧を供
給されＲＤｏｕｔ信号とＲＥＳＥＴ信号とプレデコ−ダ
信号とを入力されて、ワ−ドライン制御信号であるＷＬ
ＥＮ信号を出力するワ−ドラインドライバコントロ−ラ
（３００）と、Ｖｐｐ電源から電圧を供給されてワ−ド
ラインドライバコントロ−ラのＷＬＥＮ信号により１つ
のワ−ドラインにＶｐｐ電圧を印加するワ−ドラインド
ライバ（４００）と、を含むワ−ドライン電圧供給回路
を提供する。
圧Ｖｐｐにより直接ワ−ドラインを駆動し、これにより
ワ−ドラインをＶｐｐレベルに引上げるワ−ドライン電
圧供給回路であって、Ｖｃｃ電源から電圧を供給されア
ドレス信号を受けてＶｃｃレベルのＲＤｏｕｔ信号を発
生し出力して、予め定めた数のワ−ドライン群を選択す
るロ−デコ−ダ（１００）と；Ｖｃｃより高い電圧レベ
ルであるＶｐｐ電源から電圧を供給されＲＤｏｕｔ信号
とワ−ドラインをリセットするＲＥＳＥＴ信号とを受け
てＶｐｐレベルのＲＥＳＥＴ信号を出力するリセットレ
ベルコンバ−タ（２００）と、Ｖｐｐ電源から電圧を供
給されＲＤｏｕｔ信号とＲＥＳＥＴ信号とプレデコ−ダ
信号とを入力されて、ワ−ドライン制御信号であるＷＬ
ＥＮ信号を出力するワ−ドラインドライバコントロ−ラ
（３００）と、Ｖｐｐ電源から電圧を供給されてワ−ド
ラインドライバコントロ−ラのＷＬＥＮ信号により１つ
のワ−ドラインにＶｐｐ電圧を印加するワ−ドラインド
ライバ（４００）と、を含むワ−ドライン電圧供給回路
を提供する。
【００１６】
【実施例】図１および図２を参照して本考案の望ましい
実施例について説明する。
実施例について説明する。
【００１７】本考案のワ−ドライン電圧供給回路は、図
１に示すように、内部電圧供給電圧Ｖｐｐにより直接ワ
−ドラインを駆動し、これによりワ−ドラインをＶｐｐ
レベルに引上げるワ−ドライン電圧供給回路であって、
Ｖｃｃ電源から電圧を供給されアドレス信号を受けＶｃ
ｃレベルのＲＤｏｕｔ信号を発生し出力して、予め定め
た数のワ−ドライン群を選択するロ−デコ−ダ１００
と；Ｖｃｃより高い電圧レベルであるＶｐｐ電源から電
圧を供給されてＲＤｏｕｔ信号とワ−ドラインをリセッ
トするＲＥＳＥＴ信号とを受けて、ＶｐｐレベルのＲＥ
ＳＥＴ信号を出力するリセットレベルコンバ−タ２００
と；Ｖｐｐ電源から電圧を供給されてＲＤｏｕｔ信号と
ＲＥＳＥＴ信号とプレデコ−ダ信号ＲＦ０、ＲＦ１、Ｒ
Ｆ２、ＲＦ３を入力されて、ワ−ドライン制御信号であ
るＷＬＥＮ信号を出力するワ−ドラインドライバコント
ロ−ラ３００と；Ｖｐｐ電源から電圧を供給されワ−ド
ラインドライバコントロ−ラのＷＬＥＮ信号によって１
つのワ−ドラインにＶｐｐ電圧を印加するワ−ドライン
ドライバ４００と；を含むワ−ドライン電圧供給回路で
ある。
１に示すように、内部電圧供給電圧Ｖｐｐにより直接ワ
−ドラインを駆動し、これによりワ−ドラインをＶｐｐ
レベルに引上げるワ−ドライン電圧供給回路であって、
Ｖｃｃ電源から電圧を供給されアドレス信号を受けＶｃ
ｃレベルのＲＤｏｕｔ信号を発生し出力して、予め定め
た数のワ−ドライン群を選択するロ−デコ−ダ１００
と；Ｖｃｃより高い電圧レベルであるＶｐｐ電源から電
圧を供給されてＲＤｏｕｔ信号とワ−ドラインをリセッ
トするＲＥＳＥＴ信号とを受けて、ＶｐｐレベルのＲＥ
ＳＥＴ信号を出力するリセットレベルコンバ−タ２００
と；Ｖｐｐ電源から電圧を供給されてＲＤｏｕｔ信号と
ＲＥＳＥＴ信号とプレデコ−ダ信号ＲＦ０、ＲＦ１、Ｒ
Ｆ２、ＲＦ３を入力されて、ワ−ドライン制御信号であ
るＷＬＥＮ信号を出力するワ−ドラインドライバコント
ロ−ラ３００と；Ｖｐｐ電源から電圧を供給されワ−ド
ラインドライバコントロ−ラのＷＬＥＮ信号によって１
つのワ−ドラインにＶｐｐ電圧を印加するワ−ドライン
ドライバ４００と；を含むワ−ドライン電圧供給回路で
ある。
【００１８】ロ−デコ−ダ１００はビットラインセンス
増幅器とコラムデコ−ダとを駆動するコア動力供給Ｖｃ
ｃにより駆動され；リセットレベルコンバ−タ２００と
ワ−ドラインドライバコントロ−ラ３００と、ワ−ドラ
インドライバ４００とはコア動力供給の電圧Ｖｃｃより
高い予め定めた電圧レベルの内部動力供給によって駆動
される。
増幅器とコラムデコ−ダとを駆動するコア動力供給Ｖｃ
ｃにより駆動され；リセットレベルコンバ−タ２００と
ワ−ドラインドライバコントロ−ラ３００と、ワ−ドラ
インドライバ４００とはコア動力供給の電圧Ｖｃｃより
高い予め定めた電圧レベルの内部動力供給によって駆動
される。
【００１９】図２に示すようにメモリ素子が待機状態に
あるときトランジスタＱ５０はオンであり、ロー状態は
トランジスタＱ５１とインバータ５５とによって維持さ
れ、ローデコーダのプリチャージ信号ＰＣはロー状態に
維持され、ライン２内の出力ＲＤＯＵＴｉもロー状態に
維持され、ワードラインをオフとするプリセット信号も
ローに維持され、プリデコーダ信号ＲＡｉ（ＲＡ０〜
３、ＲＡｎ０〜３）およびＲＦｉ（ＲＦ０〜ＲＦ３）も
ロー状態である。
あるときトランジスタＱ５０はオンであり、ロー状態は
トランジスタＱ５１とインバータ５５とによって維持さ
れ、ローデコーダのプリチャージ信号ＰＣはロー状態に
維持され、ライン２内の出力ＲＤＯＵＴｉもロー状態に
維持され、ワードラインをオフとするプリセット信号も
ローに維持され、プリデコーダ信号ＲＡｉ（ＲＡ０〜
３、ＲＡｎ０〜３）およびＲＦｉ（ＲＦ０〜ＲＦ３）も
ロー状態である。
【００２０】メモリ素子が作動状態になると、最初にロ
ーデコーダのプリチャージ信号ＰＣがハイとなり、トラ
ンジスタＱ５０がオフとなるが、ローデコーダ１００の
出力ＲＤＯＵＴｉ（ｉ＝１，２，・・・ｎ）はローに維
持され、この状態はトランジスタＱ５１とインバータ５
５とによって掛止め維持される。
ーデコーダのプリチャージ信号ＰＣがハイとなり、トラ
ンジスタＱ５０がオフとなるが、ローデコーダ１００の
出力ＲＤＯＵＴｉ（ｉ＝１，２，・・・ｎ）はローに維
持され、この状態はトランジスタＱ５１とインバータ５
５とによって掛止め維持される。
【００２１】この状態でローデコーダ１００の配列の１
つのローデコーダが、プリデコーダ信号ＲＡｉ（ＲＡ０
〜ＲＡ３、・・・ＲＡｎ０〜ＲＡｎ３）によって選択さ
れると、トランジスタＱ５１とインバータ５５とによる
掛止めは解放され、ローデコーダの出力ＲＤＯＵＴｉ
（ｉ＝１，２，・・・ｎ）はローからハイとなる。この
ときプリセット信号はロー状態に維持される。
つのローデコーダが、プリデコーダ信号ＲＡｉ（ＲＡ０
〜ＲＡ３、・・・ＲＡｎ０〜ＲＡｎ３）によって選択さ
れると、トランジスタＱ５１とインバータ５５とによる
掛止めは解放され、ローデコーダの出力ＲＤＯＵＴｉ
（ｉ＝１，２，・・・ｎ）はローからハイとなる。この
ときプリセット信号はロー状態に維持される。
【００２２】１つのロ−デコ−ダ１００は４つのワ−ド
ラインを選択するようになされているから、４つのワ−
ドラインの１つを選択するプリデコ−ダ信号ＲＦ０〜Ｒ
Ｆ３が必要となり、この１つ、例えばＲＦ０がハイとな
ると、ｎＭＯＳトランジスタＱ７５がオンとなる。ｎＭ
ＯＳトランジスタＱ７６がハイとなり、該トランジスタ
に連結されるロ−デコ−ダが選択されるからＷＬＥＮ０
はＶｐｐレベルのハイからロ−となって、ワ−ドライン
ドライバのトランジスタＱ７８はオンとなり、トランジ
スタＱ７９はオフとなる。これによって、ワ−ドライン
ＷＬ０はＶｐｐレベルに上昇せしめられる。
ラインを選択するようになされているから、４つのワ−
ドラインの１つを選択するプリデコ−ダ信号ＲＦ０〜Ｒ
Ｆ３が必要となり、この１つ、例えばＲＦ０がハイとな
ると、ｎＭＯＳトランジスタＱ７５がオンとなる。ｎＭ
ＯＳトランジスタＱ７６がハイとなり、該トランジスタ
に連結されるロ−デコ−ダが選択されるからＷＬＥＮ０
はＶｐｐレベルのハイからロ−となって、ワ−ドライン
ドライバのトランジスタＱ７８はオンとなり、トランジ
スタＱ７９はオフとなる。これによって、ワ−ドライン
ＷＬ０はＶｐｐレベルに上昇せしめられる。
【００２３】プレデコ−ダ信号ＲＦ１〜ＲＦ３はロ−状
態を維持するから、ｐＭＯＳトランジスタＱ８２、Ｑ８
４、Ｑ８６はオフとなって、ｎＭＯＳトランジスタＱ８
３、Ｑ８５、Ｑ８７はオン状態を維持する。ワ−ドライ
ンＷＬ１、ＷＬ２、ＷＬ３はロ−状態を維持するように
なり、選択されなかったロ−デコ−ダの出力、すなわち
ＲＤｏｕｔｉ（ｉ＝２、３、‥‥ｎ）はロ−に維持さ
れ、プレデコ−ダ信号に接続されるその他のワ−ドライ
ンドライバコントロ−ラは、プレデコ−ダの信号ＲＦ０
がハイとなっても、ワ−ドラインドライバコントロ−ラ
３００を作動せしめることはない。
態を維持するから、ｐＭＯＳトランジスタＱ８２、Ｑ８
４、Ｑ８６はオフとなって、ｎＭＯＳトランジスタＱ８
３、Ｑ８５、Ｑ８７はオン状態を維持する。ワ−ドライ
ンＷＬ１、ＷＬ２、ＷＬ３はロ−状態を維持するように
なり、選択されなかったロ−デコ−ダの出力、すなわち
ＲＤｏｕｔｉ（ｉ＝２、３、‥‥ｎ）はロ−に維持さ
れ、プレデコ−ダ信号に接続されるその他のワ−ドライ
ンドライバコントロ−ラは、プレデコ−ダの信号ＲＦ０
がハイとなっても、ワ−ドラインドライバコントロ−ラ
３００を作動せしめることはない。
【００２４】メモリ素子が再び待機状態となると、プレ
デコ−ダの信号、ＲＡ０〜ＲＥ３、ＲＡｎ０〜ＲＡｎ
３、ＲＦ０〜ＲＦ３はすべてロ−となり、ＰＣがハイに
維持されると、ワ−ドラインをオフとするためのＶｃｃ
レベルの制御信号ＲＥＳＥＴが１ショットパルスによっ
て入力されて、ｎＭＯＳトランジスタＱ７２はオンとな
り、また、ｐＭＯＳトランジスタＱ７１のソ−スの電圧
レベルはＶｃｃより高いＶｐｐであるから、トランジス
タＱ７１はオン状態を維持するが、トランジスタＱ７
１、Ｑ７２、Ｑ７３は比例（ｒａｔｉｏｅｄ）インバ−
タとして設計されているから出力ＲＥＳＥＴは充分にロ
−となり、ｐＭＯＳトランジスタとなされたＱ７４、Ｑ
８８、Ｑ８９、Ｑ９０をオンとするに充分である。
デコ−ダの信号、ＲＡ０〜ＲＥ３、ＲＡｎ０〜ＲＡｎ
３、ＲＦ０〜ＲＦ３はすべてロ−となり、ＰＣがハイに
維持されると、ワ−ドラインをオフとするためのＶｃｃ
レベルの制御信号ＲＥＳＥＴが１ショットパルスによっ
て入力されて、ｎＭＯＳトランジスタＱ７２はオンとな
り、また、ｐＭＯＳトランジスタＱ７１のソ−スの電圧
レベルはＶｃｃより高いＶｐｐであるから、トランジス
タＱ７１はオン状態を維持するが、トランジスタＱ７
１、Ｑ７２、Ｑ７３は比例（ｒａｔｉｏｅｄ）インバ−
タとして設計されているから出力ＲＥＳＥＴは充分にロ
−となり、ｐＭＯＳトランジスタとなされたＱ７４、Ｑ
８８、Ｑ８９、Ｑ９０をオンとするに充分である。
【００２５】出力ＲＥＳＥＴがロ−となると、ｐＭＯＳ
トランジスタＱ７４はオンとなり、ｎＭＯＳトランジス
タＱ７５は既にオフとなっているから、ワ−ドライン制
御信号ＷＬＥＮはＶｐｐレベルのハイとなり、ｐＭＯＳ
トランジスタＱ７８はオフとなり、ｎＭＯＳトランジス
タＱ７９はオンとなり、ワ−ドラインＷＬ０の電圧は放
電され、ロ−となる。
トランジスタＱ７４はオンとなり、ｎＭＯＳトランジス
タＱ７５は既にオフとなっているから、ワ−ドライン制
御信号ＷＬＥＮはＶｐｐレベルのハイとなり、ｐＭＯＳ
トランジスタＱ７８はオフとなり、ｎＭＯＳトランジス
タＱ７９はオンとなり、ワ−ドラインＷＬ０の電圧は放
電され、ロ−となる。
【００２６】待機状態ではｐＭＯＳトランジスタＱ７
７、Ｑ８１、Ｑ９１、Ｑ９２はワ−ドラインドライバ出
力、すなわちワ−ドライン電圧によってオンとなり、ワ
−ドラインドライバの入力はＶｐｐレベルに維持され
る。
７、Ｑ８１、Ｑ９１、Ｑ９２はワ−ドラインドライバ出
力、すなわちワ−ドライン電圧によってオンとなり、ワ
−ドラインドライバの入力はＶｐｐレベルに維持され
る。
【００２７】
【考案の効果】上記のように、ワ−ドラインのキャパシ
タンス素子はＶｐｐによって反復的にチャ−ジされディ
スチャ−ジされるものでワ−ドライン自身の素子となさ
れるから、Ｖｐｐによる動力消費が最小となり、Ｖｐｐ
のレベルは安定的に維持され、Ｖｐｐを直接にワ−ドラ
インに連結することによりワ−ドラインの立上り時間を
減少せしめることができる。
タンス素子はＶｐｐによって反復的にチャ−ジされディ
スチャ−ジされるものでワ−ドライン自身の素子となさ
れるから、Ｖｐｐによる動力消費が最小となり、Ｖｐｐ
のレベルは安定的に維持され、Ｖｐｐを直接にワ−ドラ
インに連結することによりワ−ドラインの立上り時間を
減少せしめることができる。
【図１】本考案によるワ−ドライン電圧供給回路のダイ
アグラム。
アグラム。
【図２】図１の電圧供給回路の作動を示す波形図。
【図３】従来技術によるワ−ドライン電圧供給回路のダ
イアグラム。
イアグラム。
【図４】図３の電圧供給回路の作動を示す波形図。
１００ ロ−デコ−ダ ２００ リセットレベルコンバ−タ ３００ ワ−ドラインドライバコントロ−ラ ４００ ワ−ドラインドライバ
Claims (4)
- 【請求項１】Ｖｃｃ電源から電圧を供給され、アドレス
信号を受けてＶｃｃレベルのＲｄｏｕｔ信号を発生し出
力して予め定めた数のワードライン群を選択するローデ
コーダ（１００）と、 Ｖｃｃより高い電圧レベルであるＶｐｐ電源から電圧を
供給されＲｄｏｕｔ信号とワードラインをリセットする
ＲＥＳＥＴ信号とを受けてＶｐｐレベルのＲＥＳＥＴ信
号を出力するリセットレベルコンバータ（２００）と、 Ｖｐｐ電源から電圧を供給されＲｄｏｕｔ信号とＲＥＳ
ＥＴ信号とプレデコーダ信号とを入力されて、ワードラ
イン制御信号であるＷＬＥＮ信号を出力するワードライ
ンドライバコントローラ（３００）と、 Ｖｐｐ電源から電圧を供給されワードラインドライバコ
ントローラのＷＬＥＮ信号により１つのワードラインに
Ｖｐｐ電圧を印加するワードラインドライバ（４００）
と、 を含むことを特徴とするワードライン電圧供給回路。 - 【請求項２】ワードラインドライバコントローラはゲー
トがワードラインに接続されたｐＭＯＳトランジスタを
有しており、そのソースはＶｐｐに接続されドレインは
ワードラインドライバの入力に接続され、 ワードラインドライバの出力が印加されるワードライン
とワードラインドライバの入力を結合させて、メモリ素
子が待機状態であるときとメモリ素子が作動状態にある
ときとに選択されないワードラインを接地レベルに維持
するようにしたことを特徴とする請求項１に記載のワー
ドライン電圧供給回路。 - 【請求項３】ワードラインドライバコントローラ（３０
０）は、ＲＥＳＥＴ信号がゲートに接続されたｐＭＯＳ
トランジスタと、Ｖｐｐ電圧のＲＤｏｕｔ信号がゲート
に接続されたｎＭＰＳトランジスタと、プレデコーダ信
号がゲートに接続されたｎＭＯＳトランジスタとで成る
直列回路を介して接続されるよう構成され、 前記ローデコーダの出力とプレデコーダ信号とによっ
て、該ワードラインドライバコントローラがワードライ
ンを作動状態とするとき、動作せしめられ、ワードライ
ンをリセットするときにワードラインＲＥＳＥＴ信号に
よって動作せしめられることを特徴とする請求項２に記
載のワードライン電圧供給回路。 - 【請求項４】前記リセットレベルコンバータ（２００）
は１つのｐＭＯＳと２つのｎＭＯＳとが直列に接続さ
れ、ｐＭＯＳのソースがＶｐｐに接続され、ｐＭＯＳの
ゲートと１つのｎＭＯＳのゲートとがＲＥＳＥＴ信号に
接続され、残りの１つのｎＭＯＳのゲートはローデコー
ダ出力に接続され、 ＲＥＳＥＴ信号が１ショットパルスによって入力される
と比例インバータとして作動して出力ＲＥＳＥＴ信号が
充分にローとなるように構成されたことを特徴とする請
求項１ないし請求項３のいづれか１項に記載のワードラ
イン電圧供給回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019910023687U KR0113252Y1 (ko) | 1991-12-24 | 1991-12-24 | 워드라인 전압 공급회로 |
| KR1991-23687 | 1991-12-24 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0568000U JPH0568000U (ja) | 1993-09-10 |
| JP2578506Y2 true JP2578506Y2 (ja) | 1998-08-13 |
Family
ID=19325381
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1992087411U Expired - Fee Related JP2578506Y2 (ja) | 1991-12-24 | 1992-12-21 | ワードライン電圧供給回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5351217A (ja) |
| JP (1) | JP2578506Y2 (ja) |
| KR (1) | KR0113252Y1 (ja) |
| DE (1) | DE4243903B4 (ja) |
Families Citing this family (33)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB9007791D0 (en) | 1990-04-06 | 1990-06-06 | Foss Richard C | High voltage boosted wordline supply charge pump and regulator for dram |
| GB2243233A (en) * | 1990-04-06 | 1991-10-23 | Mosaid Inc | DRAM word line driver |
| US5751643A (en) * | 1990-04-06 | 1998-05-12 | Mosaid Technologies Incorporated | Dynamic memory word line driver |
| GB9007790D0 (en) | 1990-04-06 | 1990-06-06 | Lines Valerie L | Dynamic memory wordline driver scheme |
| US5222040A (en) * | 1990-12-11 | 1993-06-22 | Nexcom Technology, Inc. | Single transistor eeprom memory cell |
| JP3267436B2 (ja) * | 1993-04-19 | 2002-03-18 | 三菱電機株式会社 | 半導体装置 |
| US5650976A (en) * | 1993-05-14 | 1997-07-22 | Micron Technology, Inc. | Dual strobed negative pumped wordlines for dynamic random access memories |
| US5410508A (en) * | 1993-05-14 | 1995-04-25 | Micron Semiconductor, Inc. | Pumped wordlines |
| JP3306682B2 (ja) * | 1993-08-18 | 2002-07-24 | 日本テキサス・インスツルメンツ株式会社 | 駆動回路 |
| JPH07111084A (ja) * | 1993-10-13 | 1995-04-25 | Oki Micro Design Miyazaki:Kk | 半導体集積回路装置 |
| JP2725570B2 (ja) * | 1993-11-02 | 1998-03-11 | 日本電気株式会社 | 半導体メモリ装置 |
| FR2714201B1 (fr) * | 1993-12-22 | 1996-03-01 | Sgs Thomson Microelectronics | Circuit décodeur de ligne pour mémoire fonctionnant sous de faibles tensions d'alimentation. |
| JP3090833B2 (ja) * | 1993-12-28 | 2000-09-25 | 株式会社東芝 | 半導体記憶装置 |
| JPH07254275A (ja) * | 1994-01-31 | 1995-10-03 | Toshiba Corp | 半導体記憶装置 |
| US5481500A (en) * | 1994-07-22 | 1996-01-02 | International Business Machines Corporation | Precharged bit decoder and sense amplifier with integrated latch usable in pipelined memories |
| KR0121131B1 (ko) * | 1994-10-13 | 1997-11-10 | 문정환 | 반도체 메모리장치의 구동회로 |
| US5696721A (en) * | 1995-05-05 | 1997-12-09 | Texas Instruments Incorporated | Dynamic random access memory having row decoder with level translator for driving a word line voltage above and below an operating supply voltage range |
| KR100206598B1 (ko) * | 1995-12-29 | 1999-07-01 | 김영환 | 워드라인 구동 장치 |
| KR100237624B1 (ko) * | 1996-10-30 | 2000-01-15 | 김영환 | 반도체 메모리장치의 로우 디코더 |
| JPH10241361A (ja) * | 1997-02-25 | 1998-09-11 | Toshiba Corp | 半導体記憶装置 |
| US5764589A (en) * | 1997-03-28 | 1998-06-09 | International Business Machines Corporation | Array row and column decoder apparatus and method |
| KR100281798B1 (ko) * | 1998-10-30 | 2001-03-02 | 윤종용 | 플래시 메모리 장치 |
| EP1014547A3 (en) | 1998-12-21 | 2000-11-15 | Fairchild Semiconductor Corporation | Low-current charge pump system |
| JP2001076493A (ja) * | 1999-09-03 | 2001-03-23 | Nec Corp | 強誘電体記憶装置 |
| JP2001338490A (ja) * | 2000-05-25 | 2001-12-07 | Nec Corp | 半導体記憶装置 |
| US6586970B1 (en) * | 2001-09-17 | 2003-07-01 | Lsi Logic Corporation | Address decoder with pseudo and or pseudo nand gate |
| US6700822B1 (en) | 2002-05-15 | 2004-03-02 | Taiwan Semiconductor Manufacturing Company | Pre-decoder for glitch free word line addressing in a memory device |
| JP2007293933A (ja) * | 2006-04-21 | 2007-11-08 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| US8385150B2 (en) * | 2011-03-04 | 2013-02-26 | Oracle International Corporation | Delay efficient gater repeater |
| JP6468920B2 (ja) * | 2015-03-31 | 2019-02-13 | 株式会社沖データ | 発光駆動回路及び画像形成装置 |
| CN104900266B (zh) * | 2015-06-10 | 2018-10-26 | 上海华虹宏力半导体制造有限公司 | Eeprom存储单元门极控制信号产生电路 |
| US9632571B1 (en) * | 2016-04-08 | 2017-04-25 | Jeng-Jye Shau | Low power high performance electrical circuits |
| CN108538267B (zh) * | 2018-04-20 | 2020-08-04 | 昆山龙腾光电股份有限公司 | 驱动电路和液晶显示装置 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0817032B2 (ja) * | 1986-03-12 | 1996-02-21 | 株式会社日立製作所 | 半導体集積回路装置 |
| US4884240A (en) * | 1986-06-19 | 1989-11-28 | Texas Instruments Incorporated | Static row driver |
| JPS63209220A (ja) * | 1987-02-26 | 1988-08-30 | Toshiba Corp | インバ−タ回路 |
| JPS6437797A (en) * | 1987-08-03 | 1989-02-08 | Oki Electric Ind Co Ltd | Eprom device |
| JPS6453395A (en) * | 1987-08-25 | 1989-03-01 | Mitsubishi Electric Corp | Semiconductor memory device |
| US4820941A (en) * | 1988-02-01 | 1989-04-11 | Texas Instruments Incorporated | Decoder driver circuit for programming high-capacitance lines |
| JPH0766669B2 (ja) * | 1988-02-19 | 1995-07-19 | 日本電気株式会社 | デコーダバッファ回路 |
| US4843261A (en) * | 1988-02-29 | 1989-06-27 | International Business Machines Corporation | Complementary output, high-density CMOS decoder/driver circuit for semiconductor memories |
| US5103113A (en) * | 1990-06-13 | 1992-04-07 | Texas Instruments Incorporated | Driving circuit for providing a voltage boasted over the power supply voltage source as a driving signal |
-
1991
- 1991-12-24 KR KR2019910023687U patent/KR0113252Y1/ko not_active IP Right Cessation
-
1992
- 1992-12-21 JP JP1992087411U patent/JP2578506Y2/ja not_active Expired - Fee Related
- 1992-12-23 DE DE4243903A patent/DE4243903B4/de not_active Expired - Fee Related
- 1992-12-23 US US07/996,304 patent/US5351217A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5351217A (en) | 1994-09-27 |
| DE4243903A1 (en) | 1993-07-01 |
| KR0113252Y1 (ko) | 1998-04-14 |
| DE4243903B4 (de) | 2004-02-26 |
| JPH0568000U (ja) | 1993-09-10 |
| KR930016559U (ko) | 1993-07-29 |
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Legal Events
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|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
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|
| R250 | Receipt of annual fees |
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| LAPS | Cancellation because of no payment of annual fees |