JP2575378B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に関し、特にこのよう
な装置の製造において従来使用されてきた通常のいくつ
かのフォトリングラフィマスク内の欠陥およびもしくは
これらマスク間のミスアライメントの結果、装置内に発
生する致命的欠陥を実質的に完全に除去する方法に関す
る。
ここでの例示の目的のために、本発明を実施する好ま
しい態様を、本発明がとくに実用的であることが判明し
た製造における電界効果パワーMOSトランジスタを製作
する場合について記述する。もちろん、他の特定の半導
体装置の製造に本発明を応用することは当業者にとって
すぐに自明となろう。
〔従来の技術及び発明が解決しようとする問題点〕
シリコンウェーハ上での例えば電界効果パワーMOSト
ランジスタのようなトランジスタ装置の従来の製造にお
いては、（１）比較的大きな電流容量のトランジスタの
受け入れ可能な高い歩留りを、製造コストを極めて高く
かつ受け入れできないレベルに到らせることなく得る点
で重大な問題があった。従来この問題に対する主要な貢
献としては、最もよく知られた従来の製造技術におい
て、各々が装置内の致命的欠点を生成する機会を与える
５つあるいはそれ以上の独立のマスキング、拡散および
メタライゼーション工程を典型的に採用していた。一般
的には、このような工程の数が増加するにつれて、極め
て致命的な欠陥の発生する確率が高くなる。
これらの欠陥は連続的なマスキング工程間に生じるミ
スアライメントのために主として発生し、１つあるいは
それ以上のマスクが局在化した欠陥を独立して有する可
能性がある情況にもある。また、マスクあるいはウェー
ハ上に集まるかもしれない空中の汚染物質の結果生ずる
致命的な欠陥の可能性もあり、この可能性は現在要求さ
れている複数のマスキング工程によって深刻化するのは
もちろんである。
この問題の結果として、受け入れ可能な高い歩留りを
獲得することを期して比較的大型の高い電流の装置を製
造することは経済的に実行可能ではなかった。他のやり
方を採用すると、装置の設計が大きくなるにつれて、致
命的な欠陥を含むであろう可能性がそれだけ高くなる。
今日までのところ、経済的に実用性のある寸法限界は、
装置の各側面で約0.25インチであった。従って、従来の
傾向としては、欠陥を切り抜ける多数の小型装置の機会
が増加するように、個々の装置の寸法を減少させること
であった。しかしながら、受け入れ可能な歩留りパーセ
ントを生じつつも、これらの小型装置は比較的低いレベ
ルの電流、すなわち低電力用途を取り扱うことができる
のみである。従って、このような小型装置は、比較的高
電力の用途を取り扱うことができるように、あるいやり
方で集合して電気的に結合しなければならない。
より大きな表面積の装置の歩留りを改善する従来の努
力は、種々の事項に注意を向けることによって当初行わ
れていた。これらの事項の主要なものとして、可能なか
ぎり清浄な環境で製造工程を達成すること、極めて高価
な製造条件のもとでマスクを生成すること、および非常
に手の込んだ正確なアライメントマシンによるマスクア
ライメントを取り扱うことがある。このような面に注意
を向けることは極めて高価となり、実際問題として、結
果として完成装置に加算されなければならない最終の市
場価格に関してこうした装置を経済的に魅力のないもの
にしてしまう。
それ故本発明の一般的な目的は、たとえばシリコンウ
ェーハ等のサブストレート上で装置が全使用可能領域を
（すなわち単一装置として）占める場合にも、最終半導
体装置内で致命的欠陥が生ずるパーセント可能性を略零
にできる新規な製造手順を提供することである。
従って、関連した目的は、現在実用的に取り扱い可能
であるよりも著しく大きな電流を個別に取り扱うことが
できる高い歩留りで欠陥のない半導体装置の製造を可能
にする簡単で非常に価格の低い方法を提供するような手
順を提供することである。
本発明の簡便さ、有効性およびコスト的な有利さにと
って肝要な点は、本発明を実施する１つのやり方によれ
ば、半導体装置における通常の複数の機能領域の製造上
単一の独立したマスクのみが要求され、本発明を実施す
る他のやり方によれば、まったくマスクを必要としな
い。本発明によれば究極的に消失するドーパント不透明
領域あるいは層を重要なものとして用いることにより、
使用されている不純物添加工程にわたる優れた簡単に行
なえる制御を提供することにより、必要な動作可能な接
合を生成している。これらの記述は本発明の要旨を基本
的に概括するもので、他の目的および利点は以下に述べ
る記載を図面とともに読みにつれてより完全に明らかと
なるであろう。
〔実施例〕
図面を参照して、まず第１図および第２図に注目する
と、本発明の工程を実施する１つのやり方により製造さ
れたＮチャネル電界効果パワートランジスタ（半導体装
置）が一般に10によって示されている。このトランジス
タ10は類似の従来装置に対して構造的には典型的なもの
であり、ゲート12、ドレイン14およびソース16を有して
いる。これら２つの図面に示される特定のトランジスタ
実施例においては、ゲート12は３個の「フィンガー」12
a,12b,12cを有している。
以下に続く記述において、ある寸法が与えられる。こ
れらの寸法は500ボルトスイッチとして動作するように
設計されたトランジスタにとって特定的なものである。
しばらく第２図を見ると、トランジスタ10を構成する
種々の層および機能領域を明瞭に見ることができる。よ
り詳細には、ベースN+不純物層18およびN-不純物エピタ
キシャル層20がドレイン14内にある。トランジスタ10の
構造内には、トランジスタのいわゆる「本体」を形成す
るP-不純物層22も含まれており、この層22内にトランジ
スタのソースを形成するN+不純物層24が存在している。
上記３個の層のすぐ上に、ゲート酸化物層（SiO2）26
および２個のメタライゼーション層28,30が存在してい
る。これら２個のメタル層は典型的に形成されており、
ここではアルミニウムにより形成されている。前記層28
はソース用の電気接点として働き、また前記層30は既述
のゲート12を形成している。
包括的に第３図乃至第16図に着目して、トランジスタ
10が本発明を実施する１つのやり方に従ってどのように
形成されたかについて考察してみる。
前述した層18,20は通常市販のシリコンウェーハに存
在しており、ここではトランジスタ10の製造用の「出発
物質」を形成するものとして考えることができる。今記
述されつつある特定の構造においては、層18は約15ミル
の厚さと約0.007〜0.02オーム・センチの抵抗率をもっ
ている。エピタキシャル層20はここでは約36〜44ミクロ
ンの厚さと約16〜22オーム・センチの抵抗率をもってい
る。また、ゲート酸化物層26はここでは約2,400Åの厚
さを有し、約1,000℃の温度で拡散炉内の酸化により通
常のやり方で熱的に成長されられる。さらに層18,20,26
はここではサブストレート構造として言及されているも
のを構成している。
第４図は層26上に存在する新しい層32の作成を図示し
たものである。ドーパント不透明領域としても言及され
ている層32はここではポリシリコンの形状をなしてお
り、これは通常の化学的蒸着法により作成され大体7,00
0Åの厚さを有している。以下に説明するように窮極的
に消失するこの層は、多層のマスキング工程を避ける点
と、適切な不純物添加を制御して所望の接合を生成する
点の双方において重要な役割を果す。前記層32として使
用すべき物質の選択に関連するいくつかの考察がある。
より詳細には、この層の物質は、前記層26がエッチング
可能である媒体とは異なった媒体内でエッチング可能で
なければならない。さらに、この層32は通常の拡散工程
を特徴づけている高温に耐える（すなわち構造的一体性
を保持する）ことができなければならない。さらに、こ
の層32は既述の層22,24を形成すべく用いられるドーピ
ング物質に非浸透（100％の浸透）でなければならな
い。この層として用いることが可能であるポリシリコン
以外の特定の物質は、窒化シリコン、高融点点金属シリ
サイド、および不純物拡散された酸化物を含んでいる。
なんらの無ピンホール技術によって層32との層34（第５
図参照）として、ネガのフォトレジストが作成される。
なお、ホジのフォトレジストもこの層を形成するために
用いることができる。
今まで記述してきている本発明を実施するやり方によ
れば、単一の独立したマスクを含む単一のマスキング工
程のみが要求されるだけである。このことは何らかの致
命的な欠陥が後続の処理工程間に生ずるであろう可能性
を最小化する肝要な因子である。他のやり方をとると、
それはやがて自明となることであるが、可能なかぎり後
続する工程で生じ得るなんらかの欠陥は、ほとんど例外
なく、用いられるマスクそれ自体内の内部欠陥に帰因す
ることになるであろう。もしこのような欠陥が回避でき
るならば、新たな無欠陥のマスクを容易に作成できる。
そこで、簡単に第６図に注目してみると、フォトリソ
グラフィ工程にここで採用されている単一の独立したマ
スクを一般に36で示している。当業者によってよく理解
されるように、窮極的にはトランジスタ10とパターンマ
スク36内で適切に作成され、そして第６図ではこのマス
ク36はたとえば領域36aのような光透過性領域と例えば
領域36bのような光不透過性領域を含んでいることがわ
かる。
第６図に示した構成体は典型的なフォトリソグラフィ
工程中光にされされ、その結果フォトレジスト層は露光
された領域（点線の外側）と露光されていない領域（点
線の内側）で終了している。
第７図は次の工程を示すもので、フォトレジスト、特
に露光されなかった領域が適切なフォトレジスト現像剤
によって通常のやり方で除去される。このような除去さ
れた領域を一般に38によって示す。
第８図は次の後続工程を示すもので、ポリシリコン層
は何らかの商用エッチング技術によってエッチングされ
て、フォトレジスト層34内に既に生成されている像を層
32内に移行させる。従って、領域38用の整合像が層32内
に生成され、そしてこれは一般に領域40にして示されて
いる。この領域40はここではマスク代替パターン形状決
定子として言及するものとし、さらに詳しくは第１のマ
スク代替パターン形状決定子と呼ぶ。「マスク代替パタ
ーン形状決定子」という術語を用いて本発明の重要な動
作上の特徴、すなわち、構造それ自体にこのようなパタ
ーン形状決定子を生成することによってマスク36以外の
独立したマスクを特に用いる必要性を完全になくすこと
ができることを指摘する。明らかに、このような欠陥が
後続する処理工程により構造内でもはやそれ以上進展し
ないという点において、このことはマスキングに関連し
た欠陥のない装置を製造することに重要な寄与となる。
このようにして形成されたパターン形状決定子はある
決まった輪郭（縁どり構成）をもっている。以下の記述
から明らかなになるように、この輪郭それ自体はまった
く変化することなく後続の製造工程における唯一の必要
なセルフアライメントマスキング剤として使用される。
次に、フォトレジスト層34をなんらかの適宜な通常の
技術によって除去する。この状態は第９図に示されてい
る。
ついで、製造プロセスはここでドーピング工程として
一般に言及されている工程に入ることになる。
第10図は第１の注入工程を示しており、以下説明する
ように既述の層22となるであろうボロン注入の形式を採
っている。このボロン注入は約160KEVのエネルギレベル
で通常の注入装置内で行われて約６×1013原子/cm3の層
20における注入密度を生ずる。点線42はこの工程による
層20内に注入された物質を示しており、この注入は約0.
27ミクロンの層20の深さにまで及んでいる。理解され得
るように、点線42はパターン形状決定子40の境界を越え
て横方向に延在しており、これは分散媒体として機能す
るゲート酸化物層の働きに起因している。
点線44は層32に浸透しているいくつかのボロンが存在
するもののこの層32に完全には浸透していない状態を示
している。大切な点は、ボロン侵透に対する層32の不透
明度は本工程における適切に制御されたドーピングを達
成するように機能することである。
ここでボロンを最初の注入物質として記述してきたけ
れども、窮極的に同じ機能を達成すべく使用可能な他の
注入物質にはビスマス、アルミニウムがある。
第11図は第１の拡散工程を示しており、約1150℃の典
型的な温度で約３〜８時間通常の拡散炉内で行われる。
ここで理解され得るように、結果としては既述の層22の
始まりが得られる。この拡散領域は典型的には約３〜６
ミクロンの第11図で46により示す深さをもっている。こ
の領域は寸法46の約60〜80％である一般に48で示す寸法
によってパターン形状決定子40の縁を越えて横方向に延
在している。
第12図はこの手順における次の工程を示しており、層
26を商用のエッチング技術によってエッチングして整合
パターン（第１のパターン形状決定子40の像）を層26へ
移行される。かくして、一般に49で示すように領域40と
（輪郭において）整合しかつここでは第２のマスク代替
パターン形状決定子として言及される層26内の領域が得
られる。
第13図はここではリンを用いて達成される第２の注入
工程を示している。この工程も、第１の注入工程につい
ても正しかったように、約160KEVのエネルギレベルで通
常の注入装置内で行われ約５×1015〜１×1016アトム/c
m3の最終注入密度を生ずる。層20となる注入は点線50に
よって示され、これは約0.2ミクロンの52で示す深さま
で及んでいる。なお、点線50によって示すように、今ま
さに行われた注入は拡散領域22内を完全に含みパターン
形状決定子40の境界をわずかに越えて延在している。ま
た点線51はリンが層32へわずかに浸透しているが、いか
なる場所にも完全に侵透していない状態を示している。
従って、ここでもまた層32のドーパント不透明度は、ボ
ロンドーピング注入工程について述べたように、適切な
最終的な不純物添加結果を制御して行うように有意味に
機能する。
ここではとくに隣を用いてこの注入を行なったけれど
も、使用可能な他の物質には砒素やアンチモンがある。
第14図はトランジスタ10を製造すべく行われる第２の
最終的な拡散工程を示している。この拡散工程もまた典
型的には約1100℃の温度で約１〜３時間拡散炉内で行わ
れる。結果として完全に22で示す領域で得られるもの
は、窮極的には既述のソース層24になる新しい拡散領域
である。この層24は約１〜３ミクロンの54で示す深さ寸
法と寸法54の約60〜80％である56で示す横方向延伸寸法
（パターン形状決定子40の境界を越えた延伸部）をもっ
ている。
第２の拡散工程の結果、層20の表面上の薄い酸化物フ
ィルム57の領域49内の成長が生ずる。本手順におけるこ
の時点においては、この酸化物はなんらかの適切な通常
のエッチング技術によって除去される。
第15図は後続の工程を示し、層20の上部のシリコンを
エッチングして一般に60で示すトレンチを生成する。ト
ランジスタ10においては、前述したウェーハ内のシリコ
ンはここでは＜100＞の結晶配位を有している。上記エ
ッチングは水酸化カリウムを用いて異方的に行われる。
上記の水酸化カリウムエッチングは硝酸、酢酸およびフ
ッ化水素酸の混合物を用いて等方性プレーナエッチング
を続けて行ない、残存するカリウムのいかなる形跡をも
除去するとともに、約0.25〜0.5ミクロンの除去された
壁の厚さとして考えられるものによって前記トレンチを
わずかに拡大して層26の下側のための張り出し（オーバ
ーバング）を生成することが望ましい。この状態は第15
図において点線62によって示されている。
これらのエッチングはトレンチ60が第２の拡散領域24
を完全に通るが、しかし第１の拡散領域は完全に通らず
延在することを確保すべく制御されるべきであることが
重要である。また、このようにして達成させるエッチン
グは、既述の層28,30のメタライゼーションの電気的な
分離を後の処理工程中積極的に確保するであろうトレン
チ60の充分に自立した壁を生成することも重要である。
第15図はプレーナエッチングの他の結果、すなわち層
32の除去を示している。
第16図は本発明を実施する最終工程を、今まで述べて
きたやり方で示している。ここに図示した工程はいわゆ
るメタライゼーションすなわち導電物質の被着工程であ
り、本工程ではアルミニウムを低温蒸発してソース層28
とゲート層30を生成することが望ましい。この工程は層
28と形成する金属が層24と接触するが、層30とは接触し
ないようなやり方で、行われるべきであることが重要で
ある。メタライゼーション層を生成するために低温蒸発
を採用したことと共に、第15図に関して既述した等方性
エッチングは層28,30間の非接触を獲保することを助長
する。
メタライゼーション工程が完了すると、トランジスタ
10の基本的な形成は完全となる。
本発明を実施するこのやり方によれば、単一の独立し
たマスクを用いて構造それ自体に窮極的に２個の決定さ
れた輪郭のマスク代替パターン形状決定子を生成するこ
とにより、致命的な欠陥が生ずる可能性を実質的に除去
していることが等業者には自明であるべきことであろ
う。これを考察する他のやり方は、独立したマスキング
工程を行なったら、他の重要な工程のすべて、すなわ
ち、２回の拡散工程、エッチング工程およびメタライゼ
ーション工程は、自己整合的になることである。このこ
とは本発明の肝要な寄与である。
前述したように、本発明を実施する他の重要なやり方
はある。このやり方を一般的に第17図に示す。第17図に
示されていることを理解するための助けとして、この第
17図は既述の第９図と関連づけられるべきである。
本発明を実施する他のやり方によれば、独立したマス
クを使用しない。むしろ、コンピュータ制御により、第
１のマスク代替パターン形状決定子40として前に普及し
たものはレーザビーム衝突あるいはイオンビーム射突の
いずれかによって直接層32に除去可能に形成される。ま
た、このような技術を用いてマスク代替パターン形状決
定子の形成において物質を除去する代りに、同じ技術を
用いてこのようなパターン形状決定子を被着することも
できる。次いで、前述した他の工程のすべてが各々同じ
やり方で行われる。
〔発明の効果〕
従って、本発明によって提案された方法が最善の公知
の従来の手順に対していかに劇的な改良を提供するかを
知るべきである。おおざっぱに言って、最終的に製造さ
れた半導体装置内のマスクに依存した極めて致命的な誤
差あるいは欠陥は完全に回避される。ドーピングは正確
かつ効果的に制御される。重要な結果として、シリコン
ウェーハの使用可能な全領域を、マスクに依存した欠陥
のない単一の極めて大型の装置を製造する場合でも確信
をもって用いることが可能である。
本発明の方法を採用したことに帰因する上記で議論し
た自明の利点に加えて、着目するに値する他の利点もあ
る。必要なマスキング工程の数を最小化、ある場合には
零にすることによって、製造時間と必要な製造人員の数
が減少する。また、現在必要であるよりも高価な処理装
置を少なくすることができる。加えて、全処理時間を減
少させることによって、プロセス調査の労働を軽減す
る。もちろんこれは重要な費用のかかる問題である。こ
れに関連して注目すべき点は、コンピュータによって制
御されるレーザ／イオンビーム用途における本発明の技
術を採用することによって、極めて短い時間で、例えば
一日よりも短くても半導体装置を容易に設計し製造する
ことができる。
本発明によって提供される他の利点は、多重のマスキ
ング工程を完成するために現在要求されている時間に対
する労働環境で生ずる温度と湿度の各変化に帰因するこ
とが可能である種類の欠陥を除去することである。その
まま構造内に組み込まれる生成されたマスク代替パター
ン形状決定子により、これらの可能性は除去される。
かくして、本発明の重要な目的および発明のために請
求される利点がいかに容易に得られるかを理解すべきで
ある。
ここでは本発明を実施する２つのやり方を記述してき
たけれども、本発明の精神を逸脱することなく種々の変
形や修正が可能である。
【図面の簡単な説明】
第１図は本発明の工程に従って製造された電界効果パワ
ーMOSトランジスタ（半導体装置）を細部を破断して示
す簡略された平面図、第２図は第１図の２−２線に大体
沿った第１図装置の一部を示す拡大部分斜視図、第３図
乃至第16図は本発明を実施する一つのやり方による連続
した工程を示す、第２図のＡ−Ａ文字によってとり囲ま
れた領域に大体添った包括的な拡大部分図、第17図は本
発明を実施する他のやり方を示す第13図乃至第16図に類
似した図である。 10……パワートランジスタ、12……ゲート、14……ドレ
イン、16……ソース、26……ゲート酸化物層、28,30…
…メタライゼーション層、34……フォトレジスト層、36
……マスク、38……除去された領域、40……領域。

Claims (9)

    (57)【特許請求の範囲】
  1. 【請求項１】マスク代替パターン形状決定子を用いて、
    電界効果パワーMOS半導体装置を、ゲート酸化膜を半導
    体基板のより上部の表面上に含む基板構造内に製造する
    半導体装置の製造方法において、 導入されたドーパントがゲート酸化膜を貫通するのを妨
    げるドーパント不透明領域であるドーパント保護層をゲ
    ート酸化膜上に形成する工程と、 その下に積層されたゲート酸化領域及び半導体基板のよ
    り上部の表面の第１の部分を保護し、決定された輪郭に
    よって決定される領域内の半導体基板のより上部の第２
    の部分を露出させるための決定された輪郭を有するマス
    ク代替パターン形状決定子を形成するために、選択的に
    前記ドーパント保護層の一部を選択的に除去することに
    より前記ドーパント保護層をマスキング及びパターニン
    グする工程と、 前記ゲート酸化領域の真下のMOSチャネルを決定するた
    めの前記半導体基板のより上部の表面に沿った、前記保
    護層の周縁の端部の下の前記横方向のある距離まで拡張
    した前記第１の部分である第１の導電型のMOS領域に存
    在する第１のMOS領域が形成されるように、ドーパント
    を前記露出された半導体基板のより上部の第２の部分に
    導入する第１の積層工程と、 第１のMOS領域と反対の第２の導電型のMOS領域に、前記
    第１のMOS領域に完全に含まれて存在する第２のMOS領域
    が形成されるように、ドーパントを前記露出された半導
    体基板のより上部の第２の部分に導入する第２の積層工
    程と、 前記第１及び第２の積層工程の後に、前記露出された半
    導体基板のより上部の表面の部分に、トレンチ深さが前
    記第２のMOS領域より深いが前記第１のMOS領域より浅
    く、MOS半導体装置のソース領域を構成する、前記第２
    の導電型の分離された領域がトレンチの側壁を形成する
    ように、幅が前記第２のMOS領域より小さく形成された
    トレンチを形成するために、ドーパント保護層と前記露
    出された半導体基板のより上部の表面とを同時にエッチ
    ングする工程と、 ソース領域とMOS領域との両方に接続される、トレンチ
    内の第１のメタライゼーション層と、トレンチ側壁に沿
    って継続して拡張する前記領域と前記ゲート酸化膜上全
    面に形成された第２のメタライゼーション層との短絡と
    を同時に形成するために、装置の前記より上部の表面の
    全面に導電物質層を積層する工程とを備えたことを特徴
    とする半導体装置の製造方法。
  2. 【請求項２】前記側壁は前記ゲート酸化領域の真下をく
    りぬいたものであることを特徴とする特許請求の範囲第
    １項記載の方法。
  3. 【請求項３】前記第２の導電型の前記第２のMOS領域を
    含む基板の部分が、導電層に接続されるように、前記ト
    レンチ側壁のより上の領域に沿って露出され、前記トレ
    ンチ側壁が、トレンチ内の横方向に別に進行した深さの
    方向に向かって突き出すように、異方性エッチングを含
    むエッチングによって前記トレンチ側壁が形成されるこ
    とを特徴とする特許請求の範囲第１項又は第２項のいず
    れかに記載の方法。
  4. 【請求項４】前記トレンチ内の前記第１のメタライゼー
    ション層が、積層されるときに、前記ゲート酸化領域上
    に積層された前記第２のメタライゼーション層から分離
    されるように、導電物質層が積層されることを特徴とす
    る特許請求の範囲第１項乃至第３項のいずれかに記載の
    方法。
  5. 【請求項５】前記トレンチは、所定のトレンチ深さに形
    成され、前記第１のメタライゼーション層は、前記基板
    のトレンチ側壁に沿って前記分離された領域が接続さ
    れ、かつ、前記メタライゼーション層の２つの面が決定
    された輪郭に沿って電気的に分離されるように、第１の
    メタライゼーション層が酸化膜下に間隔をあけるため
    に、トレンチ深さに対して所定の厚さにトレンチ内に積
    層されることを特徴とする特許請求の範囲第１項乃至第
    ４項のいずれかに記載の方法。
  6. 【請求項６】前記第２の導電型の前記第２のMOS領域の
    形成は、前記横方向の拡張が、保護層の周縁の端部の下
    に、前記より上部の基板表面から下に拡張した前記第１
    のMOS領域の60％から80％の距離に拡張することによる
    ものであることを特徴とする特許請求の範囲第１項乃至
    第５項のいずれかに記載の方法。
  7. 【請求項７】前記第２の積層工程は、トレンチが、前記
    ドーピングされた基板の部分を、各トレンチ側壁に沿っ
    て拡張した分離されたソース領域中に分離するように、
    トレンチを形成する前の前記基板の前記露出した部分へ
    のイオン注入ドーパントを含むことを特徴とする特許請
    求の範囲第１項乃至第６項のいずれかに記載の方法。
  8. 【請求項８】ドーパント保護層は、ポリシリコン層を含
    むことを特徴とする特許請求の範囲第１項乃至第７項の
    いずれかに記載の方法。
  9. 【請求項９】ドーパント保護層は、前記ゲート酸化膜が
    露出され、前記第２のメタライゼーション層が前記ゲー
    ト酸化膜と直接接続されて積層されるように、トレンチ
    を形成するために、エッチング工程の間に完全に除去さ
    れることを特徴とする特許請求の範囲第１項乃至第７項
    のいずれかに記載の方法。
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