JP2573912B2 - 異なった厚さの金属層を形成する方法 - Google Patents
異なった厚さの金属層を形成する方法Info
- Publication number
- JP2573912B2 JP2573912B2 JP6297721A JP29772194A JP2573912B2 JP 2573912 B2 JP2573912 B2 JP 2573912B2 JP 6297721 A JP6297721 A JP 6297721A JP 29772194 A JP29772194 A JP 29772194A JP 2573912 B2 JP2573912 B2 JP 2573912B2
- Authority
- JP
- Japan
- Prior art keywords
- metal
- layer
- thickness
- metal layer
- etching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【０００１】
【発明の分野】この発明は、半導体装置の製作に関し、
より特定的には、同一シリコンチップ上に、通常垂直Ｍ
ＯＳトランジスタであるパワーエレメントおよび制御論
理部分を含む、いわゆる「スマートパワー」装置の製作
に関する。
より特定的には、同一シリコンチップ上に、通常垂直Ｍ
ＯＳトランジスタであるパワーエレメントおよび制御論
理部分を含む、いわゆる「スマートパワー」装置の製作
に関する。
【０００２】
【関連技術の議論】このような装置を生産するために
は、パワー技術および論理回路技術がともに使用されな
ければならない。このため特に、メタライゼーションと
して形成される配線のサイズが大幅に異なる。実際、構
成要素の論理部分のメタライゼーションの密度は非常に
高くなければならず、技術的な理由でメタライゼーショ
ンは実質的に薄いことが要求される。共通なルールでは
メタライゼーションの厚さはその幅の半分より小さくな
ければならない。論理信号に対応して低電流を流す論理
回路のメタライゼーションではこのことは大きな害とな
らない。対照的に、構成要素のパワー部分では高電流が
メタライゼーションを通って流れるので、したがって論
理部分のメタライゼーションよりも広くかつ厚くなけれ
ばならない。
は、パワー技術および論理回路技術がともに使用されな
ければならない。このため特に、メタライゼーションと
して形成される配線のサイズが大幅に異なる。実際、構
成要素の論理部分のメタライゼーションの密度は非常に
高くなければならず、技術的な理由でメタライゼーショ
ンは実質的に薄いことが要求される。共通なルールでは
メタライゼーションの厚さはその幅の半分より小さくな
ければならない。論理信号に対応して低電流を流す論理
回路のメタライゼーションではこのことは大きな害とな
らない。対照的に、構成要素のパワー部分では高電流が
メタライゼーションを通って流れるので、したがって論
理部分のメタライゼーションよりも広くかつ厚くなけれ
ばならない。
【０００３】先行技術では、できるだけ少ないステップ
を使用して「薄い」メタライゼーションおよび「厚い」
メタライゼーションを形成するために、さまざまな技術
が提案されてきた。「厚い」メタライゼーションについ
て説明されるが、この発明は薄い層の技術に関連してい
る。すなわちこれらの「厚い」メタライゼーションは１
〜４μｍの範囲の厚さより頻繁には２〜３μｍの範囲の
厚さを有し一方で、いわゆる「薄い」メタライゼーショ
ンは１μｍより小さい厚さを有することに注目された
い。
を使用して「薄い」メタライゼーションおよび「厚い」
メタライゼーションを形成するために、さまざまな技術
が提案されてきた。「厚い」メタライゼーションについ
て説明されるが、この発明は薄い層の技術に関連してい
る。すなわちこれらの「厚い」メタライゼーションは１
〜４μｍの範囲の厚さより頻繁には２〜３μｍの範囲の
厚さを有し一方で、いわゆる「薄い」メタライゼーショ
ンは１μｍより小さい厚さを有することに注目された
い。
【０００４】図１は、先行技術に従ったメタライゼーシ
ョンを形成するための方法の連続的ステップを示す。こ
れらの図は概略的断面図である。
ョンを形成するための方法の連続的ステップを示す。こ
れらの図は概略的断面図である。
【０００５】図１の（Ａ）は通常はシリコン基板である
基板１を示し、そこでは所望の拡散された構造が形成さ
れており、絶縁層、ゲート領域などで局部的にコーティ
ングされ得る。導電性金属材料から形成される第１の層
２は、基板１の上に堆積される。第１の金属層２の厚さ
は、構成要素の論理部分のための導電性接続を形成する
ように設計される。フォトリソグラフィーに使用される
感光性材料から作られ、以下レジスト層と称する層３
は、第１の金属層２の上に堆積される。引続き形成され
るべき所望の薄い接続および厚い接続に実質的に対応す
る領域に第１のレジスト層３は形成される。
基板１を示し、そこでは所望の拡散された構造が形成さ
れており、絶縁層、ゲート領域などで局部的にコーティ
ングされ得る。導電性金属材料から形成される第１の層
２は、基板１の上に堆積される。第１の金属層２の厚さ
は、構成要素の論理部分のための導電性接続を形成する
ように設計される。フォトリソグラフィーに使用される
感光性材料から作られ、以下レジスト層と称する層３
は、第１の金属層２の上に堆積される。引続き形成され
るべき所望の薄い接続および厚い接続に実質的に対応す
る領域に第１のレジスト層３は形成される。
【０００６】図１の（Ｂ）で示されるように、フォトエ
ッチングステップによって構成要素の論理部分の接続に
対応する第１の金属領域Ｍ１−１およびＭ１−２、なら
びにパワー部分の接続に対応する第２の金属領域Ｍ１−
１０が形成される。その後、第１の金属領域Ｍ１−１お
よびＭ１−２は保護層５でコーティングされる。ここで
保護層５は、第２の金属領域Ｍ１−１０に対応する開口
６を有する。層５の開口６の形成はレジスト堆積および
フォトエッチングステップによってなされる。
ッチングステップによって構成要素の論理部分の接続に
対応する第１の金属領域Ｍ１−１およびＭ１−２、なら
びにパワー部分の接続に対応する第２の金属領域Ｍ１−
１０が形成される。その後、第１の金属領域Ｍ１−１お
よびＭ１−２は保護層５でコーティングされる。ここで
保護層５は、第２の金属領域Ｍ１−１０に対応する開口
６を有する。層５の開口６の形成はレジスト堆積および
フォトエッチングステップによってなされる。
【０００７】図１の（Ｃ）で示されるステップでは、第
２の金属層７および第２のレジスト層８が基板１上に堆
積される。第２のレジスト層８は、実質的に第２の金属
領域Ｍ１−１０に対応するように形成される。
２の金属層７および第２のレジスト層８が基板１上に堆
積される。第２のレジスト層８は、実質的に第２の金属
領域Ｍ１−１０に対応するように形成される。
【０００８】図１の（Ｄ）は第２の金属層７のエッチン
グの後の構造の状態を表わす。示されているように、第
２の金属層Ｍ２−１０の部分は第１の金属層の対応の領
域Ｍ１−１０上にある。
グの後の構造の状態を表わす。示されているように、第
２の金属層Ｍ２−１０の部分は第１の金属層の対応の領
域Ｍ１−１０上にある。
【０００９】したがって、この方法は次の３つのフォト
エッチングステップを含む。すなわち、第１の金属層２
のための第１のステップ、保護層５のための第２のステ
ップ、および第２の金属層７のための第３のステップで
ある。公知のように、エッチング動作は比較的操作が難
しく時間を費やす。図１の（Ｄ）の構造の別の欠点とし
て、最終ステップにおいて決まった場所に保護層の材料
を維持することを所望するなら、材料は必ず絶縁材料で
なければならないので、保護層５の材料は比較的限られ
た数の材料から選択されなければならないということが
ある。例示された方法のさらなる欠点として、第２のメ
タライゼーションは完全には第１のメタライゼーション
を覆わないため、マスクの不整列が起こり得るというこ
とがある。図１の（Ｄ）で示されているように、保護層
５は第２の領域Ｍ１−１０の近くの第１のメタライゼー
ションの周辺をわずかに覆わなければならない。もし保
護層５を削除することが所望されるとさらに問題が起こ
る。なぜなら金属領域Ｍ１−１０およびＭ２−１０の周
辺で側部のサブエッチングが起こるからである。
エッチングステップを含む。すなわち、第１の金属層２
のための第１のステップ、保護層５のための第２のステ
ップ、および第２の金属層７のための第３のステップで
ある。公知のように、エッチング動作は比較的操作が難
しく時間を費やす。図１の（Ｄ）の構造の別の欠点とし
て、最終ステップにおいて決まった場所に保護層の材料
を維持することを所望するなら、材料は必ず絶縁材料で
なければならないので、保護層５の材料は比較的限られ
た数の材料から選択されなければならないということが
ある。例示された方法のさらなる欠点として、第２のメ
タライゼーションは完全には第１のメタライゼーション
を覆わないため、マスクの不整列が起こり得るというこ
とがある。図１の（Ｄ）で示されているように、保護層
５は第２の領域Ｍ１−１０の近くの第１のメタライゼー
ションの周辺をわずかに覆わなければならない。もし保
護層５を削除することが所望されるとさらに問題が起こ
る。なぜなら金属領域Ｍ１−１０およびＭ２−１０の周
辺で側部のサブエッチングが起こるからである。
【００１０】フォトエッチング動作の数を減らすため
に、先行技術では下の層をエッチングしかつリフトオフ
することによって層を取除くことが提案されてきたが、
これらのステップは産業上制御することが難しく、汚染
を引起こす。
に、先行技術では下の層をエッチングしかつリフトオフ
することによって層を取除くことが提案されてきたが、
これらのステップは産業上制御することが難しく、汚染
を引起こす。
【００１１】
【発明の概要】この発明は上述の問題を解決することを
目的とする。
目的とする。
【００１２】この発明の第１の目的は、従来のステップ
を複雑なプロセスと取替えることなくフォトエッチング
ステップの数を減らす、薄いメタライゼーションおよび
厚いメタライゼーションを製造するための方法を提供す
ることである。
を複雑なプロセスと取替えることなくフォトエッチング
ステップの数を減らす、薄いメタライゼーションおよび
厚いメタライゼーションを製造するための方法を提供す
ることである。
【００１３】この発明の他の目的は、第１および第２の
金属層の重畳により実質的に互いが適合され厚い領域が
形成される方法を提供することである。
金属層の重畳により実質的に互いが適合され厚い領域が
形成される方法を提供することである。
【００１４】これらの目的を達成するために、この発明
は、基板上に第１の厚さを有する第１の金属領域および
第１の厚さよりも大きい第２の厚さを有する第２の金属
領域を形成する方法を提供する。方法は、基板上に第１
の厚さの第１の金属層を堆積するステップと、第１の金
属層に関して選択的にエッチング可能な材料からなるマ
スキング層を堆積するステップと、第１の金属領域を規
定する輪郭に沿ってマスキング層をフォトエッチングす
るステップと、第２の金属層を堆積するステップと、第
２の金属層を規定する輪郭に沿ってレジスト層を形成す
るステップと、第１の厚さを有する第１の金属領域は、
マスキング層によってコーティングされた第１の金属層
から形成され、かつ第２の厚さを有する第２の金属領域
はレジスト層によってコーティングされた第１および第
２の金属層の重畳から形成されるように、第１および第
２の金属層をエッチングするステップとを含む。
は、基板上に第１の厚さを有する第１の金属領域および
第１の厚さよりも大きい第２の厚さを有する第２の金属
領域を形成する方法を提供する。方法は、基板上に第１
の厚さの第１の金属層を堆積するステップと、第１の金
属層に関して選択的にエッチング可能な材料からなるマ
スキング層を堆積するステップと、第１の金属領域を規
定する輪郭に沿ってマスキング層をフォトエッチングす
るステップと、第２の金属層を堆積するステップと、第
２の金属層を規定する輪郭に沿ってレジスト層を形成す
るステップと、第１の厚さを有する第１の金属領域は、
マスキング層によってコーティングされた第１の金属層
から形成され、かつ第２の厚さを有する第２の金属領域
はレジスト層によってコーティングされた第１および第
２の金属層の重畳から形成されるように、第１および第
２の金属層をエッチングするステップとを含む。
【００１５】発明の実施例に従えば、エッチングのステ
ップは反応性イオンエッチングである。
ップは反応性イオンエッチングである。
【００１６】この発明の実施例に従えば、マスキング材
料はＳｉＯ2 またはタングステンである。
料はＳｉＯ2 またはタングステンである。
【００１７】この発明の実施例に従えば、第１および第
２の金属層を堆積するステップは、Ａｌ、Ａｌ−Ｔｉ、
Ａｌ−Ｃｕ、Ａｌ−Ｓｉ、Ａｌ−Ｔｉ−ＳｉおよびＡｌ
−Ｃｕ−Ｓｉから成る材料の群から各々の層の組成を選
択するステップを含む。
２の金属層を堆積するステップは、Ａｌ、Ａｌ−Ｔｉ、
Ａｌ−Ｃｕ、Ａｌ−Ｓｉ、Ａｌ−Ｔｉ−ＳｉおよびＡｌ
−Ｃｕ−Ｓｉから成る材料の群から各々の層の組成を選
択するステップを含む。
【００１８】この発明の実施例に従えば、第２の金属層
を堆積するステップは、第１の金属層の第１の厚さより
も大きい第２の厚さで第２の金属層を形成するステップ
を含む。
を堆積するステップは、第１の金属層の第１の厚さより
も大きい第２の厚さで第２の金属層を形成するステップ
を含む。
【００１９】この発明の実施例に従えば、第１の金属層
はおよそ１μｍよりより小さい第１の厚さで形成され、
第２の金属層はおよそ２〜３μｍまでの第２の厚さで形
成される。
はおよそ１μｍよりより小さい第１の厚さで形成され、
第２の金属層はおよそ２〜３μｍまでの第２の厚さで形
成される。
【００２０】この発明の前述のかつ他の、目的、特徴、
局面および利点は、添付図面と関連されるときこの発明
の以下の詳しい説明から明らかになるだろう。
局面および利点は、添付図面と関連されるときこの発明
の以下の詳しい説明から明らかになるだろう。
【００２１】図面において同じ参照記号は同じ要素を示
す。
す。
【００２２】
【詳しい説明】図２の（Ａ）で示されるこの発明に従っ
た方法では、第１の金属層２は基板１上に堆積される。
金属に対して選択的にエッチング可能な材料から形成さ
れるマスキング層１１は、基板１および第１の金属層２
上に堆積される。その後、第１のレジスト層１３が堆積
される。第１のレジスト層１３はマスクされ、メタライ
ゼーションの形成が所望である第１の領域だけにレジス
ト領域を残すようにエッチングされる。
た方法では、第１の金属層２は基板１上に堆積される。
金属に対して選択的にエッチング可能な材料から形成さ
れるマスキング層１１は、基板１および第１の金属層２
上に堆積される。その後、第１のレジスト層１３が堆積
される。第１のレジスト層１３はマスクされ、メタライ
ゼーションの形成が所望である第１の領域だけにレジス
ト領域を残すようにエッチングされる。
【００２３】図２の（Ｂ）で示されているように、マス
キング層１１の予め定められたマスキング領域１１−１
および１１−２を残すように、エッチング動作が行なわ
れる。マスキング領域１１−１および１１−２はメタラ
イゼーションの形成が所望である領域に位置される。こ
のエッチングステップは第１の金属層２に影響を及ぼさ
ない処理を用いて達成される。
キング層１１の予め定められたマスキング領域１１−１
および１１−２を残すように、エッチング動作が行なわ
れる。マスキング領域１１−１および１１−２はメタラ
イゼーションの形成が所望である領域に位置される。こ
のエッチングステップは第１の金属層２に影響を及ぼさ
ない処理を用いて達成される。
【００２４】図２の（Ｃ）で示されているように、第２
の金属層７（第１の層２と互換性はあるが必ずしもそれ
と同一ではない）は基板１上に堆積される。レジスト層
１４は、より厚いメタライゼーションの形成が所望であ
る第２の領域における第２の金属層７上に堆積される。
その後、マスキング層１１のマスキング領域１１−１お
よび１１−２に影響を及ぼすことなく第１および第２の
金属層をエッチングするプロセスを用いて、エッチング
ステップが行なわれる。
の金属層７（第１の層２と互換性はあるが必ずしもそれ
と同一ではない）は基板１上に堆積される。レジスト層
１４は、より厚いメタライゼーションの形成が所望であ
る第２の領域における第２の金属層７上に堆積される。
その後、マスキング層１１のマスキング領域１１−１お
よび１１−２に影響を及ぼすことなく第１および第２の
金属層をエッチングするプロセスを用いて、エッチング
ステップが行なわれる。
【００２５】図２の（Ｄ）に示される構造は、レジスト
層１４をエッチングすることによって得られる。このエ
ッチング処理によって、同時に薄い金属領域Ｍ１−１お
よびＭ１−２ならびに第１および第２の金属堆積物に対
応する領域の重畳によって形成された、厚い金属領域Ｍ
１−１０、Ｍ２−１０が形成される。
層１４をエッチングすることによって得られる。このエ
ッチング処理によって、同時に薄い金属領域Ｍ１−１お
よびＭ１−２ならびに第１および第２の金属堆積物に対
応する領域の重畳によって形成された、厚い金属領域Ｍ
１−１０、Ｍ２−１０が形成される。
【００２６】先行技術の方法に対するこの方法の利点
は、３つのエッチング動作に対して２つのエッチング動
作のみ要求することである。
は、３つのエッチング動作に対して２つのエッチング動
作のみ要求することである。
【００２７】本発明に従った方法のさらなる利点は、２
つの金属層を重畳することにより、実質的にそれらのイ
ンタフェース領域の周辺に絶縁層５（図１（Ｄ）を参
照）部分を有さずに、お互いが適合され、より厚いメタ
ライゼーションが形成されることである。
つの金属層を重畳することにより、実質的にそれらのイ
ンタフェース領域の周辺に絶縁層５（図１（Ｄ）を参
照）部分を有さずに、お互いが適合され、より厚いメタ
ライゼーションが形成されることである。
【００２８】マスキング層１１のための材料は金属層２
および７の材料に対して選択的にエッチング可能である
べきである。一般的に、半導体メタライゼーションのた
めに通常使用される金属層はアルミニウムを含み、必要
とあれば銅またはチタンなどの別な金属とアルミニウム
との合金、およびおそらくは上述の金属とシリコンとの
合金を含む。したがって、これらのメタライゼーション
は、たとえばＡｌ、Ａｌ−Ｔｉ、Ａｌ−Ｃｕ、Ａｌ−Ｓ
ｉ、Ａｌ−Ｔｉ−ＳｉおよびＡｌ−Ｔｉ−Ｓｉによって
成される。さらに、垂直な開口を得るために、従来的に
反応性イオンエッチング（ＲＩＥ）プロセスまたはプラ
ズマ励起反応性イオンエッチング（ＰＥＲＩＥ）プロセ
スが使用される。これらのプロセスでは、塩素または塩
化硼素のなどの塩素プラズマのするところで、上述の材
料はエッチングされる。それゆえに、マスキング層１１
用の材料は、ウェットエッチングまたはＣＦ４やＳＦ６
などのフッ素プラズマ中以外での反応性イオンエッチン
グによってエッチングし得る材料から選択されるべきで
ある。これは上述のようなフッ素プラズマは上記の共通
金属層をエッチングするのに適さないという事実を考慮
したものである。
および７の材料に対して選択的にエッチング可能である
べきである。一般的に、半導体メタライゼーションのた
めに通常使用される金属層はアルミニウムを含み、必要
とあれば銅またはチタンなどの別な金属とアルミニウム
との合金、およびおそらくは上述の金属とシリコンとの
合金を含む。したがって、これらのメタライゼーション
は、たとえばＡｌ、Ａｌ−Ｔｉ、Ａｌ−Ｃｕ、Ａｌ−Ｓ
ｉ、Ａｌ−Ｔｉ−ＳｉおよびＡｌ−Ｔｉ−Ｓｉによって
成される。さらに、垂直な開口を得るために、従来的に
反応性イオンエッチング（ＲＩＥ）プロセスまたはプラ
ズマ励起反応性イオンエッチング（ＰＥＲＩＥ）プロセ
スが使用される。これらのプロセスでは、塩素または塩
化硼素のなどの塩素プラズマのするところで、上述の材
料はエッチングされる。それゆえに、マスキング層１１
用の材料は、ウェットエッチングまたはＣＦ４やＳＦ６
などのフッ素プラズマ中以外での反応性イオンエッチン
グによってエッチングし得る材料から選択されるべきで
ある。これは上述のようなフッ素プラズマは上記の共通
金属層をエッチングするのに適さないという事実を考慮
したものである。
【００２９】マスキング層１１の材料は、シリコン酸化
物などの絶縁材料、またはタングステンなどの高融点材
料のいずれかであり得る。メタライゼーションＭ１−１
およびＭ１−２は最終ステップにおいてこの材料のマス
キング領域１１−１および１１−２でコーティングされ
るので、絶縁材料または導電性材料は、好ましくは構成
要素の製造の間にその後に続いて行なわれるステップに
依存して選択されるべきである。
物などの絶縁材料、またはタングステンなどの高融点材
料のいずれかであり得る。メタライゼーションＭ１−１
およびＭ１−２は最終ステップにおいてこの材料のマス
キング領域１１−１および１１−２でコーティングされ
るので、絶縁材料または導電性材料は、好ましくは構成
要素の製造の間にその後に続いて行なわれるステップに
依存して選択されるべきである。
【００３０】従来通りに、マスキング層１１はおよそ
０．１〜０．３μｍの範囲の厚さを有し、第１の金属層
２は１μｍより小さい厚さを有し、かつ第２の金属層７
はおよそ２〜３μｍの範囲の厚さを有する。
０．１〜０．３μｍの範囲の厚さを有し、第１の金属層
２は１μｍより小さい厚さを有し、かつ第２の金属層７
はおよそ２〜３μｍの範囲の厚さを有する。
【００３１】第１および第２の金属層２および７は、同
一のまたは全く別の材料から形成され得る。第１の金属
層２の材料は下部層に対して十分な粘着を与え、かつコ
ンタクトが確立されるべき基板のシリコンまたは多結晶
シリコンとの良好なオーミックコンタクトを与えるよう
に、選択されるべきである。
一のまたは全く別の材料から形成され得る。第１の金属
層２の材料は下部層に対して十分な粘着を与え、かつコ
ンタクトが確立されるべき基板のシリコンまたは多結晶
シリコンとの良好なオーミックコンタクトを与えるよう
に、選択されるべきである。
【００３２】この発明に従った方法によって提供された
一連のステップ、より特定的には最後のエッチングステ
ップは、エッチングの終端を検出するための従来の処理
と互換性があることに注目されたい。より一般的には、
当業者には明らかなように、本発明の範囲および精神か
ら離れることなくさまざまな変更が上記で開示された好
ましい実施例になされ得る。より特定的には、これらの
修正は層のサイズおよび使用されるべき材料に関連し、
エッチングモードにも関連する。
一連のステップ、より特定的には最後のエッチングステ
ップは、エッチングの終端を検出するための従来の処理
と互換性があることに注目されたい。より一般的には、
当業者には明らかなように、本発明の範囲および精神か
ら離れることなくさまざまな変更が上記で開示された好
ましい実施例になされ得る。より特定的には、これらの
修正は層のサイズおよび使用されるべき材料に関連し、
エッチングモードにも関連する。
【００３３】これまで本発明の１つの特定の実施例につ
いて述べてきたが、さまざまな変更、修正および改良を
容易に当業者は考えるであろう。そのような変更、修正
および改良はこの開示の一部であり、本発明の精神およ
び範囲内であることが意図されている。したがって、前
述は単なる例であって、制限するようには意図されてい
ない。本発明は前掲の特許請求の範囲およびその均等物
で規定されるようにのみ制限される。
いて述べてきたが、さまざまな変更、修正および改良を
容易に当業者は考えるであろう。そのような変更、修正
および改良はこの開示の一部であり、本発明の精神およ
び範囲内であることが意図されている。したがって、前
述は単なる例であって、制限するようには意図されてい
ない。本発明は前掲の特許請求の範囲およびその均等物
で規定されるようにのみ制限される。
【図１】先行技術に従った方法の連続的ステップを示す
構造の断面図である。
構造の断面図である。
【図２】本発明の実施例に従った方法の連続的ステップ
を示す構造の断面図である。
を示す構造の断面図である。
１ 基板 ２ 第１の金属層 ７ 第２の金属層 １１ マスキング層 １４ レジスト層
Claims (8)
- 【請求項１】 第１の厚さの第１の金属領域（Ｍ１−
１、Ｍ１−２）、および第１の厚さよりも大きい第２の
厚さの第２の金属領域（Ｍ１−１０、Ｍ２−１０）を基
板上に形成するための方法であって、 第１の厚さの第１の金属層（２）を堆積するステップ
と、 前記金属に対して選択的にエッチング可能な材料の層
（１１）を堆積するステップと、 前記第１の領域の輪郭に沿って前記材料をフォトエッチ
ングするステップと、 第２の金属層（７）を堆積するステップと、 前記第２の金属領域の輪郭に沿ってマスキング層（１
４）を形成するステップと、 前記第１および第２の金属層をエッチングするステップ
とを含み、 それによって、前記材料でコーティングされた部分に第
１の厚さの第１の層が残り、前記マスキング層でコーテ
ィングされた部分に、第１および第２の金属層の重畳に
対応する第２の厚さの第２の領域が残る、方法。 - 【請求項２】 前記金属は反応性イオンエッチングによ
ってエッチングされる、請求項１に記載の方法。 - 【請求項３】 前記材料はＳｉＯ2 である、請求項１に
記載の方法。 - 【請求項４】 前記材料はタングステンである、請求項
１に記載の方法。 - 【請求項５】 Ａｌ、Ａｌ−Ｔｉ、Ａｌ−Ｃｕ、Ａｌ−
Ｓｉ、Ａｌ−Ｔｉ−ＳｉおよびＡｌ−Ｃｕ−Ｓｉを含む
材料の群から各金属層の組成が選択される、請求項１に
記載の方法。 - 【請求項６】 前記第２の金属層（７）は前記第１の金
属層（２）よりも厚い、請求項１に記載の方法。 - 【請求項７】 前記第１の金属層は１μｍより小さい厚
さを有する、請求項６に記載の方法。 - 【請求項８】 前記第２の金属層はおよそ２〜３μｍの
厚さを有する、請求項６に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9314744 | 1993-12-03 | ||
| FR9314744A FR2713397B1 (fr) | 1993-12-03 | 1993-12-03 | Procédé de formation de couches métalliques minces et épaisses. |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07201850A JPH07201850A (ja) | 1995-08-04 |
| JP2573912B2 true JP2573912B2 (ja) | 1997-01-22 |
Family
ID=9453711
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6297721A Expired - Fee Related JP2573912B2 (ja) | 1993-12-03 | 1994-12-01 | 異なった厚さの金属層を形成する方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5543358A (ja) |
| EP (1) | EP0658931B1 (ja) |
| JP (1) | JP2573912B2 (ja) |
| CN (1) | CN1051401C (ja) |
| DE (1) | DE69408567T2 (ja) |
| FR (1) | FR2713397B1 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980060606A (ko) * | 1996-12-31 | 1998-10-07 | 김영환 | 반도체 소자의 금속배선 형성 방법 |
| US6828230B2 (en) * | 1997-09-12 | 2004-12-07 | Micron Technology, Inc. | Integrated circuit having conductive paths of different heights formed from the same layer structure and method for forming the same |
| US6169664B1 (en) * | 1998-01-05 | 2001-01-02 | Texas Instruments Incorporated | Selective performance enhancements for interconnect conducting paths |
| EP1414149B1 (en) * | 2001-07-02 | 2011-10-19 | Panasonic Corporation | Method for manufacturing surface acoustic wave device |
| DK200101287A (da) * | 2001-08-31 | 2003-03-01 | Bang & Olufsen As | Udlæsningsenhed og fremgangsmåde til dens fremstilling |
| US20040192059A1 (en) * | 2003-03-28 | 2004-09-30 | Mosel Vitelic, Inc. | Method for etching a titanium-containing layer prior to etching an aluminum layer in a metal stack |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3775838A (en) * | 1972-04-24 | 1973-12-04 | Olivetti & Co Spa | Integrated circuit package and construction technique |
| IT1213261B (it) * | 1984-12-20 | 1989-12-14 | Sgs Thomson Microelectronics | Dispositivo a semiconduttore con metallizzazione a piu' spessori eprocedimento per la sua fabbricazione. |
| US5111276A (en) * | 1985-03-19 | 1992-05-05 | National Semiconductor Corp. | Thick bus metallization interconnect structure to reduce bus area |
| EP0195716B1 (en) * | 1985-03-19 | 1992-03-25 | Fairchild Semiconductor Corporation | Thick bus metallization interconnect structure to reduce bus area |
| JPS6233425A (ja) * | 1985-08-07 | 1987-02-13 | Agency Of Ind Science & Technol | 電極の形成方法 |
| JP2897248B2 (ja) * | 1989-04-18 | 1999-05-31 | 富士通株式会社 | 半導体装置の製造方法 |
| JPH04372133A (ja) * | 1991-06-21 | 1992-12-25 | Nec Corp | 半導体集積回路及びその製造方法 |
-
1993
- 1993-12-03 FR FR9314744A patent/FR2713397B1/fr not_active Expired - Fee Related
-
1994
- 1994-11-28 US US08/345,519 patent/US5543358A/en not_active Expired - Lifetime
- 1994-11-30 DE DE69408567T patent/DE69408567T2/de not_active Expired - Fee Related
- 1994-11-30 EP EP94410108A patent/EP0658931B1/fr not_active Expired - Lifetime
- 1994-12-01 JP JP6297721A patent/JP2573912B2/ja not_active Expired - Fee Related
- 1994-12-01 CN CN94119100A patent/CN1051401C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| CN1108003A (zh) | 1995-09-06 |
| DE69408567T2 (de) | 1998-09-10 |
| EP0658931A1 (fr) | 1995-06-21 |
| FR2713397A1 (fr) | 1995-06-09 |
| US5543358A (en) | 1996-08-06 |
| JPH07201850A (ja) | 1995-08-04 |
| EP0658931B1 (fr) | 1998-02-18 |
| DE69408567D1 (de) | 1998-03-26 |
| FR2713397B1 (fr) | 1996-02-16 |
| CN1051401C (zh) | 2000-04-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6185879A (ja) | 導電パタ−ンの形成方法 | |
| JPH0691033B2 (ja) | 半導体構造上の接点スタッドの製造方法 | |
| JPH0685074A (ja) | 多層相互接続導体パターン製造方法 | |
| JP2573912B2 (ja) | 異なった厚さの金属層を形成する方法 | |
| JPH1064910A (ja) | 基板上に金属パターンを形成する方法 | |
| US4717449A (en) | Dielectric barrier material | |
| US6548413B1 (en) | Method to reduce microloading in metal etching | |
| JPH1064916A (ja) | 半導体素子の金属配線製造方法 | |
| KR100324595B1 (ko) | 리프트-오프법을 이용한 반도체 소자의 금속배선 형성방법 | |
| JP2001230255A (ja) | 半導体装置の製造方法 | |
| JPH11340541A (ja) | 半導体磁気抵抗素子及びその製造方法 | |
| JPH0582521A (ja) | 集積回路用の導電性構成体 | |
| KR100296708B1 (ko) | 반도체소자의금속배선형성방법 | |
| KR100312031B1 (ko) | 반도체소자제조방법 | |
| EP0168535B1 (en) | A method of producing a layered structure | |
| JPS62136857A (ja) | 半導体装置の製造方法 | |
| JPH11265934A (ja) | 接続部の形成方法 | |
| KR100197129B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
| JPS60227440A (ja) | 半導体装置の製造方法 | |
| JPS62281328A (ja) | 半導体装置の製造方法 | |
| JPH05291254A (ja) | 半導体装置の製造方法 | |
| JPH08213395A (ja) | 半導体装置の製造方法 | |
| JPH06310606A (ja) | 半導体装置およびその製造方法 | |
| JPH0341732A (ja) | 半導体装置の製造方法 | |
| JPH01287949A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19960730 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |