JP2504919B2

JP2504919B2 - 薄膜磁気ヘッドの再生波形等化回路

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Publication number: JP2504919B2
Application number: JP5507996A
Authority: JP
Inventors: 昌英鐘江
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1992-01-10
Filing date: 1992-12-25
Publication date: 1996-06-05
Anticipated expiration: 2011-06-05
Also published as: US5440434A; WO1993014493A1; DE69227309D1; EP0575624A1; EP0575624B1; EP0575624A4; DE69227309T2

Description

【発明の詳細な説明】技術の分野本発明は磁気ディスク装置の再生信号波形を改善する
ための回路に関し、特に磁気ディスク装置の薄膜磁気ヘ
ッドにより読取られる信号波形に生ずる逆位相の負のピ
ーク（ネガティブエッジ）を除去する波形等化回路に関
する。

背景技術磁気ディスク装置の性能向上の要求に伴い、大容量
化、高速データ転送のための技術開発が盛んに行われて
いる。

この内、回転する磁気ディスク表面に対向し、データ
の書込み、読取りを行うヘッドとして、従来のモノリシ
ックタイプのフェライトヘッドに代わり、薄膜磁気ヘッ
ドを用いると、容易に、大容量化、高速データ転送が可
能である。

即ち、薄膜磁気ヘッドを用いると、ヘッドを小さくで
き、巻き線のインダクタンスが小さくなり、共振周波数
が高くなるためビット間隔を狭くすることができる。

従って、読み取り信号のS/Nが改善され、記録密度を
高くすることが可能であり、容易に大容量化が可能とな
る。

図１は、このような薄膜磁気ヘッドを採用する磁気デ
ィスク装置の横断面概略図である。

図１において、10は磁気ディスクであり、スピンドル
モータ11により回転駆動される軸12に複数枚設けられて
いる。薄膜磁気ヘッド１を後部に有するスライダ15が磁
気ディスク10の表裏面に対向して配置される。

各スライダ15は、ジンバル16によりスプリングアーム
17にとり付けられ、且つスプリングアーム17は駆動アー
ム18を介してボイスコイルモータ19に導かれる。

従って、薄膜磁気ヘッド１は磁気ディスク10の半径方
向にボイスコイルモータ19により駆動移動され、アクセ
スすべきシリンダ位置にシークされる。

図２は、ジンバル16に支持されるスライダ15の後部に
設けられた薄膜磁気ヘッドの拡大図である。図２（Ａ）
に示すように薄膜磁気ヘッド１は磁気ディスク10に対向
し、空気受け面151を有するスライダ15の後部に設けら
れている。

図２（Ｂ）には、スライダ15の後部に設けられた薄膜
磁気ヘッド１が拡大して示されている。薄膜磁気ヘッド
１は、ヨーク101とコイル102で構成される。これらは、
ICプロセスにより形成され、その厚さが数ミクロン程度
であることを特徴とする。

かかるICプロセスにより形成される薄膜磁気ヘッド１
の設計技術については、雑誌「FUJITSU Sci.Tech.J.,
（February 1991）」の353頁乃至364頁に解説されてい
る。

図３は、薄膜磁気ヘッド１のヨーク101の一対の磁極
（ポール）間に形成される書込／読取間隙（ギャップ）
ｇ方向から観察した時（図２（Ｂ））の横断面概略図で
ある。

図３（Ａ）に示されるようにスライダ15の後部面側に
ある下側磁極103と上側磁極104との間をコイル102が貫
通する。

図３（Ｂ）は、更に下側磁極103と上側磁極104とが対
向して形成される書込／読取間隙（ギャップ）ｇを拡大
して示している。

このような薄膜磁気ヘッド１は、先に説明したよう
に、磁気ディスク装置のトラック密度を高くすることを
可能とするが、一方で特有のネガティブエッジが発生す
るという問題がある。

図４は、図３（Ｂ）の薄膜磁気ヘッド１のギャップ部
ｇを従来のモノリシックタイプのフェライトヘッドと対
比して、かかるネガティブエッジについて説明する図で
ある。

即ち、図４（Ａ）に示すように、従来使用されてきた
フェライトヘッドは、スライダ15の後部にヨーク101を
設け、これにコイル102を巻き付けて、ヘッド１を構成
している。

このようなフェライトヘッドは、図４（Ｂ）のギャッ
プ部ｇの拡大図に見られるように磁極面の長さ（ポール
長という）がミリオーダーであり、磁極間の間隙距離ｇ
の大きさと比較して実質的に無限大と見なせる。このた
め、再生波形にネガティブエッジは生じない。（図４
（Ｃ）に示す再生波形を参照）一方、図４（Ｄ）は、薄膜磁気ヘッド１のギャップ部
ｇの拡大図である。磁極面の長さ（ポール長）pl₁、pl₂
は、フェライトヘッドの場合（図４（Ｂ））と異なり、
ミクロンオーダである。従って、磁極面の長さpl₁、pl₂
はギャップ長ｇの大きさと比較して有限と見なすべき長
さである。

このように、薄膜磁気ヘッド１は、ポール長p1が有限
のため、磁極（ポール）の外側エッジ部に対応する位置
にネガティブエッジ即ち、主ピークと逆位相の負のピー
ク（図４（Ｅ）の再生波形のNE部参照）が発生する。

このネガティブエッジは、磁気媒体からの再生信号に
おいて、磁化反転間隔の変化に応じて、特異パルス（エ
キストラパルス）となったり、信号ピークを減少（レベ
ルダウン）させたりして、データの読取り誤り率が高く
なる原因となる。

又、シリンダ位置（磁気ディスク10の半径方向の位
置）により磁気ディスクの周速が異なるので、正規の信
号ピーク位置からのネガティブエッジの時間的距離τ２
が変化する。従って、シリンダ位置によって再生信号に
及ぼすネガティブエッジの影響も変化する。

このため薄膜磁気ヘッド１に特有に発生するネガティ
ブエッジを効果的に除去する再生波形等化技術が要求さ
れている。

発明の開示本発明は、ネガティブエッジを除去することができる
薄膜磁気ヘッドの再生波形等化回路を提供することを目
的とする。

更に、本発明は、薄膜磁気ヘッドの製造上のバラツキ
があっても、ネガティブエッジを除去することができる
薄膜磁気ヘッドの再生波形等化回路を提供することを目
的とする。

又、本発明は、薄膜磁気ヘッドのシーク位置と、薄膜
磁気ヘッドの製造上のバラツキにより、ネガティブエッ
ジの発生位置が変化しても、ネガティブエッジを除去し
うる再生波形等化回路を提供することを目的とする。

本発明は、薄膜磁気ヘッドの製造上のバラツキがあっ
ても、ネガティブエッジを除去できる波形等化回路を容
易に且つ精度良く調節することができる薄膜磁気ヘッド
の再生波形等化回路の調整方法を提供することを目的と
する。

本発明は、ヘッド選択信号により選択された薄膜磁気
ヘッドが読取った読取信号を所定時間遅延する遅延回路
と、該読取信号に対し、該遅延回路による遅延時間より
短い遅延時間を与える遅延量可変回路と、該遅延回路
と、該遅延量可変回路に作用的に接続され、該所定時間
遅延された第１の遅延信号と、該所定時間より短い時間
遅延された第２の遅延信号とから該読取信号のネガティ
ブエッジを除去した等化波形信号を出力する演算回路
と、該薄膜磁気ヘッドのヘッド位置信号と該ヘッド選択
信号とから該遅延量可変回路により与えられる遅延時間
を決定する遅延量決定回路を有し、該遅延量決定回路からの遅延量指示信号により該遅延
量可変回路の遅延量を制御することを特徴とする薄膜磁
気ヘッドの再生波形等化回路を提供することを目的とす
る。

図面の簡単な説明図１は、薄膜磁気ヘッドを採用する磁気ディスク装置
の横断面概略図である。

図２は、薄膜磁気ヘッドの拡大図である。

図３は、薄膜磁気ヘッドのギャップ部の拡大図であ
る。

図４は、フェライトヘッドと薄膜磁気ヘッドの比較を
示す図である。

図５は、従来技術の説明図である。

図６は、図５の従来技術の動作説明波形図である。

図７は、本発明を採用する磁気ディスク装置の一実施
例ブロックダイヤグラムを示す。

図８は、図７に示す波形等化回路９の主要部の一実施
例ブロックダイヤグラムを示す。

図９は、図８の回路の動作説明タイムチャートであ
る。

図10は、図８の回路の動作説明図である。

図11は、図８のタップ選択回路６の一実施例回路を示
す。

図12は、各磁気ヘッドに対する調整遅延量を決定する
ための一実施例ブロックダイヤグラムである。

図13は及び図14は、図12の動作を説明するフローチャ
ートである。

図15は、図12の動作を説明する図である。

図16は、本発明の他の実施例を説明する主要部のブロ
ックダイヤグラムである。

図17乃至図19は、図16の実施例において各磁気ヘッド
に対する調整遅延量及び係数K2を決定するためのフロー
チャートである。

発明を実施するための最良の形態（ａ）先に提案された再生波形等化回路の説明本発明のより良き理解のため、実施例の説明に先立っ
て、本出願人（本発明の譲受人）が先にした特許出願に
おいて提案した再生波形等化回路について説明する。

先の特許出願発明は、特開昭61−139980号公報に記載
されている。かかる発明は、図５及び図６を用いて次の
ように概略説明される。

即ち、図５（Ａ）は先に提案された再生波形等化回路
のブロックダイヤグラムである。

入力端INを特性インピーダンスZ0で終端し、縦続さ
れた遅延回路２及び３と、遅延回路２の出力（時間τ２
−τ１遅延された入力信号）にK1（V2/V1）を乗算する
乗算器４と、加減算器７を有してコサインイコライザー
を構成している。更に遅延回路２の各タップS0〜S1をヘ
ッド位置信号HPSにより、選択するタップ選択回路６
と、タップ選択回路６の出力にK2（V3/V1）を乗算し、
加減算器７に入力するネガティブエッジ除去用回路を備
えている。

この回路の動作において、図６に示すように、薄膜磁
気ヘッド１の読取り出力（ピークV1）が、入力INとし
て入力される。従って遅延回路３の出力は、入力信号IN
が時間τ２遅延された信号となる。

一方、遅延回路２の出力は、遅延回路３の終端が加減
算器７内において例えばエミッタフォロワーされてイン
ピーダンスが高く無限大とすると開放端となるから、遅
延回路３の終端で反射される。

従って、図６のように、遅延回路２の出力端での信
号は入力信号が（τ２−τ１）遅延された信号と反射さ
れた（τ２＋τ１）遅延された信号との和になる。これ
を乗算器４でK1倍すると、ピークがV2である図６の信
号となる。

の信号からの信号を加減算器７で差し引き、の
波形を狭幅化（スリミング）すると、のような鋭いピ
ークを持つ信号が得られる。従って、加減算器７はコサ
インイコライザーとして機能する。

しかし、図６に示されるようにネガティブエッジNE
は未だ除去されていない。従って、更にこのネガティブ
エッジを除去するため、タップ選択回路６により、所定
の遅延量を持った信号を選択し、乗算器５でK2倍する。

従って、乗算器５の出力はに示すピークV3の信号と
なり、これを加減算器７で更に加算すると、に示すネ
ガティブエッジが除去された鋭いピークを持つ信号（等
化信号）が得られる。

このようにして、孤立再生波形をスリミングし、ネガ
ティブエッジを除去することにより、隣接ビットへの波
形干渉が減少し、ピークシフトの低減、信号振幅の改善
が図られる。

ここで前記のように、タップ選択回路６により所定の
遅延量を持った信号を選択しているのは次の理由であ
る。

即ち、磁気ディスクでは、ディスクの外側程周速が速
く、図５（Ｃ）のように、再生波形の間隔が短い。

一方、内側程周速が遅く、図５（Ｂ）のように、再生
波形の間隔が長い。

このため、ネガティブエッジの位置が変化するから、
タップ選択回路６でヘッド位置に応じて、遅延量（タッ
プ）を選択して、ネガティブエッジ除去用遅延量を変化
させている。

しかしながら、かかる技術だけでは、次の問題があり
ネガティブエッジ除去のために不充分である。

第一に薄膜磁気ヘッド１のポール長plとギャップ長ｇ
は、ミクロンオーダーのため、製造工程でのバラツキが
あり、これによりネガティブエッジの発生位置にヘッド
によりバラツキが発生し、読取りエラーが発生する。

更に、記録密度が高くなると、このバラツキが無視出
来なくなり、全てのヘッドに共通のヘッド位置信号のみ
に基づくタップ切り換えでは、ネガティブエッジの補正
が十分でない。

（ｂ）本発明の波形等化回路の説明図７はかかる従来提案の波形等化回路において未だ存
在する問題を解決する本発明の一実施例全体構成ブロッ
クダイヤグラムである。

図中、図１、図５で示したものと同一又は類似のもの
には、同一の記号を付してある。

10は磁気ディスクであり、スピンドルモータ11の軸12
に複数枚設けられ、スピンドルモータ11の回転により回
転する。

19はボイスコイルモータであり、スプリングアーム17
に支持された薄膜磁気ヘッド１を、磁気ディスク10の半
径方向にシーク動作する。

20は制御部であり、マイクロプロセッサ（MPU）で構
成され、図示省略された上位コントローラ（磁気ディス
ク制御装置）からの指示により、シーク制御、書込／読
出制御等を行う。

21はサーボ制御部であり、主制御部20から、目標シリ
ンダまでのヘッド１の移動距離量を含む移動指令を受け
る。この移動指令に基づき、移動速度指令を作成する。

次いで磁気ディスク10のサーブディスク領域から薄膜
磁気ヘッド１が読み取ったサーボ情報から実速度を検出
し、指令移動速度と実速度の差が小さくなるなるように
ボイスコイルモータ19を速度制御する。更に目標シリン
ダ近傍において、該サーボ情報により、位置決め制御が
行われる。

22はヘッド選択回路であり、各薄膜磁気ヘッド１から
図示しないプリアンプ、AGC回路を通して読出される読
出出力を、主制御部20からのヘッドアドレス（HA）によ
り選択する。

ここで、ヘッドアドレス（HA）は、複数の薄膜磁気ヘ
ッド１のうち１つを特定する。

９は波形等化回路であり、選択された読取出力をヘッ
ドアドレス（HA）とゾーンアドレス（ZA）に基づき波形
等化する。

ゾーンアドレス（ZA）は、薄膜磁気ヘッド１の半径方
向に区分された複数領域（ゾーン）の１つを特定する。

23は読取波形整形回路であり、波形等化された読取信
号に微分等の処理を施して読取パルスに整形するもので
ある。

20aはROMであり、主制御部20に設けられ、各薄膜磁気
ヘッド１の後述するシフトデータSFT1、２、４を格納し
ておくものである。

図８は波形等化回路９の主要部となる等化器90の構成
を示す。波形等化回路９は、後に図13に関連して再び説
明されるように、等化器90の入力側にAGC増幅器91、出
力側にローパスフィルタ92が接続されAGC回路を構成し
ている。

図８において、等化器90は、図５（Ａ）において説明
した先に提案された波形等化回路９と同様構成のコサイ
ンイコライザ部とタップ選択回路６で構成されるイコラ
イザ901と遅延量決定回路８を有する。

かかる本発明の実施例は、イコライザ901のタップ選
択回路６が遅延量決定回路８により切替選択される点に
特徴を有する。

タップ選択回路６はいわば遅延量可変回路であって、
入力端S0、遅延回路２の各々ｔ時間づつずれたタップ出
力S1〜S15の16個の端子を選択できるよう構成されてい
る。

即ち、タップ選択回路６によって選択される遅延量Ｔ
は、０、ｔ、2t、・・・15tの16通りである。ここでタ
ップ選択回路６は例えば図11に示す如き回路により構成
される。図11において16のトランジスタ601乃至615のベ
ースには各々遅延回路２のタップS0乃至S15が入力され
る。

各トランジスタ601乃至615はエミッタフォロワされ、
そのエミッタからの出力は16個の別のトランジスタ616
乃至631のベースに入力される。トランジスタ616乃至63
1は共通にエミッタが接続され、同様にエミッタフォロ
ワ構成となっている。

その共通のエミッタ61は更に図８の乗算器５に入力す
る。トランジスタ616乃至631の各々のベースはデコーダ
84からの出力632乃至648によりその電位が制御される。
即ちデコーダ84からの出力632乃至648に応じてトランジ
スタ616乃至631の何れか１つのトランジスタのみが導通
状態にされる。従って導通状態とされたトランジスタの
ベースと接続されるエミッタを有するトランジスタ601
乃至615の対応するトランジスタと接続される遅延回路
２のタップの信号がエミッタ61に出力されることにな
る。

遅延量決定回路８は、ゾーンレジスタ80と、シフトレ
ジスタ81を有する。ゾーンレジスタ80には、主制御部20
が上位装置から送られるシリンダアドレスから求めた、
これの属する４ビットのゾーンアドレス（ZA）CYL1M、2
M、3M、4M（図９（Ｂ）参照）が書き込まれる。

シフトレジスタ81には主制御部20によりROM20aに記憶
されている、薄膜磁気ヘッド１の各々についての３ビッ
トのシフトデータSFT1、２、４が電源オン時に書き込ま
れる。

更に、主制御部20からの４ビットのヘッドアドレス
（HA）HAR1、２、４、８により、シフトデータレジスタ
81に電源オン時に書き込まれた対応する薄膜磁気ヘッド
１の３ビットのシフトデータSFT1、２、４を出力するマ
ルチプレクサ82を有する。

ゾーンレジスタ80からのゾーンアドレスCYL1M、2M、3
M、4Mと、マルチプレクサ82のシフトデータSFT1、２、
４が加算回路83により加算される。加算回路83の出力は
デコーダ84によりデコードされ、タップ選択回路６の選
択タップを選択切替する制御信号となる。

この回路の動作を以下に説明する。

薄膜磁気ヘッド１毎に特有のネガティブエッジの発生
位置と、シリンダ位置との関係は、下記式で示される。

Tn＝（60/M）×〔（PL＋GL/2＋α）/2πＲ〕但し、Tnはネガティブエッジの発生時間、Ｍはスピン
ドルモータの回転数（rpm）、PLは薄膜磁気ヘッドのポ
ール長、GLは薄膜磁気ヘッドのギャップ長、Ｒはシリン
ダ位置に対応した半径、αはネガティブエッジの発生位
置が、ポールの端から僅かに外側に発生するため、その
割増時間である。

この式の関係を図に示すと、図９（Ａ）の実線の如く
になり、この関係から波形等化回路９に使用する遅延回
路２の総遅延量と切り換え分解能が判れば、シリンダの
ある領域での最適の遅延量が決まる。

遅延回路２の遅延量は、リニアに変化できないので、
図９（Ａ）の点線のような段階状に切り換えることにな
り、切り換えの分解能が一定値であれば、Ｒが小さい程
カバーできるシリンダの範囲（ゾーンという）が小さく
なる。

この図９（Ａ）の関係は、薄膜磁気ヘッド１のポール
長が変化しても、同様の形になり、ネガティブエッジの
発生時間の絶対値が変化するだけであり、従ってグラフ
が上下するだけである。

この理由により、遅延回路２の遅延量の切り換えシリ
ンダ（図９（Ａ）のＡ、Ｂ、Ｃ、Ｄ）は、薄膜磁気ヘッ
ドに関係なく一律とすることができ、薄膜磁気ヘッドの
特性に関係なく、切り換えシリンダ位置を設定できる。

従って、薄膜磁気ヘッド１のポール長の変化に対して
は、各ゾーンで選択される遅延回路２のタップをずらす
ことにより対応でき、基本的に、シリンダ位置を基準と
し、各薄膜磁気ヘッド１の特性に応じて、これをシフト
すればよい。

このため、磁気ディスク10の全トラック数（例えば、
3000）を、図９（Ｂ）に示すように、磁気ディスク10の
外側から０〜９のゾーンに、図９（Ａ）の特性に従い分
割し、これを４ビットのゾーンアドレスCYL1M〜4Mで表
す。

主制御部20には、各シリンダ位置とゾーンアドレスCY
L1M〜4Mの関係を示す対応テーブルを設けておき、上位
装置から指定されたシリンダ位置に対応するゾーンアド
レスCYL1M〜4Mをテーブルから引き出し、ゾーンレジス
タ80に書き込む。

４ビットのゾーンアドレスCYL1M〜4Mの組合せにより
対応づけられる10個の各ゾーン０〜９に対応する遅延量
は、図10に示されるようにレジスタ81の設定値が例えば
「000」の欄に示すように、τ２−9tからτ２とする。

従って、各薄膜磁気ヘッド１のポール長の変化に伴う
ネガティブエッジの発生時間の絶対値の変化を後述する
測定法により測定し、変化量に応じて、３ビットのシフ
トデータSFT1、２、４を設定し、ROM20aに格納してお
く。

このROM20aに格納されるシフトデータは、電源オン時
に、主制御部20が読み出して、シフトデータレジスタ81
にセットされる。

上位装置から主制御部20に読取命令がくると、主制御
部20は、読取命令に含まれるシリンダ位置へのシーク命
令をサーボ制御部21に送る。

同時にシリンダ位置からテーブルによりゾーンアドレ
ス（ZA）CYL1M〜4Mを求め、遅延量決定回路８のゾーン
レジスタ80に書き込む。更にヘッドアドレス（HA）をヘ
ッド選択回路22（図７）と、遅延量決定回路８のマルチ
プレクサ82に送出する。

これにより、ボイスコイルモータ19は、指定されたシ
リンダ位置に薄膜磁気ヘッド１を位置決めし、ヘッド選
択回路22は、指定された薄膜磁気ヘッド１を選択する。

これとともに、マルチプレクサ82からは指定された薄
膜磁気ヘッド１のシフトデータSFT1、２、４が選択さ
れ、加算器83で、ゾーンレジスタ80のゾーンアドレスCY
L1M〜4Mと加算される。デコーダ84は加算器83の出力を
デコードし、タップ選択回路６のタップ位置を制御す
る。

例えば、ゾーンアドレスCYL1M〜4Mが、ゾーン８を示
し、薄膜磁気ヘッド１のシフトデータSFT1、２、４が
「100」であれば、図10に示すように、遅延量はτ２−2
tとなる。従ってデコーダ84の出力は、タップ選択回路
６が、タップS2を選択するようなタップ選択信号とな
る。

このため、前述の図６に示したように、薄膜磁気ヘッ
ド１の読取出力（ピークV1）が、入力として入力され
ると、遅延回路３の出力は、入力信号が時間τ２遅延さ
れたの信号となる。又、遅延回路２の出力は、遅延回
路３の終端が、エミッタフォロワーされて、インピーダ
ンスが高く無限大と考えると、開放端となるから、遅延
回路３の終端で反射され、のように、入力信号が（τ
２−τ１）遅延された信号と反射された（τ２＋τ１）
遅延された信号との和となる。これを乗算器４でK1倍す
ると、ピークがV2のの信号となる。

の信号からの信号を加減算器７で差し引くと、
のような鋭いピークを持つ信号が得られる。更にネガテ
ィブエッジを除去するため、入力信号をタップ選択回路
６で選択された遅延量を持たせ、乗算器５でK2倍する
と、に示すピークV3の信号となる。これを加減算器７
で更に加算すると、に示すようなネガティブエッジが
除去された鋭いピークを持つ信号（等化信号）が得られ
る。

ここで、上記の如き加減算機能を持つ加減算器７は、
例えば同様構成の差動増幅器を２段縦続することにより
構成できる。

このようにして、指定された薄膜磁気ヘッド１のシリ
ンダ位置とネガティブエッジの特性とに応じた遅延量で
ネガティブエッジを除去できる。

このため、薄膜磁気ヘッド１の特性にかかわらず、薄
膜磁気ヘッド１特有のネガティブエッジを効果的に除去
した読取波形等化が可能となる。

又、本実施例では、シリンダ位置による遅延量を基準
として、薄膜磁気ヘッド１の特性に対応する遅延量分を
シフト量として調整しているため、メモリ容量が少なく
て済む。

しかもマルチプレクサ82でハード的に選択するので、
高速のヘッドスイッチに対応した速度で遅延量を選択で
きる。

更に、遅延回路２のタップ出力を利用して、遅延量を
可変とするため、構成も簡単となる。

（ｂ）薄膜磁気ヘッドのシフトデータ（SFT1〜４）の決
定方法の説明図12は、薄膜磁気ヘッド１毎の特性に対応した遅延量
のシフトデータを決定するための実施例ブロックダイヤ
グラムである。

図12において、主制御部20、波形等化回路９、読取波
形整形回路23は本発明の対象とする再生波形等化回路を
構成するものである。通常磁気ディスク装置は読取波形
整形回路23の出力を位相同期回路（PLL47）に導き更に
一定ビット数でデコードして（デコーダ48）その出力に
対し更にエラーチェック判定を行って（ECC49）データ
として出力する。従って図12は通常の磁気ディスク装置
の構成に対し更に試験器50が備えられたものである。

波形等化回路９は、AGC増幅器91、等化器90、ローパ
スフィルタ92及び帰還回路となるレベル検出器93により
構成されるAGC制御回路を形成する。

AGC増幅器91はレベル検出器93の出力によりヘッド選
択部22からの読取信号のゲインを一定レベルに制御す
る。

92はローパスフィルタであり、等化回路90からの等化
信号の低周波成分を通過させる。93はレベル検出回路で
あり、ローパスフィルタ92の出力レベルを検出して、AG
C増幅器91のゲインを制御する。

ローパスフィルタ92の出力は、読取波形整形回路23
（図７参照）に入力する。読取波形整形回路23は、レベ
ルスライス回路43、微分回路44、零クロスコンパレータ
45及びパルス化回路46を有する。

レベルスライス回路43は、制御部20から設定されたス
ライスレベルでローパスフィルタ92の出力をスライスし
て、パルス化する。微分回路44は、レベルスライス回路
43の出力を微分する。零クロスコンパレータ45は、微分
回路44の出力の零クロス点を検出する。

更に46はパルス化回路であり、零クロス出力をパルス
化する。

47はPLL回路であり、パルス化回路46の出力が入力さ
れ、これに位相同期したPLL信号を発生する。48はデコ
ーダであり、位相同期された所定ビット数分のパルス化
回路46の出力を復号化して、シリアル／パラレル変換す
る。更に49はECC回路であり、エラー検出・訂正を行
う。

50は試験器であり、内部にマイクロプロセッサを有
し、主制御部20に指示データを発生して、ECC回路49の
出力を監視する。同時に後述する調整処理により、遅延
量の調整値を決定すべく主制御部20に指令を送る。

図13、図14は図12における遅延量シフトデータ決定の
ための処理フロー（その１）、（その２）であり、図15
はその動作説明図である。

（ステップ）試験器50の起動により、試験器50より主制御部20に目
標シリンダ（例えば、図９、図10の最インナーのゾーン
９）にシークするよう指示する。

これにより、主制御部20は、サーボ制御部21を制御し
て、ボイスコイルモータ19を駆動して、薄膜磁気ヘッド
１を目標シリンダに位置付ける。

（ステップ）試験器50は、主制御部20に対し、遅延量Ｔと測定最大
値Ａに初期値（「０」）を設定し（S21）、スライスレ
ベルＳを基準電圧（図15（Ａ）参照のこと）に設定する
（S22）。主制御部20はスライスレベルＳをレベルスラ
イス回路43に、遅延量Ｔを遅延量決定回路８のレジスタ
80に設定する。

試験器50は、主制御部20に全ヘッドについて記録デー
タを書き込むよう指示する（S23）。主制御部20は、全
薄膜ヘッド１により、当該シリンダに記録データを書き
込む。

試験器50は、主制御部20にまずヘッド０を選択するよ
う指示し（S24）、主制御部20は、ヘッドアドレス（H
A）としてヘッド０をヘッド選択部22と波形等化回路９
に出力する（図７参照）。

（ステップ）主制御部20は、記録データの読込みを制御し（S3
1）、図12のルートで、ECC回路49より読取データのエラ
ーの有無を受け、規定ビット数の読込みデータにデータ
誤りが発生したか否かを判定する。（S32）データエラーがあると、試験器50は、主制御部20にス
ライスレベルＳをΔＶ上げるように指示し（S33）主制
御部20は、レベルスライス回路43のスライスレベルをこ
れに従い変化して再度データを読込む。

（ステップ）基準電圧かスライスレベルを上げて、データエラーが
なくなると、図15（Ａ）に示すように、レベルマージン
の下限値であるから、試験器50は、この時のスライスレ
ベルをレベルマージンの下限値VLとし格納する（S4
1）。

次に、試験器50は、主制御部20のスライスレベルＳを
最大値Vopに設定し、主制御部20は、レベルスライス回
路43にこれを設定する（S42）。

（ステップ）図14に移り、主制御部20は、記録データの読込みを行
わしめ（S51）、試験器50は、図12のルートで、ECC回路
49より読取データのエラーの有無を受け、規定ビット数
の読み込みデータでデータ誤りが発生したか否かを判定
する（S52）。

データエラーがあると、試験器50は、主制御部20にス
ライスレベルＳをΔＶ下げるよう指示し（S53）、主制
御部20は、レベルスライス回路43のスライスレベルをこ
れに従い下方向に移動して、再度データを読み込む。

（ステップ）最大電圧からスライスレベルを下げて、データエラー
がなくなると、図15（Ａ）に示すように、レベルマージ
ンの上限値であるから、試験器50は、この時のスライス
レベルをレベルマージンの上限値Vhとして格納する（S6
1）。

次に、試験器50は、所定の固定スライスSLと上限値V
h、下限値VLから、（Vh−SL）と、（SL−VL）とを計算
し、両者を比較し、レベルマージンの小さい方を測定値
Ｂとして採用する（S62）。

これにより、１つの薄膜磁気ヘッド１について、ある
遅延量でのレベルマージンが測定されたことになる。

（ステップ）試験器50は、測定最大値Ａと測定値Ｂとを比較し、
（Ｂ−Ａ）が正か否かを判定し（S71）、正ならＢ＞Ａ
のため、レベルマージンの今回の測定値が測定最大値よ
り大きいため、測定最大値Ａを今回測定値Ｂに更新して
（S72）、指示遅延量をΔＴ変化させる（S73）。主制御
部20に指示して、図13のステップに戻り、この遅延量
でレベルマージンの測定を行わしめる。

（ステップ）一方、試験器50は、測定最大値Ａと測定値Ｂとの比較
の結果、（Ｂ−Ａ）が正でないなら、Ｂ≦Ａのため、レ
ベルマージンの今回測定値が測定最大値より大きくない
ため、図15（Ｂ）に示すように、測定最大値Ａをレベル
マージンの最大値と判定し、現在の遅延量−ΔＴ（即
ち、前回の遅延量）がレベルマージン最大の最適遅延量
として、主制御部20のROM20aに当該ヘッドの最適遅延制
御信号として格納する。

（ステップ）試験器50は、測定ヘッドが最大ヘッド（測定最終ヘッ
ド）かを判定し（S91）、最大ヘッドでなければ、ヘッ
ドアドレスを＋１して（S92）、主制御部20に指示し、
遅延量と最大測定値Ａを初期値に戻す。更にスライスレ
ベルを基準電圧に設定した上で、図13のステップに戻
り、当該ヘッドのレベルマージンの測定を行わしめる。

一方、測定ヘッドが最大なら、試験器50は、全ての設
定用シリンダの調整が終わったかを判定し、終わってな
ければ、次の設定シリンダにシークして（S94）、ステ
ップに戻り、終わっていれば、処理を終了する（S9
3）。

このようにして、各薄膜磁気ヘッド１について、レベ
ルマージン最大値の遅延制御信号を測定し、主制御部20
のROM20aに格納する。

このため、各薄膜磁気ヘッド１の最適遅延量を自動測
定及び調整でき、工数の低減及び精度の向上が可能とな
る。

又、ここでは、最インナーのゾーン９の最適遅延量を
測定したが、その他のゾーンについては、図９、図10で
説明したように、ゾーンアドレスにより適切に選択でき
る。

このため、ステップ中のS93の処理に続く他の設定
シリンダ（S94）は、ゾーン９のシリンダであり、ゾー
ン９の遅延量の平均をとっている。従って必要ならゾー
ン９以外についても同様に測定される。

尚、上述の実施例では、各薄膜磁気ヘッドの最適遅延
量を求めることを試験器50を用いて実行しているが、主
制御部20にかかる処理プログラムをロードし、実行させ
ても良い。

又、最適遅延信号をROM20aに格納しているが、磁気デ
ィスクのデータ面のアウターガードバンカーに制御情報
として格納して、装置起動時に、読み出して、レジスタ
80にロードしても良い。

更に、シリンダ位置をゾーンアドレスに変換している
が、シリンダ位置の上位ビットを用いて、ゾーンアドレ
スとすることも可能である。

（ｃ）第２の実施例の説明図16は本発明の第２の実施例ブロックダイアグラムで
ある。

図16に示す実施例は乗算器５及びこれを制御するデコ
ーダ85及びレジスタ801が新たに備えられている点に特
徴を有する。図８においてイコライザ部901において乗
算器５はK2、即ちK2＝V3/V1なる固定の係数がタップ選
択回路６からの出力に乗算される如き回路である。

即ち図８において乗算器５は固定の係数値をタップ選
択回路６に対して与えるものである。これに対し図16に
示す第２の実施例では更にこの乗算器５における乗算係
数を更に細かく選択し得るようにしたものである。

これによりより細かなヘッド毎に対応した調整遅延量
を制御することが可能となる。

図16において図８と同一又は類似のものには同一の符
号を付してある。更に図17乃至図19は図16における制御
動作のための制御信号の形成を説明するフローである。

図16における乗算器５は選択回路６からの出力が抵抗
R1に導かれ、更に抵抗R1の出力はコレクタ抵抗R2乃至R6
を介してそれぞれトランジスタ51乃至55のコレクタに導
かれる。トランジスタ51乃至55の導通、非導通はデコー
ダ85の出力によりそれぞれ制御される。

即ちトランジスタ51乃至55はいずれか１つがデコーダ
85の出力により導通状態とされる。従ってトランジスタ
51乃至55のコレクタ抵抗R2乃至R6及び抵抗R1を任意に選
択することにより乗算器５の係数K2は次の値のいずれか
を選択することができる。

即ちK21＝R2/（R1＋R2）＝K20 K22＝R3/（R1＋R3）＝K20＋ΔＫ K23＝R4/（R1＋R4）＝K22＋ΔＫ K24＝R5/（R1＋R5）＝K23＋ΔＫ K25＝R6/（R1＋R6）＝K24＋ΔＫこのようにすることによりレジスタ801にセットした
シリンダデータによりデコーダ85を制御しその出力によ
って所定の係数を選択することができる。

以下図17乃至図19を用いて図16の実施例における調整
遅延量及びK2の決定の方法について説明する。

図17乃至図19は、先の図８の実施例において遅延量を
決定する方法（図13乃至図14）に対応して示されるフロ
ーである。

（ステップ）試験器50は、主制御部20に対し、遅延量Ｔ、係数Ｋ及
び測定最大値Ａに初期値（「０」）として設定し（S2
1）、スライスレベルＳを基準電圧（図15（Ａ）参照の
こと）に設定する（S22）。主制御部20はスライスレベ
ルＳをレベルスライス回路43に、遅延量Ｔを遅延量決定
回路８のレジスタ80に設定する。

試験器50は、主制御部20に全ヘッドについて記録デー
タを書き込むよう指示する（S23）。主制御部20は、全
薄膜磁気ヘッド１により、当該シリンダに記録データを
書き込む。

（ステップ）主制御部20は、記録データの読み込みを制御し（S3
1）、試験器50は、図12のルートで、ECC回路49より読取
データのエラーの有無を受け、規定ビット数の読み込み
データにデータ誤りが発生したか否かを判定する（S3
2）。

データエラーがあると、試験器50は、主制御部20にス
ライスレベルＳをΔＶ上げるように指示し（S33）主制
御部20は、レベルスライス回路43のスライスレベルをこ
れに従い変化して、再度データを読み込む。

（ステップ）図８に移り、主制御部20は、記録データの読み込みを
行わしめ（S51）、試験器50は、図12のルートで、ECC回
路49より読取データのエラーの有無を受け、規定ビット
数の読み込みデータでデータ誤りが発生したかを判定す
る（S52）。

データエラーがあると、試験器50は、主制御部20にス
ライスレベルＳをΔＶ下げるよう指示し（S53）主制御
部20は、レベルスライス回路43のスライスレベルをこれ
に従い下方向に移動して、再度データを読み込む。

次に、試験器50は、所定の固定スライスSLと上限値V
h、下限値VLとから、（Vh−SL）と、（SL−VL）とを計
算し、両者を比較して、レベルマージンの小さい方を測
定値Ｂとして採用する（S62）。

これにより、１つの薄膜磁気ヘッド１について、ある
遅延量及び係数K2でのレベルマージンが測定されたこと
になる。

（ステップ）試験器50は、測定最大値Ａと測定値Ｂとを比較し、
（Ｂ−Ａ）が正か否かを判定する（S71）。正ならＢ＞
Ａのため、レベルマージンの今回測定値が測定最大値よ
り大きいため、測定最大値Ａを今回測定値Ｂに更新して
（S72）、指示係数K2をΔK2変化させる（S73）。主制御
部20に指令して、図17のステップに戻り、この新たな
係数でレベルマージンの測定を行わしめる。

（ステップ）一方、測定最大値Ａと測定値Ｂとの比較の結果、（Ｂ
−Ａ）が正でないなら、Ｂ≦Ａのため、レベルマージン
の今回測定値が測定最大値より大き。試験器50は、図15
（Ｂ）に示すように、測定最大値Ａをレベルマージンの
最大値と判定し、現在の係数（K2−ΔK2）（即ち、前回
の係数）がレベルマージン最大の最適係数として、主制
御部20のROM20aに当該ヘッドの最適係数制御信号として
格納する。

（ステップ）一つのヘッドについて全ての遅延量の測定（即ち、タ
ップ選択回路６の全てのタップについて切替えで測定）
が終了したか否かを判断する（S91）。

全ての遅延量の測定が終了していない場合は、遅延量
をΔＴ変化させる（92）。次いで再びステップに戻
り、処理が縦続する。

全ての遅延量の測定が終了するとステップでテーブ
ル化して格納されたデータから、Ａが最大の時の遅延量
と係数Ｋの制御条件（CLY1M〜4M及びSFT1、２、４）を
現在のシリンダ及びヘッドの最適制御値として格納する
（S93）。

（ステップ）試験器50は、測定ヘッドが最大ヘッド（測定最終ヘッ
ド）か否かを判定し（S11）、最大ヘッドでなければ、
ヘッドアドレス＋１して（S12）、主制御部20に指示
し、遅延量、係数K2及び最大測定値Ａを初期値に戻し、
スライスレベルを基準電圧に設定した上で、図17のステ
ップに戻り、当該ヘッドのレベルマージンの測定を行
わしめる。

一方、測定ヘッドが最大ヘッドなら、試験器50は、全
ての設定用シリンダの調整が終わったかを判定し、終わ
ってなければ、次の設定シリンダにシークして（S1
4）、ステップに戻り、終わっていれば、終了する（S
13）。

このようにして、各薄膜磁気ヘッド１について、レベ
ルマージン最大値の遅延制御信号及び乗算器５の係数K2
を測定し、主制御部20のROM21aに格納する。

これら格納されたデータは既に説明したようにデコー
ダ84及び85を通して、タップ選択回路６及び乗算器５を
制御するために用いられる。

以上本発明を実施例に従い説明したが、本発明はこれ
に限定されるものでなく、本発明思想と実質的同一の範
囲にあるものは本発明の保護の範囲に含まれることは言
うまでもない。

産業上の利用可能性本発明により、磁気ディスク装置において薄膜磁気ヘ
ッドを採用する際に問題となるネガティブエッジを効果
的に除くことが可能である。

従って、今後の磁気ディスク装置の高密度化、高速化
の要求に対し、本発明により薄膜磁気ヘッドの採用が容
易となり、産業上寄与するところ大である。

Claims

(57)【特許請求の範囲】

【請求項１】ヘッド選択信号により選択された薄膜磁気
ヘッドが読取った読取信号が入力される第一の端子、該
読取信号に対して第一の所定時間分の遅延量が与えられ
た第一の遅延信号を出力する出力端、該出力端から該第
一の遅延信号を反射し、該反射された信号に対して第二
の所定時間分の遅延量が与えられた遅延信号と該読取信
号に対して該第一の所定時間と該第二の所定時間の差に
対応する遅延量が与えられた遅延信号との合成信号を第
二の遅延信号として出力する第二の端子及び、該第一の
端子と第二の端子間に該読取信号に対しそれぞれ異なる
遅延量が与えられた複数の遅延信号を出力する複数の端
子を有する遅延回路と、該複数の遅延信号を出力する複数の端子から一の遅延信
号を選択して第三の遅延信号として出力する遅延量選択
回路と、該遅延回路の出力端からの該第一の遅延信号と、該遅延
回路の第二の端子からの該第二の遅延信号と、該遅延量
選択回路からの該第三の遅延信号とから該読取信号のネ
ガティブエッジを除去した等化波形信号を出力する演算
回路と、該薄膜磁気ヘッドのヘッド位置信号に対応する遅延制御
量と、該ヘッド選択信号に対応する遅延シフト量とか
ら、該遅延量選択回路により該一の遅延信号として選択
し、出力される該第三の遅延信号の選択を制御する遅延
量指示信号を出力する遅延量決定回路を有し、該遅延量決定回路からの該遅延量指示信号により該遅延
量選択回路において、該第三の遅延信号の選択を行うこ
とを特徴とする薄膜磁気ヘッドの再生波形等化回路。
【請求項２】請求の範囲１において、該遅延量決定回路は、該ヘッド選択信号毎に対応する遅
延シフト量を格納する遅延量格納部を有し、該遅延量格
納部から読みだされる該遅延シフト量と該ヘッド位置信
号とを合成し、該合成結果に対応する該遅延量指示信号
を出力することを特徴とする薄膜磁気ヘッドの再生波形
等化回路。
【請求項３】請求の範囲２において、該遅延量決定回路は、更に該ヘッド位置信号と該ヘッド
選択信号に基づき該遅延量格納部から読みだされる遅延
シフト量を加算する加算回路と、該加算回路の出力をデ
コードするデコード回路を有し、該デコード回路の出力
を該遅延量指示信号とすることを特徴とする薄膜磁気ヘ
ッドの再生波形等化回路。
【請求項４】請求の範囲１において、該ヘッド位置信号は、ヘッド位置トラックの属するゾー
ンアドレスであることを特徴とする薄膜磁気ヘッドの再
生波形等化回路。
【請求項５】請求の範囲１において、該演算回路は、該第二の遅延信号に第一の所定係数を乗
算する第一の乗算回路と、該第三の遅延信号に第二の所
定係数を乗算する第二の乗算回路を有し、該第一の遅延
信号から該第一の乗算回路の出力を差引き、該第二の乗
算回路の出力を更に加算する加減算回路を有することを
特徴とする薄膜磁気ディスクの再生波形等化回路。
【請求項６】ヘッド選択信号により選択された薄膜磁気
ヘッドが読取った読取信号を（τ２−τ１）時間遅延す
る、複数のタップ出力を有する第１の遅延回路と、該第
１の遅延回路の出力を更にτ１時間遅延する第２の遅延
回路と、該第１の遅延回路の出力をK1倍する第１の乗算器と、該第１の遅延回路の複数のタップのうち１のタップを選
択するタップ選択回路と、該タップ選択回路により選択されたタップからの出力を
K2倍する第２の乗算器と、該第２の遅延回路の出力から該第１の乗算器の出力を差
し引き、更に該第２の乗算器からの出力を加算する加減
算回路と、該薄膜磁気ヘッドのヘッド位置信号と該ヘッド選択信号
とから該タップ選択回路の選択するタップを決定する遅
延量決定回路を有することを特徴とする薄膜磁気ヘッド
の再生波形等化回路。
【請求項７】請求の範囲１において、該遅延回路の入力端が特性インピーダンスZ₀で終端さ
れ、出力端はエミッタフォロワされていることを特徴と
する薄膜磁気ヘッドの再生波形等化回路。
【請求項８】請求の範囲２において、更に演算回路の出力信号を所定のレベルでスライスする
レベルスライス回路を有し、該スライスレベルを変化して、読取再生信号エラーの有
無を判定し、設定した遅延量指示信号における読取再生
信号がエラーとなる限界値のスライスレベルを測定し、
該スライスレベルの限界値に最も余裕のある遅延量指示
信号を最適値として該遅延量格納部に格納するように構
成したことを特徴とする薄膜磁気ヘッドの再生波形等化
回路。
【請求項９】請求の範囲８において、該スライスレベルの限界値と固定スライスレベルとの差
が最も大きくなる遅延量指示信号を最適値とすることを
特徴とする薄膜磁気ヘッドの再生波形等化回路。
【請求項１０】請求の範囲６において、該第２の乗算回路の倍数K2は、可変であり、該倍数K2の
大きさが、該遅延量決定回路からの倍数指示信号により
制御されることを特徴とする薄膜磁気ディスクの再生波
形等化回路。
【請求項１１】請求の範囲６において、該第２の乗算回路は、該タップ選択回路の出力に直列接
続された抵抗R1と、該抵抗R1に並列に接続され、複数の
トランジスタのコレクタにそれぞれ接続された抵抗を有
し、該複数のトランジスタの導通／非導通を該遅延量決
定回路からの該倍数指示信号により制御することを特徴
とする薄膜磁気ヘッドの再生波形等化回路。
【請求項１２】請求の範囲10において、該遅延量決定回路は、該ヘッド位置信号と該ヘッド選択
信号とに応じた遅延量指示信号を格納する遅延量格納部
と該倍数指示信号を格納する倍数格納部を有することを
特徴とする薄膜磁気ヘッドの再生波形等化回路。
【請求項１３】請求の範囲12において、更に加減算回路の出力信号を所定のスライスレベルでス
ライスするレベルスライス回路を有し、該スライスレベ
ルを変化して読取再生信号のエラーの有無を判定し、設
定した遅延量指示信号及び倍数指示信号における読取再
生信号がエラーとなる限界値のスライスレベルを測定
し、該スライスレベルの限界値に最も余裕がある遅延量
指示信号及び倍数指示信号を最適値として該遅延量格納
部及び該倍数格納部にそれぞれ格納するように構成した
ことを特徴とする薄膜磁気ヘッドの再生波形等化回路。
【請求項１４】請求の範囲12において、該スライスレベルの限界値と固定スライスレベルとの差
が最も大となる遅延量指示信号及び倍数指示信号を最適
値とすることを特徴とする薄膜磁気ヘッドの再生波形等
化回路。