JP2023052044A - スイッチ装置 - Google Patents

Abstract

【課題】安定起動と機能安全の双方を両立する。【解決手段】スイッチ装置は、電源端から負荷を介して接地端に至る電流経路を導通／遮断するスイッチ素子と、異常検出時にスイッチ素子を間欠駆動する間欠制御部２２０と、負荷に印加される出力電圧Ｖｏがその目標値に達するまで間欠制御部２２０を無効とする出力電圧監視部２３０と、を有する。なお、スイッチ装置は、スイッチ素子に流れる出力電流を所定の上限値以下に制限する電流制御部２１０をさらに有するとよい。また、間欠制御部２２０は、例えば、電流制御部２１０による電流制限動作が所定のオン時間Ｔｏｎに亘って継続したときに所定のオフ時間Ｔｏｆｆに亘ってスイッチ素子をオフさせるデューティ制御部として導入するとよい。【選択図】図１６

Description

本明細書中に開示されている発明は、スイッチ装置に関する。

従来より、外部制御信号に応じてオン／オフ制御されるスイッチ装置（ハイサイドスイッチＩＣやローサイドスイッチＩＣなど）が様々なアプリケーションで用いられている。

なお、上記に関連する従来技術の一例としては、特許文献１や特許文献２を挙げることができる。

特開２０１５－３５９１４号公報 特開２０１６－２０８７６２号公報

しかしながら、従来のスイッチ装置では、出力ショート時における消費電力の低減ないしは一定化、若しくは、その安定起動と機能安全との両立について、さらなる改善の余地があった。

特に、近年では、車載用ＩＣに対して、ＩＳＯ２６２６２（自動車の電気／電子に関する機能安全についての国際規格）を順守することが求められており、車載用のスイッチ装置についても、フェイルセーフを念頭に置いた信頼性設計が重要となっている。

本明細書中に開示されている発明は、本願の発明者により見出された上記課題に鑑み、出力ショート時における消費電力の低減ないしは一定化する、若しくは、安定起動と機能安全を両立することのできるスイッチ装置を提供することを目的とする。

本明細書中に開示されているスイッチ装置は、電源端から負荷を介して接地端に至る電流経路を導通／遮断するスイッチ素子と、前記スイッチ素子に流れる出力電流を過電流制限値以下に制限する過電流保護回路と、を有し、前記過電流保護回路は、前記負荷の出力ショート検出時に電源電圧が高いほど前記過電流制限値を引き下げる構成（第１の構成）とされている。

なお、上記第１の構成から成るスイッチ装置において、前記過電流保護回路は、前記電源電圧が所定の閾値電圧よりも高いときに限り、前記過電流制限値を引き下げる構成（第２の構成）にするとよい。

また、上記第１または第２の構成から成るスイッチ装置において、前記過電流保護回路は、基準電流を生成する基準電流生成部と、前記基準電流に応じた閾値電圧と前記出力電流に応じたセンス電圧とを比較して過電流保護信号を生成する比較部と、を含み、前記基準電流生成部は、前記負荷の出力ショート検出時に前記電源電圧が高いほど前記基準電流を引き下げる構成（第３の構成）にするとよい。

また、上記第３の構成から成るスイッチ装置において、前記基準電流生成部は、前記電源電圧またはその分圧電圧と所定の基準電圧との差分値を増幅して差動増幅電圧を生成する差動増幅部と、所定の上側電流を生成する上側電流生成部と、前記差動増幅電圧に応じた下側電流を生成する下側電流生成部と、前記上側電流から前記下側電流を差し引いた差分電流を前記基準電流として出力する差分電流生成部と、を含む構成（第４の構成）にするとよい。

また、上記第４の構成から成るスイッチ装置において、前記基準電流生成部は、前記負荷の出力ショートと前記出力電流の過電流異常のうち、少なくとも一方が未検出であるときに前記下側電流の出力を停止する下側電流制御部をさらに含む構成（第５の構成）にするとよい。

また、上記第５の構成から成るスイッチ装置において、前記下側電流制御部は、前記電源電圧の過電圧異常が未検出であるときにも前記下側電流の出力を停止する構成（第６の構成）にするとよい。

また、本明細書中に開示されている電子機器は、上記第１～第６いずれかの構成から成るスイッチ装置と、前記スイッチ装置に接続される負荷と、を有する構成（第７の構成）とされている。

なお、上記第７の構成から成る電子機器において、前記スイッチ装置は、電源端と前記負荷との間に接続されるハイサイドスイッチ、または、前記負荷と接地端との間に接続されるローサイドスイッチである構成（第８の構成）にするとよい。

また、上記第７または第８の構成から成る電子機器において、前記負荷は、バルブランプ、リレーコイル、ソレノイド、発光ダイオード、または、モータである構成（第９の構成）にするとよい。

また、本明細書中に開示されている車両は、上記第７～第９いずれかの構成から成る電子機器を有する構成（第１０の構成）とされている。

また、本明細書中に開示されているスイッチ装置は、電源端から負荷を介して接地端に至る電流経路を導通／遮断するスイッチ素子と、異常検出時に前記スイッチ素子を間欠駆動する間欠制御部と、前記負荷に印加される出力電圧がその目標値に達するまで前記間欠制御部を無効とする出力電圧監視部と、を有する構成（第１１の構成）とされている。

なお、上記第１１の構成から成るスイッチ装置は、前記スイッチ素子に流れる出力電流を所定の上限値以下に制限する電流制御部をさらに有する構成（第１２の構成）にするとよい。

また、上記第１２の構成から成るスイッチ装置において、前記間欠制御部は、前記電流制御部による電流制限動作が所定のオン時間に亘って継続したときに所定のオフ時間に亘って前記スイッチ素子をオフさせるデューティ制御部を含む構成（第１３の構成）にするとよい。

また、上記第１３の構成から成るスイッチ装置において、前記電流制御部は、前記出力電流に応じたセンス電圧と前記上限値に応じた閾値電圧とを比較して、前記スイッチ素子の導通度を制御するための第１過電流保護信号と、自身が前記出力電流に制限を掛けている状態であることを前記デューティ制御部に通知するための状態通知信号をそれぞれ生成する構成（第１４の構成）にするとよい。

また、上記第１１～第１４いずれかの構成から成るスイッチ装置において、前記間欠制御部は、前記スイッチ素子とその他の集積回路との温度差が異常であるときに前記スイッチ素子をオフさせる温度差保護部を含む構成（第１５の構成）にするとよい。

また、上記第１１～第１５いずれかの構成から成るスイッチ装置は、前記スイッチ素子の温度が異常であるときには前記出力電圧がその目標値に達していなくても前記スイッチ素子をオフさせる過熱保護部をさらに有する構成（第１６の構成）にするとよい。

また、本明細書中に開示されている電子機器は、上記第１１～第１６いずれかの構成から成るスイッチ装置と、前記スイッチ装置に接続される負荷と、を有する構成（第１７の構成）とされている。

なお、上記第１７の構成から成る電子機器において、前記スイッチ装置は、電源端と前記負荷との間に接続されるハイサイドスイッチ、または、前記負荷と接地端との間に接続されるローサイドスイッチである構成（第１８の構成）にするとよい。

また、上記第１７または第１８の構成から成る電子機器において、前記負荷は、バルブランプ、リレーコイル、ソレノイド、発光ダイオード、または、モータである構成（第１９の構成）にするとよい。

また、本明細書中に開示されている車両は、上記第１７～第１９いずれかの構成から成る電子機器を有する構成（第２０の構成）とされている。

本明細書中に開示されている発明によれば、出力ショート時における消費電力の低減ないしは一定化する、若しくは、安定起動と機能安全の双方を両立することのできるスイッチ装置を提供することが可能となる。

半導体集積回路装置の全体構成を示すブロック図 ゲート制御部の第１構成例を示すブロック図 過電流保護回路の一構成例を示す図 基準電流生成部の一構成例を示す図 下側電流制御部の第１構成例を示す図 下側電流制御部の第２構成例を示す図 出力ショート検出部の一構成例を示す図 基準電流のリニア制御を示すタイミングチャート 電源電圧ＶＢＢと過電流制限値Ｉｏｃｄ及び消費電力Ｐｃとの相関図 ゲート制御部の第２構成例を示すブロック図 過電流保護回路の第１実施形態を示すブロック図 電流制御部の一構成例を示す回路図 電流制御部の一変形例を示す回路図 過電流保護動作の一例を示すタイミングチャート 起動遅延が生じる様子を示すタイミングチャート 過電流保護回路の第２実施形態を示すブロック図 出力電圧監視部の一構成例を示す回路図 起動遅延が解消する様子を示すタイミングチャート 温度保護回路の一構成例を示すブロック図 車両の一構成例を示す外観図

＜半導体集積回路装置＞
図１は、半導体集積回路装置の全体構成を示すブロック図である。本構成例の半導体集積回路装置１は、ＥＣＵ［electronic control unit］２からの指示に応じて電源電圧ＶＢＢの印加端と負荷３との間を導通／遮断する車載用ハイサイドスイッチＩＣ（＝車載ＩＰＤ［intelligent power device］の一種）である。

なお、半導体集積回路装置１は、装置外部との電気的な接続を確立するための手段として、外部端子Ｔ１～Ｔ４を備えている。外部端子Ｔ１は、不図示のバッテリから電源電圧ＶＢＢ（例えば１２Ｖ）の供給を受け付けるための電源端子（ＶＢＢピン）である。外部端子Ｔ２は、負荷３（バルブランプ、リレーコイル、ソレノイド、発光ダイオード、または、モータなど）を外部接続するための負荷接続端子（ＯＵＴピン）である。外部端子Ｔ３は、ＥＣＵ２から外部制御信号Ｓｉの外部入力を受け付けるための信号入力端子（ＩＮピン）である。外部端子Ｔ４は、ＥＣＵ２にステータス信号Ｓｏを外部出力するための信号出力端子（ＳＥＮＳＥピン）である。なお、外部端子Ｔ４と接地端との間には、外部センス抵抗４が外付けされている。

また、半導体集積回路装置１は、ＮＭＯＳＦＥＴ１０と、出力電流監視部２０と、ゲート制御部３０と、制御ロジック部４０と、信号入力部５０と、内部電源部６０と、異常保護部７０と、出力電流検出部８０と、信号出力部９０と、を集積化して成る。

ＮＭＯＳＦＥＴ１０は、ドレインが外部端子Ｔ１に接続されてソースが外部端子Ｔ２に接続された高耐圧（例えば４２Ｖ耐圧）のパワートランジスタである。このように接続されたＮＭＯＳＦＥＴ１０は、電源電圧ＶＢＢの印加端から負荷３を介して接地端に至る電流経路を導通／遮断するためのスイッチ素子（ハイサイドスイッチ）として機能する。ＮＭＯＳＦＥＴ１０は、ゲート駆動信号Ｇ１がハイレベルであるときにオンし、ゲート駆動信号Ｇ１がローレベルであるときにオフする。

なお、ＮＭＯＳＦＥＴ１０は、オン抵抗値が数ｍΩ～数十ｍΩとなるように設計すればよい。ただし、ＮＭＯＳＦＥＴ１０のオン抵抗値が低いほど、外部端子Ｔ２の地絡時（＝接地端ないしはこれに準ずる低電位端への短絡時）に過電流が流れやすくなり、異常発熱を生じやすくなる。従って、ＮＭＯＳＦＥＴ１０のオン抵抗値を下げるほど、後述する過電流保護回路７１や温度保護回路７３の重要性が高くなる。

出力電流監視部２０は、ＮＭＯＳＦＥＴ２１及び２１’とセンス抵抗２２を含み、ＮＭＯＳＦＥＴ１０に流れる出力電流Ｉｏに応じたセンス電圧Ｖｓを生成する。

ＮＭＯＳＦＥＴ２１及び２１’は、いずれもＮＭＯＳＦＥＴ１０に対して並列接続されたミラートランジスタであり、出力電流Ｉｏに応じたセンス電流Ｉｓ及びＩｓ’を生成する。ＮＭＯＳＦＥＴ１０とＮＭＯＳＦＥＴ２１及び２１’とのサイズ比は、ｍ：１（ただしｍ＞１）である。従って、センス電流Ｉｓ及びＩｓ’は、出力電流Ｉｏを１／ｍに減じた大きさとなる。なお、ＮＭＯＳＦＥＴ２１及び２１’は、ＮＭＯＳＦＥＴ１０と同様、ゲート駆動信号Ｇ１がハイレベルであるときにオンし、ゲート電圧Ｇ２がローレベルであるときにオフする。

センス抵抗２２（抵抗値：Ｒｓ）は、ＮＭＯＳＦＥＴ２１のソースと外部端子Ｔ２との間に接続されており、センス電流Ｉｓに応じたセンス電圧Ｖｓ（＝Ｉｓ×Ｒｓ＋Ｖｏ、ただし、Ｖｏは外部端子Ｔ２に現れる出力電圧）を生成する電流／電圧変換素子である。

ゲート制御部３０は、ゲート制御信号Ｓ１の電流能力を高めたゲート駆動信号Ｇ１を生成してＮＭＯＳＦＥＴ１０及び２１それぞれのゲートに出力することにより、ＮＭＯＳＦＥＴ１０及び２１のオン／オフ制御を行う。なお、ゲート制御部３０は、過電流保護信号Ｓ７１に応じて出力電流Ｉｏを制限するようにＮＭＯＳＦＥＴ１０及び２１を制御する機能を備えている。

制御ロジック部４０は、内部電源電圧Ｖｒｅｇの供給を受けてゲート制御信号Ｓ１を生成する。例えば、外部制御信号Ｓｉがハイレベル（＝ＮＭＯＳＦＥＴ１０をオンさせるときの論理レベル）であるときには、内部電源部６０から内部電源電圧Ｖｒｅｇが供給されるので、制御ロジック部４０が動作状態となり、ゲート制御信号Ｓ１がハイレベル（＝Ｖｒｅｇ）となる。一方、外部制御信号Ｓｉがローレベル（＝ＮＭＯＳＦＥＴ１０をオフさせるときの論理レベル）であるときには、内部電源部６０から内部電源電圧Ｖｒｅｇが供給されないので、制御ロジック部４０が非動作状態となり、ゲート制御信号Ｓ１がローレベル（＝ＧＮＤ）となる。また、制御ロジック部４０は、各種の異常保護信号（過電流保護信号Ｓ７１、オープン保護信号Ｓ７２、温度保護信号Ｓ７３、及び、減電圧保護信号Ｓ７４）を監視している。なお、制御ロジック部４０は、上記した異常保護信号のうち、過電流保護信号Ｓ７１、オープン保護信号Ｓ７２、及び、温度保護信号Ｓ７３の監視結果に応じて出力切替信号Ｓ２を生成する機能も備えている。

信号入力部５０は、外部端子Ｔ３から外部制御信号Ｓｉの入力を受け付けて制御ロジック部４０や内部電源部６０に伝達するシュミットトリガである。なお、外部制御信号Ｓｉは、例えば、ＮＭＯＳＦＥＴ１０をオンさせるときにハイレベルとなり、ＮＭＯＳＦＥＴ１０をオフさせるときにローレベルとなる。

内部電源部６０は、電源電圧ＶＢＢから所定の内部電源電圧Ｖｒｅｇを生成して半導体集積回路装置１の各部に供給する。なお、内部電源部６０の動作可否は、外部制御信号Ｓｉに応じて制御される。より具体的に述べると、内部電源部６０は、外部制御信号Ｓｉがハイレベルであるときに動作状態となり、外部制御信号Ｓｉがローレベルであるときに非動作状態となる。

異常保護部７０は、半導体集積回路装置１の各種異常を検出する回路ブロックであり、過電流保護回路７１と、オープン保護回路７２と、温度保護回路７３と、減電圧保護回路７４と、を含む。

過電流保護回路７１は、センス電圧Ｖｓの監視結果（＝出力電流Ｉｏの過電流異常が生じているか否か）に応じた過電流保護信号Ｓ７１を生成する。なお、過電流保護信号Ｓ７１は、例えば、異常未検出時にローレベルとなり、異常検出時にハイレベルとなる。

オープン保護回路７２は、出力電圧Ｖｏの監視結果（＝負荷３のオープン異常が生じているか否か）に応じたオープン保護信号Ｓ７２を生成する。なお、オープン保護信号Ｓ７２は、例えば、異常未検出時にローレベルとなり、異常検出時にハイレベルとなる。

温度保護回路７３は、半導体集積回路装置１（特に、ＮＭＯＳＦＥＴ１０の内部または近傍）の温度異常を検出する温度検出素子（不図示）を含み、その検出結果（＝温度異常が生じているか否か）に応じた温度保護信号Ｓ７３を生成する。なお、温度保護信号Ｓ７３は、例えば、異常未検出時にローレベルとなり、異常検出時にハイレベルとなる。

減電圧保護回路（いわゆるＵＶＬＯ［under voltage locked-out］回路）７４は、電源電圧ＶＢＢまたは内部電源電圧Ｖｒｅｇの監視結果（＝減電圧異常が生じているか否か）に応じた減電圧保護信号Ｓ７４を生成する。なお、減電圧保護信号Ｓ７４は、例えば、異常未検出時にローレベルとなり、異常検出時にハイレベルとなる。

出力電流検出部８０は、不図示のバイアス手段を用いてＮＭＯＳＦＥＴ２１’のソース電圧と出力電圧Ｖｏとを一致させることにより、出力電流Ｉｏに応じたセンス電流Ｉｓ’（＝Ｉｏ／ｍ）を生成して信号出力部９０に出力する。

信号出力部９０は、出力選択信号Ｓ２に基づいて、センス電流Ｉｓ’（＝出力電流Ｉｏの検出結果に相当）と固定電圧Ｖ９０（＝異常フラグに相当、本図では明示せず）の一方を外部端子Ｔ４に選択出力する。センス電流Ｉｓ’が選択出力された場合には、ステータス信号Ｓｏとして、センス電流Ｉｓ’を外部センス抵抗４（抵抗値：Ｒ４）で電流／電圧変換した出力検出電圧Ｖ８０（＝Ｉｓ’×Ｒ４）がＥＣＵ２に伝達される。なお、出力検出電圧Ｖ８０は、出力電流Ｉｏが大きいほど高くなり、出力電流Ｉｏが小さいほど低くなる。一方、固定電圧Ｖ９０が選択出力された場合には、ステータス信号Ｓｏとして、固定電圧Ｖ９０がＥＣＵ２に伝達される。なお、固定電圧Ｖ９０は、出力検出電圧Ｖ８０の上限値よりも高い電圧値に設定しておくとよい。

このような信号出力部９０によれば、単一のステータス信号Ｓｏを用いて出力電流Ｉｏの検出結果と異常フラグの双方をＥＣＵ２に伝達することができるので、外部端子数の削減に貢献することが可能となる。なお、ステータス信号Ｓｏから出力電流Ｉｏの電流値を読み取る場合には、ステータス信号ＳｏをＡ／Ｄ［analog-to-digital］変換してやればよい。一方、ステータス信号Ｓｏから異常フラグを読み取る場合には、固定電圧Ｖ９０よりもやや低い閾値を用いてステータス信号Ｓｏの論理レベルを判定してやればよい。

＜ゲート制御部（第１構成例）＞
図２は、ゲート制御部３０の第１構成例を示すブロック図である。本構成例のゲート制御部３０は、ゲートドライバ３１と、オシレータ３２と、チャージポンプ３３と、クランパ３４と、ＮＭＯＳＦＥＴ３５と、抵抗３６（抵抗値：Ｒ３６）と、キャパシタ３７（容量値：Ｃ３７）と、を含む。

ゲートドライバ３１は、チャージポンプ３３の出力端（＝昇圧電圧ＶＧの印加端）と外部端子Ｔ２（＝出力電圧Ｖｏの印加端）との間に接続されており、ゲート制御信号Ｓ１の電流能力を高めたゲート駆動信号Ｇ１を生成する。なお、ゲート駆動信号Ｇ１は、ゲート制御信号Ｓ１がハイレベルであるときにハイレベル（＝ＶＧ）となり、ゲート制御信号Ｓ１がローレベルであるときにローレベル（＝Ｖｏ）となる。

オシレータ３２は、所定周波数のクロック信号ＣＬＫを生成してチャージポンプ３３に出力する。なお、オシレータ３２の動作可否は、制御ロジック部４０からのイネーブル信号Ｓａに応じて制御される。

チャージポンプ３３は、クロック信号ＣＬＫを用いてフライングキャパシタを駆動することにより、電源電圧ＶＢＢよりも高い昇圧電圧ＶＧを生成する。なお、チャージポンプ３３の動作可否は、制御ロジック部４０からのイネーブル信号Ｓｂに応じて制御される。

クランパ３４は、外部端子Ｔ１（＝電源電圧ＶＢＢの印加端）とＮＭＯＳＦＥＴ１０のゲートとの間に接続されている。外部端子Ｔ２に誘導性の負荷３が接続されるアプリケーションでは、ＮＭＯＳＦＥＴ１０をオンからオフへ切り替える際、負荷３の逆起電力により、出力電圧Ｖｏが負電圧（＜ＧＮＤ）となる。そのため、エネルギー吸収用にクランパ３４（いわゆるアクティブクランプ回路）が設けられている。

ＮＭＯＳＦＥＴ３５のドレインは、ＮＭＯＳＦＥＴ１０のゲートに接続されている。ＮＭＯＳＦＥＴ３５のソースは、外部端子Ｔ２に接続されている。ＮＭＯＳＦＥＴ３５のゲートは、過電流保護信号Ｓ７１の印加端に接続されている。また、ＮＭＯＳＦＥＴ３５のドレイン・ゲート間には、抵抗３６とキャパシタ３７が直列に接続されている。

本構成例のゲート制御部３０において、過電流保護信号Ｓ７１がハイレベルに立ち上げられると、ゲート駆動信号Ｇ１が定常時のハイレベル（＝ＶＧ）から所定の時定数τ（＝Ｒ３６×Ｃ３７）で引き下げられていく。その結果、ＮＭＯＳＦＥＴ１０の導通度が徐々に低下していくので、出力電流Ｉｏに制限が掛けられる。一方、過電流保護信号Ｓ７１がローレベルに立ち下げられると、ゲート駆動信号Ｇ１が所定の時定数τで引き上げられていく。その結果、ＮＭＯＳＦＥＴ１０の導通度が徐々に上昇していくので、出力電流Ｉｏの制限が解除される。

このように、本構成例のゲート制御部３０は、過電流保護信号Ｓ７１に応じて出力電流Ｉｏを制限するようにゲート駆動信号Ｇ１を制御する機能を備えている。

＜過電流保護回路＞
図３は、過電流保護回路７１の一構成例を示す図である。本構成例の過電流保護回路７１は、基準電流生成部１１０と、カレントミラー１２０と、比較部１３０と、抵抗１４０（抵抗値：Ｒ１４０）と、を含む。

基準電流生成部１１０は、基準電流ＩＲＥＦを生成する。なお、基準電流生成部１１０は、負荷３の出力ショート検出時（＝ハイサイドスイッチＩＣの場合には、外部端子Ｔ２の地絡検出時）において、電源電圧ＶＢＢが高いほど基準電流ＩＲＥＦをリニアに引き下げる機能を備えている。この点については後述する。

カレントミラー１２０は、入力端に入力される基準電流ＩＲＥＦをミラーして第１出力端及び第２出力端からそれぞれ出力する。

比較部１３０は、一対のＮＭＯＳＦＥＴ１３１及び１３２を含んでおり、いわゆるカレントミラー型コンパレータとして構成されている。

トランジスタ１３１及び１３２それぞれのゲートは、いずれもトランジスタ１３１のドレインに接続されている。トランジスタ１３１のドレインは、カレントミラー１２０の第１出力端に接続されており、基準電流ＩＲＥＦが流される。トランジスタ１３１のソースは、抵抗１４０の第１端（＝閾値電圧Ｖｔｈの印加端に相当）に接続されている。抵抗１４０の第２端は、出力電圧Ｖｏの印加端（＝外部端子Ｔ２）に接続されている。トランジスタ１３２のドレインは、カレントミラー１２０の第２出力端に接続されており、基準電流ＩＲＥＦが流される。トランジスタ１３２のドレインは、過電流保護信号Ｓ７１の出力端にも接続されている。トランジスタ１３２のソースは、ＮＭＯＳＦＥＴ２１のソースとセンス抵抗２２の第１端（＝センス電圧Ｖｓの印加端）に接続されている。センス抵抗２２の第２端は、出力電圧Ｖｏの印加端（＝外部端子Ｔ２）に接続されている。ＮＭＯＳＦＥＴ２１のドレインは、電源電圧ＶＢＢの印加端（＝外部端子Ｔ１）に接続されている。

本構成例の比較部１３０は、出力電圧Ｖｏを基準電位として動作し、基準電流ＩＲＥＦに応じた閾値電圧Ｖｔｈ（＝ＩＲＥＦ×Ｒ１４０＋Ｖｏ）と、出力電流Ｉｏ（センス電流Ｉｓ）に応じたセンス電圧Ｖｓ（＝Ｉｓ×Ｒｓ＋Ｖｏ）とを比較して、過電流保護信号Ｓ７１を生成する。なお、過電流保護信号Ｓ７１は、センス電圧Ｖｓが閾値電圧Ｖｔｈよりも低いときにローレベル（＝過電流未検出時の論理レベル）となり、センス電圧Ｖｓが閾値電圧Ｖｔｈよりも高いときにハイレベル（＝過電流検出時の論理レベル）となる。

＜基準電流生成部＞
図４は、基準電流生成部１１０の一構成例を示す図である。本構成例の基準電流生成部１１０は、分圧部１１１と、差動増幅部１１２と、下側電流生成部１１３と、下側電流制御部１１４と、上側電流生成部１１５と、差分電流生成部１１６と、を含む。

分圧部１１１は、抵抗Ｒ１及びＲ２と、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ１を含み、電源電圧ＶＢＢに応じた分圧電圧Ｖ１（＝ＶＢＢ×｛Ｒ２／（Ｒ１＋Ｒ２）｝）を生成する。素子の接続関係について述べると、抵抗Ｒ１の第１端は、電源電圧ＶＢＢの印加端に接続されている。抵抗Ｒ１の第２端と抵抗Ｒ２の第１端は、いずれも分圧電圧Ｖ１の出力端に接続されている。抵抗Ｒ２の第２端は、トランジスタＮ１のドレインに接続されている。トランジスタＮ１のソースは、接地端に接続されている。トランジスタＮ１のゲートは、イネーブル信号ＥＮの入力端に接続されている。

トランジスタＮ１は、イネーブル信号ＥＮがハイレベルであるときにオンし、イネーブル信号ＥＮがローレベルであるときにオフする。従って、分圧部１１１は、イネーブル信号ＥＮに応じて動作可否が制御される。イネーブル信号ＥＮとしては、例えば、外部端子Ｔ３から信号入力部５０を介して伝達される外部制御信号Ｓｉを用いればよい。

なお、電源電圧ＶＢＢが差動増幅部１１２の入力ダイナミックレンジに収まっているのであれば、分圧部１１１を割愛し、電源電圧ＶＢＢを差動増幅部１１２に直接入力することも可能である。

差動増幅部１１２は、オペアンプＡＭＰ１と、抵抗Ｒ３～Ｒ６を含み、分圧電圧Ｖ１と所定の基準電圧ＶＲＥＦとの差分値を増幅して差動増幅電圧Ｖ２を生成する。素子の接続関係について述べると、抵抗Ｒ３の第１端は、分圧電圧Ｖ１の入力端に接続されている。抵抗Ｒ３の第２端と抵抗Ｒ４の第１端は、オペアンプＡＭＰ１の非反転入力端（＋）に接続されている。抵抗Ｒ４の第２端は、接地端に接続されている。抵抗Ｒ５の第１端は、基準電圧ＶＲＥＦの入力端に接続されている。抵抗Ｒ５の第２端と抵抗Ｒ６の第１端は、オペアンプＡＭＰ１の反転入力端（－）に接続されている。抵抗Ｒ６の第２端は、オペアンプＡＭＰ１の出力端（＝差動増幅電圧Ｖ２の出力端）に接続されている。

上記構成から成る差動増幅部１１２において、差動増幅電圧Ｖ２は、次の（１）式で算出することができる。

ただし、上記の（１）式は、電源電圧ＶＢＢが所定の閾値電圧ＶＴＨ（＝（β／α）・ＶＲＥＦ）よりも高い電圧範囲で成立する数式であり、電源電圧ＶＢＢが閾値電圧ＶＴＨよりも低い電圧範囲ではＶ２＝０となる。すなわち、ＶＢＢ＜ＶＴＨであるときには、後述の下側電流ＩＬがゼロ値となる。

なお、上記の閾値電圧ＶＴＨは、電源電圧ＶＢＢの通常値Ｖｎｏｒｍａｌ（例えば１４Ｖ）よりも高く、かつ、最大定格値Ｖｍａｘ（例えば４０Ｖ）よりも低い電圧値（例えば３０Ｖ）に設定しておけばよい。このような設定によれば、電源電圧ＶＢＢが通常値Ｖｎｏｒｍａｌ（またはその近傍値）である限り、基準電流ＩＲＥＦ（延いては出力電流Ｉｏの過電流制限値Ｉｏｃｄ）の引き下げは行われない。従って、不必要に厳しい過電流制限が掛かることはないので、半導体集積回路装置１の動作安定性を損わずに済む。

下側電流生成部１１３は、オペアンプＡＭＰ２と、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ２～Ｎ５と、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ１及びＰ２とを含み、差動増幅電圧Ｖ２に応じた下側電流ＩＬを生成する。

素子の接続関係について述べると、オペアンプＡＭＰ２の非反転入力端（＋）は、差動増幅電圧Ｖ２の印加端に接続されている。オペアンプＡＭＰ２の反転入力端（－）とトランジスタＮ２のソースは、抵抗Ｒ７の第１端に接続されている。抵抗Ｒ７の第２端は、接地端に接続されている。オペアンプＡＭＰ２の出力端は、トランジスタＮ２のゲートに接続されている。

このように接続されたオペアンプＡＭＰ２は、非反転入力端（＋）と反転入力端（－）がイマジナリショートするように、トランジスタＮ２のゲート制御を行う。その結果、抵抗Ｒ７には、差動増幅電圧Ｖ２に応じた可変電流Ｉ１（＝Ｖ２／Ｒ７）が流れる。なお、可変電流Ｉ１は、差動増幅電圧Ｖ２が高いほど大きくなり、差動増幅電圧Ｖ２が低いほど小さくなる。

トランジスタＮ２のドレインは、トランジスタＰ１のドレインに接続されている。トランジスタＰ１及びＰ２それぞれのゲートは、いずれもトランジスタＰ１のドレインに接続されている。トランジスタＰ１及びＰ２それぞれのソースは、いずれも電源端に接続されている。このように接続されたトランジスタＰ１及びＰ２は、可変電流Ｉ１に応じたミラー電流Ｉ２（例えばＩ２＝Ｉ１）をトランジスタＰ２のドレインから出力する第１カレントミラーとして機能する。

トランジスタＰ２のドレインは、トランジスタＮ３のドレインに接続されている。トランジスタＮ３及びＮ４それぞれのゲートは、いずれもトランジスタＮ３のドレインに接続されている。トランジスタＮ３及びＮ４それぞれのソースは、いずれも接地端に接続されている。このように接続されたトランジスタＮ３及びＮ４は、ミラー電流Ｉ２に応じた下側電流ＩＬ（例えばＩＬ＝Ｉ２）をトランジスタＮ４のドレインから出力する第２カレントミラーとして機能する。

トランジスタＮ５のドレインは、トランジスタＮ３のドレインに接続されている。トランジスタＮ５のソースは、接地端に接続されている。トランジスタＮ５のゲートは、下側電流制御信号Ｓ１１４の入力端に接続されている。このように接続されたトランジスタＮ５は、下側電流制御信号Ｓ１１４がハイレベル（＝ディセーブル時の論理レベル）であるときにオンし、下側電流制御信号Ｓ１１４がローレベル（＝イネーブル時の論理レベル）であるときにオフする。

なお、トランジスタＮ５がオンしているときには、トランジスタＮ３及びＮ４それぞれのゲート・ソース間が短絡されるので、第２カレントミラーが無効となる。従って、下側電流ＩＬはゼロ値に固定される。一方、トランジスタＮ５がオフしているときには、トランジスタＮ３及びＮ４それぞれのゲート・ソース間が開放されるので、第２カレントミラーが有効となる。このとき、下側電流ＩＬは、ミラー電流Ｉ２（延いては可変電流Ｉ１）に応じた電流値となる。その結果、下側電流ＩＬは、差動増幅電圧Ｖ２が高いほど大きくなり、差動増幅電圧Ｖ２が低いほど小さくなる。

下側電流制御部１１４は、先述の下側電流制御信号Ｓ１１４を生成する。なお、下側電流制御部１１４の内部構成については後述する。

上側電流生成部１１５は、所定の上側電流ＩＨを生成する。なお、上側電流ＩＨは、負荷３の出力ショートが生じた場合でも半導体集積回路装置１が破壊されないように、ＮＭＯＳＦＥＴ１０のオン抵抗値や素子耐圧に応じて適切に設定しておくことが望ましい。

差分電流生成部１１６は、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ６及びＮ７を含み、上側電流ＩＨから下側電流ＩＬを差し引いた差分電流ＩＤ（＝ＩＨ－ＩＬ）を生成してこれを基準電流ＩＲＥＦとして出力する。

素子の接続関係について述べると、トランジスタＮ６のドレインは、下側電流生成部１１３の出力端（＝トランジスタＮ４のドレイン）と上側電流生成部１１５の出力端に接続されている。トランジスタＮ６及びＮ７それぞれのゲートは、いずれもトランジスタＮ６のドレインに接続されている。トランジスタＮ６及びＮ７それぞれのソースは、いずれも接地端に接続されている。このように接続されたトランジスタＮ６及びＮ７は、差分電流ＩＤに応じた基準電流ＩＲＥＦ（例えばＩＲＥＦ＝ＩＤ）をトランジスタＮ７のドレインから出力する第３カレントミラーとして機能する。

＜下側電流制御部＞
図５は、下側電流制御部１１４の第１構成例を示す図である。本構成例の下側電流制御部１１４は、出力ショート検出部１１４Ａと、過電流検出部１１４Ｂと、ＮＡＮＤゲート１１４Ｃと、を含む。

出力ショート検出部１１４Ａは、出力電圧Ｖｏを監視して負荷３の出力ショート（＝ハイサイドスイッチＩＣの場合には、外部端子Ｔ２の地絡）を検出することにより、出力ショート検出信号ＳＡを生成する。出力ショート検出信号ＳＡは、異常未検出時にローレベルとなり、異常検出時にハイレベルとなる。

過電流検出部１１４Ｂは、センス電圧Ｖｓを監視して出力電流Ｉｏの過電流異常を検出することにより、過電流検出信号ＳＢを生成する。過電流検出信号ＳＢは、異常未検出時にローレベルとなり、異常検出時にハイレベルとなる。なお、過電流検出部１１４Ｂは、先出の比較部１３０（図３を参照）に相当し、過電流検出信号ＳＢは、過電流保護信号Ｓ７１に相当する。

ＮＡＮＤゲート１１４Ｃは、出力ショート検出信号ＳＡと過電流検出信号ＳＢとの否定論理積演算信号を生成し、これを下側電流制御信号Ｓ１１４として出力する。従って、下側電流制御信号Ｓ１１４は、出力ショート検出信号ＳＡと過電流検出信号ＳＢの少なくとも一方がローレベルであるときにハイレベル（＝ディセーブル時の論理レベル）となり、出力ショート検出信号ＳＡと過電流検出信号ＳＢの双方がハイレベルであるときにローレベル（＝イネーブル時の論理レベル）となる。

すなわち、本構成例の下側電流制御部１１４は、負荷３の出力ショートと出力電流Ｉｏの過電流異常のうち、少なくとも一方が未検出であるときに下側電流ＩＬの出力を停止するように、下側電流制御信号Ｓ１１４を生成する。

このような構成とすることにより、通常動作時には、基準電流ＩＲＥＦ（延いては出力電流Ｉｏの過電流制限値Ｉｏｃｄ）の引き下げが行われない。従って、不必要に厳しい過電流制限が掛かることはないので、半導体集積回路装置１の動作安定性を損わずに済む。

図６は、下側電流制御部１１４の第２構成例を示す図である。本構成例の下側電流制御部１１４は、第１構成例（図５）をベースとしつつ過電圧検出部１１４Ｄをさらに含む。

過電圧検出部１１４Ｄは、電源電圧ＶＢＢを監視してその過電圧異常を検出することにより、過電圧検出信号ＳＤを生成する。過電圧検出信号ＳＤは、異常未検出時にローレベルとなり、異常検出時にハイレベルとなる。なお、過電圧検出部１１４Ｄとしては、例えば、分圧電圧Ｖ１と所定の閾値電圧ＶＴＨ２（＝｛Ｒ２／（Ｒ１＋Ｒ２）｝・ＶＴＨ）とを比較するコンパレータを用いればよい。

すなわち、本構成例の下側電流制御部１１４は、負荷３の出力ショートと出力電流Ｉｏの過電流異常の少なくとも一方が未検出であるときだけでなく、電源電圧ＶＢＢの過電圧異常が未検出であるときにも、下側電流ＩＬの出力を停止しておくように、下側電流制御信号Ｓ１１４を生成する。

このような構成とすることにより、ＶＢＢ＜ＶＴＨであるときに、何らかの要因（オペアンプＡＭＰ１の入力オフセットなど）で、差動増幅電圧Ｖ２がゼロ値から浮き上がり、可変電流Ｉ１（及びこれに応じたミラー電流Ｉ２）が意図せず流れ出したとしても、下側電流ＩＬをゼロ値に固定しておくことができる。従って、ＶＢＢ＞ＶＴＨとなるまでは、基準電流ＩＲＥＦ（延いては出力電流Ｉｏの過電流制限値Ｉｏｃｄ）の引き下げを確実に停止しておくことが可能となる。

＜出力ショート検出部＞
図７は、出力ショート検出部１１４Ａの一構成例を示す図である。本構成例の出力ショート検出部１１４Ａは、抵抗Ａ１及びＡ２と、Ｐチャネル型ＭＯＳ電界効果トランジスタＡ３と、Ｎチャネル型ＭＯＳ電界効果トランジスタＡ４～Ａ６と、インバータＡ７と、を含む。なお、トランジスタＡ３及びＡ５は、いずれもエンハンスメント型であり、トランジスタＡ４及びＡ６は、いずれもデプレッション型である。

抵抗Ａ１の第１端は、電源電圧ＶＢＢの印加端（＝外部端子Ｔ１）に接続されている。抵抗Ａ２の第１端は、出力電圧Ｖｏの印加端（＝外部端子Ｔ２）に接続されている。抵抗Ａ１及びＡ２それぞれの第２端は、いずれも、トランジスタＡ３のゲートに接続されている。トランジスタＡ３のソースは、電源電圧ＶＢＢの印加端に接続されている。トランジスタＡ３のドレインは、トランジスタＡ４のドレインとトランジスタＡ５のゲートに接続されている。トランジスタＡ４のソース及びゲートとトランジスタＡ５のソースは、いずれも定電圧ＶＢＢＭ５の印加端に接続されている。

なお、定電圧ＶＢＢＭ５は、半導体集積回路装置１の内部電圧であり、例えば、ＶＢＢＭ５≒ＶＢＢ－５Ｖである。

トランジスタＡ６のドレインは、電源電圧ＶＢＢの印加端に接続されている。トランジスタＡ６のソース及びゲートとトランジスタＡ５のドレインは、いずれもインバータＡ７の入力端に接続されている。インバータＡ７の出力端は、出力ショート検出信号ＳＡの出力端に接続されている。インバータＡ７の第１電源端（高電位側）は、電源電圧ＶＢＢの印加端に接続されている。インバータＡ７の第２電源端（低電位側）は、定電圧ＶＢＢＭ５の印加端に接続されている。

本構成例の出力ショート検出部１１４Ａにおいて、出力電圧Ｖｏが所定値（例えばＶＢＢ－３Ｖ）よりも低くなると、トランジスタＡ３がオンして、トランジスタＡ５がオンする。その結果、インバータＡ７への入力信号がローレベルとなるので、出力ショート検出信号ＳＡがハイレベル（＝異常検出時の論理レベル）となる。

このように、本構成例の出力ショート検出部１１４Ａであれば、極めて簡易な回路構成により、負荷３の出力ショート（＝外部端子Ｔ２の地絡）を検出することが可能となる。

＜過電流制限値のリニア制御＞
以下では、過電流制限値Ｉｏｃｄのリニア制御機能を導入することの技術的意義について、詳細に説明する。半導体集積回路装置１において、ＮＭＯＳＦＥＴ１０の消費電力Ｐｃ（＝Ｉｏ×Ｖｄｓ、ただし、ＶｄｓはＮＭＯＳＦＥＴ１０のドレイン・ソース間電圧）が最大となるのは、負荷３の出力ショート（ハイサイドスイッチＩＣであれば地絡、ローサイドスイッチＩＣであれば天絡）が生じたときである。

なお、負荷３の出力ショートが生じて出力電流Ｉｏに過電流制限が掛かったときには、Ｉｏ＝Ｉｏｃｄとなり、Ｖｄｓ＝ＶＢＢとなる。そのため、消費電力Ｐｃの最大値（＝Ｉｏｃｄ×ＶＢＢ）は、出力電流Ｉｏの過電流制限値Ｉｏｃｄと電源電圧ＶＢＢにそれぞれ比例する。従って、負荷３の出力ショート時における消費電力Ｐｃを低減ないし一定化するためには、出力電流Ｉｏの過電流制限値Ｉｏｃｄを引き下げればよいことが分かる。

ただし、半導体集積回路装置１の駆動対象となる負荷３には、その正常動作として瞬時的に大きな出力電流Ｉｏを流す必要のあるものも存在する。例えば、バルブランプなどの容量性負荷を起動するときには、定常動作時よりも大きな突入電流が瞬時的に流れる。そのため、単に過電流制限値Ｉｏｃｄを低めに設定してしまうと、負荷３に適切な出力電流Ｉｏを流すことができず、半導体集積回路装置１の通常動作に支障を来すおそれがある。

従って、半導体集積回路装置１の定常動作時には、過電流制限値Ｉｏｃｄを本来の設定値とし、消費電力Ｐｃを低減ないし一定化する必要が生じたときにだけ、過電流制限値Ｉｏｃｄを本来の設定値から適切に引き下げていくことが重要となる。以下では、このような過電流制限値Ｉｏｃｄのリニア制御について、図面を参照しながら具体的に説明する。

図８は、基準電流ＩＲＥＦ（延いては出力電流Ｉｏの過電流制限値Ｉｏｃｄ）のリニア制御を示すタイミングチャートであり、上から順番に、電源電圧ＶＢＢ、下側電流ＩＬ、及び、基準電流ＩＲＥＦ（＝ＩＨ－ＩＬ）が描写されている。なお、本図の前提として、半導体集積回路装置１では、負荷３の出力ショートと出力電流Ｉｏの過電流異常がいずれも検出されているものとする（図５または図６のＳＡ＝ＳＢ＝Ｈ）。

時刻ｔ１以前には、電源電圧ＶＢＢが通常値Ｖｎｏｒｍａｌ（＜ＶＴＨ）に維持されている。従って、下側電流ＩＬがゼロ値となるので、基準電流ＩＲＥＦが上側電流ＩＨと等しくなる。なお、ＩＬ＝０となる理由は、ＶＢＢ＜ＶＴＨであるときに、差動増幅電圧Ｖ２がゼロ値となるからである。また、下側電流制御部１１４が先の第２構成例（図６）を採用している場合には、差動増幅電圧Ｖ２が何らかの要因でゼロ値から浮き上がったとしても、下側電流ＩＬがゼロ値に固定される。この点については、先述の通りである。

時刻ｔ１では、電源電圧ＶＢＢが通常値Ｖｎｏｒｍａｌから上昇し始めている。しかしながら、時刻ｔ１～ｔ２では、未だＶＢＢ＜ＶＴＨであることから、時刻ｔ１以前と同じく、下側電流ＩＬがゼロ値に維持されている。従って、基準電流ＩＲＥＦは、何ら引き下げられることなく、上側電流ＩＨと同値に維持されている。

時刻ｔ２において、電源電圧ＶＢＢが閾値電圧ＶＴＨを上回ると、下側電流ＩＬが流れ始めるので、その分だけ基準電流ＩＲＥＦが減少する。なお、下側電流ＩＬは、電源電圧ＶＢＢが高いほど増大する。従って、基準電流ＩＲＥＦは、電源電圧ＶＢＢの上昇と共に減少していく。

時刻ｔ３において、電源電圧ＶＢＢが上昇から低下に転じると、下側電流ＩＬが減少し始めるので、基準電流ＩＲＥＦが減少から増大に転じる。しかしながら、時刻ｔ３～ｔ４では、未だＶＢＢ＞ＶＴＨであるので、下側電流ＩＬが流れ続ける。その結果、基準電流ＩＲＥＦは、引き続き、下側電流ＩＬの分だけ引き下げられる。

時刻ｔ４において、電源電圧ＶＢＢが閾値電圧ＶＴＨを下回ると、下側電流ＩＬが流れなくなる。従って、基準電流ＩＲＥＦは、もはや引き下げられることなく、上側電流ＩＨと同値の状態に戻る。

時刻ｔ５以降には、電源電圧ＶＢＢが再び通常値Ｖｎｏｒｍａｌ（＜ＶＴＨ）に維持されている。従って、下側電流ＩＬが流れることはないので、基準電流ＩＲＥＦが上側電流ＩＨに維持されたままとなる。

上記のように、過電流保護回路７１では、負荷３の出力ショート検出時（ＳＡ＝Ｈ）、かつ、出力電流Ｉｏの過電流異常検出時（ＳＢ＝Ｈ）において、電源電圧ＶＢＢが所定の閾値電圧ＶＴＨよりも高いときに限り、電源電圧ＶＢＢと閾値電圧ＶＴＨとの差分値（＝ＶＢＢ－ＶＴＨ）に応じて、基準電流ＩＲＥＦ（延いては出力電流Ｉｏの過電流制限値Ｉｏｃｄ）がリニアに引き下げられる。

図９は、電源電圧ＶＢＢと過電流制限値Ｉｏｃｄ及び消費電力Ｐｃとの相関図である。本図で示すように、過電流保護回路７１では、電源電圧ＶＢＢが所定の閾値電圧ＶＴＨよりも高い電圧範囲（Ｖｎｏｒｍａｌ＜ＶＴＨ＜ＶＢＢ＜Ｖｍａｘ）において、ＮＭＯＳＦＥＴ１０での消費電力Ｐｃが一定となるように、出力電流Ｉｏの過電流制限値Ｉｏｃｄを引き下げていくことが望ましい。

以上で説明してきた通り、過電流制限値Ｉｏｃｄのリニア制御機能を備えた過電流保護回路７１であれば、負荷３の出力ショート（及びこれに伴う出力電流Ｉｏの過電流異常）が生じている状態において、さらに、電源電圧ＶＢＢの過電圧異常が併発した場合であっても、出力電流Ｉｏの過電流制限値Ｉｏｃｄを適切に引き下げることにより、ＮＭＯＳＦＥＴ１０の消費電力Ｐｃを低減ないしは一定化することが可能となる。

なお、上記で提案した半導体集積回路装置１のように、比較的大きな出力電流が流れる低オン抵抗帯（例えば数ｍΩ～数十ｍΩ）のスイッチ装置や、いかなる場合にも破壊に至ることが許されない車載用途向けのスイッチ装置では、出力ショート対策の一環として、上記した過電流制限値Ｉｏｃｄのリニア制御機能が非常に有効であると言える。

＜ゲート制御部（第２構成例）＞
図１０は、ゲート制御部３０とその周辺部の第２構成例を示すブロック図である。本構成例のゲート制御部３０は、ゲートドライバ３１と、オシレータ３２と、チャージポンプ３３と、クランパ３４と、ＮＭＯＳＦＥＴ３５ａ及び３５ｂと、抵抗３６（抵抗値：Ｒ３６）と、キャパシタ３７（容量値：Ｃ３７）と、を含む。

ゲートドライバ３１は、チャージポンプ３３の出力端（＝昇圧電圧ＶＧの印加端）と外部端子Ｔ２（＝出力電圧Ｖｏの印加端）との間に接続されており、ゲート制御信号Ｓ１の電流能力を高めたゲート駆動信号Ｇ１を生成する。なお、ゲート駆動信号Ｇ１は、基本的に、ゲート制御信号Ｓ１がハイレベルであるときにハイレベル（＝ＶＧ）となり、ゲート制御信号Ｓ１がローレベルであるときにローレベル（＝Ｖｏ）となる。

オシレータ３２は、所定周波数のクロック信号ＣＬＫを生成してチャージポンプ３３に出力する。なお、オシレータ３２の動作可否は、制御ロジック部４０からのイネーブル信号Ｓａに応じて制御される。

チャージポンプ３３は、クロック信号ＣＬＫを用いてフライングキャパシタ（不図示）を駆動することにより、電源電圧ＶＢＢよりも高い昇圧電圧ＶＧを生成する。なお、チャージポンプ３３の動作可否は、制御ロジック部４０からのイネーブル信号Ｓｂに応じて制御される。

クランパ３４は、外部端子Ｔ１（＝電源電圧ＶＢＢの印加端）とＮＭＯＳＦＥＴ１０のゲートとの間に接続されている。外部端子Ｔ２に誘導性の負荷３が接続されるアプリケーションでは、ＮＭＯＳＦＥＴ１０をオンからオフへ切り替える際、負荷３の逆起電力により、出力電圧Ｖｏが負電圧（＜ＧＮＤ）となる。そのため、エネルギー吸収用にクランパ３４（いわゆるアクティブクランプ回路）が設けられている。

ＮＭＯＳＦＥＴ３５ａのドレインは、ＮＭＯＳＦＥＴ１０のゲートに接続されている。ＮＭＯＳＦＥＴ３５ａのソースは、外部端子Ｔ２に接続されている。なお、ＮＭＯＳＦＥＴ３５ａのゲートには、過電流保護回路７１から第１過電流保護信号Ｓ７１ａ（＝先出の過電流保護信号Ｓ７１に相当）が印加されている。また、ＮＭＯＳＦＥＴ３５ａのドレイン・ゲート間には、抵抗３６とキャパシタ３７が直列に接続されている。

ＮＭＯＳＦＥＴ３５ｂのドレインは、ＮＭＯＳＦＥＴ１０のゲートに接続されている。ＮＭＯＳＦＥＴ３５ｂのソースは、外部端子Ｔ２に接続されている。ＮＭＯＳＦＥＴ３５ｂのゲートには過電流保護回路７１から第２過電流保護信号Ｓ７１ｂが印加されている。ただし、ＮＭＯＳＦＥＴ３５ｂのドレイン・ゲート間には、ＮＭＯＳＦＥＴ３５ａと異なり、抵抗もキャパシタも接続されていない。

本構成例のゲート制御部３０において、ＮＭＯＳＦＥＴ３５ａは、第１過電流保護信号Ｓ７１ａがローレベル（＝異常未検出時の論理レベル）であるときにオフし、第１過電流保護信号Ｓ７１ａがハイレベル（＝異常検出時の論理レベル）であるときにオンする。従って、第１過電流保護信号Ｓ７１ａがハイレベルに立ち上げられると、ゲート駆動信号Ｇ１が定常時のハイレベル（＝ＶＧ）から所定の時定数τ（＝Ｒ３６×Ｃ３７）で引き下げられていく。その結果、ＮＭＯＳＦＥＴ１０の導通度が徐々に低下していくので、出力電流Ｉｏに制限が掛けられる。一方、第１過電流保護信号Ｓ７１ａがローレベルに立ち下げられると、ゲート駆動信号Ｇ１が所定の時定数τで引き上げられていく。その結果、ＮＭＯＳＦＥＴ１０の導通度が徐々に上昇していくので、出力電流Ｉｏの制限が解除される。

また、ＮＭＯＳＦＥＴ３５ｂは、第２過電流保護信号Ｓ７１ｂがローレベル（＝強制オフ解除時の論理レベル）であるときにオフして、第２過電流保護信号Ｓ７１ｂがハイレベル（＝強制オフ時の論理レベル）であるときにオンする。従って、第２過電流保護信号Ｓ７１ｂがハイレベルに立ち上げられると、ＮＭＯＳＦＥＴ１０のゲート・ソース間がショートされるので、ＮＭＯＳＦＥＴ１０が強制的にオフとなり、出力電流Ｉｏが遅滞なく遮断される。一方、第２過電流保護信号Ｓ７１ｂがローレベルに立ち下げられると、ＮＭＯＳＦＥＴ１０のゲート・ソース間が切り離されるので、ＮＭＯＳＦＥＴ１０の強制オフが解除される。

＜過電流保護回路（第１実施形態）＞
図１１は、過電流保護回路７１の第１実施形態を示すブロック図である。本実施形態の過電流保護回路７１は、電流制御部２１０とデューティ制御部２２０を含む。

電流制御部２１０は、センス電圧Ｖｓ（＝出力電流Ｉｏに相当）と所定の閾値電圧Ｖｔｈ（＝出力電流Ｉｏの上限値Ｉｏｃｄに相当、本図では不図示）と、を比較することにより、ＮＭＯＳＦＥＴ１０の導通度を制御するための第１過電流保護信号Ｓ７１ａを生成する。また、電流制御部２１０は、上記の比較結果に基づき、自身が出力電流Ｉｏに制限を掛けている状態（Ｓ７１ａ＝Ｈ）であることをデューティ制御部２２０に通知するための状態通知信号Ｓ２１０を生成する機能も備えている。

デューティ制御部２２０は、過電流検出時にＮＭＯＳＦＥＴ１０を間欠駆動する間欠制御部の一例であり、状態通知信号Ｓ２１０の入力を受け付けて第２過電流保護信号Ｓ７１ｂを生成する。より具体的に述べると、デューティ制御部２２０は、電流制御部２１０による電流制限動作（Ｓ７１ａ＝Ｈ）が所定のオン時間Ｔｏｎに亘って継続したときに、所定のオフ時間Ｔｏｆｆに亘ってＮＭＯＳＦＥＴ１０をオフさせるように、第２過電流保護信号Ｓ７１ｂを生成する。

＜電流制御部＞
図１２は、電流制御部２１０の一構成例を示す回路図である。本構成例の電流制御部２１０は、電流源２１１と、抵抗２１２（抵抗値：Ｒｒｅｆ）と、コンパレータ２１３と、ＮＭＯＳＦＥＴ２１４と、ＰＭＯＳＦＥＴ２１５及び２１６と、デプレッション型のＮＭＯＳＦＥＴ２１７と、ツェナダイオード２１８と、を含む。

電流源２１１の第１端とコンパレータ２１３の電源電位端は、いずれも昇圧電圧ＶＧの印加端に接続されている。電流源２１１の第２端と抵抗２１２の第１端は、いずれもコンパレータ２１３の反転入力端（－）に接続されている。コンパレータ２１３の非反転入力端（＋）には、センス電圧Ｖｓが入力されている。抵抗２１２の第２端とコンパレータ２１３の基準電位端は、いずれも出力電圧Ｖｏの印加端に接続されている。コンパレータ２１３の出力端は、第１過電流保護信号Ｓ７１ａの出力端に相当する。

ＮＭＯＳＦＥＴ２１４のゲートは、コンパレータ２１３の出力端に接続されている。ＮＭＯＳＦＥＴ２１４のソースは、出力電圧Ｖｏの印加端に接続されている。ＮＭＯＳＦＥＴ２１４のドレインは、ＰＭＯＳＦＥＴ２１５のドレインに接続されている。ＰＭＯＳＦＥＴ２１５及び２１６それぞれのソースは、いずれも昇圧電圧ＶＧの印加端に接続されている。ＰＭＯＳＦＥＴ２１５及び２１６それぞれのゲートは、いずれもＰＭＯＳＦＥＴ２１５のドレインに接続されている。ＰＭＯＳＦＥＴ２１６のドレインは、ＮＭＯＳＦＥＴ２１７のドレインとツェナダイオード２１８のカソードに接続されている。ＮＭＯＳＦＥＴ２１７のゲート及びソースとツェナダイオード２１８のアノードは、いずれも接地端ＧＮＤに接続されている。なお、ＰＭＯＳＦＥＴ２１６のドレインは、状態通知信号Ｓ２１０の出力端に相当する。

電流源２１１は、所定の基準電流Ｉｒｅｆを生成して抵抗２１２に供給する。従って、コンパレータ２１３の反転入力端（－）には、所定の閾値電圧Ｖｔｈ（＝Ｉｒｅｆ×Ｒｒｅｆ）が入力される。なお、閾値電圧Ｖｔｈの電圧値は、出力電流Ｉｏの上限値Ｉｏｃｄに応じて適宜設定すればよい。

コンパレータ２１３は、非反転入力端（＋）に入力されるセンス電圧Ｖｓと反転入力端（－）に入力される閾値電圧Ｖｔｈを比較して第１過電流保護信号Ｓ７１ａを生成する。なお、第１過電流保護信号Ｓ７１ａは、センス電圧Ｖｓが閾値電圧Ｖｔｈよりも低いときにローレベル（＝異常未検出時の論理レベル）となり、センス電圧Ｖｓが閾値電圧Ｖｔｈよりも高いときにハイレベル（＝異常検出時の論理レベル）となる。

ＮＭＯＳＦＥＴ２１４は、第１過電流保護信号Ｓ７１ａがローレベルであるときにオフとなり、第１過電流保護信号Ｓ７１ａがハイレベルであるときにオンとなる。ＰＭＯＳＦＥＴ２１５及び２１６は、カレントミラーを形成しており、ＰＭＯＳＦＥＴ２１５のドレイン電流Ｉｄ１をミラーして、ＰＭＯＳＦＥＴ２１６のドレイン電流Ｉｄ２を生成する。デプレッション型のＮＭＯＳＦＥＴ２１７は、そのゲート・ソース間が接続されているので、定電流源として機能する。ツェナダイオード２１８は、状態通知信号Ｓ２１０の上限値を制限するクランプ素子として機能する。

本構成例の電流制御部２１０において、第１過電流保護信号Ｓ７１ａがローレベルであるときには、ＮＭＯＳＦＥＴ２１４がオフするので、ＰＭＯＳＦＥＴ２１５のドレインから出力電圧Ｖｏの印加端に至る電流経路が遮断される。従って、ドレイン電流Ｉｄ１及びＩｄ２が流れることはなく、状態通知信号Ｓ２１０がローレベル（＝出力電流Ｉｏの制限を解除しているときの論理レベル）となる。

一方、第１過電流保護信号Ｓ７１ａがハイレベルであるときには、ＮＭＯＳＦＥＴ２１４がオンするので、上記の電流経路が導通された状態となる。従って、ドレイン電流Ｉｄ１及びＩｄ２が流れるので、状態通知信号Ｓ２１０がハイレベル（＝出力電流Ｉｏに制限を掛けているときの論理レベル）となる。

図１３は、電流制御部２１０の一変形例を示す回路図である。本変形例の電流制御部２１０は、図１２の回路構成をベースとしつつ、コンパレータ２１３に代わる回路要素として、ＮＭＯＳＦＥＴ２１３ａ及び２１３ｂと、電流源２１３ｃを含む。

電流源２１１及び２１３ｃそれぞれの第１端は、いずれも、昇圧電圧ＶＧの印加端に接続されている。電流源２１１の第２端は、ＮＭＯＳＦＥＴ２１３ａのドレインに接続されている。電流源２１３ｃの第２端は、ＮＭＯＳＦＥＴ２１３ｂのドレインに接続されている。ＮＭＯＳＦＥＴ２１３ａのソースは、抵抗２１２の第１端に接続されている。抵抗２１２の第２端は、出力電圧Ｖｏの印加端に接続されている。ＮＭＯＳＦＥＴ２１３ａ及びＮＭＯＳＦＥＴ２１３ｂそれぞれのゲートは、いずれもＮＭＯＳＦＥＴ２１３ａのドレインに接続されている。ＮＭＯＳＦＥＴ２１３ｂのソースには、センス電圧Ｖｓが印加されている。なお、ＮＭＯＳＦＥＴ２１３ｂのドレインは、第１過電流保護信号Ｓ７１ａの出力端に相当する。

このように、電流制御部２１０では、図１２のコンパレータ２１３に代わる回路要素として、カレントミラーを利用した比較回路を採用することも可能である。

＜過電流保護動作＞
図１４は、過電流保護動作の一例を示すタイミングチャートであり、上から順に出力電流Ｉｏ、第１過電流保護信号Ｓ７１ａ、第２過電流保護信号Ｓ７１ｂが描写されている。

時刻ｔ１以前には、ＮＭＯＳＦＥＴ１０がオンされており、所定の出力電流Ｉｏが流れている。このとき、Ｉｏ＜Ｉｏｃｄであれば、第１過電流保護信号Ｓ７１ａ及び第２過電流保護信号Ｓ７１ｂがいずれもローレベルとなるので、過電流保護動作は掛からない。

時刻ｔ１において、負荷３の出力ショート（＝外部端子Ｔ２の地絡）などが生じ、出力電流Ｉｏが上限値Ｉｏｃｄまで増大すると、第１過電流保護信号Ｓ７１ａがハイレベルに立ち上がる。その結果、出力電流Ｉｏは、上限値Ｉｏｃｄ以下に制限されるようになる。また、このとき、デューティ制御部２２０は、所定のオン時間Ｔｏｎ（例えば数μｓ～数十μｓ）をカウントし始める。なお、第２過電流保護信号Ｓ７１ｂは、オン時間Ｔｏｎのカウント動作が満了するまでローレベルに維持される。従って、ＮＭＯＳＦＥＴ１０が強制的にオフされることはない。

時刻ｔ２において、電流制御部２１０による過電流制限動作（Ｓ７１ａ＝Ｈ）が掛かったまま、オン時間Ｔｏｎのカウント動作が満了すると、第２過電流保護信号Ｓ７１ｂがハイレベルに立ち上がる。その結果、ＭＯＳＦＥＴ１０が強制的にオフされて出力電流Ｉｏが流れなくなるので、第１過電流保護信号Ｓ７１ａがローレベルに立ち下がる。また、このとき、デューティ制御部２２０は、所定のオフ時間Ｔｏｆｆ（例えば数百μｓ）をカウントし始める。なお、第２過電流保護信号Ｓ７１ｂは、オフ時間Ｔｏｆｆのカウント動作が満了するまでハイレベルに維持される。

時刻ｔ３において、オフ時間Ｔｏｆｆのカウント動作が満了すると、第２過電流保護信号Ｓ７１ｂがローレベルに立ち下がる。その結果、ＭＯＳＦＥＴ１０の強制オフが解除されるので、出力電流Ｉｏが再び流れ始める。このとき、半導体集積回路装置１の出力ショートが解消していなければ、出力電流Ｉｏが上限値Ｉｏｃｄまで再上昇する。その結果、時刻ｔ３以降も、上記と同様の過電流保護動作が繰り返される。

すなわち、時刻ｔ１以降、ＮＭＯＳＦＥＴ１０は、オン期間Ｔｏｎとオフ期間Ｔｏｆｆを所定のデューティ比Ｄｏｎ（＝Ｔｏｎ／Ｔ、ただしＴ＝Ｔｏｎ＋Ｔｏｆｆ）で交互に繰り返す状態となる。

なお、デューティ比Ｄｏｎは、半導体集積回路装置１（特に、ＮＭＯＳＦＥＴ１０の内部または近傍）のジャンクション温度Ｔｊが安全な温度範囲まで確実に低下するように、適宜設定すればよい。例えば、Ｄｏｎ＝４％程度に設定しておけば、時刻ｔ１以降、ジャンクション温度Ｔｊが高温域（１５０～１７５℃）に維持されることはなく、これを十分に安全な温度域（７０～８０℃程度）まで引き下げることができるので、半導体集積回路装置１の安全性を高めることが可能となる。

このように、第１実施形態の過電流保護回路７１では、その過電流保護方式として、出力電流Ｉｏをオフすることなく上限値Ｉｏｃｄ以下に制限する方式（いわゆる電流制限方式）と、出力電流Ｉｏを所定のデューティ比Ｄｏｎで間欠的にオン／オフさせる方式（いわゆるデューティ制御方式）が組み合わされている。

特に、上記のデューティ制御方式は、車載機器に特有の信頼性試験（例えば、出力端子の天絡時または地絡時における安全性を評価するための負荷ショート信頼性試験（ＡＥＣ［automotive electronics council］ Ｑ１００－０１２など））をクリアするために、非常に有効な制御方式であると言える。

しかしながら、上記のデューティ制御方式は、容量性負荷に対して相性が悪い。以下では、この欠点について考察する。

＜起動遅延の発生＞
図１５は、デューティ制御によって起動遅延が生じる様子を示すタイミングチャートであり、上から順に、外部制御信号Ｓｉ、出力電圧Ｖｏ、出力電流Ｉｏが描写されている。

時刻ｔ１１において、外部制御信号Ｓｉがハイレベルに立ち上げられると、ＮＭＯＳＦＥＴ１０がオンして出力電流Ｉｏが流れ始める。ここで、負荷３としてバルブランプなどの容量性負荷が接続されている場合や、負荷３と並列に外付けコンデンサが接続されている場合などには、その容量に十分な電荷が蓄えられるまで、上限値Ｉｏｃｄを上回る出力電流Ｉｏ（＝突入電流）が過渡的に流れる。従って、出力電流Ｉｏは、電流制限方式の過電流保護動作により、所定の上限値Ｉｏｃｄ以下に制限される。

また、時刻ｔ１２において、時刻ｔ１１からオン時間Ｔｏｎが経過すると、デューティ制御方式の過電流保護動作により、ＮＭＯＳＦＥＴ１０が強制的にオフされる。従って、外部端子Ｔ２に接続された容量性負荷や外付けコンデンサに出力電流Ｉｏを流し込むことができなくなるので、出力電圧Ｖｏの上昇（＝容量の充電）が停止する。

そのため、デューティ制御方式による過電流保護動作が掛かるまでに、出力電圧Ｖｏが目標値Ｖｔａｒｇｅｔ（≒ＶＢＢ）に達していない場合には、出力電圧Ｖｏが段階的に立ち上がっていくことになる。その結果、出力電圧Ｖｏの起動時間が長くなる。

なお、本図では、時刻ｔ１３において、ＮＭＯＳＦＥＴ１０が再びオンされた結果、出力電圧Ｖｏが目標値Ｖｔａｒｇｅｔ（≒ＶＢＢ）に達している。すなわち、出力電圧Ｖｏが２段階で立ち上がっている。しかしながら、負荷３の容量値や電源電圧ＶＢＢの電圧値によっては、出力電圧Ｖｏの起動ステップ数がさらに増大する場合もあり、セットによっては、起動不良を起こすおそれがある。

なお、上記の起動遅延ないしは起動不良を解消すべく、単純にデューティ制御部２２０を割愛すると、ＮＭＯＳＦＥＴ１０の強制オフ制御が温度保護回路７３に委ねられることになる。その結果、負荷３の出力ショート時には、過電流に伴う温度異常の検出と解除が繰り返される高温領域（例えば１５０℃～１７５℃）で、ＮＭＯＳＦＥＴ１０がオン／オフし続けることになるので、半導体集積回路装置１の安全性が犠牲となってしまう。

以下では、半導体集積回路装置１の安定起動と機能安全の双方を両立するための手段として、過電流保護回路７１の第２実施形態を提案する。

＜過電流保護回路（第２実施形態）＞
図１６は、過電流保護回路７１の第２実施形態を示すブロック図である。本実施形態の過電流保護回路７１は、先の第１実施形態（図１１）をベースとしつつ、出力電圧監視部２３０をさらに有している。そこで、第１実施形態と同様の構成要素については、図１１と同一の符号を付すことにより重複した説明を割愛し、以下では、本実施形態の特徴部分について重点的な説明を行う。

出力電圧監視部２３０は、負荷３に印加される出力電圧Ｖｏがその目標値Ｖｔａｒｇｅｔ（≒ＶＢＢ）に達するまで、デューティ制御部２２０を無効とするように、出力電圧監視信号Ｓ２３０を生成する。なお、出力電圧監視信号Ｓ２３０は、Ｖｏ＜Ｖｔａｒｇｅｔ（≒ＶＢＢ）であるときにローレベル（＝デューティ制御無効時の論理レベル）となり、Ｖｏ＝Ｖｔａｒｇｅｔ（≒ＶＢＢ）であるときにハイレベル（＝デューティ制御有効時の論理レベル）となる。

＜出力電圧監視部＞
図１７は、出力電圧監視部２３０の一構成例を示す回路図である。本構成例の出力電圧監視部２３０は、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ１１～Ｎ２０と、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ１１及びＰ１２と、ツェナダイオードＺＤ１～ＺＤ３とを含む。なお、トランジスタＮ１１～Ｎ１３は、いずれもエンハンスメント型であり、トランジスタＮ１４～Ｎ２０は、いずれもデプレッション型である。

トランジスタＮ１５のドレインは、内部電圧ＶＢＢＲＥＦ（≒ＶＢＢ）の印加端に接続されている。トランジスタＮ１５のソース及びゲートは、トランジスタＮ１１及びＮ１４それぞれのドレインと、ツェナダイオードＺＤ１のカソードに接続されている。トランジスタＮ１１及びＮ１２それぞれのゲートは、トランジスタＮ１１のドレインに接続されている。トランジスタＮ１１及びＮ１２それぞれのソースと、トランジスタＮ１４のソース及びゲートと、ツェナダイオードＺＤ１のアノードは、いずれも、出力電圧Ｖｏの印加端（＝外部端子Ｔ２）に接続されている。なお、上記のように接続されたトランジスタＮ１１及びＮ１２は、カレントミラーＣＭとして機能する。

トランジスタＮ１６～Ｎ１８それぞれのドレインとツェナダイオードＺＤ２のカソードは、いずれも電源電圧ＶＢＢの印加端（＝外部端子Ｔ１）に接続されている。トランジスタＮ１６のソース及びゲートと、ツェナダイオードＺＤ２のアノードと、トランジスタＰ１１のゲートは、いずれもトランジスタＮ１２のドレインに接続されている。トランジスタＮ１７のソース及びゲートは、トランジスタＰ１１のソースに接続されている。トランジスタＮ１８のソース及びゲートは、トランジスタＰ１２のソースに接続されている。

トランジスタＰ１１のドレインは、トランジスタＰ１２のゲートとトランジスタＮ１３のドレインに接続されている。トランジスタＮ１３のソースは、トランジスタＮ１９のドレインに接続されている。トランジスタＮ１３のゲートは、イネーブル信号ＥＮの入力端に接続されている。トランジスタＮ１９のソース及びゲートは、内部電圧ＶＢＢＭ５（≒ＶＢＢ－５Ｖ）の印加端に接続されている。なお、ＶＢＢ－ＶＢＢＭ５間で駆動するトランジスタＰ１１としては、低耐圧素子（例えば数Ｖ耐圧）を用いることができる。

トランジスタＰ１２のドレインは、トランジスタＮ２０のドレインと、ツェナダイオードＺＤ３のカソードと、出力電圧監視信号Ｓ２３０の出力端に接続されている。トランジスタＮ２０のソース及びゲートと、ツェナダイオードＺＤ３のアノードは、いずれも接地端に接続されている。なお、ＶＢＢ－ＧＮＤ間で駆動するトランジスタＰ１２としては、高耐圧素子（例えば数十Ｖ耐圧）を用いる必要がある。

次に、出力電圧監視部２３０の動作について説明する。外部制御信号Ｓｉがハイレベルに立ち上げられてＮＭＯＳＦＥＴ１０がオンすると、出力電圧Ｖｏは、０Ｖから所定のスルーレートで上昇し始める。ここで、ＮＭＯＳＦＥＴ１０のオン直後には、ＶＢＢＲＥＦ－Ｖｏ間に、トランジスタＮ１１及びＮ１２それぞれのオンスレッショルド電圧よりも大きな電位差が生じている。そのため、カレントミラーＣＭが有効となり、トランジスタＮ１２のドレインにミラー電流Ｉｍが流れるので、トランジスタＰ１１のゲート電圧Ｖ１１がローレベル（ほぼ出力電圧Ｖｏ）となる。その結果、トランジスタＰ１１がオンして、トランジスタＰ１２のゲート電圧Ｖ１２がハイレベル（ほぼ電源電圧ＶＢＢ）となり、トランジスタＰ１２がオフするので、出力電圧監視信号Ｓ２３０がローレベル（＝デューティ制御無効時の論理レベル）となる。

その後、出力電圧Ｖｏの上昇に伴ってＶＢＢＲＥＦ－Ｖｏ間の電位差が小さくなっていき、出力電圧Ｖｏがその目標値Ｖｔａｒｇｅｔ（≒ＶＢＢ）に達したときには、ＶＢＢＲＥＦ－Ｖｏ間の電位差がトランジスタＮ１１及びＮ１２それぞれのオンスレッショルド電圧を下回る。そのため、カレントミラーＣＭが無効となり、トランジスタＮ１２のドレインにミラー電流Ｉｍが流れなくなるので、トランジスタＰ１１のゲート電圧Ｖ１１がハイレベル（ほぼ電源電圧ＶＢＢ）となる。その結果、トランジスタＰ１１がオフして、トランジスタＰ１２のゲート電圧Ｖ１２がローレベル（ほぼ内部電圧ＶＢＢＭ５）となり、トランジスタＰ１２がオフするので、出力電圧監視信号Ｓ２３０がハイレベル（＝デューティ制御有効時の論理レベル）となる。

このように、本構成例の出力電圧監視部２３０であれば、極めて簡易な回路構成により出力電圧Ｖｏが目標値Ｖｔａｒｇｅｔ（≒ＶＢＢ）に到達したか否かを検出することが可能となる。

なお、トランジスタＮ１３は、イネーブル信号ＥＮがハイレベルであるときにオンし、イネーブル信号ＥＮがローレベルであるときにオフする。従って、出力電圧監視部２３０は、イネーブル信号ＥＮに応じて動作可否が制御される。イネーブル信号ＥＮとしては、外部端子Ｔ３から信号入力部５０を介して伝達される外部制御信号Ｓｉを用いればよい。

＜起動遅延の解消＞
図１８は、出力電圧監視部２３０の導入により、起動遅延が解消する様子を示すタイミングチャートであり、上から順に、外部制御信号Ｓｉ、出力電圧Ｖｏ、出力電圧監視信号Ｓ２３０、及び、出力電流Ｉｏが描写されている。なお、本図中の実線は、第２実施形態（出力電圧監視あり）の挙動を示しており、本図中の破線は、第１実施形態（出力電圧監視なし）の挙動を示している。

時刻ｔ２１において、外部制御信号Ｓｉがハイレベルに立ち上げられると、ＮＭＯＳＦＥＴ１０がオンして出力電流Ｉｏが流れ始める。ここで、負荷３としてバルブランプなどの容量性負荷が接続されている場合や、負荷３と並列に外付けコンデンサが接続されている場合などには、その容量に十分な電荷が蓄えられるまで、上限値Ｉｏｃｄを上回る出力電流Ｉｏ（＝突入電流）が過渡的に流れる。従って、出力電流Ｉｏは、電流制限方式の過電流保護動作により、所定の上限値Ｉｏｃｄ以下に制限される。この点については、先の図１５でも説明した通りである。

一方、デューティ制御部２２０は、出力電圧Ｖｏがその目標値Ｖｔａｒｇｅｔ（≒ＶＢＢ）に達するまで、ローレベルに維持された出力電圧監視信号Ｓ２３０により、その動作が無効とされる。そのため、時刻ｔ２１からオン時間Ｔｏｎが経過した時点で、ＮＭＯＳＦＥＴ１０が強制的にオフされることはなく、引き続き電流制限方式の過電流保護動作が継続される。従って、外部端子Ｔ２に接続された容量性負荷や外付けコンデンサに出力電流Ｉｏを流し続けることができるので、出力電圧Ｖｏを停滞なく立ち上げることが可能となり、延いては、出力電圧Ｖｏの起動時間を短縮することが可能となる。

その後、時刻ｔ２２において、出力電圧Ｖｏがその目標値Ｖｔａｒｇｅｔ（≒ＶＢＢ）に達し、出力電圧監視信号Ｓ２３０がハイレベルに立ち上がると、デューティ制御部２２０が有効となる。その結果、時刻ｔ２２以降、負荷３の出力ショートに伴う出力電流Ｉｏの過電流異常が生じた場合には、先述のデューティ制御方式による過電流保護動作が掛かる。従って、半導体集積回路装置１のジャンクション温度Ｔｊが高温域（１５０～１７５℃）に維持されることはなく、これを十分に安全な温度域（７０～８０℃程度）まで引き下げることができるので、半導体集積回路装置１の安全性を高めることが可能となる。

上記したように、第２実施形態の過電流保護回路７１では、ＮＭＯＳＦＥＴ１０がオンしてから出力電圧Ｖｏが十分に立ち上がるまでの間、デューティ制御部２２０を無効として電流制限方式による過電流保護動作が継続され、出力電圧Ｖｏが十分に立ち上がった後にデューティ制御部２２０が有効となる。

このような過電流保護動作によれば、半導体集積回路装置１の安定起動と機能安全を両立することができるので、負荷３の様々な仕様にも柔軟に対応しつつ、半導体集積回路装置１に求められる機能安全についても、これを高い水準でクリアすることが可能となる。

なお、上記では、過電流保護回路７１におけるデューティ制御部２２０の有効／無効を切り替えるための制御信号として、出力電圧監視信号Ｓ２３０を適用したが、デューティ制御部２２０以外にも、出力電圧Ｖｏの立上りを阻害し得る異常保護部がある場合には、その有効／無効を切り替えるための制御信号として、出力電圧監視信号Ｓ２３０を適用することが可能である。以下では、温度保護回路７３への適用例を挙げて簡単に説明する。

＜温度保護回路への適用＞
図１９は、温度保護回路７３の一構成例を示すブロック図である。本構成例の温度保護回路７３は、第１温度検出部７３Ａと、第２温度検出部７３Ｂと、論理和演算器７３Ｃとを含んでいる。

第１温度検出部７３Ａ（＝過熱保護部に相当）は、ＮＭＯＳＦＥＴ１０の内部または近傍に設けられた温度検出素子Ｄ１を用いて、ＮＭＯＳＦＥＴ１０のジャンクション温度Ｔｊ１を検出し、これを所定の異常検出値（例えば１７５℃）及び異常解除値（例えば１５０℃）と比較することにより、第１温度保護信号Ｓ７３Ａを生成する。なお、第１温度保護信号Ｓ７３Ａは、ジャンクション温度Ｔｊ１が異常検出値よりも高くなったときにハイレベル（＝異常検出時の論理レベル）となり、ジャンクション温度Ｔｊ１が異常解除値よりも低くなったときにローレベル（＝異常未検出時の論理レベル）となる。

第２温度検出部７３Ｂ（＝温度差保護部に相当）は、ＮＭＯＳＦＥＴ１０を除く集積回路２００（制御ロジック部４０など）の内部または近傍に設けられた温度検出素子Ｄ２を用いて、集積回路２００のジャンクション温度Ｔｊ２を検出し、ジャンクション温度Ｔｊ１との温度差ΔＴｊ（＝Ｔｊ１－Ｔｊ２）を所定の異常検出値（例えば６０℃）及び異常解除値（例えば４５℃）と比較することにより、第２温度保護信号Ｓ７３Ｂを生成する。なお、第２温度保護信号Ｓ７３Ｂは、温度差ΔＴｊが異常検出値よりも大きくなったときにハイレベル（＝異常検出時の論理レベル）となり、温度差ΔＴｊが異常解除値よりも小さくなったときにローレベル（＝異常未検出時の論理レベル）となる。

論理和演算器７３Ｃは、第１温度保護信号Ｓ７３Ａと第２温度保護信号Ｓ７３Ｂとの論理和演算を行うことにより、第３温度保護信号Ｓ７３Ｃを生成する。なお、第３温度保護信号Ｓ７３Ｃは、第１温度保護信号Ｓ７３Ａと第２温度保護信号Ｓ７３Ｂの双方がローレベルであるときにローレベルとなり、第１温度保護信号Ｓ７３Ａと第２温度保護信号Ｓ７３Ｂの少なくとも一方がハイレベルであるときにハイレベルとなる。なお、第３温度保護信号Ｓ７３Ｃは、先述の温度保護信号Ｓ７３（図１を参照）に代えて、制御ロジック部４０（ないしはゲート制御部３０）に出力される。

上記構成から成る温度保護回路７３は、ジャンクション温度Ｔｊ１または温度差ΔＴｊがそれぞれの異常検出値よりも高くなったときにＮＭＯＳＦＥＴ１０を強制オフし、ジャンクション温度Ｔｊ１または温度差ΔＴｊがそれぞれの異常解除値よりも低くなったときにＮＭＯＳＦＥＴ１０の強制オフを解除するように自己復帰型の温度保護動作を行う。

ここで、第２温度検出部７３Ｂは、先出のデューティ制御部２２０と同じく、異常検出時にＮＭＯＳＦＥＴ１０を間欠駆動する間欠制御部に相当し、出力電圧監視信号Ｓ２３０に応じて、その有効／無効が切り替えられる。より具体的に述べると、第２温度検出部７３Ｂは、Ｓ２３０＝Ｌ（Ｖｏ＜Ｖｔａｒｇｅｔ（≒ＶＢＢ））であるときに無効となり、Ｓ２３０＝Ｈ（Ｖｏ＝Ｖｔａｒｇｅｔ（≒ＶＢＢ））であるときに有効となる。

従って、ＮＭＯＳＦＥＴ１０がオンした後、出力電圧Ｖｏが目標値Ｖｔａｒｇｅｔ（≒ＶＢＢ）に達していない段階で、温度差ΔＴｊが異常検出値を上回ったとしても、第２温度保護信号Ｓ７３Ｂはハイレベルに立ち上がらず、ＮＭＯＳＦＥＴ１０が強制的にオフされることはない。従って、出力電圧Ｖｏを停滞なく立ち上げることが可能となり、延いては、出力電圧Ｖｏの起動時間を短縮することが可能となる。

上記したように、出力電圧監視信号Ｓ２３０は、温度保護回路７３の第２温度検出部７３Ｂを有効／無効とするための制御信号として適用することも可能である。

一方、第１温度検出部７３Ａについても、異常検出時にＮＭＯＳＦＥＴ１０を間欠駆動するという点では、第２温度検出部７３Ｂと何ら変わるところがない。ただし、第１温度検出部７３Ａは、出力電圧監視信号Ｓ２３０の入力を受け付けておらず、その動作が常に有効とされている。

従って、ＮＭＯＳＦＥＴ１０のジャンクション温度Ｔｊ１が異常検出値よりも高くなったときには、たとえ出力電圧Ｖｏがその目標値Ｖｔａｒｇｅｔ（≒ＶＢＢ）に達していなくても、ＮＭＯＳＦＥＴ１０が強制的にオフされる。このような温度保護動作により、半ＮＭＯＳＦＥＴ１０の熱破壊を防止することができるので、半導体集積回路装置１の安全性を高めることが可能となる。

＜車両への適用＞
図２０は、車両の一構成例を示す外観図である。本構成例の車両Ｘは、バッテリ（本図では不図示）と、バッテリから電力供給を受けて動作する種々の電子機器Ｘ１１～Ｘ１８とを搭載している。なお、本図における電子機器Ｘ１１～Ｘ１８の搭載位置については、図示の便宜上、実際とは異なる場合がある。

電子機器Ｘ１１は、エンジンに関連する制御（インジェクション制御、電子スロットル制御、アイドリング制御、酸素センサヒータ制御、及び、オートクルーズ制御など）を行うエンジンコントロールユニットである。

電子機器Ｘ１２は、ＨＩＤ［high intensity discharged lamp］やＤＲＬ［daytime running lamp］などの点消灯制御を行うランプコントロールユニットである。

電子機器Ｘ１３は、トランスミッションに関連する制御を行うトランスミッションコントロールユニットである。

電子機器Ｘ１４は、車両Ｘの運動に関連する制御（ＡＢＳ［anti-lock brake system］制御、ＥＰＳ［electric power steering］制御、電子サスペンション制御など）を行うボディコントロールユニットである。

電子機器Ｘ１５は、ドアロックや防犯アラームなどの駆動制御を行うセキュリティコントロールユニットである。

電子機器Ｘ１６は、ワイパー、電動ドアミラー、パワーウィンドウ、ダンパー（ショックアブソーバー）、電動サンルーフ、及び、電動シートなど、標準装備品やメーカーオプション品として、工場出荷段階で車両Ｘに組み込まれている電子機器である。

電子機器Ｘ１７は、車載Ａ／Ｖ［audio/visual］機器、カーナビゲーションシステム、及び、ＥＴＣ［electronic toll collection system］など、ユーザオプション品として任意で車両Ｘに装着される電子機器である。

電子機器Ｘ１８は、車載ブロア、オイルポンプ、ウォーターポンプ、バッテリ冷却ファンなど、高耐圧系モータを備えた電子機器である。

なお、先に説明した半導体集積回路装置１、ＥＣＵ２、及び、負荷３は、電子機器Ｘ１１～Ｘ１８のいずれにも組み込むことが可能である。

＜その他の変形例＞
また、上記の実施形態では、電源端と負荷との間に接続される車載用ハイサイドスイッチＩＣを例に挙げて説明を行ったが、本明細書中に開示されている発明の適用対象は、これに限定されるものではなく、例えば、その他の車載用ＩＰＤ（負荷と接地端との間に接続される車載用ローサイドスイッチＩＣ、ないしは、車載用電源ＩＣなど）はもちろん、車載用途以外の半導体集積回路装置にも広く適用することが可能である。

また、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

本明細書中に開示されている発明は、例えば、車載用ＩＰＤ（汎用性の高い車載用スイッチなど）に利用することが可能である。

１ 半導体集積回路装置（スイッチ装置）
２ ＥＣＵ
３ 負荷
４ 外部センス抵抗
１０ ＮＭＯＳＦＥＴ
２０ 出力電流監視部
２１、２１’ ＮＭＯＳＦＥＴ
２２ センス抵抗
３０ ゲート制御部
３１ ゲートドライバ
３２ オシレータ
３３ チャージポンプ
３４ クランパ
３５、３５ａ、３５ｂ ＮＭＯＳＦＥＴ
３６ 抵抗
３７ キャパシタ
４０ 制御ロジック部
５０ 信号入力部
６０ 内部電源部
７０ 異常保護部
７１ 過電流保護回路
７２ オープン保護回路
７３ 温度保護回路
７３Ａ 第１温度検出部（過熱保護部）
７３Ｂ 第２温度検出部（温度差保護部）
７３Ｃ 論理和演算器
７４ 減電圧保護回路
８０ 出力電流検出部
９０ 信号出力部
１１０ 基準電流生成部
１１１ 分圧部
１１２ 差動増幅部
１１３ 下側電流生成部
１１４ 下側電流制御部
１１４Ａ 出力ショート検出部
Ａ１、Ａ２ 抵抗
Ａ３ ＰＭＯＳＦＥＴ
Ａ４～Ａ６ ＮＭＯＳＦＥＴ
Ａ７ インバータ
１１４Ｂ 過電流検出部
１１４Ｃ ＮＡＮＤゲート
１１４Ｄ 過電圧検出部
１１５ 上側電流生成部
１１６ 差分電流生成部
１２０ カレントミラー
１３０ 比較部
１３１、１３２ ＮＭＯＳＦＥＴ
１４０ 抵抗
２００ 集積回路
２１０ 電流制御部
２１１ 電流源
２１２ 抵抗
２１３ コンパレータ
２１３ａ、２１３ｂ ＮＭＯＳＦＥＴ
２１３ｃ 電流源
２１４ ＮＭＯＳＦＥＴ
２１５、２１６ ＰＭＯＳＦＥＴ
２１７ ＮＭＯＳＦＥＴ（デプレッション型）
２１８ ツェナダイオード
２２０ デューティ制御部
２３０ 出力電圧監視部
ＡＭＰ１、ＡＭＰ２ オペアンプ
ＣＭ カレントミラー
Ｄ１、Ｄ２ 温度検出素子
Ｎ１～Ｎ７、Ｎ１１～Ｎ１３ ＮＭＯＳＦＥＴ
Ｎ１４～Ｎ２０ ＮＭＯＳＦＥＴ（デプレッション型）
Ｐ１、Ｐ２、Ｐ１１、Ｐ１２ ＰＭＯＳＦＥＴ
Ｒ１～Ｒ７ 抵抗
Ｔ１～Ｔ４ 外部端子
Ｘ 車両
Ｘ１１～Ｘ１８ 電子機器
ＺＤ１～ＺＤ３ ツェナダイオード

Claims (10)

1. 電源端から負荷を介して接地端に至る電流経路を導通／遮断するスイッチ素子と、
   異常検出時に前記スイッチ素子を間欠駆動する間欠制御部と、
   前記負荷に印加される出力電圧がその目標値に達するまで前記間欠制御部を無効とする出力電圧監視部と、
   を有する、スイッチ装置。
2. 前記スイッチ素子に流れる出力電流を所定の上限値以下に制限する電流制御部をさらに有する、請求項１に記載のスイッチ装置。
3. 前記間欠制御部は、前記電流制御部による電流制限動作が所定のオン時間に亘って継続したときに所定のオフ時間に亘って前記スイッチ素子をオフさせるデューティ制御部を含む、請求項２に記載のスイッチ装置。
4. 前記電流制御部は、前記出力電流に応じたセンス電圧と前記上限値に応じた閾値電圧とを比較して、前記スイッチ素子の導通度を制御するための第１過電流保護信号と、自身が前記出力電流に制限を掛けている状態であることを前記デューティ制御部に通知するための状態通知信号をそれぞれ生成する、請求項３に記載のスイッチ装置。
5. 前記間欠制御部は、前記スイッチ素子とその他の集積回路との温度差が異常であるときに前記スイッチ素子をオフさせる温度差保護部を含む、請求項１～４のいずれか一項に記載のスイッチ装置。
6. 前記スイッチ素子の温度が異常であるときには前記出力電圧がその目標値に達していなくても前記スイッチ素子をオフさせる過熱保護部をさらに有する、請求項１～５のいずれか一項に記載のスイッチ装置。
7. 請求項１～６のいずれか一項に記載のスイッチ装置と、
   前記スイッチ装置に接続される負荷と、
   を有する、電子機器。
8. 前記スイッチ装置は、電源端と前記負荷との間に接続されるハイサイドスイッチ、または、前記負荷と接地端との間に接続されるローサイドスイッチである、請求項７に記載の電子機器。
9. 前記負荷は、バルブランプ、リレーコイル、ソレノイド、発光ダイオード、または、モータである、請求項７又は８に記載の電子機器。
10. 請求項７～９のいずれか一項に記載の電子機器を有する、車両。

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