JP2015027184A - 半導体素子の駆動回路 - Google Patents

Abstract

【課題】電力消費が抑制された半導体素子の駆動回路を提供する。【解決手段】駆動回路ＨＶＩＣ１は、入力信号ＨＩＮ、ＬＩＮを受けるための入力端子と、入力信号ＨＩＮ、ＬＩＮから生成した駆動信号ＨＯ１、ＬＯを出力する出力端子と、制御電源電圧ＶＣＣを受ける制御電源端子と、出力信号ＨＯ２を出力する出力端子と、リセット信号Ｒｅｓｅｔ１を受けるリセット端子とを備える。ＭＯＳ電界効果トランジスタＭＯＳ１のゲートには出力信号ＨＯ２が与えられる。二次側回路４７とＭＯＳ電界効果トランジスタＭＯＳ１は降圧チョッパ回路を構成し、ゲート駆動信号ＨＯ２のデューティ比制御により電圧を降圧して、例えば１５Ｖ程度の制御電源電圧ＶＣＣを生成する。駆動回路ＨＶＩＣ１は、リセット信号Ｒｅｓｅｔ１を受けたら、駆動信号ＨＯ１の出力を停止し、制御電源電圧ＶＣＣを低減するように出力信号ＨＯ２を変更する。【選択図】図１

Description

本発明は、半導体素子の駆動回路に関する。

従来、例えば、特開２０１１−２５９５２９号公報に開示されているように、コンバータ電源回路から制御電源の供給を受ける半導体素子の駆動回路が知られている。この公報にかかる装置は、具体的には、一組の半導体スイッチング素子を直列に接続したいわゆるアーム回路と、このアーム回路の各半導体スイッチング素子に駆動信号を与える駆動回路と、を備えたインバータ回路である。このインバータ回路により、モータ等の負荷を駆動することができる。

特開２０１１−２５９５２９号公報 特開２００４−４７９３７号公報 特開２０１１−２５９５３１号公報

上記インバータ回路を含むインバータシステムになんらかの異常が検知された場合、一般に、駆動回路はその駆動信号の出力を停止し、半導体スイッチング素子の駆動が停止される。これにより異常時のインバータシステム動作を停止して安全を確保することができる。

ところで、上記従来の技術では、コンバータ電源回路から駆動回路へと制御電源が供給される。この制御電源は、コンバータ電源回路が含む他の半導体スイッチング素子がスイッチングされることで生成されている。従来はこのコンバータ駆動回路は駆動回路とは独立に作動していた。

この場合、インバータシステムでの異常発生により駆動回路が出力停止した場合であっても、コンバータ駆動回路は独立に制御電源の生成、供給を続けようとしてしまう。その結果、駆動回路が出力停止した異常時であっても通常時と変わらず駆動回路へと制御電源が供給されてしまうという無駄があり、電力消費を抑える観点からはいまだ改善の余地が残されていた。

本発明は、上述のような課題を解決するためになされたもので、電力消費が抑制された半導体素子の駆動回路を提供することを目的とする。

本発明にかかる半導体素子の駆動回路は、
入力信号を受けるための入力端子と、
前記入力信号から生成した駆動信号を出力する第１出力端子と、
電源生成装置と接続し、前記電源生成装置から制御電源電圧を受ける制御電源端子と、
前記電源生成装置と接続し、前記電源生成装置に出力信号を与える第２出力端子と、
リセット信号を受けるリセット信号端子と、
を備え、
前記リセット信号を受けたら、前記駆動信号の出力を停止し、前記電源生成装置が前記制御電源電圧を低減するように前記出力信号を変更することを特徴とする。

本発明によれば、電力消費を抑制することができる。

本発明の実施の形態１にかかる半導体素子の駆動回路の構成を示す回路図である。 本発明の実施の形態２にかかる半導体素子の駆動回路の構成を示す回路図である。 本発明の実施の形態３にかかる半導体素子の駆動回路の構成を示す回路図である。 本発明の実施の形態４にかかる半導体素子の駆動回路の構成を示す回路図である。 本発明の実施の形態５にかかる半導体素子の駆動回路の構成を示す回路図である。 本発明の実施の形態の課題を説明するために用いる半導体装置の構成を示す回路図である。

実施の形態１．
図１は、本発明の実施の形態１にかかる半導体素子の駆動回路ＨＶＩＣ１の構成を示す回路図である。図１には、駆動回路ＨＶＩＣ１とともに、その周辺回路もあわせて図示している。

駆動回路ＨＶＩＣ１は、入力信号ＨＩＮ、ＬＩＮを受けるための入力端子と、入力信号ＨＩＮ、ＬＩＮから生成した駆動信号ＨＯ１、ＬＯを出力する出力端子とを備えている。駆動回路ＨＶＩＣ１は、後述するように、入力信号ＨＩＮ、ＬＩＮから駆動信号ＨＯ１、ＬＯを生成するための内部回路を備えている。駆動回路ＨＶＩＣ１は、さらに、制御電源電圧ＶＣＣを受ける制御電源端子と、出力信号ＨＯ２を出力する出力端子と、リセット信号Ｒｅｓｅｔ１を受けるリセット端子とを備えている。

制御電源端子は、二次側回路４７と接続し、この二次側回路４７から制御電源電圧ＶＣＣを受ける。リセット信号Ｒｅｓｅｔ１は、具体的には、上位の制御マイコン等（図示せず）がシステム異常を検知した場合に駆動回路ＨＶＩＣ１に向けて与えられる信号である。なお、二次側回路４７と制御電源端子との間にはキャパシタＣ２２の一端が接続しており、キャパシタＣ２２の他端はグランドＧＮＤに接続している。

駆動回路ＨＶＩＣ１は、半導体スイッチング素子であるＭＯＳ電界効果トランジスタＭＯＳＨ、ＭＯＳＬを駆動する。ＭＯＳ電界効果トランジスタＭＯＳＨ、ＭＯＳＬはトーテムポール接続されており、いわゆるアーム回路を構成している。ＭＯＳ電界効果トランジスタＭＯＳＨのドレインが主電源ＨＶに接続している。ＭＯＳ電界効果トランジスタＭＯＳＨのソースとＭＯＳ電界効果トランジスタＭＯＳＬのドレインが接続している。

ＭＯＳ電界効果トランジスタＭＯＳＬのソースはグランドＧＮＤに接続している。ＭＯＳ電界効果トランジスタＭＯＳＨのソース電位が基準電位ＶＳ１である。高電圧側のＭＯＳ電界効果トランジスタＭＯＳＨのゲートには出力信号ＨＯ１が、低電圧側のＭＯＳ電界効果トランジスタＭＯＳＬのゲートには出力信号ＬＯが、それぞれ供給される。

ＭＯＳ電界効果トランジスタＭＯＳ１のゲートには、ゲート駆動信号としての出力信号ＨＯ２が与えられ、ＰＷＭ制御が行われる。二次側回路４７とＭＯＳ電界効果トランジスタＭＯＳ１は降圧チョッパ回路を構成している。このＭＯＳ電界効果トランジスタＭＯＳ１および二次側回路４７からなる降圧チョッパ回路によれば、ゲート駆動信号ＨＯ２のデューティ比制御により電圧を降圧して、例えば１５Ｖ程度の制御電源電圧ＶＣＣを生成することができる。

駆動回路ＨＶＩＣ１は、基準電位ＶＳ１、ＶＳ２とそれぞれ接続する各端子と、電源ＶＢ１、ＶＢ２とそれぞれ接続する各端子と、グランドＧＮＤと接続する端子を備えている。電源ＶＢ２は、ダイオードＤ１のカソードとキャパシタＣ２の一端との中間点から供給される。

電源ＶＢ１は、ダイオードＤ２のカソードとキャパシタＣ１の一端との中間点から供給される。ダイオードＤ１、Ｄ２のそれぞれのアノードは制御電源電圧ＶＣＣと接続している。キャパシタＣ２の他端は基準電位ＶＳ２に、キャパシタＣ１の他端は基準電位ＶＳ１に、それぞれ接続している。これはいわゆるブートストラップ回路である。

駆動回路ＨＶＩＣ１の内部回路について説明すると、高電圧側については、駆動回路ＨＶＩＣ１は、入力回路１０、パルス生成回路（Pulse Generator）１１、高圧レベルシフト回路１２、および高圧側パワーデバイス駆動制御回路１３を備えている。入力回路１０は、入力信号ＨＩＮの波形を整形してパルス波形を生成し、パルス生成回路１１に入力する。パルス生成回路１１はいわゆるワンショットパルス回路であり、入力されたパルスの立ち上がりエッジに同期したオンワンショットパルスと、入力されたパルスの立下りエッジに同期したオフワンショットパルスと、をそれぞれ出力する。

高圧レベルシフト回路１２には、パルス生成回路１１のオンワンショットパルスおよびオフワンショットパルスが入力される。ここで、高圧レベルシフト回路１２は、ＭＯＳ電界効果トランジスタＭＯＳ１１、ＭＯＳ１２と、抵抗Ｒ１１、Ｒ１２を備えている。抵抗Ｒ１１の一端はＭＯＳ電界効果トランジスタＭＯＳ１１のドレインに接続し、抵抗Ｒ１１の他端は電源ＶＢ１に接続する。

抵抗Ｒ１２の一端はＭＯＳ電界効果トランジスタＭＯＳ１２のドレインに接続し、抵抗Ｒ１２の他端も電源ＶＢ１に接続する。ＭＯＳ電界効果トランジスタＭＯＳ１１、ＭＯＳ１２のソースは、ともにグランドに接続している。本実施の形態では、オンワンショットパルスがＭＯＳ電界効果トランジスタＭＯＳ１１のゲートに、オフワンショットパルスがＭＯＳ電界効果トランジスタＭＯＳ１２のゲートに、それぞれ入力される。

高圧レベルシフト回路１２の出力は、高圧側パワーデバイス駆動制御回路１３に入力される。高圧レベルシフト回路１２の出力について具体的に説明すると、抵抗Ｒ１１の一端とＭＯＳ電界効果トランジスタＭＯＳ１１のドレインの接続点から第１出力信号が出力され、抵抗Ｒ１２の一端はＭＯＳ電界効果トランジスタＭＯＳ１２のドレインの接続点から第２出力信号が出力される。

第１、２出力信号は、オンワンショットパルスとオフワンショットパルスをそれぞれレベルシフトした信号である。高圧側パワーデバイス駆動制御回路１３は、第１、２出力信号を合成したパルス信号を、駆動信号ＨＯ１として生成、出力する。この合成は、具体的には、第１出力信号に同期して立ち上がり、第２出力信号に同期して立ち下がるパルス波形を生成するということである。

低電圧側については、駆動回路ＨＶＩＣ１は、入力回路２０、ディレイ回路２１、および低圧側パワーデバイス駆動制御回路２２を備えている。入力信号ＬＩＮは、入力回路２０に入力される。入力回路２０は、この入力信号ＬＩＮの波形を整形してパルス波形を生成し、ディレイ回路２１に入力する。

ディレイ回路２１は、高電圧側回路における高圧レベルシフト回路１２での遅延時間分にあわせて、入力回路２０からのパルス信号を遅延させる。低圧側パワーデバイス駆動制御回路２２は、ディレイ回路２１で遅延を調整されたパルス信号を受けて、駆動信号ＬＯを生成、出力する。

駆動回路ＨＶＩＣ１は、システムリセット回路３０、ＵＶ（Under Voltage）回路３１、電源制御回路４０、パルス生成回路４４、高圧レベルシフト回路４５、および高圧側パワーデバイス駆動制御回路４６を備えている。システムリセット回路３０には、リセット信号Ｒｅｓｅｔ１が入力される。ＵＶ回路３１は、制御電源電圧ＶＣＣを電源として作動し、この制御電源電圧ＶＣＣが所定値以下となったらシステムリセット回路３０に検知信号を入力することができる。

システムリセット回路３０は、間欠動作回路４１、出力デューティ可変回路４３、パルス生成回路１１、カウンタ回路５１、およびディレイ回路２１に接続している。システムリセット回路３０は、リセット信号Ｒｅｓｅｔ１の入力があったときやＵＶ回路３１からの検知信号の入力があったときに、システム異常が発生しているものとして、自身と接続している上記の各回路に対して信号を送り、上記の各回路に異常時の保護動作を行わせる。

具体的には、異常時には、システムリセット回路３０から間欠動作回路４１および出力デューティ可変回路４３に信号が伝達されることで、ＭＯＳ電界効果トランジスタＭＯＳ１の駆動が抑制されて制御電源電圧ＶＣＣが低下する。また、異常時には、システムリセット回路３０からパルス生成回路１１およびディレイ回路２１に信号が伝達されることで、それらの各回路の後段への信号伝達が停止され、ＭＯＳ電界効果トランジスタＭＯＳＨ、ＭＯＳＬへの駆動信号供給が停止される。カウンタ回路５１についても、異常時の保護動作として、例えば初期電源生成回路５０を停止させるなどの措置がとられる。

電源制御回路４０は、高圧レベルシフト回路４５の前段に設けられている。電源制御回路４０は、前述した制御電源電圧ＶＣＣを生成するための回路の一部であるＭＯＳ電界効果トランジスタＭＯＳ１を制御するためのパルス信号を生成する。

電源制御回路４０は、具体的には、間欠動作回路４１、エラーアンプ回路４２、および出力デューティ可変回路４３を備えている。間欠動作回路４１、エラーアンプ回路４２、および出力デューティ可変回路４３は、いずれも、制御電源電圧ＶＣＣを電源として作動する。出力デューティ可変回路４３の出力は、パルス生成回路４４および高圧レベルシフト回路４５を介して、高圧側パワーデバイス駆動制御回路４６へと入力される。

パルス生成回路４４は、パルス生成回路１１と同様にワンショットパルス回路であり、入力されたパルスの立ち上がりエッジに同期したオンワンショットパルスと、入力されたパルスの立下りエッジに同期したオフワンショットパルスと、をそれぞれ出力する。高圧レベルシフト回路４５には、パルス生成回路４４のオンワンショットパルスおよびオフワンショットパルスが入力される。

ここで、高圧レベルシフト回路４５は、ＭＯＳ電界効果トランジスタＭＯＳ２１、ＭＯＳ２２と、抵抗Ｒ２１、Ｒ２２を備えている。抵抗Ｒ２１の一端はＭＯＳ電界効果トランジスタＭＯＳ２１のドレインに接続し、抵抗Ｒ１１の他端は電源ＶＢ１に接続する。抵抗Ｒ１２の一端はＭＯＳ電界効果トランジスタＭＯＳ２２のドレインに接続し、抵抗Ｒ１２の他端も電源ＶＢ１に接続する。

ＭＯＳ電界効果トランジスタＭＯＳ２１、ＭＯＳ２２のソースは、ともにグランドに接続している。本実施の形態では、オンワンショットパルスがＭＯＳ電界効果トランジスタＭＯＳ２１のゲートに、オフワンショットパルスがＭＯＳ電界効果トランジスタＭＯＳ２２のゲートに、それぞれ入力される。

高圧レベルシフト回路４５には、パルス生成回路４４のオンワンショットパルスおよびオフワンショットパルスが入力される。ここで、高圧レベルシフト回路４５は、ＭＯＳ電界効果トランジスタＭＯＳ２１、ＭＯＳ２２と、抵抗Ｒ２１、Ｒ２２を備えている。抵抗Ｒ２１の一端はＭＯＳ電界効果トランジスタＭＯＳ２１のドレインに接続し、抵抗Ｒ２１の他端は電源ＶＢ２に接続する。抵抗Ｒ２２の一端はＭＯＳ電界効果トランジスタＭＯＳ２２のドレインに接続し、抵抗Ｒ２２の他端も電源ＶＢ２に接続する。

ＭＯＳ電界効果トランジスタＭＯＳ２１、ＭＯＳ２２のソースは、ともにグランドに接続している。本実施の形態では、オンワンショットパルスがＭＯＳ電界効果トランジスタＭＯＳ２１のゲートに、オフワンショットパルスがＭＯＳ電界効果トランジスタＭＯＳ２２のゲートに、それぞれ入力される。

高圧レベルシフト回路４５の出力は、高圧側パワーデバイス駆動制御回路４６に入力される。高圧レベルシフト回路４５の出力について具体的に説明すると、抵抗Ｒ１１の一端とＭＯＳ電界効果トランジスタＭＯＳ２１のドレインの接続点から第３出力信号が出力され、抵抗Ｒ１２の一端はＭＯＳ電界効果トランジスタＭＯＳ２２のドレインの接続点から第４出力信号が出力される。

第３，４出力信号は、オンワンショットパルスとオフワンショットパルスをそれぞれレベルシフトした信号である。高圧側パワーデバイス駆動制御回路４６は、第３，４出力信号を合成したパルス信号を、駆動信号ＨＯ２として生成、出力する。この合成は、具体的には、第３出力信号に同期して立ち上がり、第４出力信号に同期して立ち下がるパルス波形を生成するということである。

この駆動信号ＨＯ２により、ＭＯＳ電界効果トランジスタＭＯＳ１がスイッチング制御される。その結果、ＭＯＳ電界効果トランジスタＭＯＳ１および二次側回路４７からなる降圧チョッパ回路が作動して、制御電源電圧ＶＣＣが生成される。

エラーアンプ回路４２は、制御電源電圧ＶＣＣが抵抗Ｒ１、Ｒ２で分圧された電圧値を受けて、制御電源電圧ＶＣＣのモニタリングを行う。そのモニタリング結果が、エラーアンプ回路４２から出力デューティ可変回路４３に与えられる。これにより、制御電源電圧ＶＣＣが所望値（例えば１５Ｖ）と一致するように、出力デューティ可変回路４３がＭＯＳ電界効果トランジスタＭＯＳ１の駆動信号を適正なデューティ比に管理する。

駆動回路ＨＶＩＣ１は、リセット信号Ｒｅｓｅｔ１を受けたら、駆動信号ＨＯ１の出力を停止し、制御電源電圧ＶＣＣを低減するように出力信号ＨＯ２を変更する。これにより電力消費を抑制することができる。

すなわち、実施の形態１にかかる駆動回路ＨＶＩＣ１では、出力デューティ可変回路４３が、システムリセット回路３０からの信号を受けると制御電源電圧ＶＣＣの低減を行うようにパルス信号のデューティを低減する。特に、駆動回路ＨＶＩＣ１内において電源制御回路４０が高圧レベルシフト回路４５の前段に置かれているので、その制御精度を高くすることができる。

間欠動作回路４１は、システムリセット回路３０からの信号を受けると、出力デューティ可変回路４３の出力を間欠化する。間欠化とは、すなわち、一定周期で強制的にオフの期間を生じさせると言うものである。これにより、出力デューティ可変回路４３が実現可能な最小デューティ比のときの制御電源電圧ＶＣＣよりもさらに低い電圧へと、制御電源電圧ＶＣＣを低減することが可能となる。

特に、本実施の形態では、システムリセット回路３０からの信号を受けると、ＵＶ回路３１の最小作動電圧まで制御電源電圧ＶＣＣを低減するものとする。これにより電圧異常検知機能を確保しつつ電力消費を最小限に節約することができる。

なお、駆動回路ＨＶＩＣ１は、初期電源生成回路５０と、カウンタ回路５１とを備えている。初期電源生成回路５０は、起動時に低圧側で電源を生成するためのものである。カウンタ回路５１は、入力信号ＨＩＮが所定回数オンとなったときに初期電源生成回路５０を停止させるための信号を発するものである。これにより、起動直後からの一定期間、電源電圧を安定化させることができる。

以上説明した実施の形態１によれば、駆動回路ＨＶＩＣ１は、システム異常発生時にシステムリセット回路３０からの信号を受けると、駆動信号ＨＯ１の出力を停止しかつ制御電源電圧ＶＣＣを低減するように出力信号ＨＯ２を変更する。具体的には、ゲート駆動信号としての出力信号ＨＯ２に対して、デューティ比低減および間欠化を施す。これにより電力消費を抑制することができる。

なお、本実施の形態では、駆動回路ＨＶＩＣ１内の異常を検知する異常検知回路として、制御電源電圧ＶＣＣの値が所定値以下の場合に検知信号を発するＵＶ回路３１を設けている。しかしながら、異常検知回路として、駆動回路ＨＶＩＣ１内の温度が所定値以上か否かを検知するＯＴ回路を用いても良い。これにより高温異常を検知できる。

また、間欠動作回路４１を設けなくとも良い。出力デューティ可変回路４３のみで制御電源電圧ＶＣＣを十分に低減できるのであれば、パルス信号の間欠化は不要だからである。

図６は、本発明の実施の形態の課題を説明するために用いる半導体装置の構成を示す回路図である。図６において、図１と同一の符号を付した構成は、図１と同じ構成を示している。図６の駆動回路ＨＶＩＣ０は、図１の駆動回路ＨＶＩＣ１と同様に高圧側の駆動回路部および低圧側の駆動回路部を備えており、２つの半導体スイッチング素子（ＭＯＳ電界効果トランジスタＭＯＳＨ、ＭＯＳＬ）を駆動する。

図６において、二次側回路４７およびＭＯＳ電界効果トランジスタＭＯＳ１がコンバータ回路（降圧チョッパ回路）を構成している。ＩＰＤ４００は、ＭＯＳ電界効果トランジスタＭＯＳ１のゲート駆動信号を生成する制御部４０２を備えている。

図６の回路において、制御電源電圧ＶＣＣは、ＭＯＳ電界効果トランジスタＭＯＳ１がスイッチングされることで生成されている。図６では、制御部４０２と駆動回路ＨＶＩＣ０とが独立している。この場合、システム異常発生により駆動回路ＨＶＩＣ０が出力停止した場合であっても、ＩＰＤ４００の制御部４０２は独立に制御電源電圧ＶＣＣの生成、供給を保持してしまう。その結果、通常時と変わらず駆動回路ＨＶＩＣ０へと制御電源が供給されるという無駄が生じてしまう。

この点、実施の形態１にかかる駆動回路ＨＶＩＣ１によれば、システム異常発生時には、リセット信号Ｒｅｓｅｔ１の受信あるいはＵＶ回路３１の異常検知が行われ、システムリセット回路３０を介して駆動回路ＨＶＩＣ１の出力停止が行われる。さらに、駆動回路ＨＶＩＣ１は、出力信号ＨＯ２を調整することでＭＯＳ電界効果トランジスタＭＯＳ１のＰＷＭ制御を調整し、制御電源電圧ＶＣＣを低減することができる。これにより電力消費を抑制することができる。なお、後述する特に実施の形態３にかかる駆動回路ＨＶＩＣ３と図６の構成とを比較することによっても、図６の比較例の構成と本発明の実施の形態の構成との違いを理解することが容易である。

実施の形態２．
図２は、本発明の実施の形態２にかかる半導体素子の駆動回路ＨＶＩＣ２の構成を示す回路図である。駆動回路ＨＶＩＣ２は、システムリセット回路３０の後段の回路を変更した点を除き、実施の形態１にかかる駆動回路ＨＶＩＣ１と同じ回路構成を備えている。したがって、以下の説明では実施の形態１と同一または相当する構成については同一の符号を付して説明を行うとともに、実施の形態１との相違点を中心に説明し、共通事項は説明を簡略化ないしは省略する。

実施の形態１では、高圧レベルシフト回路４５の前段に、電源制御回路４０を配置している。しかしながら、実施の形態２では、高圧レベルシフト回路４５の後段、つまり高圧島内に、電源制御回路１４０を配置するものである。

電源制御回路１４０は、電源制御回路４０と同様に、間欠動作回路１４１、エラーアンプ回路１４２、および出力デューティ可変回路１４３を備えている。間欠動作回路１４１、エラーアンプ回路１４２、および出力デューティ可変回路１４３は、電源ＶＢ２からの電源供給を受けるとともに、基準電位ＶＳ２に接続している。

駆動回路ＨＶＩＣ２では、システムリセット回路３０の出力がパルス生成回路４４に入力される。これにより、システムリセット回路３０の出力信号の立ち上がりエッジに同期したオンワンショットパルスと、システムリセット回路３０の出力信号の立下がりエッジに同期したオフワンショットパルスとがそれぞれレベルシフトされ、間欠動作回路１４１に入力される。

間欠動作回路１４１は、高圧レベルシフト回路４５からのオンワンショットパルスに応じて間欠動作を開始し、高圧レベルシフト回路４５からのオフワンショットパルスに応じて間欠動作を停止する。出力デューティ可変回路１４３も、高圧レベルシフト回路４５からのオンワンショットパルスに応じてデューティ比低減を開始し、高圧レベルシフト回路４５からのオフワンショットパルスに応じてデューティ比低減を停止する。これにより、システム異常時に制御電源電圧ＶＣＣの低減を行うことができ、電力消費を抑制することができる。

実施の形態３．
図３は、本発明の実施の形態３にかかる半導体素子の駆動回路ＨＶＩＣ３の構成を示す回路図である。駆動回路ＨＶＩＣ３は電源制御回路２４０を駆動回路ＨＶＩＣの外側に別の独立した回路として設置している。駆動回路ＨＶＩＣ３では、高圧側パワーデバイス駆動制御回路４６の代わりに、高圧側システムリセット出力回路１４６が設けられている。

また、駆動回路ＨＶＩＣ３は、初期電源生成回路５０と、カウンタ回路５１とを備えていない。これらの点が、実施の形態１にかかる駆動回路ＨＶＩＣ１と相違している。以下の説明では実施の形態１と同一または相当する構成については同一の符号を付して説明を行うとともに、実施の形態１との相違点を中心に説明し、共通事項は説明を簡略化ないしは省略する。

駆動回路ＨＶＩＣ３は、インテリジェントパワーデバイス（ＩＰＤ）２００に接続している。

ＩＰＤ２００は、電源制御回路２４０を構成する間欠動作回路２４１、エラーアンプ回路２４２、出力デューティ可変回路２４３を備えている。さらに、ＩＰＤ２００は、パワーデバイス駆動制御回路２４４およびＭＯＳ電界効果トランジスタＭＯＳ１を備えている。ＩＰＤ２００は、出力デューティ可変回路２４３の出力するパルス信号により、ＭＯＳ電界効果トランジスタＭＯＳ１をＰＷＭ制御することができる。

ＩＰＤ２００は、制御部電源ＶＣＣ２を受ける端子と、リセット信号Ｒｅｓｅｔ２を受ける端子とを備えている。制御部電源ＶＣＣ２を受ける端子はキャパシタＣ３の一端に接続しており、キャパシタＣ３の他端はＭＯＳ電界効果トランジスタＭＯＳ１のソースに接続している。

なお、制御部電源ＶＣＣ２は、ＩＰＤ２００に内蔵された図示しない電源回路によってＭＯＳ電界効果トランジスタＭＯＳ１のドレイン電位から生成された電源である。また、同じく図示しないが、制御部電源ＶＣＣ２を受ける端子は、ダイオード等の回路を介して、駆動回路ＨＶＩＣ３の制御電源電圧ＶＣＣを受ける端子に接続している。これにより、制御電源電圧ＶＣＣが変化したときに、その変化に応じて制御部電源ＶＣＣ２も変化するようになっている。したがって、電源制御回路２４０が、制御部電源ＶＣＣ２の変化を監視することで制御電源電圧ＶＣＣをモニタリングすることができる。

なお、この制御部電源ＶＣＣ２は抵抗Ｒ２１、Ｒ２２で分圧されてエラーアンプ回路２４２に入力されている。エラーアンプ回路２４２は制御部電源ＶＣＣ２をモニタリングすることで制御電源電圧ＶＣＣをモニタリングし、出力デューティ可変回路２４３にフィードバックする。その結果、出力デューティ可変回路２４３の出力するパルス信号（すなわちＭＯＳ電界効果トランジスタＭＯＳ１のゲート駆動信号）のデューティ比が適正に管理される。

実施の形態３においては、出力信号ＨＯ２は、リセット信号Ｒｅｓｅｔ２としてＩＰＤ２００に入力される。これは、実施の形態１および２においては出力信号ＨＯ２がＭＯＳ電界効果トランジスタＭＯＳ１のゲート駆動信号として提供されていたのと相違している。

リセット信号Ｒｅｓｅｔ２は、ＩＰＤ２００に制御電源電圧ＶＣＣを低減させるように指示する信号である。具体的には、このリセット信号Ｒｅｓｅｔ２は、電源制御回路２４０に対して、ＭＯＳ電界効果トランジスタＭＯＳ１のゲート駆動信号のデューティ比を低下させ、かつこのゲート駆動信号を間欠化させるように指示する信号である。

すなわち、リセット信号Ｒｅｓｅｔ２が通常状態（例えばハイ）から異常状態（例えばロー）に切り替わると、その信号が間欠動作回路２４１および出力デューティ可変回路２４３に与えられる。そうすると、間欠動作回路２４１および出力デューティ可変回路２４３は、実施の形態１において間欠動作回路４１および出力デューティ可変回路４３がシステムリセット回路３０からの信号を受けて行ったのと同様の動作を行う。その結果、ＭＯＳ電界効果トランジスタＭＯＳ１のゲート駆動信号のデューティ比を低下させ、かつこのゲート駆動信号を間欠化させることができる。これにより、システム異常時に制御電源電圧ＶＣＣの低減を行い、電力消費を抑制することができる。

実施の形態４．
図４は、本発明の実施の形態４にかかる半導体素子の駆動回路ＨＶＩＣ４の構成を示す回路図である。駆動回路ＨＶＩＣ４は、低圧側のパワーデバイス駆動制御回路などを有さない点を除いては、実施の形態３にかかる駆動回路ＨＶＩＣ３と同様の構成を備えている。

また、駆動回路ＨＶＩＣ４が接続する半導体スイッチング素子がＭＯＳ電界効果トランジスタＭＯＳＨのみであり、このＭＯＳ電界効果トランジスタＭＯＳＨがＬＥＤ電源３００に接続している点が、上記の各実施の形態とは相違している。以下の説明では実施の形態３と同一または相当する構成については同一の符号を付して説明を行うとともに、実施の形態３との相違点を中心に説明し、共通事項は説明を簡略化ないしは省略する。

ＬＥＤ電源３００は、直列接続した複数の発光ダイオードＬＥＤに直流電流を供給する点灯回路であり、ダイオードＤ３、インダクタ要素としてのトランスＴＲ、キャパシタＣ３、抵抗Ｒ３を備えている。ダイオードＤ３のアノードはグランドＧＮＤに接続し、ダイオードＤ３のカソードはトランスＴＲの一端に接続している。トランスＴＲの他端はキャパシタＣ３の一端および発光ダイオードＬＥＤのアノードに接続している。キャパシタＣ３の他端は抵抗Ｒ３の一端に接続しており、抵抗Ｒ３の他端はグランドに接続している。

なお、ＬＥＤ電流検知回路やＬＥＤ電圧検知回路等の各種回路が設けられることもあるが、本実施の形態ではそれらの回路は省略している。ＭＯＳ電界効果トランジスタＭＯＳＨのソースはダイオードＤ３のカソードに接続しており、スイッチング素子として機能する。このように、ＬＥＤ電源３００を制御するという用途にも駆動回路ＨＶＩＣ４が用いられることができる。

実施の形態５．
図５は、本発明の実施の形態５にかかる半導体素子の駆動回路ＨＶＩＣ５の構成を示す回路図である。駆動回路ＨＶＩＣ５は、実施の形態３にかかる駆動回路ＨＶＩＣ３に、初期電源生成回路５０と、カウンタ回路５１とを追加したものである。実施の形態３と同一または相当する構成については同一の符号を付しており、実施の形態３との相違点を中心に説明し、共通事項は説明を簡略化ないしは省略する。

駆動回路ＨＶＩＣ５は、実施の形態１と同様に初期電源生成回路５０とカウンタ回路５１とを備えている。初期電源生成回路５０は起動時に低圧側で電源を生成することができ、カウンタ回路５１により入力信号ＨＩＮが所定回数オンとなったときに初期電源生成回路５０を停止させることができる。これにより、起動直後からの一定期間、電源電圧を安定化させることができる。

ＨＶＩＣ１ 駆動回路、１０ 入力回路、１１ パルス生成回路、１２ 高圧レベルシフト回路、１３ 高圧側パワーデバイス駆動制御回路、２０ 入力回路、２１ ディレイ回路、２２ 低圧側パワーデバイス駆動制御回路、３０ システムリセット回路、３１ ＵＶ回路、４０ 電源制御回路、４１ 間欠動作回路、４２ エラーアンプ回路、４３ 出力デューティ可変回路、４４ パルス生成回路、４５ 高圧レベルシフト回路、４６ 高圧側パワーデバイス駆動制御回路、４７ 二次側回路、５０ 初期電源生成回路、５１ カウンタ回路、１４０ 電源制御回路、１４１ 間欠動作回路、１４２ エラーアンプ回路、１４３ 出力デューティ可変回路、１４６ 高圧側システムリセット出力回路、２４０ 電源制御回路、２４１ 間欠動作回路、２４２ エラーアンプ回路、２４３ 出力デューティ可変回路、２４４ パワーデバイス駆動制御回路、３００ ＬＥＤ電源

Claims (8)

1. 入力信号を受けるための入力端子と、
   前記入力信号から生成した駆動信号を出力する第１出力端子と、
   電源生成装置と接続し、前記電源生成装置から制御電源電圧を受ける制御電源端子と、
   前記電源生成装置と接続し、前記電源生成装置に出力信号を与える第２出力端子と、
   リセット信号を受けるリセット信号端子と、
   を備え、
   前記リセット信号を受けたら、前記駆動信号の出力を停止し、前記電源生成装置が前記制御電源電圧を低減するように前記出力信号を変更することを特徴とする半導体素子の駆動回路。
2. レベルシフト回路と、
   前記レベルシフト回路の前段に設けられ、パルス信号を生成して前記出力信号として出力し、前記出力信号のオンデューティ比が可変な電源制御回路と、
   をさらに備え、
   前記出力信号が前記電源生成装置のスイッチング素子の駆動信号であることを特徴とする請求項１に記載の半導体素子の駆動回路。
3. 前記電源制御回路は、
   前記パルス信号のデューティ比を変更可能な出力デューティ可変回路と、
   前記リセット信号を受けたら、前記出力デューティ可変回路の出力を間欠化する間欠回路と、
   を含むことを特徴とする請求項２に記載の半導体素子の駆動回路。
4. 前記制御電源電圧を電源として作動し、前記駆動回路内の異常を検知する異常検知回路を備え、
   前記リセット信号を受けたら、前記異常検知回路の最小作動電圧まで前記制御電源電圧を低減することを特徴とする請求項１に記載の半導体素子の駆動回路。
5. 前記異常検知回路は、前記制御電源電圧の値が所定値以下か否かを検知するＵＶ回路と、前記駆動回路内の温度が所定値以上か否かを検知するＯＴ回路と、のうち少なくとも一方を含むことを特徴とする請求項４に記載の半導体素子の駆動回路。
6. 前記制御電源端子と接続し、起動時に前記制御電源端子に電圧を供給する初期電源生成回路をさらに備えることを特徴とする請求項１乃至５のいずれか１項に半導体素子の駆動回路。
7. 前記入力端子への入力信号が所定回数オンとなったときに前記初期電源生成回路を停止させるカウンタ回路をさらに備えることを特徴とする請求項６に記載の半導体素子の駆動回路。
8. 前記電源生成装置が、スイッチング素子を有するコンバータ回路と、前記スイッチング素子を制御するためのパルス信号を生成し前記パルス信号のオンデューティ比が可変な電源制御回路とを含み、
   前記出力信号は、前記電源制御回路に対して前記パルス信号のデューティ比を低下させ又はおよび前記パルス信号を間欠化させるための第２リセット信号であることを特徴とする請求項１に記載の半導体素子の駆動回路。

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