JP2013135101A - 半導体集積回路装置 - Google Patents

Abstract

【課題】ＩＲｄｒｏｐ等の電源電圧の変化を精密に補正する。
【解決手段】半導体集積回路装置は、第１電源配線と、第２電源配線と、電源制御部とを備える。電源制御部は、第１電源配線と第２電源配線とを接続する配線の開閉を制御するスイッチ部と、第１電源配線の電圧を監視する電圧モニタと、電圧モニタが検出した電圧の履歴を記録する電圧記録部と、電圧の履歴に基づいて、第１電源配線の電圧が所定の基準を下回ったときにスイッチ部を閉じる電圧調整制御を行う電源制御回路とを備える。
【選択図】図１

Description

本発明は、半導体集積回路装置に関する。本発明は特に、半導体集積回路に対して電源電圧を供給する電源回路装置に関する。

ＬＳＩの動作中、消費電流に応じたＩＲｄｒｏｐが生じる。そのため、ＬＳＩに実質的に印可される電源電圧は、外部の電源回路から供給される電圧よりも低くなる。ＬＳＩに印可される電圧を一定値（最小動作電圧）以上に保つためには、ＩＲｄｒｏｐを考慮して、外部から供給する電圧自体を高くすればよい。しかしながら、このような対処には、消費電力が増加してしまうという問題がある。この問題を解消するために、ＩＲｄｒｏｐが検出されたときだけ電源電圧を高くする技術が知られている。

特開２００９−１６７７６号公報

特許文献１には、半導体集積回路の電源性能を向上させるための技術が記載されている。この技術では、電圧モニタで電源配線ＶＤＤ１の電圧を検出し、一定値以上の電圧降下が生じたときに、電源配線ＶＤＤ１の電圧より高い電源電圧を供給する電源配線ＶＤＤ２を、電源配線ＶＤＤ１に一時的に接続する。

この技術では、電源配線ＶＤＤ２と接続されている期間に電圧モニタで検出される電圧は電圧降下量が低減された電圧になる。そのため、次の制御タイミングでは電源配線ＶＤＤ２による補償が小さくなり、電圧降下量が大きくなる。

図１３の例を用いて、この問題について更に説明する。電源配線ＶＤＤ１の正常時の電圧がＶ１であるとする。上から２段目のグラフは、電源配線ＶＤＤ２との接続による補正を行わない場合のＶＤＤ１のＩＲｄｒｏｐの一例を示す。時刻ｔ１以降、電圧降下量ΔＶの電圧降下が発生していることを示している。

上から３段目のグラフは、電源配線ＶＤＤ２を用いた補正を行った場合の電源配線ＶＤＤ１の電圧を示す。周期的な矩形パルス波形を示すイネーブル（ＥＮ）信号の立ち上がりのタイミングで、電源配線ＶＤＤ１の電圧降下量ΔＶが検出される。時刻ｔ１において電圧降下量ΔＶ＝１が検出されると、次の時刻ｔ２において電源配線ＶＤＤ２と接続することにより電圧が補正され、電圧降下量がΔＶ＝０となる。その結果、次の時刻ｔ３においては電源配線ＶＤＤ１の電圧が補正されず、再びΔＶ＝１の電圧降下が発生する。

特に、低電圧で動作する半導体集積回路装置の場合には、電圧の補正を精密に行うことが望まれる。従って、図１４に示したような電圧の補正では十分でない場合が考えられる。より精密な電圧の補正を可能とする技術が望まれる。

本発明の一側面において、半導体集積回路装置は、第１電圧源に接続される第１電源配線と、第２電圧源に接続される第２電源配線と、電源制御部とを備える。電源制御部は、第１電源配線と第２電源配線との間に設けられるスイッチ部と、第１電源配線の電圧を監視する電圧モニタと、電圧モニタが検出した電圧の履歴を記録する電圧記録部と、電圧の履歴に基づいてスイッチ部を開閉して第１電源配線の電圧調整制御を行う電源制御回路とを備える。

本発明によれば、第１電源配線の電圧の検出値の履歴に基づいて、電圧降下が発生したときに第２電源配線と接続する電圧調整制御が実行される。このような制御により、電圧降下の瞬間値のみに基づいた場合よりも精密な補正が可能となる。

本発明により、ＩＲｄｒｏｐ等の電源電圧の変化を精密に補正することを可能とする技術が提供される。

図１は、第１実施形態における全体回路構成を示す。 図２は、第１実施形態における制御信号生成回路を示す。 図３は、第１実施形態における電源電圧の補正の例を示す。 図４は、第２実施形態における全体回路構成を示す。 図５は、第２実施形態における制御信号生成回路を示す。 図６は、第２実施形態における電源電圧の補正の例を示す。 図７は、第３実施形態における全体回路構成を示す。 図８は、第３実施形態における制御信号生成回路を示す。 図９は、第４実施形態における全体回路構成を示す。 図１０は、第５実施形態のレイアウトパターンを示す。 図１１は、第６実施形態のレイアウトパターンを示す。 図１２は、第７実施形態のレイアウトパターンを示す。 図１３は、参考例における電源電圧の補正を示す。 図１４は、第８実施形態におけるレイアウトパターンを示す。 図１５は、第９実施形態におけるレイアウトパターンを示す。 図１６は、第１０実施形態における電源制御部を示す。 図１７は、第１０実施形態における電圧モニタを示す。 図１８は、第１０実施形態の変形例における電源制御部を示す。

以下、添付図面を参照して、本発明の実施形態を説明する。本実施形態においては、ある特定の時点での電圧モニタで検出した電圧降下量だけでなく、或るタイミング以降に検出した電圧降下量を累積した値に応じて電源配線ＶＤＤ２と電源配線ＶＤＤ１との接続を制御する。こうすることで、ＶＤＤ２と接続されていない場合、すなわち補償されていない場合のＶＤＤ１の本来の電圧降下量に応じてＶＤＤ２とＶＤＤ１の接続が制御されることになり、電圧降下を抑えることができる。

図１は、本発明の第１実施形態における電源制御部１を示す。電源制御部１は、ＣＰＵ等の半導体集積回路装置に搭載され、半導体集積回路を駆動するための電源を制御する機能を有する。電源制御部１は、電圧モニタ２、制御信号生成回路３、電源制御回路４及びスイッチ５を備える。電源制御部１は、第１電源配線ＶＤＤ１と、第２電源配線ＶＤＤ２とに接続される。第１電源配線ＶＤＤ１は、例えば半導体集積回路装置の周辺部に設けられた電源パッドを介して、外部電源である第１電圧源に接続される。第２電源配線ＶＤＤ２は、同様に電源パッドを介して外部電源である第２電圧源に接続され、第１電源配線ＶＤＤ１よりも高い電圧を供給する。あるいは第２電源配線ＶＤＤ２には、半導体集積回路装置の内部に設けられた昇圧回路がＶＤＤ１を昇圧することによって得られた電源電圧が供給される。

スイッチ５は、電源制御回路４の出力信号によって決められたタイミングで、第１電源配線ＶＤＤ１と第２電源配線ＶＤＤ２とを接続する配線の開閉を制御する。電源制御回路４は、スイッチ５の開閉を制御することによって、第１電源配線ＶＤＤ１と第２電源配線ＶＤＤ２との接続／遮断を制御する。このようなスイッチ５は、電源スイッチと同様のＰ−ｃｈａｎｎｅｌトランジスタによって構成できる。

電圧モニタ２は、第１電源配線ＶＤＤ１の電圧をモニタする。電圧モニタ２は特に、予め設定された期間（例えば電源制御部１が電力を供給する回路を駆動するクロック信号ＣＬＫの１クロックサイクル）における第１電源配線ＶＤＤ１の電圧降下量ΔＶを検出する。

電圧降下量ΔＶを検出するために、電圧モニタ２には例えば、ＣＰＵ等のＩＲｄｒｏｐの原因となる回路を通過した後の第１電源配線（監視対象）と、そのような回路を経由せず、電源電圧からの降下が少ない経路に配置された参照用の第１電源配線（または、ＣＰＵ等の回路の駆動に使用されないため電圧降下が少ない第２電源配線ＶＤＤ２）が接続される。参照用の第１又は第２電源配線の電圧を基準として、監視対象の第１電源配線ＶＤＤ１の電圧を測定することにより、電圧降下量を検出することができる。

検出された電圧降下量ΔＶは、制御信号生成回路３に出力される。図２は、制御信号生成回路３の構成を示す。制御信号生成回路３は、加算器６とＦ／Ｆ（フリップフロップ回路）７とを備える。Ｆ／Ｆ７は、電圧モニタ２の検出によって得られた第１電源配線ＶＤＤ１の電圧に関する情報の履歴を記録する電圧記録部として機能する。具体的には、Ｆ／Ｆ７は、加算器６から出力された値（過去の電圧ｄｒｏｐ値ΔＶの累積値ΣΔＶ）を格納する。加算器６は、電源制御部１に供給される電源電圧補正用のクロック信号（図示せず）の現在のサイクルにおけるΔＶと、前回のサイクルまでにＦ／Ｆ７に蓄積された累積値ΣΔＶとを加算して、Ｆ／Ｆに今回のΔＶの累積値として出力する。

電源制御回路４は、Ｆ／Ｆ７に格納された電圧の履歴（本実施形態では電圧降下の累積値ΣΔＶ）に基づいて、第１電源配線ＶＤＤ１の電圧が所定の基準を下回ったときにスイッチ５を閉じる電圧調整制御を行う。ＩＲｄｒｏｐ等による電圧降下は、第１電源配線ＶＤＤ１によって駆動される半導体集積回路を駆動するクロック信号と概ね同期して発生する場合が多いため、Ｆ／Ｆ７は、そのクロック信号の１周期以上に渡る電圧降下の累積値が蓄積されることが望ましい。

電圧調整制御の一例について、詳細に説明する。所定の周期、たとえばクロック信号ＣＬＫの周期ごとに、電圧モニタ２は参照用配線Ｖｒｅｆから供給される基準電圧に対する電源配線ＶＤＤ１の電圧の変動量ΔＶを検出し、デジタル値として出力する。ここで、ΔＶ＜０である時、すなわち電圧降下が生じたときには正の値を出力するものとする。制御信号生成回路３は、前回の制御信号生成回路３の出力と、今回の電圧モニタ２の出力を加算した値（上述の数式（１）の値）を出力する。電源制御回路４は、制御信号生成回路３の出力値（電圧降下累積値）に応じてスイッチ５を制御してＶＤＤ２とＶＤＤ１を接続する。この制御は、電圧降下累積値が大きいほどＶＤＤ２側からＶＤＤ１側へ供給される電荷量が多くなるようにスイッチ５の接続時間を調整することによって行われる。

制御信号生成回路３は、前回の制御信号生成回路の出力と、今回の電圧モニタの出力を加算した値を出力する。そのため、クロック信号ＣＬＫのｉサイクル目の制御信号生成回路出力をＣＴＲＬ_ｉとすると、Ｆ／Ｆ７に蓄積される電圧降下累積値は、以下の総和で示される。

この累積値が所定の設定値を上回ると、電圧調整制御が実行される。

仮に制御信号生成回路３が無かったとすると、ＣＴＲＬ_ｉは直前のサイクルのΔＶのみに依存する。そのため、例えばＶＤＤ１の電圧降下量が常に一定の場合、補正してΔＶ＝０になっているサイクルの次のサイクルでは補正が行われない。その結果、図１３で説明したように、補正を行った次のサイクルでは電圧降下が生じてしまう。一方、本実施形態では前回の補正量と、補正後のΔＶの和によってＣＴＲＬ_ｉを決定する、すなわちΣΔＶによって補正量を決める。

図３は、上述の方法でＶＤＤ１の電圧の補正を行った例を示す。クロック信号ＣＬＫの立ち上がりのタイミングでＶＤＤ１の電圧の検出と補正が行われる。上から２段目のグラフは、ＶＤＤ２による補正を行わなかったときのＶＤＤ１の電圧降下の例を示す。時刻ｔ１以降、基準となる電圧Ｖ１からΔＶの電圧降下を示している。

図３の上から４段目のグラフは、比較のために、図１３と同様の補正を行った場合の補正量ＣＴＲＬを示す。時刻ｔ１において電圧降下量ΔＶが検出されると、補正量としてΔＶが出力され、スイッチ５をそのΔＶに応じた期間オンにすることによって、ＶＤＤ１の電圧降下が補正される。クロック信号ＣＬＫの次の周期では、ＶＤＤ１の電圧降下量が０であることが検出されるため、時刻ｔ２においては補正量として０が出力される。

図３の上から５段目のグラフは、本実施形態における補正量ΣＣＴＲＬを示す。時刻ｔ１において、ＶＤＤ１の電圧降下量の検出値に応じた補正量ΔＶが出力される。時刻ｔ２以降においては、ＶＤＤ１の電圧が補正された結果、電圧降下量の検出値は概ね０であり、前回の時刻ｔ１における補正量ΔＶとの合計値ΣＣＴＲＬ＝ΔＶが補正値として出力される。その結果、ＶＤＤ１の電圧は上から３段目のグラフのように適切に補正される。

本実施形態において、電源制御回路４は、以下の方法で電圧調整制御を実行することができる。電圧モニタ２が検出した第１電源配線ＶＤＤ１の電圧の基準値からの降下幅の累積値が大きいほど、スイッチ５が閉じる時間を（例えば比例的に）長くする。または、その累積値が大きいほど、第１電源配線ＶＤＤ１と第２電源配線ＶＤＤ２とを接続する経路の抵抗値を小さくする。後者は例えば、ＶＤＤ１とＶＤＤ２を接続するスイッチを複数設け、その複数のスイッチのうちのオンする個数を調節することによって実行できる。

図４は、本発明の第２実施形態における電源制御部１ａを示す。第１実施形態とほぼ同様で、制御信号生成回路３ａの構成および電圧モニタ２ａの出力が異なる。電圧モニタ２ａは、ＶＤＤ１の電圧降下量ΔＶだけでなく、クロック信号ＣＬＫのエッジに対して電圧変動が生じるタイミングΔＴも検出する。

図５は、制御信号生成回路３ａの構成を示す。ΔＶの処理方法については第１実施形態と同じである。一方、ΔＴについては、ΔＶが予め設定された一定値ΔＶｒｅｆより大きい時、すなわちＶＤＤ１の電圧に一定以上の変動が生じている場合には、電源制御回路４へ送る情報を更新する。電圧調整制御を安定的に実行するために、変動が一定値以下の場合は、それまでの情報を維持する。

このような制御を具体的に実行するのが、比較器１１、ＡＮＤ素子１２、Ｆ／Ｆ１４である。比較器１１は、検出された電圧降下量ΔＶが予め設定された閾値ΔＶｒｅｆよりも小さいとき０を出力し、大きいとき１を出力する。ＡＮＤ素子１２は、クロック信号ＣＬＫが１で比較器１１の出力が１のときのみ１を出力する。ＡＮＤ素子１２が１を出力したタイミングに同期して、Ｆ／Ｆ１４は、クロック信号ＣＬＫに対するｄｒｏｐ開始タイミングのずれ量を示すΔＴを更新する。

本実施形態における電圧モニタ２ａは、タイミングずれ算出機能を有する。この機能により、電圧の検出値の履歴に基づいて、クロック信号ＣＬＫの立ち上がりのタイミングと、第１電源配線ＶＤＤ１の電圧が降下し始める降下開始タイミングとのずれであるΔＴが算出され、制御信号生成回路３ａに出力される。

ΔＴを検出するために、例えば電圧モニタ２ａを、ＣＰＵなどの回路を駆動するためのクロック信号ＣＬＫよりも高速のクロック信号によって駆動する。例えばクロック信号ＣＬＫの１周期当たり１０回、電圧モニタ２ａによってＶＤＤ１の電圧を検出する。このようにして検出された電圧降下開始のタイミングを示すΔＴが、図５のＦ／Ｆ１４に入力される。電源制御回路４は、クロック信号ＣＬＫの立ち上がりのタイミングにずれ量ΔＴを加えることにより、電圧が降下し始めるタイミングでスイッチ５を制御して、電圧降下を補正する。

電圧変動を補正するタイミングが最適化されるため、変動が生じる時点から補正することができ、電圧変動を最小限に抑えることができる。図６は、その一例を示す。上から２段目のグラフＣ−ＶＤＤは、補正前の電圧降下の一例を示す。この例に示されているように、電圧降下は、ＶＤＤ１によって駆動される対象回路のクロック信号に同期して周期的に発生することが多い。図６の例では、クロック信号の立ち上がりのタイミングｔ１、ｔ２等に対してΔＴだけ先行して、ＶＤＤ１の電圧降下が始まっている。

本実施形態により、電源制御回路４はクロック信号ＣＬＫの立ち上がりのタイミングよりもΔＴ早い時刻にスイッチ５を閉じてＶＤＤ１の電圧を補正する。その結果、図６の３段目のグラフのように、電圧降下の開始時点から電圧を補正することができる。電圧降下を検出した後で電源電圧を補正する方法では、一旦は電圧降下が生じてしまう。しかし本実施形態においては、そのような一時的な電圧降下を抑えることができる。

図７は、第３実施形態における電源制御部１ｂを示す。第１実施形態とほぼ同様で、制御信号生成回路３ｂの構成が異なる。制御信号生成回路３ｂの構成を図８に示す。制御信号生成回路３ｂは、電流源２０、キャパシタ２２、Ａ／Ｄコンバータ２３およびスイッチ２１を備える。キャパシタ２２の第１端子は接地され、第２端子はスイッチ２１を介して電源配線ＶＤＤ１に接続される。キャパシタの第２端子は更に、Ａ／Ｄコンバータ２３の入力端子に接続される。

制御信号生成回路３ｂは、動作開始時にスイッチ２１を閉じてキャパシタ２２の電位を初期化する。スイッチ２１を開けてＶＤＤ１との接続を遮断した後、電流源２０が一定の電流をキャパシタ２２に供給する。電流源２０が供給する電流は、電圧モニタ２が出力したＶＤＤ１の電圧の検出値と、参照用配線Ｖｒｅｆから供給される予め設定された基準電圧との差に比例するように制御される。その結果、キャパシタ２２の電位は、第１実施形態においてＦ／Ｆ７に蓄積された電圧降下累積値に相当するアナログ値を示す。この電位は、Ａ／Ｄコンバータ２３でデジタル値に変換され、電源制御回路４ｂへ送られる。このデジタル値が所定の基準を満たすと（閾値を上回ると）、電圧調整制御が実行される。

電源配線ＶＤＤ１の電圧降下量が補正される原理及び効果は第１実施形態と同様である。しかしながら、第１実施形態におけるＦ／Ｆ７の値はクロックサイクルに同期して離散的にアップデートされるのに対して、図８のキャパシタ２２の電位は、電流源２０からの電荷の流入により、リアルタイムで連続的に変化する。そのため、電源制御回路４ｂの制御タイミング（電源制御部１ｂの外部から与えられる信号ＣＬＫ２で決定される）を電圧モニタ２とは別に任意に設定できる。

図９は、第４実施形態における電源制御部１−１〜１−Ｎを示す。個別の制御回路自体は第１実施形態あるいは第２実施形態とほぼ同じで、以下の点が異なる。電源回路は、ＶＤＤ１とＶＤＤ２を介して、複数の電源制御部１−１〜１−Ｎに駆動電圧を供給する。電源制御部１−１〜１−Ｎの各々は、第１実施形態における電源制御部１と同様の構成を有する。図９の構成に替えて、電源制御部１−１〜１−Ｎの各々は第２、第３実施形態の電源制御部１ａ、１ｂの構成のいずれかを備えていてもよい。

電源制御部１−１〜１−Ｎがチップ上に複数個設けられており、電圧モニタ２が存在する領域ごとに細かい電圧補正が可能になる。そのため、ＶＤＤ２とＶＤＤ１を接続することによる電力増加を最小限に抑えることができる。

図１０は、第５実施形態における半導体集積回路装置のレイアウトパターンを示す。個別の回路構成自体は第１〜第４実施形態などと同じである。制御信号生成回路３、電源制御回路４の配置については任意の箇所でよいため記載を省略している。

電源パッド３２、３３は、半導体集積回路装置の周辺部分に設けられ、それぞれ第１電源配線ＶＤＤ１と第２電源配線ＶＤＤ２とに接続される。このチップ内において、電圧モニタ３５（図１の電圧モニタ２に相当）は、Ｆ／Ｆなど同期クロックが入力される素子が多く含まれるブロック（例えばＣＰＵ３４）の内部もしくは周辺に配置される。

電圧モニタ３５は、電源パッド３２、３３から離れた位置に配置することが望ましい。特に、ＣＰＵ３４などのＩＲｄｒｏｐの発生源となる回路を挟んで電源パッド３２、３３の反対側に設けられることが望ましい。具体的には例えば、電源パッド３２、３３から駆動電圧を供給されるモジュール（ＣＰＵ３４）を挟んで、通常時の電源電圧ＶＤＤ１を供給する電源パッド３２と反対側の辺に電圧モニタ３５を配置することが望ましい。

ＶＤＤ１とＶＤＤ２を接続するスイッチ３６（図１のスイッチ５に相当）は、電圧モニタ３５の直近（電源パッド３２に対して、監視対象モジュールであるＣＰＵ３４の反対側の端部）に配置する。このように電圧モニタ３５とスイッチ３６を配置することで、ＩＲｄｒｏｐ量が大きい箇所をモニタし、その大きなＩＲｄｒｏｐ量を効率よく補償することができる。

図１１は、第６実施形態における半導体集積回路装置のレイアウトパターンを示す。個別の回路構成自体は第１〜第４実施形態などと同じである。制御信号生成回路３、電源制御回路４の配置については任意の箇所でよいため記載を省略している。チップの周辺領域にＩ／Ｏパッド３１が設けられる。Ｉ／Ｏパッドの一部は、電源電圧ＶＤＤ１、ＶＤＤ２に接続される電源パッド３２、３３として用いられる。

チップ内において電圧モニタ４５（図１の電圧モニタ２に相当）は、Ｆ／Ｆなど同期クロックが入力される素子が多く含まれるブロック（例えばＣＰＵ４４）の内部もしくは周辺、かつ電源パッド３２、３３から離れた位置に配置する。また、ＶＤＤ１とＶＤＤ２を接続する複数のスイッチ４６（図１のスイッチ５に相当）は上記ブロックの周辺に分散して配置する。電源制御回路４は、これら複数のスイッチ４６の開閉を同時に制御する。

このように電圧モニタ４５とスイッチ４６を配置することで、ＩＲｄｒｏｐ量が大きい箇所をモニタするとともに、大きなＩＲｄｒｏｐ量が生じるブロックが大きな場合でもＩＲｄｒｏｐ量を効率よく補償することができる。

図１２は、第７実施形態における半導体集積回路装置のレイアウトパターンを示す。個別の回路構成自体は第１〜第４実施形態などと同じである。本実施形態においては、チップ内において電源領域Ｍ１〜Ｍ５が複数に分かれている。特に、複数の電源領域Ｍ１〜Ｍ５に電源パッド５２、５３から供給される電源電圧が共通の場合には、第４実施形態が適用できる。その場合、複数の電源領域Ｍ１〜Ｍ５に対応して、図９に示した電源制御部１−１〜１−Ｎがそれぞれ設けられる。

一般的に、複数の電源からそれぞれ電力を供給される複数のモジュールＭ１〜Ｍｎ（ｎは２以上の整数）を備えた半導体集積回路装置において、各モジュールＭｉ（ｉは１以上ｎ以下の整数）が、第ｉ番目の第１電圧源に接続される第１電源配線ＶＤＤ１と、第ｉ番目の第２電圧源に接続される第２電源配線ＶＤＤ２と、第ｉ番目の電源制御部１とを備える。

制御信号生成回路３、電源制御回路４の配置については任意の箇所でよいため記載を省略している。チップ内において電源領域Ｍ１〜Ｍ５が複数に分かれている場合、電圧モニタ５５およびスイッチ５６を各電源領域に配置する。各電源領域内で配置する位置については第５、第６実施形態と同じである。このように電圧モニタ５５とスイッチ５６を配置することで、電源領域が複数存在する場合でもＩＲｄｒｏｐ量を効率よく補償することができる。

図１４は、第８実施形態におけるレイアウトパターンを示す。個別の回路構成自体は第１実施形態〜第４実施形態などと同じである。電源パッド６２には電源電圧ＶＤＤ１を供給する外部電源が接続される。電源パッド６２は、チップ内において、図１の第１電源配線ＶＤＤ１に相当する配線と、それ以外の参照用配線Ｖｒｅｆとに接続される。第１電源配線ＶＤＤ１は、ＣＰＵなどの半導体集積回路を駆動すると共に、電圧モニタ６５により電圧を監視される。参照用配線Ｖｒｅｆは、回路の駆動に使用されずに、電圧モニタ６５にのみ接続される。

このような構成において、第１電源配線ＶＤＤ１の電圧はＩＲｄｒｏｐの影響を受け、参照用配線Ｖｒｅｆの電圧は影響を受けない。従って電圧モニタ６５がＶｒｅｆの電圧を基準としてＶＤＤ１の電圧を監視することにより、ＩＲｄｒｏｐ量を精度良く検出することができる。

図１５は、第９実施形態におけるレイアウトパターンを示す。個別の回路構成自体は第１実施形態〜第４実施形態などと同じである。本実施形態においては、チップ内に昇圧回路７３が設けられる。電源パッド７２から、電源配線ＶＤＤ１の電圧が供給される。昇圧回路７３は、その電圧を入力して、補正用の電源配線ＶＤＤ２の電圧を生成する。言い換えれば、第１実施形態において第２電源配線ＶＤＤ２に電圧を供給する第２の電圧源として、昇圧回路７３が用いられる。

ＶＤＤ２はＣＰＵなどの回路に対してＩＲｄｒｏｐを補償する分だけ電圧を供給できればよく、恒常的に電圧を供給する必要は無い。そのためＶＤＤ２の供給能力はＶＤＤ１に比べて非常に小さくて良い。したがって、昇圧回路７３の規模もそれほど大きくなくて済む。このような構成によって、外部から補正用の電源電圧を電源配線ＶＤＤ２に供給する必要が無くなる。

図１６は、第１０実施形態における電源制御部８１を示す。負荷回路８６に供給する電力を制御する電源制御部８１は、電圧モニタ８２、制御信号生成回路８３、電源制御回路８４、スイッチ８５を備え、電源配線ＶＤＤ１の電圧よりも高い電圧が電源配線ＶＤＤ２から供給される。電圧モニタ８２の構成を図１７に示す。電圧モニタ８２は、２つのＡ／Ｄコンバータ８７、８８、および減算器８９を備える。本実施形態においては、第８実施形態あるいは第９実施形態と同様のレイアウトパターンを採用することができる。電源制御部８１には更に、第１電源配線ＶＤＤ１、第２電源配線ＶＤＤ２からの電圧の他に、参照用配線Ｖｒｅｆからの基準電圧が供給される。

電圧モニタ８２において、Ａ／Ｄコンバータ８７はＶＤＤ１の電圧をデジタル値に変換し、Ａ／Ｄコンバータ８８はＶｒｅｆの電圧をデジタル値に変換する。減算器８９は、ＶＤＤ１の電圧のデジタル値とＶｒｅｆの電圧のデジタル値との差分値を生成することにより、ＩＲｄｒｏｐによる電圧降下量ΔＶを出力する。

ＶＤＤ１の電圧降下量が補正される原理及び効果は第１実施形態と同様である。しかしながら、本実施形態においては、電源制御部８１の少なくとも一部が、第２電源配線ＶＤＤ２からの電圧供給により駆動される。特に、ＶＤＤ１の電圧を監視する電圧モニタ８２を、ＶＤＤ１の電圧より高いＶＤＤ２の電圧で駆動することが望ましい。このような構成により、入力電圧(ＶＤＤ１、ＶＤＤＲＥＦ)と電源電圧(ＶＤＤ２)にある程度の電位差を設けることが可能である。その結果、検出精度を高めることができる。

なお、アナログ値である電圧値を検出する必要があるのは電圧モニタ８２のみである。従って、例えば図１８に示すように、負荷回路９７を駆動する電源制御部９１において、電圧モニタ９２はＶＤＤ２で駆動し、制御信号生成回路９３および電源制御回路９４はＶＤＤ１で駆動してもよい。この場合、ＶＤＤ１とＶＤＤ２のオンオフを制御するスイッチ９５は電源配線ＶＤＤ２の電圧で制御する必要があるため、電源制御回路９４とスイッチ９５の間にレベルシフタ９６を挿入する。このような構成では、制御信号生成回路９３および電源制御回路９４を電源配線ＶＤＤ２よりも電圧が低い電源配線ＶＤＤ１で駆動することにより、消費電力を抑えることができる。

以上、いくつかの実施形態を例示して本発明について説明してきたが、本発明はこれらの実施形態に限定されるものではなく、当業者ならば様々な変形を加えることができる。例えば、以上に説明した実施形態は、矛盾の無い範囲で互いに任意に組み合わせることが可能である。

１、１ａ 電源制御部
１−１〜１−Ｎ 電源制御部
２ 電圧モニタ
３、３ａ、３ｂ 制御信号生成回路
４、４ｂ 電源制御回路
５ スイッチ
６ 加算器
７ Ｆ／Ｆ
１０ 加算器
１１ 比較器
１２ ＡＮＤ素子
１３ Ｆ／Ｆ
１４ Ｆ／Ｆ
２０ 電流源
２１ スイッチ
２２ キャパシタ
２３ Ａ／Ｄコンバータ
３０ 半導体集積回路装置
３１ Ｉ／Ｏパッド
３２ 電源パッド
３３ 電源パッド
３４ ＣＰＵ
３５ 電圧モニタ
３６ スイッチ
４０ 半導体集積回路装置
４１ Ｉ／Ｏパッド
４２ 電源パッド
４３ 電源パッド
４４ ＣＰＵ
４６ スイッチ
５０ 半導体集積回路装置
５１ Ｉ／Ｏパッド
５２ 電源パッド
５３ 電源パッド
５４ ＣＰＵ
５５ 電圧モニタ
５６ スイッチ
６０ 半導体集積回路装置
６２ 電源パッド
６３ 電源パッド
６５ 電圧モニタ
６６ スイッチ
７０ 半導体集積回路装置
７２ 電源パッド
７３ 昇圧回路
７５ 電圧モニタ
７６ スイッチ
８１ 電源制御部
８２ 電圧モニタ
８３ 制御信号生成回路
８４ 電源制御回路
８５ スイッチ
８６ 負荷回路
８７ Ａ／Ｄコンバータ
８８ Ａ／Ｄコンバータ
８９ 減算器
９１ 電源制御部
９２ 電圧モニタ
９３ 制御信号生成回路
９４ 電源制御回路
９５ スイッチ
９６ レベルシフタ
９７ 負荷回路
Ｍ１〜Ｍ５ 電源領域

Claims (16)

1. 第１電圧源に接続される第１電源配線と、
   第２電圧源に接続される第２電源配線と、
   電源制御部とを具備し、
   前記電源制御部は、
   前記第１電源配線と前記第２電源配線との間に設けられるスイッチ部と、
   前記第１電源配線の電圧を監視する電圧モニタと、
   前記電圧モニタが検出した電圧の履歴を記録する電圧記録部と、
   前記電圧の履歴に基づいて前記スイッチ部を開閉して前記第１電源配線の電圧調整制御を行う電源制御回路とを具備する
   半導体集積回路装置。
2. 前記電圧モニタは、所定の周期で前記第１電源配線の電圧を検出し、
   前記電圧記録部は、参照用配線が供給する基準電圧に対する過去の（ｉ−１）回（ｉは２以上の整数）の前記第１電源配線の電圧の相対的な値ＣＴＲＬｋ（ｋは１以上ｉ以下の整数）の総和
   

   

   を記録し、
   前記電圧調整制御は、前記ＣＴＲＬｉを用いて行われる
   請求項１に記載の半導体集積回路装置。
3. 前記電圧記録部は、
   前記第１電源配線の電圧と基準電圧との差に比例した電流を生成する電流源と、
   前記電流源が生成した電流を供給されるキャパシタとを具備し、
   前記電源制御回路は、前記キャパシタの電圧が所定の基準を満たしたときに前記電圧調整制御を行う
   請求項１に記載の半導体集積回路装置。
4. 更に、半導体回路と、
   前記半導体回路にクロック信号を供給するクロック信号供給部とを具備し、
   前記電源制御部は、前記履歴に基づいて、前記クロック信号の立ち上がりのタイミングと、前記第１電源配線の電圧が降下し始める降下開始タイミングとのずれであるΔＴを算出するタイミングずれ算出部を具備し、
   前記電源制御回路は、前記ΔＴに基づいて、前記降下開始タイミングに同期して前記電圧調整制御を行う
   請求項１から３のいずれかに記載の半導体集積回路装置。
5. 前記電源制御回路は、前記電圧モニタ回路が検出した前記第１電源配線の電圧の基準値からの降下幅の累積値が大きいほど、前記スイッチが閉じる時間が長くなるように前記電圧調整制御を実行する
   請求項１から４のいずれかに記載の半導体集積回路装置。
6. 前記電源制御回路は、前記電圧モニタ回路が検出した前記第１電源配線の電圧の基準値からの降下幅の累積値が大きいほど、前記第１電源配線と前記第２電源配線とを接続する経路の抵抗値が小さくなるように前記電圧調整制御を実行する
   請求項１から４のいずれかに記載の半導体集積回路装置。
7. 更に、半導体回路と、
   前記半導体回路にクロック信号を供給するクロック信号供給部とを具備し、
   前記電源制御回路は、前記クロック信号の１周期以上の期間の前記電圧の履歴に基づいて前記電圧調整制御を行う
   請求項１から６のいずれかに記載の半導体集積回路装置。
8. 前記所定の基準は、前記第２電源配線の電圧を基準として決められる
   請求項１から７のいずれかに記載の半導体集積回路装置。
9. 第１電圧源に接続される第１電源配線と、
   第２電圧源に接続される第２電源配線と、
   各々が請求項１のいずれかに記載された電源制御部と同じ構成を有する複数の電源制御部とを具備する
   半導体集積回路装置。
10. 更に、前記第１電圧源に接続される第１電源パッドを具備し、
    前記電圧モニタは、前記半導体集積回路装置の前記第１電源配線によって電力が供給されるモジュールの前記第１電源パッドと反対側の端部における前記第１電源配線の電圧を検出する
    請求項１から９のいずれかに記載の半導体集積回路装置。
11. 更に、前記第１電圧源に接続される第１電源パッドを具備し、
    前記スイッチ部は、前記半導体集積回路装置の前記第１電源配線によって電力が供給されるモジュールの前記第１電源パッドと反対側の端部において前記第１電源配線と前記第２電源配線とを接続する
    請求項１０に記載の半導体集積回路装置。
12. 更に、前記第１電圧源に接続される第１電源パッドを具備し、
    前記スイッチ部は、前記半導体集積回路装置の前記第１電源配線によって電力が供給されるモジュールの複数の箇所において前記第１電源配線と前記第２電源配線との開閉を同時に制御する
    請求項１から１１のいずれかに記載の半導体集積回路装置。
13. 複数の電源からそれぞれ電力を供給される複数のモジュールＭ１〜Ｍｎ（ｎは２以上の整数）を具備する半導体集積回路装置であって、
    前記複数のモジュールＭ１〜Ｍｎのうちの各々のモジュールＭｉ（ｉは１以上ｎ以下の整数）は、請求項１から請求項１２のいずれかに記載された前記第１電源配線、前記第２電源配線及び前記電源制御部を具備する
    半導体集積回路装置。
14. 更に、前記第１電圧源に接続される参照用配線を具備し、
    前記第１電源配線は、前記半導体集積回路装置が搭載する半導体集積回路を駆動するための電圧を供給し、
    前記参照用配線は、前記半導体集積回路装置が備える半導体素子を介さずに前記電圧モニタに接続され、
    前記電圧モニタは、前記参照用配線を基準とした前記第１電源配線の電圧を検出することによって、前記電圧の監視を行う
    請求項１から１３のいずれかに記載の半導体集積回路装置。
15. 更に、前記第１電圧源から供給される電圧を昇圧する昇圧回路を具備し、
    前記第２電圧源は、前記昇圧回路である
    請求項１から１３のいずれかに記載の半導体集積回路装置。
16. 前記電源制御部の少なくとも一部が、前記第２電圧源からの電圧供給により駆動される
    請求項１から１５のいずれかに記載の半導体集積回路装置。

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