JP5682148B2 - 電流検出回路およびそれを有するインバータ回路が備えられる半導体装置 - Google Patents

Description

本発明は、半導体スイッチング素子からなるパワー素子に対してフリーホイールダイオード（以下、ＦＷＤという）が備えられた素子の電流検出回路およびそれを有するインバータ回路が備えられる半導体装置に関するものである。

従来、インバータのドライブ用パワー素子としてＩＧＢＴやＭＯＳＦＥＴが用いられている。このドライブ用パワー素子の駆動に用いられるゲート駆動用回路には、保護機能として電流検出、温度検出、電源電圧低下検出という機能が搭載されている。そして、これらの保護機能のうちの電流検出は、一般的にはパワー素子に過電流が流れていることを検出する機能を意味しており、センス素子を用いた検出方式（例えば、特許文献１参照）、シャント抵抗による検出方式などがある。

また、近年、ホール素子のように電流の大きさや向きを検出できるような電流検出素子を無くして、モータ駆動用３相交流電流の電流向きを高速かつ高精度に検出し、各相の電流を正弦波に近い電流波形に制御するというセンサレス簡易正弦波制御が注目されている（例えば、特許文献２、３参照）。このような制御を行うことで、ホール素子のように別途配置しなければならない電流検出素子を備えなくても、低騒音のモータ動作を実現できることから、装置の簡素化や装置製造の際の工程簡略化を図れ、低コスト化が可能となる。

特開２００９−２６８０５４号公報 特許第４１４０３８４号公報 特許第４３９６７６２号公報

しかしながら、従来の電流検出方式では、モータ駆動電流の電流値を検出することはできるものの、電流の流れる向きを検出することができない。具体的には、特許文献１に示されるような従来の電流検出方式やシャント抵抗による検出方式では、ＩＧＢＴとＦＷＤに流れる電流を合計した電流値を検出しているため、電流の流れる向きまでは検出できない。このため、センサレス簡易正弦波制御を実現できるように、電流値だけでなく電流の流れる向きまで検出できるようにすることが望まれる。

本発明は上記点に鑑みて、電流値だけでなく電流の流れる向きまで検出できる電流検出回路およびそれを有するインバータ回路が備えられる半導体装置を提供することを目的とする。

上記目的を達成するため、請求項１に記載の発明では、パワー素子（１１ｂ、１１ｄ、１１ｆ）に流れる電流と比例する電流を流す第１センス素子（１１ｂｓ、１１ｄｓ、１１ｆｓ）と、第１センス素子（１１ｂｓ、１１ｄｓ、１１ｆｓ）に対して直列接続された第１電流検出抵抗（１８ａ、１８ｃ、１８ｅ）と、ＦＷＤ（１２ｂ、１２ｄ、１２ｆ）に流れる電流と比例する電流を流す第２センス素子（１２ｂｓ、１２ｄｓ、１２ｆｓ）と、第２センス素子（１２ｂｓ、１２ｄｓ、１２ｆｓ）に対して直列接続された第２電流検出抵抗（１８ｂ、１８ｄ、１８ｆ）とを有していることを特徴としている。

このように、パワー素子（１１ｂ、１１ｄ、１１ｆ）に対して第１センス素子（１１ｂｓ、１１ｄｓ、１１ｆｓ）を備えると共に第１電流検出抵抗（１８ａ、１８ｃ、１８ｅ）を備え、ＦＷＤ（１２ｂ、１２ｄ、１２ｆ）に対して第２センス素子（１２ｂｓ、１２ｄｓ、１２ｆｓ）を備えると共に第２電流検出抵抗（１８ｂ、１８ｄ、１８ｆ）を備えるようにしている。このため、各センス素子（１１ｂｓ、１１ｄｓ、１１ｆｓ、１２ｂｓ、１２ｄｓ、１２ｆｓ）および第１、第２電流検出抵抗（１８ａ〜１８ｆ）に基づいて、各相の電流経路に流れる電流の電流値の絶対値および向きを検出することが可能となる。

具体的には、請求項１に記載の発明では、第１センス素子（１１ｂｓ、１１ｄｓ、１１ｆｓ）と第１電流検出抵抗（１８ａ、１８ｃ、１８ｅ）の間の電位を第１電位とし、第２センス素子（１２ｂｓ、１２ｄｓ、１２ｆｓ）と第２電流検出抵抗（１８ｂ、１８ｄ、１８ｆ）の間の電位を第２電位として、第１電位と第２電位とに基づいて、電流経路に流れる電流の電流値の絶対値および向きを検出している。

より詳しくは、請求項１に記載の発明では、第１電位がプラスで第２電位がゼロのときには、第１電位に基づいて電流経路に流れている電流の電流値の絶対値を検出すると共に、パワー素子（１１ｂ、１１ｄ、１１ｆ）がオンされていて電流経路に対して順方向に電流が流れていることを検出し、第１電位がゼロで第２電位がマイナスのときには、第２電位に基づいて電流経路に流れている電流の電流値の絶対値を検出すると共に、パワー素子（１１ｂ、１１ｄ、１１ｆ）がオフされて電流経路に対して逆方向に電流が流れていることを検出している。

このような電流検出回路は、請求項１に記載したように、インバータ回路（１）が備えられる半導体装置に対して適用されると好ましい。例えば、パワー素子（１１ａ〜１１ｆ）およびＦＷＤ（１２ａ〜１２ｆ）を有する上アーム（１０ａ、１０ｃ、１０ｅ）および下アーム（１０ｂ、１０ｄ、１０ｆ）を複数相備えており、各相の上アーム（１０ａ、１０ｃ、１０ｅ）と下アーム（１０ｂ、１０ｄ、１０ｆ）と備えられるパワー素子（１１ａ〜１１ｆ）のオンオフを制御することにより、負荷（３）に対して交流電流を供給して負荷（３）を駆動するインバータ回路（１）が備えられる半導体装置において、複数相それぞれの上アーム（１０ａ、１０ｃ、１０ｅ）と下アーム（１０ｂ、１０ｄ、１０ｆ）のいずれか一方のパワー素子（１１ｂ、１１ｄ、１１ｆ）およびＦＷＤ（１２ｂ、１２ｄ、１２ｆ）に対してのみ、第１センス素子（１１ｂｓ、１１ｄｓ、１１ｆｓ）、第１電流検出抵抗（１８ａ、１８ｃ、１８ｅ）、第２センス素子（１２ｂｓ、１２ｄｓ、１２ｆｓ）および第２電流検出抵抗（１８ｂ、１８ｄ、１８ｆ）を備えることができる。

この場合、請求項２に記載したように、複数相それぞれの下アーム（１０ｂ、１０ｄ、１０ｆ）のパワー素子（１１ｂ、１１ｄ、１１ｆ）およびＦＷＤ（１２ｂ、１２ｄ、１２ｆ）に対してのみ、第１センス素子（１１ｂｓ、１１ｄｓ、１１ｆｓ）、第１電流検出抵抗（１８ａ、１８ｃ、１８ｅ）、第２センス素子（１２ｂｓ、１２ｄｓ、１２ｆｓ）および第２電流検出抵抗（１８ｂ、１８ｄ、１８ｆ）を備えるようにすると好ましい。

すなわち、上アーム（１０ａ、１０ｃ、１０ｅ）の場合、高電圧を基準として作動させられることから、電流検出についても高電圧を基準として行うことになり、電流検出のための基準ＧＮＤを設定する必要がある。このため、低電圧を基準として作動させられる下アーム（１０ｂ、１０ｄ、１０ｆ）に対して第１、第２センス素子（１１ｂｓ、１１ｄｓ、１１ｆｓ、１２ｂｓ、１２ｄｓ、１２ｆｓ）および第１、第２電流検出抵抗（１８ａ〜１８ｆ）を備えるようにする形態とする方が、回路構成を簡素化できて好ましい。

そして、このような電流検出回路を有するインバータ回路が備えられる半導体装置が、請求項３に記載したようにインバータ回路を構成する各素子が同一の半導体基板（３１）に対して形成されることで１チップとされた構造とされているとさらに好ましい。

このように、インバータ回路（１）を構成する各素子を１チップ化し、同じ基板に形成するようにすれば、インバータ回路（１）を構成する半導体装置の小型化が図れると共に、配線長を短くできることにより配線による寄生成分（寄生インダクタや寄生抵抗等）が少なくなるようにできる。これにより、高精度の電流検出を行うことが可能となる。

請求項１、４に記載の発明では、出力トランジスタ（２２０）をオンオフ制御することによって基準電圧生成回路（２１）に充電される電圧を制御し、主電源（４）の電圧を降圧した電圧であって、パワー素子（１１ａ〜１１ｆ）のオンオフを制御する制御回路部（６）の電源電圧となる所定電圧（Ｖｃｃ）を形成するコンバータ電源回路部（８）と、電流検出回路で検出される負荷（３）への電流に基づいて、電流の位相として、第１の判定タイミングのときに電流の極性を判定する電流極性判定部（１４０）と、電流検出回路で検出される負荷（３）への電流に基づいて、パワー素子（１１ａ〜１１ｆ）のオンオフに伴って検出可能になる誘起電圧の位相として、第２の判定タイミングのときに電流の変化の極性を判定する誘起電圧極性判定部（１５０）とを有し、電流極性判定部（１４０）および誘起電圧極性判定部（１５０）の判定結果に基づいて、電流の位相と誘起電圧の位相が一致するように、複数相それぞれの上アーム（１０ａ、１０ｃ、１０ｅ）と下アーム（１０ｂ、１０ｄ、１０ｆ）に備えられるパワー素子（１１ａ〜１１ｆ）のオンオフを制御しており、さらに、第１、第２の判定タイミングの際に、出力トランジスタ（２２０）のスイッチングを停止させるスイッチング停止手段（２３５）とを備えていることを特徴としている。

このように、電流極性や誘起電圧極性を判定し、負荷（３）への電流の位相と誘起電圧の位相が一致するように各相のパワー素子（１１ａ〜１１ｆ）のオンオフを制御することにより、負荷（３）に供給される電力が最大となるようにしている。そして、このような電流極性や誘起電圧極性の判定を行うに際し、これらの判定タイミングと出力トランジスタ（２２０）のスイッチングタイミングとが一致しないように、電流極性や誘起電圧極性の判定タイミングには出力トランジスタ（２２０）のスイッチングを停止させるようにしている。したがって、電流極性や誘起電圧極性の判定タイミングと出力トランジスタ（２２０）のスイッチングタイミングとが一致することで電流極性や誘起電圧極性の判定が正確に行えなくなることを防止でき、正確な判定を行うことが可能となる。

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。

本発明の第１実施形態にかかるインバータ回路１の模式図である。 インバータ回路の基本構成を集積化した半導体装置２の上面レイアウト図である。 図２のＡ−Ａ’断面図である。 図２のＢ−Ｂ’断面図である。 下アーム１０ｂ（１０ｄ、１０ｆ）の詳細な回路構成 電流値および向きの検出イメージを表した模式図である。 誘起電圧とモータ電流の位相が一致している場合とずれている場合の電力波形を示した図である。 任意の一相分のモータ電流、ｄＩ／ｄｔおよび誘起電圧の波形図である。 モータ駆動電流やその変化の検出タイミングを説明するためのタイミングチャートである。 モータ電流の検出やその変化の検出を実現する位相検出回路１００のブロック構成を示した図である。 参照電圧波形を示した図である。 コンバータ電源回路部８の詳細を示した回路図である。 コンバータ電源回路部８の各部の動作を表したタイミングチャートである。

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明する。

（第１実施形態）
本実施形態では、電流検出機能を有するインバータ回路を例に挙げて説明する。図１は、本実施形態にかかるインバータ回路１の模式図である。図２は、本実施形態にかかるインバータ回路１の基本構成を集積化した半導体装置２の上面レイアウト図である。また、図３−ａは、図２のＡ−Ａ’断面図、図３−ｂは、図２のＢ−Ｂ’断面図である。以下、これらの図を参照して、本実施形態のインバータ回路１の構成について説明する。

図１に示すインバータ回路１は、三相モータ３を駆動するためのものであり、半導体装置２は、インバータ回路１の基本構成を集積回路として１チップ化したインバータドライバＩＣを構成するものである。

図１に示すように、インバータ回路１は、バッテリなどの主電源４から印加される高電圧（例えば２８８Ｖ）に基づいて三相モータ３を駆動する。三相モータ３の駆動の制御は制御マイコン５によって行われており、制御マイコン５がモータ駆動時に三相モータ３に対して各相に順番に入れ替えながら交流電流が供給されるように制御することで三相モータ３を駆動する。

半導体装置２は、直列接続した上下アーム１０ａ〜１０ｆが三相分並列接続たインバータ出力回路１０と、三相分の上下アーム１０ａ〜１０ｆ、つまり６個分のアーム１０ａ〜１０ｆを制御する制御回路部６、およびブートストラップ回路７のうちの一部が備えられた構成とされている。なお、図１中では制御マイコン５やブー７ストラップ回路７の残り等については半導体装置２に対する外付け部品として示してあるが、これらについても半導体装置２内に１チップ化した構造としても構わない。

図２に示すように、三相分の上アーム１０ａ、１０ｃ、１０ｅと三相分の下アーム１０ｂ、１０ｄ、１０ｆは、紙面左右方向において交互にレイアウトされ、本実施形態では図２の紙面左から順に上アーム１０ａ、下アーム１０ｂ、上アーム１０ｃ、下アーム１０ｄ、上アーム１０ｅ、下アーム１０ｆの順に交互に配置されている。そして、これら各上下アーム１０ａ〜１０ｆに対応して制御回路部６を構成する各種回路やブートストラップ回路７のうちの一部が備えられ、高電圧側（ｈｉｇｈ側）となる上アーム１０ａ、１０ｃ、１０ｅが制御回路６を構成する各種回路と共にトレンチ分離構造３１ｄによって囲まれることで絶縁分離されている。これにより、高電圧による影響が低電圧側（ｌｏｗ側）である下アーム１０ｂ、１０ｄ、１０ｆやそれと対応する制御回路部６を構成する各種回路に及ばないようにしてある。

各アーム１０ａ〜１０ｆには、図１に示すように、ＩＧＢＴ１１ａ〜１１ｆおよびＦＷＤ１２ａ〜１２ｆが備えられている。そして、各ＩＧＢＴ１１ａ〜１１ｆのゲート電圧が制御回路部６によって制御されることで、上アーム１０ａ、１０ｃ、１０ｅと下アーム１０ｂ、１０ｄ、１０ｆとの中間電位を三相モータ３のＵ相、Ｖ相、Ｗ相の各相に順番に入れ替えながら印加し、三相モータ３を駆動する。

本実施形態では、図３−ａ、ｂに示したように、ＳＯＩ基板３１を用いて各ＩＧＢＴ１１ａ〜１１ｆやＦＷＤ１２ａ〜１２ｆおよび制御回路部６等を形成している。ＳＯＩ基板３１は、シリコンなどによって構成された支持基板３１ａ上に、埋込酸化膜（ボックス）３１ｂを介してシリコンからなる活性層３１ｃを形成することにより構成されている。そして、活性層３１ｃに対してトレンチ分離構造３１ｄが構成されることで、ＩＧＢＴ形成領域やＦＷＤ形成領域などに素子分離され、各ＩＧＢＴ１１ａ〜１１ｆやＦＷＤ１２ａ〜１２ｆおよび制御回路部６等を含むインバータ回路１の基本構成が１チップ化されている。

活性層３１ｃは、ｎ^-型層にて構成されており、ＩＧＢＴ形成領域ではｎ^-型ドリフト層３２として機能する。このｎ^-型ドリフト層３２の表層部に、ＩＧＢＴ１１ａ〜１１ｆを構成する各部が形成されている。また、活性層３１ｃはＦＷＤ形成領域ではｎ^-型カソード層５０として機能し、このｎ^-型カソード層５０内にＦＷＤ１２ａ〜１２ｆを構成する各部が形成されている。

図３−ａに示すＩＧＢＴ形成領域では、ｎ^-型ドリフト層３２の表面にＬＯＣＯＳ酸化膜３３が形成されており、ＬＯＣＯＳ酸化膜３３によってＩＧＢＴ１１ａ〜１１ｆを構成する各部が分離されている。

ｎ^-型ドリフト層３２の表層部のうちＬＯＣＯＳ酸化膜３３が形成されていない部分に、ｐ⁺型コレクタ領域３４が形成されている。このｐ⁺型コレクタ領域３４の周囲はｎ^-型ドリフト層３２よりも高不純物濃度とされたｎ型バッファ層３５にて囲まれている。また、ｎ^-型ドリフト層３２の表層部のうち、ＬＯＣＯＳ酸化膜３３が形成されていない部分に、ｐ⁺型コレクタ領域３４の中心としてチャネルｐウェル層３６、ｎ⁺型エミッタ領域３７、ｐ⁺型コンタクト層３８およびｐ型ボディ層３９が形成されている。

チャネルｐウェル層３６は、表面にチャネル領域を形成するための部分であり、ｐ⁺型コレクタ領域３４（および後述するコレクタ電極４２）を中心とし、これらの周囲を１周囲むように同心状に配置されている。また、ｎ⁺型エミッタ領域３７は、チャネルｐウェル層３６の表層部において、チャネルｐウェル層３６の終端位置よりも内側で終端するように形成されている。本実施形態では、ｎ⁺型エミッタ領域３７がｐ型コンタクト層３８を挟んだ両側に一本ずつ配置してある。

ｐ⁺型コンタクト層３８は、チャネルｐウェル層３６をエミッタ電位に固定するためのものであり、チャネルｐウェル層３６よりも高不純物濃度とされている。ｐ型ボディ層３９は、コレクタからエミッタへ表面を経由して流れるホール電流により生じる電圧ドロップを低減する役割を果たす。このｐ型ボディ層３９により、ｎ⁺型エミッタ領域３７とチャネルｐウェル層３６およびｎ^-型ドリフト層３２にて構成される寄生ｎｐｎトランジスタが動作し難くなるようにでき、ターンオフ時間を改善することが可能となる。

また、チャネルｐウェル層３６の表面には、ゲート絶縁膜４０を介してドープトＰｏｌｙ−Ｓｉなどで構成されたゲート電極４１が配置されている。このゲート電極４１に対してゲート電圧を印加することで、チャネルｐウェル層３６の表面部にチャネル領域が形成されるようになっている。

さらに、ｐ⁺型コレクタ領域３４の表面に当該ｐ⁺型コレクタ領域３４に対して電気的に接続されたコレクタ電極４２が形成されていると共に、ｎ⁺型エミッタ領域３７およびｐ⁺型コンタクト層３８の表面に当該ｎ⁺型エミッタ領域３７およびｐ⁺型コンタクト層３８に対して電気的に接続されたエミッタ電極４３が形成されている。

そして、コレクタ−ゲート間に形成されたＬＯＣＯＳ酸化膜３３の表面には、ドープトＰｏｌｙ−Ｓｉが延設されて構成された抵抗層４４が形成されており、コレクタ−ゲート間の電位勾配の偏りがなくなるようにされている。具体的には、抵抗層４４は、コレクタ電極４２を中心として渦巻状に巻回された構造とされ、その一端がコレクタ電極４２に電気的に接続されていると共に、他端がゲート電極４１に接続されている。このため、抵抗層４４は、コレクタ電極４２に接続された部位がコレクタ電位とされ、そこから内部抵抗によって徐々に電圧降下しながらエミッタ側に進んでいく。このため、抵抗層４４の電位がコレクタ電極４２からの距離に応じた電位勾配となり、ＬＯＣＯＳ酸化膜３３を介して抵抗層４４の下方に位置しているｎ^-型ドリフト層３２中の電位勾配も一定に保たれるようにできる。

一方、図３−ｂに示すＦＷＤ形成領域でも、ｎ^-型カソード層５０の表面にＬＯＣＯＳ酸化膜３３が形成されており、ＬＯＣＯＳ酸化膜３３によってＦＷＤ１２ａ〜１２ｆを構成する各部が分離されている。そして、ｎ^-型カソード層５０の表層部のうちＬＯＣＯＳ酸化膜３３が形成されていない部分において、ｎ⁺型コンタクト層５１およびｎ型バッファ層５２が形成されていると共に、これらｎ⁺型コンタクト層５１およびｎ型バッファ層５２を囲むようにｐ型アノード層５３およびｐ⁺型コンタクト層５４が形成されている。

また、基板表面には、ｎ⁺型コンタクト層５１に電気的に接続されるカソード電極５５とｐ⁺型コンタクト層５４およびｐ型アノード層５３に電気的に接続されるアノード電極５６が備えられている。さらに、アノード−カソード間に形成されたＬＯＣＯＳ酸化膜３３の表面には、ドープトＰｏｌｙ−Ｓｉが延設されて構成された抵抗層５７が形成されており、アノード−カソード間の電位勾配の偏りがなくなるようにされている。この抵抗層５７も、カソード電極５５を中心として渦巻状に巻回された構造とされ、その一端がカソード電極５５に接続されていると共に、他端がアノード電極５６に接続されている。このため、抵抗層５７の電位がカソード電極５５からの距離に応じた電位勾配となり、ＬＯＣＯＳ酸化膜３３を介して抵抗層５７の下方に位置している活性層３１ｃ中の電位勾配も一定に保たれるようにできる。

また、制御回路部６は、三相分の上下アーム１０ａ〜１０ｆを駆動することにより三相モータ３の制御を行う。図１中には、三相分の制御回路部６のうちの一相分のみを示してあるが、実際には同様の構成の制御回路部６が備えられている。各制御回路部６には、図２に示すように、ゲート駆動回路１３ａ〜１３ｆと、レベルシフト素子１４ａ〜１４ｃと、電源回路１５ａ〜１５ｆと、保護回路１６ａ〜１６ｆおよびロジック回路１７ａ〜１７ｃとが備えられている。

ゲート駆動回路１３ａ〜１３ｆは、上アーム１０ａ、１０ｃ、１０ｅのＩＧＢＴ１１ａ、１１ｃ、１１ｅを駆動するためのゲート駆動回路１３ａ、１３ｃ、１３ｅと、下アーム１０ｂ、１０ｄ、１０ｆのＩＧＢＴ１１ｂ、１１ｄ、１１ｆを駆動するためのゲート駆動回路１３ｂ、１３ｄ、１３ｆとにより構成されている。各ゲート駆動回路１３ａ〜１３ｆの出力するゲート電圧に基づいて各ＩＧＢＴ１１ａ〜１１ｆが駆動される。各ゲート駆動回路１３ａ〜１３ｆの出力するゲート電圧は、制御マイコン５によって制御されている。

レベルシフト素子１４ａ〜１４ｃは、基準とする電位をシフトするための素子である。すなわち、高電位を基準として作動する上アーム１０ａ、１０ｃ、１０ｅのＩＧＢＴ１１ａ、１１ｃ、１１ｅを駆動するためのゲート駆動回路１３ａ、１３ｃ、１３ｅと、低電位を基準として作動する下アーム１０ｂ、１０ｄ、１０ｆのＩＧＢＴ１１ｂ、１１ｄ、１１ｆを駆動するためのゲート駆動回路１３ｂ、１３ｄ、１３ｆとが、基準とする電位が大きく異なっている。このため、基準とする電位をシフトすることが必要となる。このため、各上下アーム１０ａ〜１０ｆの間に、第１〜第３レベルシフト素子１４ａ〜１４ｃを備えている。

電源回路１５ａ〜１５ｆは、上アーム１０ａ、１０ｃ、１０ｅの駆動に用いられる高電位を基準として動作する各種回路や、下アーム１０ｂ、１０ｄ、１０ｆの駆動に用いられる低電位を基準として動作する各種回路の電源電圧を形成している。この電源回路１５ａ〜１５ｆによって形成される電源電圧に基づいて、上アーム１０ａ、１０ｃ、１０ｅ側のゲート駆動回路１３ａ、１３ｃ、１３ｅ等は高電圧基準で動作し、下アーム１０ｂ、１０ｄ、１０ｆ側のゲート駆動回路１３ｂ、１３ｄ、１３ｆ等は低電圧基準で動作する。

保護回路１６ａ〜１６ｆは、電圧低下保護機能を有している。具体的には、保護回路１６ａ〜１６ｆは、三相モータ３の駆動電圧を形成している主電源４の電圧が低下している電圧低下状態を検出し、それに基づいてゲート駆動回路１３ａ〜１３ｆが出力するゲート電圧を制御している。例えば、電圧低下状態が検出された時にはＩＧＢＴ１１ａ〜１１ｆの駆動が停止させられるようになっている。これにより、インバータ回路１および三相モータ３を誤動作から保護することが可能となる。

また、保護回路１６ａ〜１６ｆには、過熱保護機能も備えられている。過熱保護は、例えばダイオードの温度特性に基づいて行われる。すなわち、温度に応じて変化するダイオードのＶｆに基づいて半導体装置２の過熱状態を検出する。そして、半導体装置２の過熱状態が検出されると、それに伴ってゲート駆動回路１２ａ〜１２ｆが出力するゲート電圧を制御し、例えばＩＧＢＴ１１ａ〜１１ｆの駆動を停止させている。これにより、インバータ回路１および三相モータ３を誤動作から保護することが可能となる。

ロジック回路１７ａ〜１７ｃは、制御マイコン５から伝えられる各相の上下アーム１０ａ〜１０ｆを駆動するための制御信号に基づいて、ゲートドライバ回路１３ａ〜１３ｆの出力するゲート電圧を制御するための信号を出力する。

ブートストラップ回路７は、外部に備えられたコンバータ電源回路部８が生成する電圧Ｖｃｃに基づいて、フローティング電源を形成するもので、三相それぞれに対応して設けられており、ダイオード７ａ〜７ｃ、抵抗７ｄ〜７ｆおよびコンデンサ７ｇ〜７ｉを備えている。このような構成により、始動初期状態として下アーム１０ｂ、１０ｄ、１０ｆのＩＧＢＴ１１ｂ、１１ｄ、１１ｆをオンし、ダイオード７ａ〜７ｃおよび抵抗７ｄ〜７ｆｃを通じてコンデンサ７ｇ〜７ｉを充電することで、コンデンサ７ｇ〜７ｉによってフローティング電源を形成している。これらのうちのダイオード７ａ〜７ｃおよび抵抗７ｄ〜７ｆが半導体装置２内に集積化されている。

このように、ＩＧＢＴ１１ａ〜１１ｆやＦＷＤ１２ａ〜１２ｆや制御回路部６およびブートストラップ回路７のうちの一部を含むインバータ回路１の基本構成が同じＳＯＩ基板３１に対して集積化されることで、１チップ化がなされている。このように１チップ化することにより、インバータ回路１の基本構成が備えられる半導体装置の小型化が図れると共に、配線長を短くできることにより配線による寄生成分（寄生インダクタや寄生抵抗等）が少なくなるようにできる。

次に、本発明の特徴部分に係る構成について説明する。本実施形態のインバータ回路１では、図１中には回路構成として示していないが、電流検出機能が備えられている。電流検出機能は、各相の上下アーム１０ａ〜１０ｆの少なくとも一方に備えられる電流検出回路によって実現され、本実施形態では下アーム１０ａ〜１０ｆに対して電流検出回路を備えている。

図４に、下アーム１０ｂ（１０ｄ、１０ｆ）の詳細な回路構成を示し、この図を参照して下アーム１０ｂ、１０ｄ、１０ｆに備えられる電流検出回路について説明する。なお、図４では、下アーム１０ｂおよびそれに備えられる電流検出回路について図示したが、他の下アーム１０ｄ、１０ｆやそれらに備えられる電流検出回路も同様であり、カッコ内は、下アーム１０ｂの各部と対応する他の下アーム１０ｄ、１０ｆの各部の符号を付したものである。

電流検出回路は、各相のＩＧＢＴ１１ａ〜１１ｆもしくはＦＷＤ１２ａ〜１２ｆを通じる電流経路中を流れる電流を検出し、その電流値や電流の向きを検出すると共に、その電流が過電流状態になっているか否かを検出する。本実施形態では、各下アーム１０ｂ、１０ｄ、１０ｆに対して電流検出回路を備えるようにし、その電流検出回路により検出する電流（具体的には当該電流に対応する電圧）を制御マイコン５に伝えている。この電流検出回路の検出結果に基づいて、ゲート駆動回路１３ａ〜１３ｆが出力するゲート電圧が制御され、例えば過電流検出時にはＩＧＢＴ１１ａ〜１１ｆの駆動が停止させられるようになっている。これにより、インバータ回路１および三相モータ３を誤動作から保護することが可能となる。

具体的には、図４に示されるように、各下アーム１０ｂ、１０ｄ、１０ｆを構成するＩＧＢＴ１１ｂ、１１ｄ、１１ｆおよびＦＷＤ１２ｂ、１２ｄ、１２ｆをメイン素子とすると、電流検出回路を構成するセンス素子としてセンスＩＧＢＴ１１ｂｓ、１１ｄｓ、１１ｆｓやセンスＦＷＤ１２ｂｓ、１２ｄｓ、１２ｆｓが備えられている。センス素子は、メイン素子に対して面積比を１／Ｎとした素子であり、メイン素子の面積を十分に小さくすることで面積比に応じた電流を流す。

さらに、各センスＩＧＢＴ１１ｂｓ、１１ｄｓ、１１ｆｓやセンスＦＷＤ１２ｂｓ、１２ｄｓ、１２ｆｓそれぞれに対して電流検出抵抗１８ａ〜１８ｆが直列接続されており、これらセンスＩＧＢＴ１１ｂｓ、１１ｄｓ、１１ｆｓやセンスＦＷＤ１２ｂｓ、１２ｄｓ、１２ｆｓと電流検出抵抗１８ａ〜１８ｆとの間の電位が制御マイコン５に入力される。これにより、電流検出回路にて検出される各相の電流経路に流れる電流の電流値および向きが制御マイコン５に伝えられる。なお、電流検出抵抗１８ａ〜１８ｆは、例えば数１００〜数１０００Ω／□程度の高抵抗としているため、電流が数μＡ〜数ｍＡ程度しか流れない。このため、高抵抗かつ高精度のＣｒＳｉなどで構成される金属薄膜抵抗やＰｏｌｙ−Ｓｉ抵抗等を使用することができ、高精度の電流検出を行うことが可能である。

このように、インバータ回路の各構成要素が１チップ化された半導体装置において、各下アーム１０ｂ、１０ｄ、１０ｆのＩＧＢＴ１１ｂ、１１ｄ、１１ｆおよびＦＷＤ１２ｂ、１２ｄ、１２ｆに対してセンス素子を備えると共に、各センス素子に対して電流検出抵抗１８ａ〜１８ｆを直列接続させている。このため、以下のようにして各相の電流経路に流れる電流の電流値および向きを検出することができる。図５に、電流値および向きの検出イメージを表した模式図を示し、この図を参照して説明する。

まず、電流検出の具体的手法に先立ち、各アーム１０ａ〜１０ｆの動作について説明する。各アーム１０ａ〜１０ｆでは、ＩＧＢＴ１１ａ〜１１ｆをオンすると、ＩＧＢＴ１１ａ〜１１ｆのコレクタ−エミッタ間に電流を流すため、ＩＧＢＴ１１ａ〜１１ｆ側ではコレクタからエミッタ側に向かう電流が流れ、ＦＷＤ１２ａ〜１２ｆ側では電流が流れない状態となる（図５（ａ）の状態）。次に、ＩＧＢＴ１１ａ〜１１ｆをオンからオフに切替えると、ＦＷＤ１２ａ〜１２ｆに還流電流が流れる（図５（ｂ）の状態）。このため、ＩＧＢＴ１１ａ〜１１ｆ側では電流が流れず、ＦＷＤ１２ａ〜１２ｆではアノードからカソード側に向かう電流が流れる状態となる。そして、還流電流が流れる期間が過ぎると、ＩＧＢＴ１１ａ〜１１ｆおよびＦＷＤ１２ａ〜１２ｆの両方共に電流が流れない状態となる（図５（ｃ）の状態）。このような動作を前提として電流検出を行う。

具体的には、図５（ａ）に示すように、下アーム１０ｂ、１０ｄ、１０ｆのＩＧＢＴ１１ｂ、１１ｄ、１１ｆをオンさせると、それに伴ってセンスＩＧＢＴ１１ｂｓ、１１ｄｓ、１１ｆｓもオンさせられ、電流検出抵抗１８ａ、１８ｃ、１８ｅにも電流が流れる。このときのセンスＩＧＢＴ１１ｂｓ、１１ｄｓ、１１ｆｓと電流検出抵抗１８ａ、１８ｃ、１８ｅの間の電位（以下、この電位を第１電位という）は、主電源４から印加される高電圧を基準としてセンスＩＧＢＴ１１ｂｓ、１１ｄｓ、１１ｆｓのオン電圧分を差し引いた値となるため、プラスの電位となる。一方、ＦＷＤ１２ｂ、１２ｄ、１２ｆについては電流が流れないため、センスＦＷＤ１２ｂｓ、１２ｄｓ、１２ｆｓと電流検出抵抗１８ｂ、１８ｄ、１８ｆとの間の電位（以下、この電位を第２電位という）はゼロになる。したがって、第１電位に基づいて電流経路に流れている電流の電流値の絶対値を検出することができると共に、第１電位がプラス、第２電位がゼロのときには電流が順方向（高電圧側から低電圧側）に流されていることを検出することができる。

また、図５（ｂ）に示すように、下アーム１０ｂ、１０ｄ、１０ｆのＩＧＢＴ１１ｂ、１１ｄ、１１ｆをオフさせると、センスＩＧＢＴ１１ｂｓ、１１ｄｓ、１１ｆｓも同時にオフされるため、電流が流れず、第１電位はゼロとなる。一方、ＩＧＢＴ１１ｂ、１１ｄ、１１ｆをオフさせた瞬間に、ＦＷＤ１２ｂ、１２ｄ、１２ｆおよびセンスＦＷＤ１２ｂｓ、１２ｄｓ、１２ｆｓに還流電流が流れる。このため、第２電位はＧＮＤを基準として電流検出抵抗１８ｂ、１８ｄ、１８ｆでの電圧降下分が差し引かれた値になり、マイナスの電位となる。したがって、第２電位に基づいて電流経路に流れている電流の電流値の絶対値を検出することができると共に、第１電位がゼロ、第２電位がマイナスのときには電流が逆方向（低電圧側から高電圧側）に流されていることを検出することができる。

そして、図５（ｃ）に示すように、ＩＧＢＴ１１ｂ、１１ｄ、１１ｆをオフさせてから還流電流が流れる期間が経過すると、ＩＧＢＴ１１ｂ、１１ｄ、１１ｆやセンスＩＧＢＴ１１ｂｓ、１１ｄｓ、１１ｆｓおよびＦＷＤ１２ｂ、１２ｄ、１２ｆやセンスＦＷＤ１２ｂｓ、１２ｄｓ、１２ｆｓに電流が流れなくなる。このため、第１電位と第２電位が共にゼロとなり、電流が流れていないことを検出することができる。

以上説明したように、本実施形態では、下アーム１０ｂ、１０ｄ、１０ｆのＩＧＢＴ１１ｂ、１１ｄ、１１ｆおよびＦＷＤ１２ｂ、１２ｄ、１２ｆに対してセンス素子を備えると共に、各センス素子に対して電流検出抵抗１８ａ〜１８ｆが直列接続させている。このため、各センス素子および電流検出抵抗１８ａ〜１８ｆに基づいて、具体的には第１電位および第２電位を検出することにより、各相の電流経路に流れる電流の電流値の絶対値および向きを検出することが可能となる。

そして、このように各相の電流経路に電流の電流値の絶対値および向きを検出することが可能となることにより、特許文献２、３に示されるような各相の電流を正弦波に近い電流波形に制御するというセンサレス簡易正弦波制御を行うことが可能となる。したがって、ホール素子のように別途配置しなければならない電流検出素子を備えなくても、低騒音のモータ動作を実現できることから、装置の簡素化や装置製造の際の工程簡略化を図れ、低コスト化が可能となる。

また、本実施形態では、インバータ回路１を構成する各素子を１チップ化し、同じ基板に形成するようにしている。このように１チップ化することにより、インバータ回路１の基本構成が備えられる半導体装置の小型化が図れると共に、配線長を短くできることにより配線による寄生成分（寄生インダクタや寄生抵抗等）が少なくなるようにできる。これにより、高精度の電流検出を行うことが可能となる。

さらに、本実施形態では、電流検出回路によって過電流を検出した場合にＩＧＢＴ１１ａ〜１１ｆの駆動を停止させることで、インバータ回路１および三相モータ３を誤動作から保護している。さらに、保護回路１６ａ〜１６ｆに備えられた過熱保護機能によって半導体装置２の過熱状態が検出された場合にも、同様に、ＩＧＢＴ１１ａ〜１１ｆの駆動を停止させることで、インバータ回路１および三相モータ３を誤動作から保護している。このような二重保護を行っているため、例えばセンス素子が破壊されて電流検出できなくなったとしても、インバータ回路１および三相モータ３を誤動作から保護することが可能となる。

（第２実施形態）
本発明の第２実施形態について説明する。本実施形態では、第１実施形態のように構成した各相の電流経路に流れる電流の電流値の絶対値および向きの検出を行えるというセンス機能に基づく制御について説明する。

第１実施形態で説明したようなインバータ回路１においては、三相モータ３に供給される電力が最大となるように、インバータ出力回路１０の駆動に伴って発生する誘起電圧の位相と三相モータ３に供給される電流（以下、モータ電流という）の位相が一致しているようにすることが望ましい。

図６は、誘起電圧とモータ電流の位相が一致している場合とずれている場合の電力波形を示した図である。この図に示されるように、誘起電力の位相とモータ電流の位相が一致している場合には、位相がずれている場合と比較して三相モータ３の出力する電力が大きくなる。このため、下アーム１０ｂ、１０ｄ、１０ｆに備えたセンス素子を用いて誘起電圧と電流の位相を求め、制御マイコン５にて誘起電圧と電流の位相が一致するようにインバータ出力回路１０に備えられるＩＧＢＴ１１ａ〜１１ｆのオンオフを制御している。

具体的には、各相に流れるモータ電流の位相については、センス素子で検出される電流値の極性が変化したときがゼロクロス点であり、位相が０°、１８０°、３６０°のときであることを検出することができる。

また、誘起電圧の位相については、モータ電流の変化に基づいて検出することができる。すなわち、誘起電圧に関する方程式は、三相モータ３の角速度をω、巻線インダクタンスをＬ、鎖交磁束をφｍａｘ、誘起電圧の位相をθ、モータ電流の変化をｄＩ／ｄｔ［Ａ／ｓ］とすると、次式で表される。

（数１）
ω・φｍａｘ・ｓｉｎθ＋Ｌ・ｄＩ／ｄｔ＝０
このため、誘起電圧の位相θは、角速度ω、巻線インダクタンスＬ、鎖交磁束φｍａｘ、モータ電流の変化をｄＩ／ｄｔで表すことができ、位相θの極性の変化はモータ電流の極性変化から検出することができる。ここで、モータ電流の変化について、図７に示す任意の一相分のモータ電流、ｄＩ／ｄｔおよび誘起電圧の波形図を参照して説明する。

各アーム１０ａ〜１０ｆのＩＧＢＴ１１ａ〜１１ｆのオンオフ駆動はＰＷＭ制御によって行われるが、ＰＷＭ制御によるＩＧＢＴ１１ａ〜１１ｆのオンオフ駆動に伴ってモータ電流の変化にバラツキが生じる。具体的には、図７に示されるように、モータ電流の変化は一定にはならず、位相に応じたバラツキが生じる。例えば、モータ電流の振幅の山もしくは谷においてはモータ電流の変化が大きく、ゼロクロス点においてはモータ電流の変化がほぼ０になる。このため、モータ電流の変化に基づいて、誘起電圧の位相、より詳しくは誘起電圧のゼロクロス点についても検出することが可能となる。

このように、モータ電流の極性に基づいてモータ電流の位相を検出することができると共に、モータ電流の変化に基づいて誘起電圧の位相を検出することが可能である（このような検出原理については特許文献３に詳細に記載されている）。

ただし、モータ電流は、各相の各アーム１０ａ〜１０ｆのＩＧＢＴ１１ａ〜１１ｆのオンオフ駆動によって変動するため、オンオフの切替えタイミング等にモータ電流の検出を行うと、正確な値が検出できなくなる可能性がある。このため、以下のようなタイミングでモータ駆動電流やその変化の検出を行うようにしている。この検出タイミングについて、図８に示すタイミングチャートを参照して説明する。

図８は、ＰＷＭ制御の基準閾値を設定している三角波、ＰＷＭ制御による各相の下アーム１０ｂ、１０ｄ、１０ｆのＩＧＢＴ１１ｂ、１１ｄ、１１ｆのオンオフ状態、モータ電流の検出タイミングに関わる極性検出タイミング信号および電流サンプリングパルス、モータ電流の変化の検出タイミングに関わる傾き検出タイミング信号および第１、第２サンプリングパルス信号を示している。

ここで、極性検出タイミング信号とは、ＰＷＭ制御の基準閾値を設定している三角波の山谷変化（山から谷への変化および谷から山への変化）に応じて制御マイコン５から出力される信号である。電流サンプリングパルスとは、モータ電流の検出タイミングを決めるパルス信号であり、本実施形態の場合、この信号がハイレベルになったときに電流検出を行っている。傾き検出タイミング信号は制御マイコン５から出力される信号であり、第１、第２サンプリングパルスの生成に用いられる。第１、第２サンプリングパルスとは、モータ電流の変化の検出タイミングを決める信号であり、傾き検出タイミング信号の立上りおよび立下り時に第１、第２サンプリングパルスが出力され、第１サンプリングパルスで検出するモータ電流の値を保持し、第２サンプリングパルスで検出するモータ電流の値と先述の保持したモータ電流の値を比較して、その期間中のモータ電流の変化を検出する。電流サンプリングパルスや第１、第２サンプリングパルスは、制御マイコン５の出力する極性検出タイミング信号や傾き検出タイミング信号に基づいて図示しない外部ロジック回路にて生成される。これらのうち、電流サンプリングパルスがハイレベルになるタイミングが本発明における第１の判定タイミング、第１、第２サンプリングパルスがハイレベルになるタイミングが本発明における第２判定タイミングに相当している。

図８に示されるように、各相の下アーム１０ｂ、１０ｄ、１０ｆのＩＧＢＴ１１ｂ、１１ｄ、１１ｆのオンオフは、ＰＷＭ制御によって行われるため、ＰＷＭ制御の基準閾値を設定している三角波の周期に応じたものとなる。そして、オンからオフ、もしくはオフからオンへの切替えタイミングには、各相のモータ電流にスイッチングサージが乗るため、この切替えタイミングを避けてモータ電流の検出およびその変化の検出を行う必要がある。

このため、本実施形態では、各相の下アーム１０ｂ、１０ｄ、１０ｆのＩＧＢＴ１１ｂ、１１ｄ、１１ｆがすべてオンしている期間中に、モータ電流の検出およびその変化の検出を行うようにする。

具体的には、モータ電流の検出タイミングを決める電流サンプリングパルスは、極性検出タイミング信号がハイレベルからローレベルに切り替わる立下り時、つまりＰＷＭ制御の基準閾値を設定している三角波が谷から山へ変化するタイミングにおいてハイレベルとなる。この信号をトリガとしてモータ電流の検出を行うようにしている。

また、モータ電流の変化の検出タイミングを決める傾き検出タイミング信号は、三相すべてがオンになった瞬間から所定のディレイ時間を設けたのち所定期間中ハイレベルとなり、所定期間経過後にローレベルとなる信号とされる。そして、その傾き検出タイミング信号の立上りおよび立下り時に第１、第２サンプリングパルスがハイレベルとなる。この信号をトリガとしてモータ電流を検出し、検出された各タイミングでのモータ電流の差に基づいて、モータ電流の変化の極性変化、つまり誘起電圧の極性変化を求めることができる。なお、モータ電流の変化は、検出された各タイミングでのモータ電流の差を第１、第２サンプリングパルスのパルス間隔（＝傾き検出タイミング信号がハイレベルとなる期間）で割ることで求められるが、その極性については検出された各タイミングでのモータ電流の差の正負から求めることができる。

図９は、このようなモータ電流の検出やその変化の検出を実現する位相検出回路１００のブロック構成を示した図である。この位相検出回路１００は、第１実施形態で説明した図１の制御マイコン５の出力信号に基づいて相選択を行い、三相のうち選択された相の上述したセンス素子の第１、第２電位を入力することで、モータ電流の検出やその変化の検出を行う。

図９に示されるように、位相検出回路１００は、電流検出部１１０、マルチプレクサ１２０、増幅回路１３０、電流極性判定部１４０、誘起電圧極性判定部１５０、ラッチ部１６０等を有した構成とされている。

電流検出部１１０は、各相に備えられたセンス素子の第１、第２電位に対応する電圧を電流検出信号として出力する部分である。マルチプレクサ１２０は、制御マイコン５の選択信号に基づいて、電流検出部１１０から入力される各相の電流検出信号のうちの１つの相の電流検出信号を選択し、その相の電流検出信号を出力している（以下、選択された１つの相の電流検出信号のことを選択電流検出信号という）。この選択電流検出信号は、増幅回路１３０にて増幅されたのち、電流極性判定部１４０や誘起電圧極性判定部１５０に出力される。

電流極性判定部１４０は、増幅された選択電流検出信号に基づいてモータ電流の極性である電流極性を判定する。例えば、選択電流検出信号が示す電圧を参照電圧と大小比較することで電流極性を判定し、判定した極性に応じた出力（例えば極性が正の場合にはハイレベル、負の場合にはローレベル）をラッチ部１６０に出力する。

誘起電圧極性判定部１５０は、選択電流検出信号に基づいて誘起電圧の極性を判定する。例えば、誘起電圧極性判定部１５０は、第１サンプリングパルスをトリガとして増幅された選択電流検出信号に基づいて充電を始めるコンデンサと、増幅器１３０で増幅された選択電流検出信号が示す電圧とを大小比較するコンパレータにて構成されている。そして、誘起電圧極性判定部１５０は、コンデンサの充電電圧よりも選択電流検出信号が示す電圧が大きいか否かに基づいてモータ電流の変化の極性である誘起電圧極性を判定し、判定した極性に応じた出力（例えば極性が正の場合にはハイレベル、負の場合にはローレベル）をラッチ部１６０に出力する。

ラッチ部１６０は、電流極性判定部１４０による電流極性や誘起電圧極性判定部１５０による誘起電圧極性の判定結果を保持し、それを制御マイコン５に伝えるものである。本実施形態の場合、ラッチ部１６０は、２つのＤラッチ回路を内蔵するものとして構成されている。一方のＤラッチ回路は、電流サンプリングパルスをラッチ信号として電流極性判定部１４０の出力を保持し、もう一方のＤラッチ回路は、第２サンプリングパルスをラッチ信号として誘起電圧極性判定部１５０の出力を保持する。このため、ラッチ部１６０は、電流サンプリングパルスがハイレベルになったときに入力されている電流極性判定部１４０の出力を電流極性、第２サンプリングパルスがハイレベルになったときに入力されている誘起電圧極性判定部１５０の出力を誘起電圧極性として、制御マイコン５に出力する。したがって、電流極性は、電流サンプリングパルスがハイレベルとなるタイミング、つまりＰＷＭ制御の基準閾値を設定している三角波が谷から山へ変化するタイミングのモータ電流の極性となる。また、誘起電圧極性は、第１サンプリングパルスがハイレベルとなっている期間中にコンデンサで充電される電圧と、第２サンプリングパルスがハイレベルとなったときに増幅回路１３０が出力している電圧とがコンパレータにて比較され、その比較結果にて表される。

このようにして、制御マイコン５に電流極性と誘起電圧極性が入力されるため、これらに基づいて制御マイコン５から出力される各相のＩＧＢＴ１１ａ〜１１ｆをＰＷＭ制御するための制御信号を調整する。これにより、モータ電流の位相と誘起電圧の位相が一致するように各相のＩＧＢＴ１１ａ〜１１ｆをＰＷＭ制御することが可能となり、三相モータ３に供給される電力が最大となるようにすることが可能となる。

ただし、このような構成の位相検出回路１００では、増幅回路１３０の参照電圧として、コンバータ電源回路部８が生成する電圧Ｖｃｃ（例えば１５Ｖ）から生成される定電圧（例えば５Ｖ）を使用している。電圧Ｖｃｃについては、高圧バッテリの電圧（例えば２８８Ｖ）をコンバータ電源回路部８にて降圧することによって形成されるものであり、コンバータ電源回路部８に備えた出力トランジスタに相当する半導体パワー素子（後述するパワーＭＯＳＦＥＴ２２０（図１１参照））をＰＷＭ制御にてオンオフ駆動することで生成している。このため、コンバータ電源回路部８に備えられている半導体パワー素子のスイッチングサージの影響を受けて電圧Ｖｃｃが変動すると、それに伴って参照電圧も変動してしまう。図１０は、その様子を示した参照電圧波形を示した図である。この図に示されるように、コンバータ電源回路部８に内蔵される半導体パワー素子のスイッチング周期（例えば１００ｋＨｚ）に同期して参照電圧が大きく変動していることが判る。この影響により、上述したようにインバータ出力回路１０に備えられる各ＩＧＢＴ１１ａ〜１１ｆのオンオフ切替え時のスイッチングサージの影響を考慮したタイミングで電流極性判定や誘起電圧極性判定を行っても、正確な判定が行えなくなる可能性がある。これを防止すべく、本実施形態では、電流極性判定や誘起電圧極性判定を行うタイミングにおいてコンバータ電源回路部８に備えられる半導体パワー素子のスイッチングが行われないようにしている。

以下、この手法について、図１１に示すコンバータ電源回路部８の詳細を示した回路図および図１２に示すコンバータ電源回路部８の各部の動作を表したタイミングチャートを参照して説明する。

コンバータ電源回路部８は、高圧な主電源４（例えばバッテリ）から印加される高電圧（例えば２８８Ｖ）に基づいて出力電圧Ｖｃｃを生成するＤＣ−ＤＣコンバータを構成する部分である。具体的には、コンバータ電源回路部８は、図２に示すように、インテリジェントパワーデバイス（Intelligent Power Device、以下、ＩＰＤという）２０、基準電圧生成回路２１、平滑回路２２、モニタ電圧生成回路２３などを備えた構成とされている。

ＩＰＤ２０は、高電圧に基づいて出力電圧Ｖｃｃ（例えば１５Ｖ）を安定的に生成するための制御を行うものである。このＩＰＤ２０の詳細構造については後述するが、このＩＰＤ２０が内蔵している半導体パワー素子をオンオフ制御することによって出力電圧Ｖｃｃが一定となるようにする。本実施形態では、半導体パワー素子としてパワーＭＯＳＦＥＴ２２０を使用しており、スイッチ投入に基づいてパワーＭＯＳＦＥＴ２２０のドレインが高圧な主電源４に接続されると、ソースが基準電圧生成回路２１に接続される。このため、ＩＰＤ２０のＤ端子は、パワーＭＯＳＦＥＴ２２０のドレイン端子と同義であり、半導体パワー素子の電源端子を意味しており、Ｓ端子は、パワーＭＯＳＦＥＴ２２０のソース端子と同義であり、半導体パワー素子の出力端子を意味している。また、ＩＰＤ２０は、Ｃ端子を通じてモニタ電圧生成回路２３で生成されるモニタ電圧を入力し、そのモニタ電圧に基づいてパワーＭＯＳＦＥＴ２２０を制御することで出力電圧Ｖｃｃが一定となるようにしている。このため、Ｃ端子は、出力電圧Ｖｃｃに制御するためのコントロール端子を意味している。

基準電圧生成回路２１は、コンデンサ２１ａにて構成されており、ＩＰＤ２０のＳ端子に繋がる電源供給ライン８ａに対してコンデンサ２１が接続されている。ＩＰＤ２０が起動されるときに基準電圧生成回路２１に備えられたコンデンサ２１ａがチャージされることで基準電圧を生成し、ＩＰＤ２０のＣ端子に入力されるモニタ電圧の基準電圧を安定化させると共に、ＩＰＤ２０の電源電圧としている。

平滑回路２２は、電源供給ライン８ａに直列接続されたインダクタ２２ａと電源供給ライン８に対して並列接続されたコンデンサ２２ｂとを有したＬＣ回路にて構成されている。この平滑回路２２により、電源供給ライン８ａの電圧の平滑化を行い、電源供給ライン８ａの電圧がノイズによって変動することを抑制している。また、この平滑回路２２のコンデンサ２２ｂに電荷がチャージされることで出力電圧Ｖｃｃを生成している。なお、インダクタ２２ａのハイサイド側とＧＮＤラインとの間に接続されたダイオード２５は、整流用ダイオードである。

また、モニタ電圧生成回路２３は、ツェナーダイオード２３ａとダイオード２３ｂとによって構成され、ＩＰＤ２０のＣ端子の電位であるモニタ電圧を生成している。モニタ電圧は、出力電圧Ｖｃｃに対応する電圧であり、出力電圧Ｖｃｃをツェナーダイオード２３ａの電圧降下分およびダイオード２３ｂの順方向電圧Ｖｆ分だけ降圧した電圧（例えば６．２Ｖ）とされる。このモニタ電圧に基づいて、ＩＰＤ２０が出力電圧Ｖｃｃが所定の電圧（例えば１５Ｖ）になっているか否かを検出し、その検出結果に基づいてパワーＭＯＳＦＥＴ２２０のオンオフ制御を行っている。なお、本実施形態では、ダイオード２３ｂをＩＰＤ２０内に備えるようにしているが、勿論、ＩＰＤ２０外に備えるようにしても良い。

このような構成により、コンバータ電源回路部８は、主電源４からの電圧印加に基づいて出力電圧Ｖｃｃが所望の電圧となるようにしたＤＣ−ＤＣコンバータとしての役割を果たしている。

続いて、ＩＰＤ２０の詳細構造について説明する。ＩＰＤ２０は、起動回路２１０、半導体パワー素子としてのパワーＭＯＳＦＥＴ２２０およびＰＷＭチョッパ制御回路２３０を有した構成とされている。

起動回路２１０は、起動時にＤ端子に印加される主電源４の高電圧に基づいて所定電圧を生成し、ＩＰＤ２０を起動させるものである。具体的には、起動回路２１０は、内蔵された定電流源からの電流供給に基づいて、ＩＰＤ２０のＣ端子とＳ端子の間に備えられた基準電圧生成回路２１のコンデンサ２１ａをチャージすることで基準電圧を形成している。この基準電圧が所望の電圧値に達すると、Ｃ端子に所望の電圧値の電圧が印加された状態となる。このため、起動回路２１０は、Ｃ端子に所望の電圧値の電圧が印加されると同時に定電流源からの電流供給を解除し、Ｃ端子の電位を内部電源として供給する。この内部電源がＩＰＤ２０の各部の電源ＶＣＳとして用いられる。

パワーＭＯＳＦＥＴ２２０は、ＰＷＭチョッパ制御回路２３０によってオンオフが制御される。具体的には、パワーＭＯＳＦＥＴ２２０のゲート電圧がＰＷＭチョッパ制御回路２３０によって制御されることで、パワーＭＯＳＦＥＴ２２０の出力電流、つまりＳ端子を通じて流れる電流を変化させる。これにより、出力電圧Ｖｃｃが所定電圧（例えば１５Ｖ）となるように制御される。

ＰＷＭチョッパ制御回路２３０は、パワーＭＯＳＦＥＴ２２０をＰＷＭ制御（もしくはデューティ制御）するときのパルス幅（もしくはデューティ比）を調整してＰＷＭ制御することによりＳ端子を通じた電源供給ライン８ａの出力電圧Ｖｃｃを定電圧にする。具体的には、ＰＷＭチョッパ制御回路２３０のＣ端子に入力されるモニタ電圧が所定の電圧（例えば６．２Ｖ）となるようにパワーＭＯＳＦＥＴ２２０のパルス幅（もしくはデューティ比）を調整する。例えば、インダクタ２２ａに流れる電流が直線的に上昇していくが、そのピークの電流を検知してパルス幅（もしくはデューティ比）を決定するという、公知の電流変換モードのフィードバックによってパルス幅（もしくはデューティ比）を決めることができる。

具体的には、ＰＷＭチョッパ制御回路２３０には、発振器２３１と、過電流保護部２３２、ロジック部２３３、過熱保護部２３４およびスイッチング停止指令部２３５が備えられている。

発振器２３１は、ＰＷＭ制御の周期を設定する所望の周期のパルス信号を出力する。このパルス信号が後述するＳＲラッチ２３３ａのセット信号として用いられる。ＰＷＭ制御時には、発振器２３１が出力するパルス信号の周期に応じてパワーＭＯＳＦＥＴ２２０が駆動される。

過電流保護部２３２は、パワーＭＯＳＦＥＴ２２０の出力電流が過電流になったことが検出された場合に、パワーＭＯＳＦＥＴ２２０をオフする役割を果たす。本実施形態では、過電流保護部２３２は、Ｃ端子に入力される基準電圧に基づいて過電流と想定される電位を設定し、パワーＭＯＳＦＥＴ２２０に流れる電流に対応する電位と比較して、過電流になったことを検出する。

ロジック部２３３は、発振器２３１、過電流保護部２３２、過熱保護回路２３４およびスイッチング停止指令部２３５の出力の論理を取り、パワーＭＯＳＦＥＴ２２０のゲート電圧を制御する制御信号を出力する。

過熱保護部２３４は、過熱状態であることを検出したときにパワーＭＯＳＦＥＴ２２０をオフすると共に、過熱状態が解除されたときに再びパワーＭＯＳＦＥＴ２２０を通常のＰＷＭ制御にて制御できるようにするものである。本実施形態の場合、上述したように過熱状態であるときに過熱保護部２３４がローレベルを出力することで、パワーＭＯＳＦＥＴ２２０をオフする。

スイッチング停止指令部２３５は、制御マイコン５からのスイッチング停止信号に基づいて、パワーＭＯＳＦＥＴ２２０のスイッチングを停止するための信号を出力する。後述する位相検出回路１００にて電流極性や誘起電圧極性を判定しているが、その判定タイミングとコンバータ電源回路部８に備えられるパワーＭＯＳＦＥＴ２２０のスイッチングタイミングとが一致すると、スイッチングサージの影響により正確な判定が行えなくなる。このため、電流サンプリングパルスや第１、第２サンプリングパルスと同タイミングに制御マイコン５からスイッチング停止指令部２３５に対してスイッチング停止信号を出力し、スイッチング停止指令部２３５からパワーＭＯＳＦＥＴ２２０のスイッチングを停止するための信号を出力させている。本実施形態の場合、スイッチング停止指令部２３５の出力をローレベルにすることで、パワーＭＯＳＦＥＴ２２０のスイッチングを停止させている。なお、スイッチング停止指令部２３５には、レベルシフト回路２３５ａが備えられ、スイッチング停止信号を反転させたのち、パワーＭＯＳＦＥＴ２２０のソース基準の電位にレベルシフトすることで、ＩＰＤ２０に適用できるようにしてある。

このように構成されるＩＰＤ２０では、Ｃ端子に入力される基準電圧が分圧抵抗２３２ａ、２３２ｂによって分圧されたのち、それがエラーアンプ２３２ｃによって変換され、基準電圧に応じた電位（以下、この電位をエラーアンプ側電位という）が形成される。分圧抵抗２３２ａ、２３２ｂによって分圧された基準電圧（以下、分圧電圧という）は、エラーアンプ２３２ｃの反転入力端子側に入力されているため、この分圧電圧が低下すると、それに伴ってエラーアンプ側電位が上昇するようになっている。このエラーアンプ側電位がコンパレータ２３２ｄの非反転入力端子に入力されている。

一方、コンパレータ２３２ｄの反転入力端子側の電位は、パワーＭＯＳＦＥＴ２２０に流れる電流に応じて変化する（以下、この電位をパワーＭＯＳＦＥＴ側電位という）。パワーＭＯＳＦＥＴ側電位は、定電流源２３２ｅで生成される定電流が抵抗２３２ｆに流れ込むことにより、基本的には、抵抗２３２ｆの両端電圧によってコンパレータ２３２ｄの反転入力端子側の電位が決められる。ただし、パワーＭＯＳＦＥＴ２２０のセンス素子として備えられたＭＯＳＦＥＴ２３２ｇにパワーＭＯＳＦＥＴ２２０に流れる電流と比例した電流が流されるようにしており、かつ、この電流が抵抗２３２ｆに流れ込むように構成してある。このため、ＭＯＳＦＥＴ２３２ｇのオンオフ動作、つまりパワーＭＯＳＦＥＴ２２０のオンオフ動作に伴ってパワーＭＯＳＦＥＴ側電位が変動する。

そして、コンパレータ２３２ｄにて、エラーアンプ側電位とパワーＭＯＳＦＥＴ側電位とが大小比較され、エラーアンプ側電位の方が大きければハイレベル、パワーＭＯＳＦＥＴ側電位の方が大きければローレベルが出力される。したがって、パワーＭＯＳＦＥＴ側電位がエラーアンプ側電位に到達すると、コンパレータ２３２ｄの出力がハイレベルとなることで過電流になったことを検出する。

また、コンパレータ２３２ｄの出力がＳＲラッチ２３３ａのリセット信号として用いられる。つまり、基本的には、エラーアンプ側電位よりもパワーＭＯＳＦＥＴ側電位が高くなったときにＳＲラッチ２３３ａをリセットすることで、電圧Ｖｃｃが所望の電圧（例えば１５Ｖ）となるようにパワーＭＯＳＦＥＴ２２０をオンするときのパルス幅（もしくはデューティ比）が設定される。

そして、ＳＲラッチ２３３ａの出力と過熱保護部２３４およびスイッチング停止指令部２３５の出力がＮＡＮＤ回路２３３ｂに入力され、これら各出力に基づいてＮＡＮＤ回路２３３ｂの出力が決まる。

すなわち、通常時には、過熱保護部２３４やスイッチング停止指令部２３５の出力はハイレベルとなっているため、ＳＲラッチ２３３ａの出力に応じてＮＡＮＤ回路２３３ｂの出力が決まる。このため、ＮＯＴ回路にて構成されたドライバ回路２３３ｃがＮＡＮＤ回路２３３ｂの出力を反転させた出力を発生させ、これに基づいてパワーＭＯＳＦＥＴ２２０が駆動される。したがって、ＳＲラッチ２３３ａの出力に応じてパワーＭＯＳＦＥＴ２２０がオンオフ駆動させられることになる。

一方、過熱保護部２３４もしくはスイッチング停止指令部２３５の出力がローレベルになると、ＳＲラッチ２３３ａの出力に拘わらず、ＮＡＮＤ回路２３３ｂの出力がハイレベルになる。このため、ドライバ回路２３３ｃの出力は常にローレベルとなり、パワーＭＯＳＦＥＴ２２０はオフされる。したがって、ＳＲラッチ２３３ａの出力に拘わらず、パワーＭＯＳＦＥＴ２２０がオフさせられることになる。

次に、図１２を参照して上記のように構成されたコンバータ電源回路部８の動作例を説明する。

まず、定常動作状態では、以下のように動作する。すなわち、時点Ｔ１において発振器２３１のパルス信号がハイレベルになった瞬間には、エラーアンプ側電位よりもパワーＭＯＳＦＥＴ側電位が低いためコンパレータ２３２ｄの出力がローレベルになっている。このため、過熱検出がなされていなければ、発振器２３１の出力に伴うＳＲラッチ２３３ａの出力に基づいて、ＮＡＮＤ回路２３３ｂの出力がローレベルとなる。したがって、ドライバ回路２３３ｃの出力がハイレベルとなってパワーＭＯＳＦＥＴ２２０がオンさせられる。これにより、パワーＭＯＳＦＥＴ２２０に流れる電流が増大していく。

そして、時点Ｔ２においてパワーＭＯＳＦＥＴ２２０に流れる電流の増大に伴ってエラーアンプ側電位よりもパワーＭＯＳＦＥＴ側電位が大きくなると、コンパレータ２３２ｄの出力がハイレベルに切り替わる。これがＳＲラッチ２３３ａのリセット信号として入力され、ＳＲラッチ２３３ａの出力がローレベルとなる。したがって、ＳＲラッチ２３３ａの出力がハイレベルの期間がパワーＭＯＳＦＥＴ２２０がオンされる期間として設定され、パワーＭＯＳＦＥＴ２２０が駆動される。

一方、期間Ｔ３において、制御マイコン５からのスイッチング停止信号に基づいて、スイッチング停止指令部２３５からパワーＭＯＳＦＥＴ２２０のスイッチングを停止するための信号が出力されると、ＳＲラッチ２３３ａの出力に拘わらずＮＡＮＤ回路２３３ｂの出力がローレベルになる。このため、パワーＭＯＳＦＥＴ２２０がオフとなる。これにより、電流極性や誘起電圧極性の判定タイミングとパワーＭＯＳＦＥＴ２２０のスイッチングタイミングとが一致しないように、パワーＭＯＳＦＥＴ２２０のスイッチングを停止させることが可能となる。

なお、このようにパワーＭＯＳＦＥＴ２２０のスイッチングを停止させるようにすると、電圧Ｖｃｃの低下に繋がる。しかしながら、このようなときには電圧Ｖｃｃの低下に伴ってＣ端子の電圧が低下し、エラーアンプ側電位が上昇させられるため、スイッチング停止の期間Ｔ３が解除されてからパワーＭＯＳＦＥＴ２２０がオンさせられたときに、パワーＭＯＳＦＥＴ側電位がエラーアンプ側電位に達するまでの期間が長くなり、パワーＭＯＳＦＥＴ２２０がオンさせられる時間が長くなる。これにより、電圧Ｖｃｃの低下分がキャンセルされて電圧Ｖｃｃの平均値が所望電圧となり、パワーＭＯＳＦＥＴ２２０のスイッチングを停止させたことによる影響が生じないようにされる。

以上説明したように、本実施形態では、電流極性や誘起電圧極性を判定し、モータ電流の位相と誘起電圧の位相が一致するように各相のＩＧＢＴ１１ａ〜１１ｆをＰＷＭ制御することにより、三相モータ３に供給される電力が最大となるようにしている。そして、このような電流極性や誘起電圧極性の判定を行うに際し、判定タイミングとパワーＭＯＳＦＥＴ２２０のスイッチングタイミングとが一致しないように、電流極性や誘起電圧極性の判定タイミングにはパワーＭＯＳＦＥＴ２２０のスイッチングを停止させるようにしている。したがって、電流極性や誘起電圧極性の判定タイミングとパワーＭＯＳＦＥＴ２２０のスイッチングタイミングとが一致することで電流極性や誘起電圧極性の判定が正確に行えなくなることを防止でき、正確な判定を行うことが可能となる。

（他の実施形態）
（１）上記実施形態では、各下アーム１０ｂ、１０ｄ、１０ｆのＩＧＢＴ１１ｂ、１１ｄ、１１ｆおよびＦＷＤ１２ｂ、１２ｄ、１２ｆそれぞれのセンス素子に対して電流検出抵抗１８ａ〜１８ｆが直列接続させた。しかしながら、これに限るものではなく、上アーム１０ａ、１０ｃ、１０ｅのＩＧＢＴ１１ａ、１１ｃ、１１ｅおよびＦＷＤ１２ａ、１２ｃ、１２ｅそれぞれに対してセンス素子を備えると共に、そのセンス素子に対して電流検出抵抗１８ａ〜１８ｆが直列接続されるようにしても良い。

ただし、上アーム１０ａ、１０ｃ、１０ｅの場合、高電圧を基準として作動させられることから、電流検出についても高電圧を基準として行うことになり、電流検出のための基準ＧＮＤを設定する必要がある。このため、低電圧を基準として作動させられる下アーム１０ｂ、１０ｄ、１０ｆに対してセンス素子を設けると共に、センス素子に対して電流検出抵抗１８ａ〜１８ｆを直列接続する形態とする方が、回路構成を簡素化できて好ましい。

また、上記実施形態では、ＩＧＢＴ１１ｂ、１１ｄ、１１ｆおよびＦＷＤ１２ｂ、１２ｄ、１２ｆそれぞれのセンス素子のローサイド側に電流検出抵抗１８ａ〜１８ｆを接続させたが、ハイサイド側に接続させるようにしても良い。

（２）上記実施形態では、電流経路のオンオフを制御するパワー素子としてＩＧＢＴ１１ａ〜１１ｆを例に挙げて説明したが、他のパワー素子、例えばパワーＭＯＳＦＥＴとしても構わない。また、ＩＧＢＴ１１ａ〜１１ｆを横型素子とする場合について例に挙げたが、縦型素子としても構わない。勿論、パワーＭＯＳＦＥＴについても、横型素子に限らず縦型素子としても良い。

（３）上記実施形態では、負荷として三相モータ３への電流供給を行う電流経路のオンオフを制御するパワー素子やインバータ回路１について説明したが、電流経路のオンオフを制御するパワー素子に対してＦＷＤが並列的に接続されるようなものであれば、他の回路であっても本発明を適用することができる。

（４）上記第２実施形態では、第１実施形態に示したセンス素子を備えた場合について説明した。しかしながら、各相に流れるモータ電流を検出することができるセンス機能が備えられた構成であれば、どのようなものについても第２実施形態に示したような電流極性や誘起電圧極性の判定タイミングとパワーＭＯＳＦＥＴ２２０のスイッチングタイミングとが一致しないようにする技術を適用することが可能である。

（５）上記第２実施形態では、各相のモータ電流およびその変化に基づいて電流極性や誘起電圧極性（モータ電流や誘起電圧の位相）を検出していた。しかしながら、これも一例を示したに過ぎず、三相のうちの二相のモータ電流の差である線間電流（Ｕ相−Ｖ相の電流差、Ｖ相−Ｗ相の電流差、Ｗ相−Ｕ相の電流差）やその変化に基づいて電流極性や誘起電圧極性を検出することもできる（この線間電流に基づくモータ電流や誘起電圧の位相の検出についても、特許文献３に記載されている）。

（６）さらに、上記実施形態では、インバータ回路１を構成するコンバータ電源回路部８や制御マイコン５を半導体装置２とは別構成とした場合について説明したが、これらを１チップ化することもできるし、そのうちの主要部分のみを１チップ化することもできる。

１ インバータ回路
２ 半導体装置
３ 三相モータ
４ 主電源
５ 制御マイコン
６ 制御回路部
７ ブートストラップ回路
１０ａ、１０ｃ、１０ｅ 上アーム
１０ｂ、１０ｄ、１０ｆ 下アーム
１１ａ〜１１ｆ ＩＧＢＴ（パワー素子）
１１ｂｓ〜１１ｆｓ センスＩＧＢＴ（第１センス素子）
１２ａ〜１２ｆ ＦＷＤ
１２ｂｓ〜１２ｆｓ センスＦＷＤ（第２センス素子）
１３ａ〜１３ｆ ゲート駆動回路
１４ａ〜１４ｃ レベルシフト回路
１５ａ〜１５ｆ 電源回路
１６ａ〜１６ｆ 保護回路
１７ａ〜１７ｃ ロジック回路
１８ａ〜１８ｆ 電流検出抵抗
２０ ＩＰＤ
１００ 位相検出回路
１１０ 電流検出部
１２０ マルチプレクサ
１３０ 増幅回路
１４０ 電流極性判定部
１５０ 誘起電圧極性判定部
１６０ ラッチ部
２１０ 起動回路
２２０ パワーＭＯＳＦＥＴ
２３０ ＰＷＭチョッパ制御回路

Claims (4)

1. 負荷（３）に対して電流供給を行う電流経路に設けられ、該電流経路のオンオフを制御するパワー素子（１１ａ〜１１ｆ）と、
   前記電流経路に配置され、前記パワー素子（１１ａ〜１１ｆ）に対して並列接続されることで前記パワー素子（１１ａ〜１１ｆ）がオンからオフに切替えられたときに該パワー素子（１１ａ〜１１ｆ）とは逆方向の電流を流すフリーホイールダイオード（１２ａ〜１２ｆ）と、を有し、
   前記パワー素子（１１ａ〜１１ｆ）もしくは前記フリーホイールダイオード（１２ａ〜１２ｆ）を介して前記電流経路に流れる電流の検出を行う電流検出回路であって、
   前記パワー素子（１１ｂ、１１ｄ、１１ｆ）に流れる電流と比例する電流を流す第１センス素子（１１ｂｓ、１１ｄｓ、１１ｆｓ）と、
   前記第１センス素子（１１ｂｓ、１１ｄｓ、１１ｆｓ）に対して直列接続された第１電流検出抵抗（１８ａ、１８ｃ、１８ｅ）と、
   前記フリーホイールダイオード（１２ｂ、１２ｄ、１２ｆ）に流れる電流と比例する電流を流す第２センス素子（１２ｂｓ、１２ｄｓ、１２ｆｓ）と、
   前記第２センス素子（１２ｂｓ、１２ｄｓ、１２ｆｓ）に対して直列接続された第２電流検出抵抗（１８ｂ、１８ｄ、１８ｆ）とを有し、
   前記第１センス素子（１１ｂｓ、１１ｄｓ、１１ｆｓ）と前記第１電流検出抵抗（１８ａ、１８ｃ、１８ｅ）の間の電位を第１電位とし、
   前記第２センス素子（１２ｂｓ、１２ｄｓ、１２ｆｓ）と前記第２電流検出抵抗（１８ｂ、１８ｄ、１８ｆ）の間の電位を第２電位として、
   前記第１電位と前記第２電位とに基づいて、前記電流経路に流れる電流の電流値の絶対値および向きを検出しており、
   前記第１電位がプラスで前記第２電位がゼロのときには、前記第１電位に基づいて前記電流経路に流れている電流の電流値の絶対値を検出すると共に、前記パワー素子（１１ｂ、１１ｄ、１１ｆ）がオンされていて前記電流経路に対して順方向に電流が流れていることを検出し、
   前記第１電位がゼロで前記第２電位がマイナスのときには、前記第２電位に基づいて前記電流経路に流れている電流の電流値の絶対値を検出すると共に、前記パワー素子（１１ｂ、１１ｄ、１１ｆ）がオフされて前記電流経路に対して逆方向に電流が流れていることを検出し、
   前記電流検出回路を有するインバータ回路（１）が備えられており、
   前記インバータ回路（１）は、前記パワー素子（１１ａ〜１１ｆ）および前記フリーホイールダイオード（１２ａ〜１２ｆ）を有する上アーム（１０ａ、１０ｃ、１０ｅ）および下アーム（１０ｂ、１０ｄ、１０ｆ）を複数相備えており、各相の前記上アーム（１０ａ、１０ｃ、１０ｅ）と前記下アーム（１０ｂ、１０ｄ、１０ｆ）に備えられる前記パワー素子（１１ａ〜１１ｆ）のオンオフを制御することにより、前記負荷（３）に対して交流電流を供給して前記負荷（３）を駆動し、
   前記複数相それぞれの前記上アーム（１０ａ、１０ｃ、１０ｅ）と前記下アーム（１０ｂ、１０ｄ、１０ｆ）のいずれか一方の前記パワー素子（１１ｂ、１１ｄ、１１ｆ）および前記フリーホイールダイオード（１２ｂ、１２ｄ、１２ｆ）に対してのみ、前記第１センス素子（１１ｂｓ、１１ｄｓ、１１ｆｓ）、前記第１電流検出抵抗（１８ａ、１８ｃ、１８ｅ）、前記第２センス素子（１２ｂｓ、１２ｄｓ、１２ｆｓ）および前記第２電流検出抵抗（１８ｂ、１８ｄ、１８ｆ）を備えており、
   出力トランジスタ（２２０）をオンオフ制御することによって基準電圧生成回路（２１）に充電される電圧を制御し、主電源（４）の電圧を降圧した電圧であって、前記パワー素子（１１ａ〜１１ｆ）のオンオフを制御する制御回路部（６）の電源電圧となる所定電圧（Ｖｃｃ）を形成するコンバータ電源回路部（８）と、
   前記電流検出回路で検出される前記負荷（３）への電流に基づいて、前記電流の位相として、第１の判定タイミングのときに前記電流の極性を判定する電流極性判定部（１４０）と、
   前記電流検出回路で検出される前記負荷（３）への電流に基づいて、前記パワー素子（１１ａ〜１１ｆ）のオンオフに伴って生じる誘起電圧の位相として、第２の判定タイミングのときに前記電流の変化の極性を判定する誘起電圧極性判定部（１５０）とを有し、
   前記電流極性判定部（１４０）および前記誘起電圧極性判定部（１５０）の判定結果に基づいて、前記電流の位相と前記誘起電圧の位相が一致するように、前記複数相それぞれの前記上アーム（１０ａ、１０ｃ、１０ｅ）と前記下アーム（１０ｂ、１０ｄ、１０ｆ）に備えられる前記パワー素子（１１ａ〜１１ｆ）のオンオフを制御しており、
   さらに、前記第１、第２の判定タイミングの際に、前記出力トランジスタ（２２０）のスイッチングを停止させるスイッチング停止手段（２３５）とを備えていることを特徴とする電流検出回路を有するインバータ回路が備えられる半導体装置。
2. 前記複数相それぞれの前記下アーム（１０ｂ、１０ｄ、１０ｆ）の前記パワー素子（１１ｂ、１１ｄ、１１ｆ）および前記フリーホイールダイオード（１２ｂ、１２ｄ、１２ｆ）に対してのみ、前記第１センス素子（１１ｂｓ、１１ｄｓ、１１ｆｓ）、前記第１電流検出抵抗（１８ａ、１８ｃ、１８ｅ）、前記第２センス素子（１２ｂｓ、１２ｄｓ、１２ｆｓ）および前記第２電流検出抵抗（１８ｂ、１８ｄ、１８ｆ）を備えていることを特徴とする請求項１に記載の電流検出回路を有するインバータ回路が備えられる半導体装置。
3. 前記インバータ回路を構成する各素子が同一の半導体基板（３１）に対して形成されることで１チップとされていることを特徴とする請求項１または２に記載の電流検出回路を有するインバータ回路が備えられる半導体装置。
4. 負荷（３）に対して電流供給を行う電流経路に設けられ、該電流経路のオンオフを制御するパワー素子（１１ａ〜１１ｆ）と、
   前記電流経路に配置され、前記パワー素子（１１ａ〜１１ｆ）に対して並列接続されることで前記パワー素子（１１ａ〜１１ｆ）がオンからオフに切替えられたときに該パワー素子（１１ａ〜１１ｆ）とは逆方向の電流を流すフリーホイールダイオード（１２ａ〜１２ｆ）と、を有し、
   前記パワー素子（１１ａ〜１１ｆ）もしくは前記フリーホイールダイオード（１２ａ〜１２ｆ）を介して前記電流経路に流れる電流の検出を行う電流検出回路であって、
   前記パワー素子（１１ｂ、１１ｄ、１１ｆ）に流れる電流と比例する電流を流す第１センス素子（１１ｂｓ、１１ｄｓ、１１ｆｓ）と、
   前記第１センス素子（１１ｂｓ、１１ｄｓ、１１ｆｓ）に対して直列接続された第１電流検出抵抗（１８ａ、１８ｃ、１８ｅ）と、
   前記フリーホイールダイオード（１２ｂ、１２ｄ、１２ｆ）に流れる電流と比例する電流を流す第２センス素子（１２ｂｓ、１２ｄｓ、１２ｆｓ）と、
   前記第２センス素子（１２ｂｓ、１２ｄｓ、１２ｆｓ）に対して直列接続された第２電流検出抵抗（１８ｂ、１８ｄ、１８ｆ）とを備えた電流検出回路を有するインバータ回路（１）が備えられる半導体装置であって、
   前記インバータ回路（１）は、前記パワー素子（１１ａ〜１１ｆ）および前記フリーホイールダイオード（１２ａ〜１２ｆ）を有する上アーム（１０ａ、１０ｃ、１０ｅ）および下アーム（１０ｂ、１０ｄ、１０ｆ）を複数相備えており、各相の前記上アーム（１０ａ、１０ｃ、１０ｅ）と前記下アーム（１０ｂ、１０ｄ、１０ｆ）に備えられる前記パワー素子（１１ａ〜１１ｆ）のオンオフを制御することにより、前記負荷（３）に対して交流電流を供給して前記負荷（３）を駆動し、
   前記複数相それぞれの前記上アーム（１０ａ、１０ｃ、１０ｅ）と前記下アーム（１０ｂ、１０ｄ、１０ｆ）のいずれか一方の前記パワー素子（１１ｂ、１１ｄ、１１ｆ）および前記フリーホイールダイオード（１２ｂ、１２ｄ、１２ｆ）に対してのみ、前記第１センス素子（１１ｂｓ、１１ｄｓ、１１ｆｓ）、前記第１電流検出抵抗（１８ａ、１８ｃ、１８ｅ）、前記第２センス素子（１２ｂｓ、１２ｄｓ、１２ｆｓ）および前記第２電流検出抵抗（１８ｂ、１８ｄ、１８ｆ）を備えており、
   さらに、出力トランジスタ（２２０）をオンオフ制御することによって基準電圧生成回路（２１）に充電される電圧を制御し、主電源（４）の電圧を降圧した電圧であって、前記パワー素子（１１ａ〜１１ｆ）のオンオフを制御する制御回路部（６）の電源電圧となる所定電圧（Ｖｃｃ）を形成するコンバータ電源回路部（８）と、
   前記電流検出回路で検出される前記負荷（３）への電流に基づいて、前記電流の位相として、第１の判定タイミングのときに前記電流の極性を判定する電流極性判定部（１４０）と、
   前記電流検出回路で検出される前記負荷（３）への電流に基づいて、前記パワー素子（１１ａ〜１１ｆ）のオンオフに伴って生じる誘起電圧の位相として、第２の判定タイミングのときに前記電流の変化の極性を判定する誘起電圧極性判定部（１５０）とを有し、
   前記電流極性判定部（１４０）および前記誘起電圧極性判定部（１５０）の判定結果に基づいて、前記電流の位相と前記誘起電圧の位相が一致するように、前記複数相それぞれの前記上アーム（１０ａ、１０ｃ、１０ｅ）と前記下アーム（１０ｂ、１０ｄ、１０ｆ）に備えられる前記パワー素子（１１ａ〜１１ｆ）のオンオフを制御しており、
   さらに、前記第１、第２の判定タイミングの際に、前記出力トランジスタ（２２０）のスイッチングを停止させるスイッチング停止手段（２３５）とを備えていることを特徴とする電流検出回路を有するインバータ回路が備えられる半導体装置。
   

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