JPH1014228A

JPH1014228A - 過電流保護回路

Info

Publication number: JPH1014228A
Application number: JP18167896A
Authority: JP
Inventors: Takashi Sato; 隆佐藤
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1996-06-24
Filing date: 1996-06-24
Publication date: 1998-01-16

Abstract

(57)【要約】【課題】リンギングチョークコンバータの過電流保護
を間欠動作されるようにすること。【解決手段】入力端子１，２に直流入力電圧Ｖ_INが印
加されると起動回路６を介してＭＯＳ−ＦＥＴ４のゲー
ト電圧を高くしていき、ゲート電圧がオン電圧以上にな
った時ＭＯＳ−ＦＥＴ４がオンしてドレイン電流Ｉ_Dが
流れ始める。そのとき変圧器の制御巻線１０２、２次巻
線１０３は１次巻線１０１に電圧が発生するとともに制
御巻線１０２にも電圧が発生し発振制御回路５を通じス
イッチング素子に正帰還作用が起こってＭＯＳ−ＦＥＴ
４は完全にオンする。このとき２次巻線１０３は整流平
滑回路内のダイオードの向きが逆のため電流は流れな
い。よってＭＯＳ−ＦＥＴ４のドレイン電流は変圧器１
のインダクタンス分によって直線的に増加する三角波形
となる。次に、発振制御回路５の時定数によってＭＯＳ
−ＦＥＴ４がオフされると変圧器に蓄えられたエネルギ
ーが２次巻線１０３より整流平滑回路を通じて放出され
ブロッキング発振器が構成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、リンギングチョー
クコンバータの過電流保護回路に関するものである。

【０００２】

【従来の技術】従来、ＭＯＳ−ＦＥＴを使用したリンギ
ングチョークコンバータは特公平５−６８１８９号に記
載されている。

【０００３】図９はスイッチング素子にＭＯＳ−ＦＥＴ
を使用した従来の自励式スイッチングレギュレータを示
す回路図である。但し、説明を解りやすくするため、定
電圧動作をさせるための出力電圧検出回路等は省略して
いる。

【０００４】図９において、５１は巻線３０１乃至３０
２を有する変圧器、５４は巻線３０１と巻線３０２の間
にドレイン及びソースを直列に接続されるＭＯＳ−ＦＥ
Ｔのスイッチング素子、５６は入力される直流電圧Ｖ_in
から起動電源を供給するためにスイッチング素子５４の
ゲートに接続される起動用の抵抗、５５は巻線３０２と
スイッチング素子５４のゲートとの間に接続され、抵抗
８２及び８３の直列回路からなる時定数回路、８０はス
イッチング素子５４のゲート及びソース間に接続され、
トランジスタ８１とそのベース・エミッタ間の抵抗６８
とから構成されるオフ・スイッチ回路、６３は巻線３０
３に誘起される電圧を整流平滑するためにダイオード８
４とコンデンサ８５から構成される整流平滑回路であ
る。

【０００５】次に動作を説明する。入力端子５２及び５
３に印加された直流電圧Ｖ_inが抵抗５６及び８２を介し
てコンデンサ８３を充電し、スイッチング素子５４のゲ
ート電圧がオン電圧以上のなったとき、スイッチング素
子５４がオンして、ドレイン電流Ｉ_Dがオフ・スイッチ
回路８０の電流検出用抵抗６８に流れる。電流検出用回
路６８の端子間の電圧、即ちトランジスタ８１のベース
・エミッタ間電圧Ｖ_BEがそのオン電圧以上になったと
き、トランジスタ８１がオンしてスイッチング素子５４
のゲート電圧が下がるのでスイッチング素子５４はオフ
する。その結果、巻線３０２に逆起電圧が誘起され、時
定数回路５５を介してスイッチング素子５４のゲートに
正帰還がかかるので、スイッチング素子５４はブロッキ
ング発振動作を開始する。従って、スイッチング素子５
４は巻線３０１に加わる直流電圧Ｖ_inをスイッチング
し、そのスイッチング出力を巻線３０３に出力するの
で、整流平滑回路６３は整流平滑して出力端子６４及び
６５に出力電圧Ｖ₀を出力して負荷に供給する。

【０００６】一般に、スイッチングレギュレータは負荷
に使用された機器の故障等の短絡による過電流に対して
回路を保護するための過電流保護回路が設けられる。オ
フ・スイッチ回路８０はこの機能も兼備している。即
ち、過電流によってスイッチング素子５４のドレイン電
流Ｉ_Dが増加すると、電流検出用の抵抗６８の端子間電
圧が高くなり、トランジスタ８１がオンして帰還用の巻
線３０２からスイッチング素子５４のゲートにかかる電
圧を下げるため、スイッチング素子がオフとなるように
構成された過電流保護回路である。

【０００７】従来の保護回路は、図１３で示すように、
過電流保護のための回路動作により、スイッチング動作
が停止すると、出力電圧に対して出力電流が連続したフ
の字の垂下特性の過電流保護回路となる。

【０００８】図９に示す従来例は以下に述べる過電流制
限特性に問題点がある。

【０００９】図１０及び図１１は過電流制限動作時の主
な箇所の電流電圧波形を示す図で、いずれの図も（ａ）
はスイッチング素子５４のドレイン・ソース間電圧Ｖ_DS
の波形、（ｂ）は電流検出用抵抗６８の端子間電圧、即
ちトランジスタ８１のベース・エミッタ間電圧Ｖ_BEの波
形、（ｃ）はスイッチング素子５４のゲート・ソース間
電圧Ｖ_GSの波形、（ｄ）はダイオード６３に流れる電流
波形である。図１０は過電流が浅いときの波形を示す
図、図１１は過電流が深いときの波形を示す図である。

【００１０】過電流がまだ浅い場合、図１０（ａ）に示
すように、スイッチング素子５４がオフしたとき、ゲー
トにかかる電圧はマイナスになっており、起動用抵抗５
６からの電流が常時流れ続けるため、抵抗８２を介して
コンデンサ８３を充電する。従って、ゲート電圧Ｖ_GSは
時間と共に増加する。

【００１１】更に、過電流が深くなると、出力電圧Ｖ₀
が更に小さくなり、トランス５１のコアに蓄えられるエ
ネルギーは一定であるため、オフ期間は更に伸びて図１
１に示すようになる。従って、図１１（ｃ）に示すよう
に、スイッチング素子５４がオフしたときのゲート電圧
Ｖ_GSは図１０（ｃ）の場合より小さいマイナス電圧にな
る。この電圧からコンデンサ８３が充電される。従って
帰還回路５５の時定数は同じであるため、スイッチング
素子５４がトランス５１のコアに蓄えられたエネルギー
を放出する途中で、ゲート電圧Ｖ_GSはスイッチング素子
５４のオンする電圧、即ち閾値電圧まで上昇する。従っ
て、わずかながらドレイン電流Ｉ_Dが流れる（図１１に
示す期間ｔ）。このとき、ドレイン・ソース間には少な
くとも入力電圧Ｖ_inよりも高い電圧がかかっているた
め、わずかな電流でも大きな損失となる。

【００１２】更に、ゲート電圧Ｖ_GSが上昇すると、スイ
ッチング素子５４はトランス５１に蓄えられたエネルギ
ーを完全に放出しないうちにオンするので、トランス５
１に流れる電流は直流重畳がかかる。従って、スイッチ
ング素子５４のオフ期間Ｔ_OFFはこれ以上伸びることは
できない。

【００１３】一方、過電流を検出している抵抗６８の端
子間電圧、即ちトランジスタ８１のベース電圧Ｖ_BEはピ
ーク値であるため、更に過電流が深くなっても直流重畳
分が増加するだけである。直流出力電流Ｉ₀はダイオー
ド８４に流れる電流の量に比例するので直流重畳がかか
った分だけ出力電流が増加するため、電流制限作用が極
端に悪くなる。

【００１４】図１２は以上説明した過電流制限特性を示
す図である。電流制限の始まる電流Ｉ_aは過電流検出用
抵抗６８で定められ、これ以上の出力電流が流れ始める
と、過電流保護回路８０が過電流保護動作を開始する。
更に、過電流が深くなって出力電流が電流Ｉ_b以上にな
ると、図１１で説明したように、直流重畳がかかって過
電流制限作用が悪くなる。

【００１５】

【発明が解決しようとする課題】上記のような従来の過
電流保護回路では、以下のような問題を有していた。

【００１６】（１）過電流が深くなると、スイッチング
素子であるＭＯＳ−ＦＥＴのゲート電圧はスイッチング
素子のオンする閾値電圧まで上昇する間にわずかながら
ＭＯＳ−ＦＥＴのドレイン電流が流れ、このとき、ドレ
イン・ソース間には少なくとも入力電圧Ｖ_inよりも高い
電圧がかかっているため、わずかな電流でも大きな損失
となる。

【００１７】（２）前記ＭＯＳ−ＦＥＴはトランスに蓄
えられたエネルギーを完全に放出しないうちにオンする
ので、トランスに流れる電流は直流重畳がかかる。そし
て、直流出力電流は、出力側の整流平滑回路のダイオー
ドに流れる電流の量に比例するので直流重畳がかかった
分だけ出力電流が増加するため、電流制限作用が極端に
悪くなる。

【００１８】（３）図１２から明らかなように、電流制
限の始まる電流Ｉ_aは過電流検出用抵抗（図９，６８）
で定められ、これ以上の出力電流が流れ始めると、過電
流保護回路（図９，８０）が過電流保護動作を開始す
る。さらに過電流が深くなって出力電流が電流Ｉ_b以上
になると、上記（２）で述べたように、直流重畳がかか
って過電流制限作用が悪くなる。

【００１９】（４）上記従来例で述べた連続したフの字
の垂下特性の過電流保護回路では、図１３のＡ点，Ｂ点
のようにシステムの条件によっては同じ負荷電流Ｉ_aで
２つの安定点があり、過電流状態でシステムにリセット
がかかった場合でも図１３のＢ点付近で安定してしまう
欠点があった。

【００２０】

【課題を解決するための手段】上記課題を解決するため
に、本願の請求項１記載の発明は、１次巻線、制御巻
線、２次巻線を有する変圧器と、該変圧器の１次巻線の
一方に直列に接続され、直流入力電圧をスイッチングす
るＭＯＳ−ＦＥＴと、該変圧器の制御巻線と該ＭＯＳ−
ＦＥＴの間に構成される発振制御回路と、該ＭＯＳ−Ｆ
ＥＴに対して直流入力電圧から起動信号を与える起動回
路を持つリンギングチョークコンバータにおいて、該Ｍ
ＯＳ−ＦＥＴのソースに直列に接続され、該ＭＯＳ−Ｆ
ＥＴに流れる電流を検出する過電流検出回路部と、該過
電流検出回路部と該制御巻線の間に構成され、該検出回
路部からの信号で該ＭＯＳ−ＦＥＴをオフさせるラッチ
回路部と、該ラッチ回路部に接続され該ラッチ回路にリ
セットをかけるリセット回路部と、該リセット回路部と
該起動回路、該制御巻線間に接続され、リセット回路部
をある時定数で駆動させる時定数回路部で構成され、間
欠動作により保護をかけることを特徴とするものであ
る。

【００２１】また、請求項２記載の発明は、過電流検出
回路部は抵抗と、ラッチ回路部にトリガを与えるトラン
ジスタとからなることを特徴とするものである。

【００２２】さらに、請求項３記載の発明は、ラッチ回
路部は、この回路の入力段の高周波ノイズ用の第１のコ
ンデンサ、及びサイリスタ構造に接続される第１，第２
の２つのトランジスタ、及び第２のトランジスタのベー
ス・エミッタ間をバイアスするための抵抗と、第２のコ
ンデンサとからなることを特徴とするものである。

【００２３】また、さらに請求項４記載の発明は、リセ
ット回路部は、このラッチ回路をリセットするトリガと
なるトランジスタと、このトランジスタのベース・エミ
ッタにバイアスをかけるコンデンサとからなることを特
徴とするものである。

【００２４】そして、請求項５記載の発明は、時定数回
路部は、前記リセット回路のコンデンサの充電時定数を
決める２つの抵抗と、制御巻線からの逆流防止用のダイ
オードとからなることを特徴とするものである。

【００２５】上記の各構成を有するにより、リンギング
チョークコンバータの過電流保護を間欠動作させるよう
にしている。

【００２６】また、請求項６記載の発明は、１次巻線、
制御巻線、２次巻線を有する変圧器と、該変圧器の１次
巻線の一方に直列に接続され、直流入力電圧をスイッチ
ングするＭＯＳ−ＦＥＴと、該変圧器の制御巻線と該Ｍ
ＯＳ−ＦＥＴの間に構成される発振制御回路と、該ＭＯ
Ｓ−ＦＥＴに対して直流入力電圧から起動信号を与える
起動回路を持つリンギングチョークコンバータにおい
て、該ＭＯＳ−ＦＥＴのソースに直列に接続され、該Ｍ
ＯＳ−ＦＥＴに流れる電流を検出する過電流検出回路部
と、該過電流検出回路部と該制御巻線の間に構成され、
該検出回路部からの信号で該ＭＯＳ−ＦＥＴをオフさせ
るラッチ回路部で構成され、シャットダウン動作により
保護をかける手段を備えることを特徴とするものであ
る。

【００２７】さらに、請求項７記載の発明は、シャット
ダウン動作により保護をかける手段は、サイリスタ構造
を持つ２つのトランジスタが相互にオン動作を保持し合
うことによりＭＯＳ−ＦＥＴのゲート電位を連続して低
下させることを特徴とするものである。

【００２８】上記の各構成を有することにより、スイッ
チング動作がオフの時にゲート電圧が上がることはなく
電流制御特性は安定している。

【００２９】また連続したフの字特性のように過電流時
のある点で安定することがなく、負荷短絡等による過電
流時に確実に構成素子の損失を少なくする。

【００３０】

【発明の実施の形態】以下に、本発明の実施の形態を図
面を参照して説明する。

【００３１】図１は本発明による過電流保護回路の実施
の形態を示すブロック図で図面を簡略化するため１次側
整流平滑回路は省略してある。

【００３２】１次巻線１０１、制御回路１０２、２次巻
線１０３を有する変圧器１とこの変圧器１の１次巻線１
０１の一方に直列に接続され、入力端子２，３より印加
される直流入力電圧Ｖ_INをスイッチングするＭＯＳ−Ｆ
ＥＴ４と他方に接続される直流入力電圧Ｖ_INと該変圧器
の制御巻線１０２とＭＯＳ−ＦＥＴ４の間の発振制御回
路５と直流入力電圧Ｖ_INからＭＯＳ−ＦＥＴ４のゲート
に起動信号を与える起動回路６を持つ基本的なリンギン
グチョークコンバータで、過電流を検出する検出回路７
はスイッチング素子４のソースと入力端３の間に接続さ
れ、ラッチ回路８は検出回路７とＭＯＳ−ＦＥＴ４のゲ
ートの間に接続され、リセット回路９はラッチ回路８に
一方を接続され、もう一方を起動回路６を構成する起動
抵抗１１，１２の分圧点と制御巻線１０２の一方に接続
された時定数回路１０に接続されている。

【００３３】２次巻線１０３に接続される２次整流平滑
回路１３と出力端子１４，１５の電圧を検出する電圧検
出回路１６からの信号で１次の発振制御回路５に帰還す
る光結合素子１７で構成されている。

【００３４】図２は図１の実施の形態を詳細に示した過
電流保護回路の電気回路図であり、起動回路６は直流入
力電圧Ｖ_INから起動信号をＭＯＳ−ＦＥＴ４のゲートに
送る抵抗１１と抵抗１２により構成され、入力端子２と
ＭＯＳ−ＦＥＴ４のゲートの間に直列に接続される。

【００３５】検出回路７は過電流検出抵抗１８とラッチ
回路８のトリガとなるｎｐｎ型トランジスタ１９で構成
され、トランジスタ１９はＭＯＳ−ＦＥＴ４のソースに
ベースを接続し、入力端子３にエミッタを接続し、過電
流検出抵抗１８はトランジスタ１９のベース・エミッタ
間に接続される。

【００３６】ラッチ回路８はラッチ回路入力段の高周波
ノイズ除去用のコンデンサ２０及びサイリスタ構造に接
続されるｎｐｎトランジスタ２１、ｐｎｐトランジスタ
２２、及びｎｐｎトランジスタ２１のベース・エミッタ
間をバイアスするための抵抗２３、コンデンサ２４で構
成され、コンデンサ２０はＭＯＳ−ＦＥＴ４のゲートと
トランジスタ１９のコレクタに接続され、トランジスタ
２１のコレクタとトランジスタ２２のベースはトランジ
スタ１９のコレクタに接続され、トランジスタ２１のエ
ミッタはトランジスタ１９のベースに接続され、トラン
ジスタ２２のエミッタはＭＯＳ−ＦＥＴ４のゲートに接
続され、トランジスタ２１のベース・エミッタ間に抵抗
２３とコンデンサ２４が並列に接続される。

【００３７】リセット回路９と時定数回路１０は、ラッ
チ回路８をリセットするトリガとなるｎｐｎトランジス
タ２５と、このトランジスタ２５のベース・エミッタの
バイアスをかけるコンデンサ２９と、このコンデンサ２
９の充放電時定数を決める抵抗２６と抵抗２７と、逆流
防止用のダイオード２８で構成され、トランジスタ２５
のコレクタはトランジスタ２１のベースに接続され、ト
ランジスタ２５のエミッタはトランジスタ１９のベース
に接続され、抵抗２７はトランジスタ２５のベースと起
動抵抗１１と１２の分圧点に接続され、コンデンサ２９
はトランジスタ２５のベース・エミッタ間に接続され、
抵抗２６はトランジスタ２５のベースとダイオード２８
のアノードに接続され、ダイオード２８のカソードは制
御巻線１０２の一方に接続されている。

【００３８】次にリンギングチョークコンバータの基本
動作について説明する。

【００３９】入力端子１，２に直流入力電圧Ｖ_INが印加
されると起動回路６を介してＭＯＳ−ＦＥＴ４のゲート
電圧を高くしていき、ゲート電圧がオン電圧以上になっ
た時ＭＯＳ−ＦＥＴ４がオンしてドレイン電流Ｉ_Dが流
れ始める。そのとき変圧器の制御巻線１０２、２次巻線
１０３は図１に示すような極性に巻いてあるため１次巻
線１０１に電圧が発生するとともに制御巻線１０２にも
電圧が発生し発振制御回路５を通じスイッチング素子に
正帰還作用が起こってＭＯＳ−ＦＥＴ４は完全にオンす
る。このとき２次巻線１０３は整流平滑回路内のダイオ
ードの向きが逆のため電流は流れない。よってＭＯＳ−
ＦＥＴ４のドレイン電流は変圧器１のインダクタンス分
によって図３（ｂ）の様に直線的に増加する三角波形と
なる。

【００４０】次に、発振制御回路５の時定数によってＭ
ＯＳ−ＦＥＴ４がオフされると変圧器に蓄えられたエネ
ルギーが２次巻線１０３より整流平滑回路を通じて放出
されブロッキング発振器が構成される。

【００４１】なお、出力端子１４，１５の電圧を電圧検
出回路１６によって検出し、この検出信号を光結合素子
１７を介して発振制御回路５に帰還し、発振制御回路５
の信号に基づいてＭＯＳ−ＦＥＴ４のオン／オフは制御
される。

【００４２】本実施の形態では、過電流検出用抵抗１８
の抵抗値をＲ１８とし、過電流検出用抵抗１８に流れる
ドレイン電流をＩ_Dとすると、負荷の短絡等により生ず
る過電流の流れがないとき、トランジスタ１９のベース
・エミッタ間ではＩ_D×Ｒ１８＜Ｖ_BE１９（ＯＮ）が成
立しトランジスタ１９はオフの状態になっている。した
がって保護回路は動作しなく通常のスイッチング操作が
行なわれる。またリセット回路９と時定数回路１０はト
ランジスタ２５のベース・エミッタ間のバイアスを決め
るコンデンサ２９に起動抵抗の分圧点から常時充電しよ
うとする抵抗２７とＭＯＳ−ＦＥＴ４がオフ時、即ち２
次巻線がエネルギーを放出しているときコンデンサ２９
を放電しようとする抵抗２６の定数により常にトランジ
スタ２５のベース・エミッタ間は逆バイアスされるよう
にしている。

【００４３】一方負荷の短絡等によりドレイン電流Ｉ_D
が一定値以上となると過電流検出抵抗１８に発生する電
圧降下はＩ_D×Ｒ１８＞Ｖ_BE１９（ＯＮ）となりトラン
ジスタ１９のベース・エミッタ間電圧は図３（ｂ）のよ
うにトランジスタ１９のオン電圧に達したとき、トラン
ジスタ１９はコレクタ電流ＩＣ１９を流し、その結果、
このこれくた電流ＩＣ１９はトランジスタ２２のベース
電流ＩＢ２２を引き込むことになり、ベース電流ＩＢ２
２を引き込まれたトランジスタ２２はＭＯＳ−ＦＥＴ４
のゲートからエミッタ電流を引き込み、サイリスタ構造
を持つトランジスタ２１とトランジスタ２２は図３の
（ｅ），（ｆ）のように相互にオンを保持し合うラッチ
動作となりＭＯＳ−ＦＥＴ４のゲートを引き込み続ける
のでＭＯＳ−ＦＥＴ４が図３（ａ）のＴ_OFF区間の様に
発振制御を停止しシャットダウン状態となる。このとき
ＭＯＳ−ＦＥＴ４がスイッチングしないために、即ち制
御巻線１０２にはコンデンサ２９を放電する経路はなく
なりコンデンサ２９は起動抵抗１１，１２の分圧点から
抵抗２７を通じての充電のみの経路だけとなり、コンデ
ンサ２９の電圧がトランジスタ２５のベース・エミッタ
間電圧に達するとトランジスタ２１のベース電流をトラ
ンジスタ２５が引き込んでしまうため、トランジスタ２
１はオフ状態となり図３（ｅ），（ｆ）のＴ_ON区間のよ
うにトランジスタ２１とトランジスタ２２のラッチ動作
は解除されてしまい、起動時と同様にＭＯＳ−ＦＥＴ４
は起動回路６及び発振制御回路５によってスイッチング
素子はオン状態に移そうとする。

【００４４】このようにまだ過電流状態の時には、再度
ＭＯＳ−ＦＥＴ４を流れるドレイン電流と過電流検出抵
抗１８により発生する電圧降下がトランジスタ１９のベ
ース・エミッタ電圧に対しＩ_D×Ｒ１８＞Ｖ_BE１９（Ｏ
Ｎ）となり上記過電流保護を繰り返し行う間欠動作で過
電流から保護回路の構成素子を保護する。

【００４５】また、過電流状態から定常の軽い負荷電流
に復帰するとＭＯＳ−ＦＥＴ４を流れるドレイン電流も
減少するため過電流検出抵抗１８で発生する電圧降下は
トランジスタ１９のベース・エミッタ電圧に対してＩ_D
×Ｒ１８＜Ｖ_BE１９（ＯＮ）となりトランジスタ１９は
オンしないため過電流保護回路は動作せず、通常の発振
制御に復帰する。

【００４６】図４は本実施の形態の過電流制限特性で過
電流保護がかかると図中破線のようにシャットダウンし
点線のような間欠動作をする。

【００４７】本実施の形態では、過電流を検出回路７で
検出し、ラッチ回路８で起動回路６及び発振制御回路５
から流れる電流を時定数回路１０とリセット回路９がラ
ッチ回路８を解除するまでは、スイッチング素子４にゲ
ート電流を流さず、ラッチ回路８が引き込み、発振動作
を停止するシャットダウン動作のため、スイッチング動
作がオフの時にゲート電圧が徐々に上がり電流制限特性
は安定している。また過電流保護のかかり始めはラッチ
回路８によるシャットダウン型で、また過電流による間
欠動作時もシャットダウン動作を利用しているため、連
続したフの字特性のように過電流時のある点で安定する
ことがなく負荷短絡等による過電流時に確実に構成素子
の損失を少なくし、異常発熱することがない。

【００４８】以下に、本発明の他の実施の形態を図面を
参照して説明する。

【００４９】図５は本発明による過電流保護回路の実施
の形態を示すブロック図で、図面を簡略化するため１次
側整流平滑回路は省略してある。

【００５０】１次巻線２０１、制御回路２０２、２次巻
線２０３を有する変圧器２１と変圧器２１の１次巻線２
０１の一方に直列に接続され、入力端子２２，２３より
印加される直流入力電圧Ｖ_INをスイッチングするＭＯＳ
−ＦＥＴ２４と他方に接続される直流入力電圧Ｖ_INと該
変圧器の制御巻線２０２とＭＯＳ−ＦＥＴ２４の間の発
振制御回路２５と直流入力電圧Ｖ_INからＭＯＳ−ＦＥＴ
２４のゲートに起動信号を与える起動抵抗３０，３１で
構成される起動回路２６を持つ基本的なリンギングチョ
ークコンバータで、過電流を検出する検出回路２７はス
イッチング素子であるＭＯＳ−ＦＥＴ２４のソースと入
力端子２３の間に接続され、ラッチ回路２８は検出回路
２７とＭＯＳ−ＦＥＴ２４のゲートの間に接続され、時
定数回路２９はラッチ回路２８と入力端子２３の間に接
続されている。

【００５１】２次巻線２０３に接続される２次側整流平
滑回路３２と出力端子３３，３４の電圧を検出する電圧
検出回路３５からの信号で１次側の発振制御回路２５に
帰還する光結合素子３６で構成されている。

【００５２】図６は図５の実施の形態を詳細に示した過
電流保護回路の電気回路図であり、起動回路２６は直流
入力電圧Ｖ_INから起動信号をＭＯＳ−ＦＥＴ２４のゲー
トに送る抵抗３０と抵抗３１により構成され、入力端子
２２とＭＯＳ−ＦＥＴ２４のゲートの間に直列に接続さ
れる。

【００５３】検出回路２７は過電流検出抵抗３７とラッ
チ回路２８のトリガとなるｎｐｎ型トランジスタ３８で
構成され、トランジスタ３８はＭＯＳ−ＦＥＴ２４のソ
ースにベースを接続し、入力端子２３にエミッタを接続
し、過電流抵抗３７はトランジスタ３８のベース・エミ
ッタ間に接続される。

【００５４】ラッチ回路２８はラッチ回路入力段の高周
波ノイズ除去用のコンデンサ３９及びサイリスタ構造に
接続されるｎｐｎトランジスタ４０、ｐｎｐトランジス
タ４１、及びｎｐｎトランジスタ４０のベース・エミッ
タ間をバイアスするための抵抗４２及び起動時の突入電
流等による単発的な信号による誤動作防止用コンデンサ
４３で構成され、コンデンサ３９はＭＯＳ−ＦＥＴ２４
のゲートとトランジスタ３８のコレクタに接続され、ト
ランジスタ４０のコレクタとトランジスタ４１のベース
はトランジスタ３８のコレクタに接続され、トランジス
タ４０のエミッタはトランジスタ３８のベースに接続さ
れ、トランジスタ４１のエミッタはＭＯＳ−ＦＥＴ２４
のゲートに接続され、トランジスタ４０のベース・エミ
ッタ間に抵抗４２とコンデンサ４３が並列に接続され
る。

【００５５】次にリンギングチョークコンバータの基本
動作について説明する。

【００５６】入力端子２２，２３に直流入力電圧Ｖ_INが
印加されると起動回路２６を介してＭＯＳ−ＦＥＴ２４
のゲート電圧を高くしていき、ゲート電圧がオン電圧以
上になった時ＭＯＳ−ＦＥＴ２４がオンしてドレイン電
流Ｉ_Dが流れ始める。そのとき変圧器の制御巻線２０
２、２次巻線２０３は図５に示す極性に巻いてあるため
１次巻線２０１に電圧が発生するとともに制御巻線２０
２にも電圧が発生し発振制御回路２５を通じスイッチン
グ素子に正帰還作用が起こってＭＯＳ−ＦＥＴ２４は完
全にオンする。このとき２次巻線２０３は整流平滑回路
内のダイオードの向きが逆のため電流は流れない。よっ
てＭＯＳ−ＦＥＴ２４のドレイン電流は変圧器２１のイ
ンダクタンス分によって図７（ｂ）の様に直線的に増加
する三角波形となる。

【００５７】発振制御回路２５の時定数によってＭＯＳ
−ＦＥＴ２４がオフされると変圧器に蓄えられたエネル
ギーが２次巻線２０３より整流平滑回路を通じて放出さ
れ、ブロッキング発振器が構成される。

【００５８】本実施の形態では、負荷の短絡等により生
ずる過電流の流れがないとき、過電流検出用抵抗３７を
Ｒ３７、過電流検出用抵抗３７に流れるドレイン電流を
Ｉ_Dとすると、トランジスタ３８のベース・エミッタ間
ではＩ_D×Ｒ３７＜Ｖ_BE３８（ＯＮ）が成立しトランジ
スタ３８はＯＦＦの状態になっている。したがって保護
回路は動作しなく通常のスイッチング動作が行なわれ
る。

【００５９】一方負荷の短絡等によりドレイン電流Ｉ_D
が一定値以上となると過電流検出抵抗３７に発生する電
圧抵抗はＩ_D×Ｒ３７＞Ｖ_BE３８（ＯＮ）がとなり、ト
ランジスタ３８のベース電圧は図７（ｂ）のようにトラ
ンジスタ３８のオン電圧に達したとき、トランジスタ３
８はコレクタ電流ＩＣ３８を流し、結果このコレクタ電
流ＩＣ３８はトランジスタ４１のベース電流ＩＢ４１を
引き込むことになり、ベース電流ＩＢ４１を引き込まれ
たトランジスタ４１はＭＯＳ−ＦＥＴ２４のゲートから
エミッタ電流を引き込み、サイリスタ構造を持つトラン
ジスタ４０とトランジスタ４１は図７の（ｄ），（ｅ）
のように相互にオンを保持し合うラッチ動作となりＭＯ
Ｓ−ＦＥＴ２４のゲートを引き込み続けるのでＭＯＳ−
ＦＥＴ２４が図７（ａ）のＴ_OFF区間の様に発振制御を
停止しシャットダウン状態となり、過電流から構成素子
を保護する。

【００６０】図８は本実施の形態の過電流制限特性で過
電流保護がかかると図中破線のようにシャットダウン動
作により保護をかけられる。

【００６１】本実施の形態では、負荷短絡等による過電
流を１次側検出回路２７で検出し、ラッチ回路２８でシ
ャットダウン動作により保護するため、スイッチング動
作がオフの時にゲート電圧が上がることなく電流制限特
性は安定している。

【００６２】また過電流保護がシャットダウン型のた
め、連続したフの字特性のように過電流時のある点で安
定することがなく負荷短絡等による過電流時に確実に構
成素子の損失を少なくし、異常発熱することがない。

【００６３】

【発明の効果】以上説明してきたように、本願発明の請
求項１〜５によれば、間欠動作による過電流保護回路を
簡単に構成でき、負荷短絡時確実に構成素子の損失を少
なくし、異常発熱を抑えることが出来る。

【００６４】また本発明によれば、シャットダウン動作
による過電流保護回路を少ない部品で簡単に構成でき、
負荷短絡時確実に構成素子の損失を少なくし、異常発
熱、２次故障を抑えることが出来る。

【図面の簡単な説明】

【図１】本発明によるリンギングチョークコンバータの
実施の形態を示すブロック図である。

【図２】図１の実施の形態を詳細に示す図である。

【図３】本発明の過電流保護回路の電圧電流波形を示す
図である。

【図４】本発明の過電流制限特性を示す図である。

【図５】本発明によるリンギングチョークコンバータの
実施の形態を示すブロック図である。

【図６】図５の実施の形態を詳細に示す図である。

【図７】本発明の過電流保護回路の電圧電流波形を示す
図である。

【図８】本発明の過電流制限特性を示す図である。

【図９】従来のリンギングチョークコンバータを示す回
路図である。

【図１０】従来の過電流の浅いときの電圧電流特性を示
す図である。

【図１１】従来の過電流の深いときの電圧電流特性を示
す図である。

【図１２】従来の過電流制限特性を示す図である。

【図１３】従来の連続したフの字特性を持つ過電流制限
特性を示す図である。

【符号の説明】

１変圧器２，３入力端子４ＭＯＳ−ＦＥＴ５発振制御回路６起動回路７検出回路８ラッチ回路９リセット回路１０時定数回路１１，１２抵抗１３整流平滑回路１４，１５出力端子１０１１次巻線１０２制御巻線１０３２次巻線

Claims

【特許請求の範囲】

【請求項１】１次巻線、制御巻線、２次巻線を有する
変圧器と、該変圧器の１次巻線の一方に直列に接続さ
れ、直流入力電圧をスイッチングするＭＯＳ−ＦＥＴ
と、該変圧器の制御巻線と該ＭＯＳ−ＦＥＴの間に構成
される発振制御回路と、該ＭＯＳ−ＦＥＴに対して直流
入力電圧から起動信号を与える起動回路を持つリンギン
グチョークコンバータにおいて、該ＭＯＳ−ＦＥＴのソースに直列に接続され、該ＭＯＳ
−ＦＥＴに流れる電流を検出する過電流検出回路部と、
該過電流検出回路部と該制御巻線の間に構成され、該検
出回路部からの信号で該ＭＯＳ−ＦＥＴをオフさせるラ
ッチ回路部と、該ラッチ回路部に接続され該ラッチ回路
にリセットをかけるリセット回路部と、該リセット回路
部と該起動回路、該制御巻線間に接続され、リセット回
路部をある時定数で駆動させる時定数回路部で構成さ
れ、間欠動作により保護をかけることを特徴とする過電
流保護回路。
【請求項２】請求項１記載の過電流保護回路におい
て、過電流検出回路部は抵抗と、ラッチ回路部にトリガ
を与えるトランジスタとからなることを特徴とする過電
流保護回路。
【請求項３】請求項１記載の過電流保護回路におい
て、ラッチ回路部は、この回路の入力段の高周波ノイズ
用の第１のコンデンサ、及びサイリスタ構造に接続され
る第１，第２の２つのトランジスタ、及び第２のトラン
ジスタのベース・エミッタ間をバイアスするための抵抗
と、第２のコンデンサとからなることを特徴とする過電
流保護回路。
【請求項４】請求項１記載の過電流保護回路におい
て、リセット回路部は、このラッチ回路をリセットする
トリガとなるトランジスタと、このトランジスタのベー
ス・エミッタにバイアスをかけるコンデンサとからなる
ことを特徴とする過電流保護回路。
【請求項５】請求項１記載の過電流保護回路におい
て、時定数回路部は、前記リセット回路のコンデンサの
充電時定数を決める２つの抵抗と、制御巻線からの逆流
防止用のダイオードとからなることを特徴とする過電流
保護回路。
【請求項６】１次巻線、制御巻線、２次巻線を有する
変圧器と、該変圧器の１次巻線の一方に直列に接続さ
れ、直流入力電圧をスイッチングするＭＯＳ−ＦＥＴ
と、該変圧器の制御巻線と該ＭＯＳ−ＦＥＴの間に構成
される発振制御回路と、該ＭＯＳ−ＦＥＴに対して直流
入力電圧から起動信号を与える起動回路を持つリンギン
グチョークコンバータにおいて、該ＭＯＳ−ＦＥＴのソースに直列に接続され、該ＭＯＳ
−ＦＥＴに流れる電流を検出する過電流検出回路部と、
該過電流検出回路部と該制御巻線の間に構成され、該検
出回路部からの信号で該ＭＯＳ−ＦＥＴをオフさせるラ
ッチ回路部で構成され、シャットダウン動作により保護
をかける手段を備えることを特徴とする過電流保護回
路。
【請求項７】請求項６記載の過電流保護回路におい
て、シャットダウン動作により保護をかける手段は、サ
イリスタ構造を持つ２つのトランジスタが相互にオン動
作を保持し合うことによりＭＯＳ−ＦＥＴのゲート電位
を連続して低下させることを特徴とする過電流保護回
路。