JP2020047909A - チップパッケージ及びチップ - Google Patents

チップパッケージ及びチップ Download PDF

Info

Publication number
JP2020047909A
JP2020047909A JP2019010249A JP2019010249A JP2020047909A JP 2020047909 A JP2020047909 A JP 2020047909A JP 2019010249 A JP2019010249 A JP 2019010249A JP 2019010249 A JP2019010249 A JP 2019010249A JP 2020047909 A JP2020047909 A JP 2020047909A
Authority
JP
Japan
Prior art keywords
electrode
chip
limiting groove
conductive particles
wall
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2019010249A
Other languages
English (en)
Inventor
慶堂 謝
Chin Tang Hsieh
慶堂 謝
政宏 施
Cheng-Hung Shii
政宏 施
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Chipbond Technology Corp
Original Assignee
Chipbond Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Chipbond Technology Corp filed Critical Chipbond Technology Corp
Publication of JP2020047909A publication Critical patent/JP2020047909A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/12Mountings, e.g. non-detachable insulating substrates
    • H01L23/13Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/38Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/52Encapsulations
    • H01L33/54Encapsulations having a particular shape
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/02175Flow barrier
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/02185Shape of the auxiliary member
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/0219Material of the auxiliary member
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04026Bonding areas specifically adapted for layer connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0555Shape
    • H01L2224/05552Shape in top view
    • H01L2224/05554Shape in top view being square
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0555Shape
    • H01L2224/05556Shape in side view
    • H01L2224/05557Shape in side view comprising protrusions or indentations
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0556Disposition
    • H01L2224/05568Disposition the whole external layer protruding from the surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061Disposition
    • H01L2224/06102Disposition the bonding areas being at different heights
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001Core members of the layer connector
    • H01L2224/29099Material
    • H01L2224/29198Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29199Material of the matrix
    • H01L2224/2929Material of the matrix with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001Core members of the layer connector
    • H01L2224/29099Material
    • H01L2224/29198Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298Fillers
    • H01L2224/29299Base material
    • H01L2224/293Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/831Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
    • H01L2224/83101Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus as prepeg comprising a layer connector, e.g. provided in an insulating plate member
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/832Applying energy for connecting
    • H01L2224/83201Compression bonding
    • H01L2224/83203Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838Bonding techniques
    • H01L2224/8385Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83851Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester being an anisotropic conductive adhesive
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008Processes
    • H01L2933/0033Processes relating to semiconductor body packages
    • H01L2933/0066Processes relating to semiconductor body packages relating to arrangements for conducting electric current to or from the semiconductor body

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Wire Bonding (AREA)
  • Led Device Packages (AREA)

Abstract

【課題】チップパッケージ及びチップを提供する。【解決手段】本発明のチップパッケージ及びチップは、微細チップを基板に電気的に接続させるために用いられ、特に発光ダイオードに適用される。前記チップパッケージのチップ200は本体210及び前記本体210の表面211に設置されると共に前記表面211に露出される少なくとも1つの電極220を備え、前記電極220は第一位置限定溝221及び前記第一位置限定溝221周辺に位置する第一位置限定壁222を有し、前記第一位置限定壁222は接着剤300中の少なくとも1つの導電性粒子310の位置を前記第一位置限定溝221に制限するために用いられる。前記チップ200は前記第一位置限定溝221中に位置する前記導電性粒子310を介して前記電極220及び基板100の第一導電パッド110に電気的に接続される。【選択図】図1

Description

本発明は、チップパッケージ及びチップに関し、更に詳しくは、微細発光ダイオードに適用されるパッケージ及びチップに関する。
従来の技術では、複数の導電性粒子を有する導電性接着剤により、チップと基板とを電気的に接続させている。
前記チップの体積が徐々に微小化される時勢において、前記チップの複数の電極も接合面積が縮小される流れにある。
なお、従来技術に関しては、例えば特許文献1などに記載されている。
特開2018-074155号公報
前記チップ及び前記基板の圧接プロセスにおいて、これら前記導電性粒子を有する前記導電性接着剤がプロセス環境によって流動性を得てしまい、このためにこれら前記導電性粒子が前記導電性接着剤の樹脂の流れに従って流動してしまうという課題があった。
前記チップのこれら前記電極の接合面積が縮小しているため、前記樹脂が流動しやすくなって、これら前記導電性粒子が前記チップの前記電極と前記基板の導電パッドとの間に位置を限定されなくなり、前記樹脂が硬化した後に、前記チップが前記基板と電気的に接続されなくなる。
特に、前記チップが微細発光ダイオードである場合、前記発光ダイオードの電極端が前記基板に電気的に接続されなくなる現象が頻発していた。
そこで、本発明者は、上記の欠点が改善可能と考え、鋭意検討を重ねた結果、合理的設計で上記の課題を効果的に改善する本発明を提案するに到った。
本発明は、このような従来技術の課題に鑑みてなされたものである。上記課題解決のため、本発明は、チップパッケージ及びそのチップを提供することを主目的とする。つまり、微細チップの電気的接続に適用され、特に微細発光ダイオードの電気的接続に適用されるチップパッケージ及びチップを提供する。
上記課題を解決するために、本発明のチップパッケージは、基板と、チップと、接着剤とを備え、前記チップは本体及び第一電極を含む。
前記本体は表面を有し、前記第一電極は前記表面に設置されると共に前記表面に露出される。
前記第一電極は第一位置限定溝及び前記第一位置限定溝周辺に位置される第一位置限定壁を有し、前記第一位置限定壁は第一高さを有する。
前記接着剤は前記基板と前記チップとの間に設けられ、前記第一位置限定壁の前記第一高さは前記接着剤中の第一導電性粒子の直径以下である。
前記第一位置限定壁により前記接着剤中の少なくとも1つの第一導電性粒子が前記第一位置限定溝に制限され、且つ前記チップが前記第一位置限定溝中に位置される第一導電性粒子を介して前記第一電極及び前記基板の第一導電パッドに電気的に接続される。
また、本発明のチップは、本体及び第一電極を備える。
前記本体は表面を有し、前記第一電極は前記表面に設置されると共に前記表面に露出される。
前記第一電極は第一位置限定溝及び前記第一位置限定溝周辺に位置する第一位置限定壁を有し、前記第一位置限定壁は接着剤中の導電性粒子の直径以下である第一高さを有する。
前記第一位置限定壁は、前記接着剤中の少なくとも1つの導電性粒子の位置を制限して前記第一位置限定溝に限定するために用いられる。
また、本発明に係るチップは、本体及び電極を備える。
前記本体は表面を有し、前記電極は前記表面に露出される。
前記電極は位置限定溝及び前記位置限定溝周辺に位置する位置限定壁を有し、前記位置限定壁は少なくとも1つの導電性粒子の位置を制限して前記位置限定溝に限定するために用いられる。
本発明は、前記第一電極の前記第一位置限定壁により前記接着剤中の少なくとも1つの導電性粒子の位置を前記第一位置限定溝に制限し、前記チップが前記基板に圧接される際に、前記接着剤が圧迫されることにより前記第一導電性粒子が流動して変位(移動)しないようにする。また、前記チップが前記第一位置限定溝中に位置する前記第一導電性粒子を介して前記第一電極及び前記基板の前記第一導電パッドに電気的に接続されるようにする。
本発明は、前記チップが前記基板に電気的に接続不能になることを回避するもので、特に微細発光ダイオードの電気的接続に適用される。
本発明の一実施形態に係るチップパッケージを示す断面図である。 本発明のチップを示す底面図である。 本発明のチップを示す底面図である。 本発明のチップが基板に圧着されていない状態を示す断面図である。
以下に、本発明に係るチップパッケージの実施の形態を図面に基づいて詳細に説明する。なお、各実施の形態により、この発明が限定されるものではない。
本発明に係るチップパッケージは、基板100と、チップ200と、接着剤300とを少なくとも備える(図1参照)。
本実施形態の図面では、前記チップ200として発光ダイオード(Light-emitting diode、LED)を例に説明するが、但し本発明はこれに限られない。
本実施形態では、前記基板100は第一導電パッド110及び第二導電パッド120を有する(図1参照)。
また、前記チップ200は、本体210と、第一電極220と、第二電極230とを備える(図1及び図2参照)。
前記本体210は表面211を有し、前記第一電極220及び前記第二電極230は前記表面211にそれぞれ設置されると共に前記表面211にそれぞれ露出される。
前記第一電極220は第一露出面220aと、第一位置限定溝221と、前記第一位置限定溝221周辺に位置される第一位置限定壁222とを有する。
前記第二電極230は第二露出面230aと、第二位置限定溝231と、前記第二位置限定溝231周辺に位置される第二位置限定壁232とを有する。
図1及び図2に示すように、前記第一位置限定壁222及び前記第二位置限定壁232の材料は高分子材料、金属材料、または非金属材料から選択される。
また、前記第一位置限定壁222及び前記第二位置限定壁232と、前記第一電極220及び前記第二電極230とが同じ金属材料である場合、エッチングプロセス中に金属層のエッチングが行われて前記第一電極220、前記第二電極230、前記第一位置限定壁222、及び前記第二位置限定壁232が形成される。
前記第一位置限定壁222及び前記第二位置限定壁232と、前記第一電極220及び前記第二電極230とが異なる材料である場合、エッチングプロセス中に金属層のエッチングが行われて前記第一電極220及び前記第二電極230が形成される前後に、電気めっきや印刷等のプロセスにより前記第一位置限定壁222及び前記第二位置限定壁232が形成される。
または、異なる実施形態においては、フォトレジスト材料層がパターン化される(露光、現像等のプロセス)ことにより、前記第一位置限定壁222及び前記第二位置限定壁232が形成される。
図1及び図2に示すように、本実施形態では、前記表面211は前記第一電極220が設置される高い表面211a及び前記第二電極230が設置される低い表面211bを含む。
前記第一電極220の前記第一露出面220aと前記第二電極230の前記第二露出面230aとの間には高低差Xを有し、前記高低差Xは0μm乃至8μmの間の範囲である。
または、異なる実施形態においては、前記高低差Xは0.1μm乃至8μmの間の範囲である。
なお、前記第一位置限定壁222は前記第一電極220の前記第一露出面220aに設置され、前記第一位置限定壁222は第一高さH1を有する。
前記第二位置限定壁232は前記第二電極230の前記第二露出面230aに設置され、前記第二位置限定壁232は第二高さH2を有する(図1及び図2参照)。
図3に示すように、他の実施形態では、前記第一位置限定壁222は前記第一位置限定溝221周辺に周設される複数の第一リブ部222aを備え、隣接する前記第一リブ部222a間には第一切欠き部222bを有する。
前記第二位置限定壁232は前記第二位置限定溝231周辺に周設される複数の第二リブ部232aを備え、隣接する前記第二リブ部232a間には第二切欠き部232bを有する。
図1及び図4に示すように、前記接着剤300は前記基板100と前記チップ200との間に設けられる。
本実施形態では、前記接着剤300は異方性導電フィルム(Anisotropic Conductive Film、ACF)から選択され、前記接着剤300は樹脂及び複数の導電性粒子が混合されることにより合成される。
図4に示すように、本実施形態では、前記チップ200及び前記基板100の圧接前には前記接着剤300が薄膜形態を呈し、機械工具10により前記チップ200及び前記基板100が熱間圧接されると、前記チップ200が前記接着剤300に圧着され、且つ熱加工環境において前記接着剤300が流動性を有する。
前記第一位置限定壁222により前記接着剤300中の少なくとも1つの第一導電性粒子310の位置が前記第一位置限定溝221に制限され、前記第二位置限定壁232により、前記接着剤300中の少なくとも1つの第二導電性粒子320の位置が前記第二位置限定溝231に制限される。
前記第一導電性粒子310は直径D1を有し、前記第二導電性粒子320は直径D2を有する。
さらに、図1及び図4に示すように、本実施形態では、前記第一位置限定壁222の前記第一高さH1は前記接着剤300中の前記第一導電性粒子310の前記直径D1以下である。
好ましくは、前記第一電極220の前記第一露出面220aと前記第二電極230の前記第二露出面230aとの間の前記高低差Xが前記第一導電性粒子310の前記直径D1以下である。
より好ましくは、前記高低差Xが前記第一導電性粒子310の前記直径D1より短い。
図1及び図4に示すように、本実施形態では、前記第二位置限定壁232の前記第二高さH2が前記接着剤300中の前記第二導電性粒子320の前記直径D2以下である。
図1及び図4を参照する。前記チップ200及び前記基板100が圧接される際に、前記チップ200が前記第一位置限定壁222により前記第一導電性粒子310の位置を前記第一位置限定溝221に制限し、前記第二位置限定壁232により前記第二導電性粒子320の位置を前記第二位置限定溝231に制限する。
これにより、前記第一導電性粒子310及び前記第二導電性粒子320が流動性を有する前記接着剤300に連動して流動することがなくなり、前記チップ200が前記第一位置限定溝221中に位置する前記第一導電性粒子310を介して前記チップ200の前記第一電極220及び前記基板100の前記第一導電パッド110に電気的に接続され、且つ前記チップ200が前記第二位置限定溝231中に位置される前記第二導電性粒子320を介して前記第二電極230及び前記基板100の前記第二導電パッド120に電気的に接続される。
さらに、図1、図3及び図4に示すように、隣接する前記第一リブ部222a間には前記第一切欠き部222bを有し、隣接する前記第二リブ部232a間には前記第二切欠き部232bを有する。
このため、前記チップ200及び前記基板100が圧接される際に、前記チップ200が流動性を有する前記接着剤300を圧迫し、前記第一導電性粒子310と前記第一電極220との間に位置する前記接着剤300の前記樹脂が前記第一切欠き部222bから前記第一位置限定溝221に絞り出され、前記第二導電性粒子320と前記第二電極230との間に位置される前記接着剤300の前記樹脂が前記第二切欠き部232bから前記第二位置限定溝231に絞り出される。
こうして、前記第一位置限定溝221中及び前記第二位置限定溝231に位置する前記樹脂が前記チップ200と前記基板100との圧接に対する抵抗力となって、前記チップ200が傾斜してしまう事態が回避される。
本発明は、前記第一電極220の前記第一位置限定壁222により前記接着剤300中の少なくとも1つの第一導電性粒子310の位置が制限され、前記第二電極230の前記第二位置限定壁232により前記接着剤300中の少なくとも1つの第二導電性粒子320の位置が制限されることにより、前記チップ200が前記基板100に圧接される際に、前記第一導電性粒子310及び前記第二導電性粒子320が前記接着剤300により圧迫されて流動して変位(移動)することがなくなる。
これにより、前記第一導電性粒子310が前記第一電極220から解離することが回避され、或いは前記第二導電性粒子320が前記第二電極230から解離することが回避される。
前記チップ200が、前記第一位置限定溝221中に位置を限定される少なくとも1つの第一導電性粒子310及び前記第二位置限定溝231中に位置を限定される少なくとも1つの第二導電性粒子320を介して、前記基板100に電気的に接続される。
以上、本発明の実施形態について図面を参照して詳述したが、具体的な構成はこの実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。
10 機械工具
100 基板
110 第一導電パッド
120 第二導電パッド
200 チップ
210 本体
211 表面
211a 高い表面
211b 低い表面
220 第一電極
220a 第一露出面
221 第一位置限定溝
222 第一位置限定壁
222a 第一リブ部
222b 第一切欠き部
230 第二電極
230a 第二露出面
231 第二位置限定溝
232 第二位置限定壁
232a 第二リブ部
232b 第二切欠き部
300 接着剤
310 第一導電性粒子
320 第二導電性粒子
X 高低差
D1 直径
D2 直径
H1 第一高さ
H2 第二高さ

Claims (20)

  1. 基板と、
    表面を有する本体及び前記表面に設置されると共に前記表面に露出される第一電極を含み、前記第一電極は第一位置限定溝及び前記第一位置限定溝周辺に位置する第一位置限定壁を有し、前記第一位置限定壁は第一高さを有するチップと、
    前記基板と前記チップとの間に設置される接着剤と、を備え、
    前記第一位置限定壁の前記第一高さは前記接着剤の第一導電性粒子の直径以下であり、
    前記第一位置限定壁により前記接着剤の内の少なくとも1つの前記第一導電性粒子の位置が前記第一位置限定溝に制限され、
    且つ前記チップは前記第一位置限定溝中に位置する前記第一導電性粒子を介して前記第一電極及び前記基板の第一導電パッドに電気的に接続されることを特徴とするチップパッケージ。
  2. 前記チップは前記表面に設置されると共に前記表面に露出される第二電極を更に備え、
    前記第二電極は第二位置限定溝及び前記第二位置限定溝周辺に位置する第二位置限定壁を有し、
    前記第二位置限定壁は前記接着剤の第二導電性粒子の直径以下である第二高さを有し、
    前記第二位置限定壁により前記接着剤の前記第二導電性粒子が前記第二位置限定溝に制限され、
    且つ前記チップは前記第二位置限定溝中に位置される前記第二導電性粒子を介して前記第二電極及び前記基板の第二導電パッドに電気的に接続されることを特徴とする請求項1に記載のチップパッケージ。
  3. 前記表面は前記第一電極が設置される高い表面及び前記第二電極が設置される低い表面を含み、
    前記第一電極の第一露出面と前記第二電極の第二露出面との間は高低差を有し、
    前記高低差は前記第一導電性粒子の前記直径以下であることを特徴とする請求項2に記載のチップパッケージ。
  4. 前記高低差は前記第一導電性粒子の前記直径より短いことを特徴とする請求項3に記載のチップパッケージ。
  5. 前記高低差は0μm乃至8μmの間の範囲であることを特徴とする請求項3に記載のチップパッケージ。
  6. 前記第一電極は前記第一位置限定壁が設けられる第一露出面を有することを特徴とする請求項1に記載のチップパッケージ。
  7. 前記第一位置限定壁は前記第一位置限定溝周辺に周設される複数の第一リブ部を備え、隣接する前記第一リブ部間は第一切欠き部を有することを特徴とする請求項1に記載のチップパッケージ。
  8. 前記第二電極は前記第二位置限定壁が設けられる第二露出面を有することを特徴とする請求項2に記載のチップパッケージ。
  9. 前記第二位置限定壁は前記第二位置限定溝周辺に周設される複数の第二リブ部を備え、
    隣接する前記第二リブ部間は第二切欠き部を有することを特徴とする請求項2に記載のチップパッケージ。
  10. 表面を有する本体と、
    前記表面に設置されると共に前記表面に露出され、第一位置限定溝及び前記第一位置限定溝周辺に位置される第一位置限定壁を有し、前記第一位置限定壁は接着剤中の導電性粒子の直径以下の大きさである第一高さを有し、前記第一位置限定壁は前記接着剤中の少なくとも1つの前記導電性粒子の位置を制限して前記第一位置限定溝に限定するために用いられる第一電極と、を備えることを特徴とするチップ。
  11. 前記表面に設置されると共に前記表面に露出される第二電極を更に備え、
    前記第二電極は第二位置限定溝及び前記第二位置限定溝周辺に位置される第二位置限定壁を有し、
    前記第二位置限定壁は前記接着剤の前記導電性粒子の前記直径以下である第二高さを有し、
    前記第二位置限定壁は前記接着剤の前記導電性粒子の位置を前記第二位置限定溝に制限するために用いられることを特徴とする請求項10に記載のチップ。
  12. 前記表面は前記第一電極が設置される高い表面及び前記第二電極が設置される低い表面を含み、
    前記第一電極の第一露出面と前記第二電極の第二露出面との間は前記導電性粒子の前記直径以下である高低差を有することを特徴とする請求項11に記載のチップ。
  13. 前記高低差は前記導電性粒子の前記直径より短いことを特徴とする請求項12に記載のチップ。
  14. 前記高低差は0μm乃至8μmの間の範囲であることを特徴とする請求項12に記載のチップ。
  15. 前記第一電極は前記第一位置限定壁が設置される第一露出面を有することを特徴とする請求項10に記載のチップ。
  16. 前記第一位置限定壁は前記第一位置限定溝周辺に周設される複数の第一リブ部を備え、
    隣接する前記第一リブ部間は第一切欠き部を有することを特徴とする請求項10に記載のチップ。
  17. 前記第二電極は前記第二位置限定壁が設置される第二露出面を有することを特徴とする請求項11に記載のチップ。
  18. 前記第二位置限定壁は前記第二位置限定溝周辺に周設される複数の第二リブ部を備え、隣接する前記第二リブ部間は第二切欠き部を有することを特徴とする請求項11に記載のチップ。
  19. 表面を有する本体と、
    前記表面に露出され、位置限定溝及び前記位置限定溝周辺に位置する位置限定壁を有し、
    前記位置限定壁は少なくとも1つの導電性粒子の位置を制限して前記位置限定溝に限定させるために用いられる電極を備えることを特徴とするチップ。
  20. 前記位置限定壁は前記位置限定溝周辺に周設される複数のリブ部を備え、
    隣接する前記リブ部間は切欠き部を有することを特徴とする請求項19に記載のチップ。
JP2019010249A 2018-09-14 2019-01-24 チップパッケージ及びチップ Pending JP2020047909A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
TW107132548A TWI671921B (zh) 2018-09-14 2018-09-14 晶片封裝構造及其晶片
TW107132548 2018-09-14

Publications (1)

Publication Number Publication Date
JP2020047909A true JP2020047909A (ja) 2020-03-26

Family

ID=65279415

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019010249A Pending JP2020047909A (ja) 2018-09-14 2019-01-24 チップパッケージ及びチップ

Country Status (7)

Country Link
US (1) US10797213B2 (ja)
EP (1) EP3624206B1 (ja)
JP (1) JP2020047909A (ja)
KR (1) KR102223668B1 (ja)
CN (1) CN110911542A (ja)
PT (1) PT3624206T (ja)
TW (1) TWI671921B (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210019323A (ko) * 2019-08-12 2021-02-22 삼성전자주식회사 마이크로 엘이디 디스플레이 및 이의 제작 방법
CN111048499B (zh) * 2019-12-16 2022-05-13 业成科技(成都)有限公司 微发光二极管显示面板及其制备方法
US11901497B2 (en) * 2019-12-24 2024-02-13 Seoul Viosys Co., Ltd. Method of repairing light emitting device, apparatus for repairing light emitting device, and display panel having repaired light emitting device
EP4152419A4 (en) * 2020-05-14 2024-02-14 LG Electronics, Inc. LIGHT-EMITTING SEMICONDUCTOR ELEMENT AND DISPLAY DEVICE THEREFOR

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6083666A (en) * 1996-12-18 2000-07-04 Lg Electronics Inc. Method of forming a bump comprising protuberances
JP2004158701A (ja) * 2002-11-07 2004-06-03 Seiko Epson Corp 素子チップ実装用のバンプ構造及びその形成方法
JP2005072202A (ja) * 2003-08-22 2005-03-17 Seiko Epson Corp 端子電極、配線基板、半導体装置、半導体モジュール、電子機器、端子電極の製造方法および半導体モジュールの製造方法
KR20100133064A (ko) * 2009-06-11 2010-12-21 주식회사 네패스 플립칩 반도체 패키지 및 그 제조 방법
JP2013082784A (ja) * 2011-10-07 2013-05-09 Dexerials Corp 異方性導電接着剤及びその製造方法、発光装置及びその製造方法
JP2015207737A (ja) * 2014-04-23 2015-11-19 日亜化学工業株式会社 発光装置及びその製造方法
JP2017183664A (ja) * 2016-03-31 2017-10-05 デクセリアルズ株式会社 異方性導電接続構造体

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6451875B1 (en) * 1999-10-12 2002-09-17 Sony Chemicals Corporation Connecting material for anisotropically electroconductive connection
DE10059765A1 (de) * 2000-11-30 2002-06-06 Koninkl Philips Electronics Nv Baugruppe mit Verbindungsstruktur
JP4115832B2 (ja) 2002-12-27 2008-07-09 東芝松下ディスプレイテクノロジー株式会社 半導体素子及び液晶表示パネル
KR100732017B1 (ko) * 2003-06-25 2007-06-25 히다치 가세고교 가부시끼가이샤 회로접속재료, 이것을 이용한 필름상 회로접속재료,회로부재의 접속구조 및 그 제조방법
KR100637429B1 (ko) * 2003-10-24 2006-10-20 삼성에스디아이 주식회사 플라즈마 디스플레이 장치
CN100433304C (zh) * 2004-09-07 2008-11-12 日月光半导体制造股份有限公司 适用于透明封装的基板条
JP2007067134A (ja) * 2005-08-31 2007-03-15 Seiko Epson Corp 実装部品、実装構造、及び実装構造の製造方法
TWI383460B (zh) * 2008-05-27 2013-01-21 Hannstar Display Corp Metal bump structure and its application in package structure
JP2010027847A (ja) * 2008-07-18 2010-02-04 Sharp Corp 半導体素子の実装構造およびそれを備えた表示装置
CN101478305A (zh) * 2009-01-08 2009-07-08 深圳市中显微电子有限公司 电容式触摸屏及其制作方法
CN102148170B (zh) * 2009-11-09 2012-07-25 友达光电股份有限公司 一种基板贴合方法
JP2014179569A (ja) * 2013-03-15 2014-09-25 Nichia Chem Ind Ltd 発光装置およびその製造方法
TWI449167B (zh) * 2012-10-09 2014-08-11 Kingpaktechnology Inc 高解析相機模組之結構及製造方法
CN103943640A (zh) * 2013-01-22 2014-07-23 胜开科技股份有限公司 降低光学单元倾斜度的影像感测器制造方法
JP5985414B2 (ja) 2013-02-19 2016-09-06 デクセリアルズ株式会社 異方性導電接着剤、発光装置及び異方性導電接着剤の製造方法
JP6324746B2 (ja) * 2014-02-03 2018-05-16 デクセリアルズ株式会社 接続体、接続体の製造方法、電子機器
JP6654815B2 (ja) * 2015-06-09 2020-02-26 デクセリアルズ株式会社 異方性導電接続方法、セラミック基板の製造方法
JP6659247B2 (ja) * 2015-06-16 2020-03-04 デクセリアルズ株式会社 接続体、接続体の製造方法、検査方法
KR102608218B1 (ko) * 2015-11-04 2023-11-30 가부시끼가이샤 레조낙 접착제 조성물 및 구조체
CN206497881U (zh) * 2017-01-25 2017-09-15 深圳市森邦半导体有限公司 一种芯片封装结构

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6083666A (en) * 1996-12-18 2000-07-04 Lg Electronics Inc. Method of forming a bump comprising protuberances
JP2004158701A (ja) * 2002-11-07 2004-06-03 Seiko Epson Corp 素子チップ実装用のバンプ構造及びその形成方法
JP2005072202A (ja) * 2003-08-22 2005-03-17 Seiko Epson Corp 端子電極、配線基板、半導体装置、半導体モジュール、電子機器、端子電極の製造方法および半導体モジュールの製造方法
KR20100133064A (ko) * 2009-06-11 2010-12-21 주식회사 네패스 플립칩 반도체 패키지 및 그 제조 방법
JP2013082784A (ja) * 2011-10-07 2013-05-09 Dexerials Corp 異方性導電接着剤及びその製造方法、発光装置及びその製造方法
JP2015207737A (ja) * 2014-04-23 2015-11-19 日亜化学工業株式会社 発光装置及びその製造方法
JP2017183664A (ja) * 2016-03-31 2017-10-05 デクセリアルズ株式会社 異方性導電接続構造体

Also Published As

Publication number Publication date
TW202011619A (zh) 2020-03-16
PT3624206T (pt) 2021-09-30
KR20200031978A (ko) 2020-03-25
EP3624206B1 (en) 2021-06-23
KR102223668B1 (ko) 2021-03-05
EP3624206A1 (en) 2020-03-18
US20200091385A1 (en) 2020-03-19
CN110911542A (zh) 2020-03-24
TWI671921B (zh) 2019-09-11
US10797213B2 (en) 2020-10-06

Similar Documents

Publication Publication Date Title
JP2020047909A (ja) チップパッケージ及びチップ
US7745844B2 (en) Light-emitting diode package and manufacturing method thereof
JP2013153089A (ja) 電子装置及びその製造方法
JP2017175093A (ja) 電子部品、接続体、電子部品の設計方法
JP5445972B2 (ja) パワー半導体ダイおよびヒートシンクを含むサブアセンブリ
JP2015099874A (ja) 電子素子パッケージ、およびその製造方法
WO2015076281A1 (ja) 発光装置、発光装置製造方法
CN106548993B (zh) 一种晶圆封装结构
JP4759357B2 (ja) Led光源モジュール
KR101540070B1 (ko) 패키지 기판 및 반도체 패키지의 제조방법
JP2010135459A (ja) 半導体パッケージおよび放熱器
JP2006086153A (ja) フレキシブル配線板及びフレキシブル配線板の製造方法
US9272493B2 (en) Stamping head used for pressing anisotropic conductive film onto ceramic substrate
CN106449563A (zh) 一种具有鳍形结构的晶圆封装
JP5834900B2 (ja) 電子機器、コネクタ、及びコネクタの製造方法
KR102427092B1 (ko) 열 정보 표지를 갖는 반도체 장치
KR101035372B1 (ko) 코플래너리티를 위한 패턴 범프를 포함하는 범프 접합 구조 및 패턴 범프의 형성 방법
TWM658374U (zh) 均熱片
JP4781162B2 (ja) 半導体集積回路装置
KR100444231B1 (ko) 인쇄회로기판의 절연층 형성방법
JP5585687B2 (ja) 電子装置の製造方法
JP4720560B2 (ja) 半導体装置の製造方法
JP2009130019A (ja) 半導体装置
TWM573082U (zh) Pressing head
JP2006253512A (ja) 配線基板、製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190205

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200128

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200416

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200519

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20201208