<スイッチング電源>
図1は、スイッチング電源の全体構成を示す図である。本構成例のスイッチング電源1は、交流入力電圧Vi(例えばAC85〜265V)を所望の直流出力電圧Vo(例えばDC400V)に変換する電力変換装置(いわゆるAC/DCコンバータ)であり、コントローラIC100と、これに外付けされる種々のディスクリート部品(出力トランジスタN1、抵抗R1〜R10、キャパシタC1〜C10ダイオードD1及びD2、コイルL1、フューズF1、フィルタFLT、並びに、ダイオードブリッジDB)と、を有する。
フューズF1は、交流入力電圧Viの印加端とフィルタFLTの入力端との間に接続されており、過大な電流が流れたときに溶断してスイッチング電源1を保護する。キャパシタC1は、交流入力電圧Viの入力端間に接続されており、交流入力電圧Viの高調波ノイズを除去する。フィルタFLTは、交流入力電圧Viからノイズやサージを除去する。ダイオードブリッジDBは、フィルタ済みの交流入力電圧Viから全波整流電圧Vrec(例えばDC120〜375V)を生成する。キャパシタC2は、ダイオードブリッジDBの出力端間に接続されており、全波整流電圧Viを平滑化する。
コントローラIC100は、スイッチング電源1の制御主体となる半導体集積回路装置であり、装置外部との電気的な接続を確立するための手段として、8本の外部端子(1ピン〜8ピン)を備えている。もちろん、コントローラIC100には、これら以外の外部端子を設けても構わない。
出力帰還端子VS(1ピン)は、直流出力電圧Voの出力端と接地端との間に直列接続された抵抗R3及びR4相互間の接続ノードに接続されている。なお、抵抗R3及びR4は、相互間の接続ノードから直流出力電圧Voの分圧電圧(=Vo×{R4/(R3+R4)}を出力する抵抗分圧部として機能する。また、出力帰還端子VSと接地端との間には、平滑用のキャパシタC4が接続されている。
位相補償端子EO(2ピン)は、キャパシタC5と抵抗R6それぞれの第1端に接続されている。抵抗R6の第2端は、キャパシタC6の第1端に接続されている。キャパシタC5及びC6それぞれの第2端は、いずれも接地端に接続されている。このように接続されたキャパシタC5及びC6と抵抗R6は、コントローラIC100に集積化されたエラーアンプの位相補償手段として機能する。
発振制御端子RT(3ピン)は、抵抗R7及びキャパシタC7それぞれの第1端に接続されている。抵抗R7及びキャパシタC7それぞれの第2端は、いずれも接地端に接続されている。なお、抵抗R7及びキャパシタC7は、コントローラIC100に集積化されたオシレータの周波数調整手段として機能する。
過電圧検出端子OVP(4ピン)は、直流出力電圧Voの出力端と接地端との間に直列接続された抵抗R1及びR2相互間の接続ノードに接続されている。なお、抵抗R1及びR2は、相互間の接続ノードから直流出力電圧Voの分圧電圧(=Vo×R2/(R1+R2))を出力する抵抗分圧部として機能する。また、過電圧検出端子OVPと接地端との間には、平滑用のキャパシタC8が接続されている。このように、出力帰還端子VSとは別に過電圧検出端子OVPを設けておけば、一方にオープン異常やショート異常などが生じても、過電圧検出機能を損なうことがないので、安全性を高めることができる。
電流検出端子IS(5ピン)は、スイッチング電源1に流れるコイル電流ILを検出するための外部端子であり、抵抗R8を介してダイオードブリッジDBの負側出力端(=抵抗R5の第1端)に接続されている。なお、抵抗R5の第2端は、接地端に接続されている。すなわち、電流検出端子ISには、接地端から抵抗R5を介してダイオードブリッジDBの負側出力端に流れるコイル電流IL(<0)に応じたセンス電圧(=IL×R3)が印加される。また、電流検出端子ISと接地端との間には、平滑用のキャパシタC9が接続されている。
接地端子GND(6ピン)は、接地端に接続されている。
出力端子OUT(7ピン)は、抵抗R9を介して出力トランジスタN1(本図ではNMOSFET[N-channel type metal oxide semiconductor field effect transistor])のゲートに接続されている。出力トランジスタN1のゲートとソースの間には、抵抗R10が接続されている。出力トランジスタN1のソースとバックゲートは、接地端に接続されている。コイルL1の第1端は、ダイオードブリッジDBの正側出力端(=全波整流電圧Vrecの出力端に相当)とダイオードD2のアノードに接続されている。コイルL1の第2端は、出力トランジスタN1のドレインとダイオードD1のアノードに接続されている。ダイオードD1及びD2それぞれのカソードとキャパシタC3の第1端は、いずれも直流出力電圧Voの出力端に接続されている。キャパシタC3の第2端は、接地端に接続されている。
このように接続された出力トランジスタN1、コイルL1、ダイオードD1及びD2、並びに、キャパシタC3は、全波整流電圧Vrecから直流出力電圧Voを生成する昇圧型のスイッチ出力段として機能する。なお、出力トランジスタN1は、コントローラIC100の出力端子OUTから与えられるゲート信号G1に応じてオン/オフ制御される。より具体的に述べると、出力トランジスタN1は、ゲート信号G1がハイレベルであるときにオンし、ゲート信号G1がローレベルであるときにオフする。
上記スイッチ出力段の昇圧動作について簡単に説明する。出力トランジスタN1がオンされると、コイルL1には出力トランジスタN1を介して接地端に向けたコイル電流ILが流れ、その電気エネルギが蓄えられる。このとき、ダイオードD1のアノードに現れるスイッチ電圧Vswは、出力トランジスタN1を介してほぼ接地電位まで低下する。従って、ダイオードD1が逆バイアス状態となるので、キャパシタC3から出力トランジスタN1に向けて電流が流れ込むことはない。
一方、出力トランジスタN1がオフされると、コイルL1に生じた逆起電力により、そこに蓄積されていた電気エネルギが電流として放出される。このとき、ダイオードD1が順バイアス状態となるため、ダイオードD1を介して流れるコイル電流ILは、直流出力電流Ioとして直流出力電圧Voの出力端から負荷(不図示)に流れ込むとともに、キャパシタC3を介して接地端にも流れ込み、キャパシタC3が充電される。
上記動作が繰り返されることにより、スイッチ出力段では、全波整流電圧Vrecを昇圧した直流出力電圧Voが生成される。
また、本構成例のスイッチング電源1は、出力トランジスタN1のオン時に流れるドレイン電流Idの包絡線波形を全波整流電圧Vrecの電圧波形(延いては、交流入力電圧Viの電圧波形)と相似させることにより、力率を1に近付ける力率改善回路(いわゆるPFC[power factor correction]回路)として機能する。
電源端子VCC(8ピン)は、電源電圧Vcc(例えば10〜26V)の印加端に接続されている。また、電源端子VCCと接地端との間には、平滑用のキャパシタC10が接続されている。
<コントローラIC>
図2は、コントローラIC100の一構成例を示す図である。本構成例のコントローラIC100は、エラーアンプ101と、GUP[gain-up]用のコンパレータ102と、DOVP[dynamic over voltage protection]用のコンパレータ103と、SP[short protection]用のコンパレータ104と、SOVP[static OVP]用のコンパレータ105と、NMOSFET106と、メインコンパレータ107と、オシレータ108と、RT_H検出用のコンパレータ109と、RT_L検出用のコンパレータ110と、ISOCP[IS over current protection]用のコンパレータ111と、ゼロ電流検出部112と、信号遅延部113と、タイマ114と、セレクタ115と、ORゲート116と、RSフリップフロップ117と、ANDゲート118と、プリドライバ119と、クランパ120と、PMOSFET[P-channel type MOSFET]121と、NMOSFET122と、抵抗123と、OVP用のコンパレータ124と、インバータ125と、ツェナダイオード126と、UVLO[under voltage locked-out]用のコンパレータ127と、基準電圧源128と、基準電圧バッファ129と、レギュレータ130と、温度保護部131と、を集積化して成る。
エラーアンプ101は、反転入力端(−)に入力される帰還電圧Vfb(=出力帰還端子VSの端子電圧)と、非反転入力端(+)に入力される所定の参照電圧Vref(例えば2.5V)との差分に応じた誤差電圧Veoを生成する。具体的に述べると、エラーアンプ101は、帰還電圧Vfbが参照電圧Vrefよりも高いときに誤差電圧Veoを引き下げ、帰還電圧Vfbが参照電圧Vrefよりも低いときに誤差電圧Veoを引き上げる。なお、エラーアンプ101の出力端(=誤差電圧Veoの出力端)は、位相補償端子EOに接続されている。また、エラーアンプ101は、ゲインアップ信号GUPと過電圧保護信号DOVPの双方に応じて、ソース電流能力(=位相補償端子EOに電流を流し込む能力)及びシンク電流能力(=位相補償端子EOから電流を引き抜く能力)をそれぞれ切り替える機能を備えている。
コンパレータ102は、非反転入力端(+)に入力される帰還電圧Vfbと、反転入力端(−)に入力されるGUP用の閾値電圧Vth102(例えばVref×0.9)とを比較してゲインアップ信号GUPを生成する。ゲインアップ信号GUPは、Vfb>Vth102であるときにハイレベル(=ソース電流定常時の論理レベル)となり、Vfb<Vth102であるときにローレベル(=ソース電流増強時の論理レベル)となる。
コンパレータ103は、非反転入力端(+)に入力される帰還電圧Vfbと、反転入力端(−)に入力されるDOVP用の閾値電圧Vth103(例えばVref×1.05)とを比較して過電圧保護信号DOVPを生成する。過電圧保護信号DOVPは、Vfb>Vth103であるときにハイレベル(=シンク電流増強時の論理レベル)となり、Vfb<Vth103であるときにローレベル(=シンク電流定常時の論理レベル)となる。
コンパレータ104は、非反転入力端(+)に入力される帰還電圧Vfbと、反転入力端(−)に入力されるSP用の閾値電圧Vth104(例えば0.3V)とを比較してショート保護信号SPを生成する。ショート保護信号SPは、Vfb>Vth104であるときにハイレベル(=正常時の論理レベル)となり、Vfb<Vth104であるときにローレベル(=異常時の論理レベル)となる。
コンパレータ105は、非反転入力端(+)に入力される帰還電圧Vfbと、反転入力端(−)に入力されるSOVP用の閾値電圧Vth105(例えばVref×1.08)とを比較して過電圧保護信号SOVPを生成する。過電圧保護信号SOVPは、Vfb>Vth105であるときにハイレベル(=異常時の論理レベル)となり、Vfb<Vth105であるときにローレベル(=正常時の論理レベル)となる。
NMOSFET106は、UVLO動作時に誤差電圧Veoをプルダウンするためのスイッチ素子である。接続関係について述べると、NMOSFET106のドレインは、位相補償端子EO(=エラーアンプ101の出力端)に接続されている。NMOSFET106のソースとバックゲートは、接地端に接続されている。NMOSFET106のゲートは、反転低電圧保護信号UVLOB(=低電圧保護信号UVLOの論理反転信号)の印加端に接続されている。従って、NMOSFET106は、反転低電圧保護信号UVLOBがハイレベル(=UVLO動作時の論理レベル)であるときにオンし、反転低電圧保護信号UVLOBがローレベル(=UVLO解除時の論理レベル)であるときにオフする。
メインコンパレータ107は、反転入力端(−)に入力される誤差電圧Veoと、非反転入力端(+)に入力されるランプ電圧Vrampを比較してパルス幅変調信号PWMを生成する。パルス幅変調信号PWMは、誤差電圧Veoがランプ電圧Vrampよりも高いときにローレベルとなり、誤差電圧Veoがランプ電圧Vrampよりも低いときにハイレベルとなる。
オシレータ108は、スイッチング制御信号Sctrlに同期して、所定の発振周波数foscでスロープ波状(三角波、鋸波、n次RC波など)のランプ電圧Vrampを生成する。発振周波数foscは、発振制御端子RTに外付けされる抵抗R7及びキャパシタC7(図1を参照)の抵抗値及び容量値に応じて、任意に調整することができる。
コンパレータ109は、非反転入力端(+)に入力されるRT端子電圧Vrt(=発振制御端子RTの端子電圧)と、反転入力端(−)に入力される上限検出用の閾値電圧Vth109(例えば1.65V)を比べて上限検出信号RT_Hを生成する。上限検出信号RT_Hは、Vrt>Vth109であるときにハイレベル(=異常時の論理レベル)となり、Vrt<Vth109であるときにローレベル(=正常時の論理レベル)となる。
コンパレータ110は、反転入力端(−)に入力されるRT端子電圧Vrtと、非反転入力端(+)に入力される下限検出用の閾値電圧Vth110(例えば0.15V)とを比較して下限検出信号RT_Lを生成する。下限検出信号RT_Lは、Vrt>Vth110であるときにローレベル(=正常時の論理レベル)となり、Vrt<Vth110であるときにハイレベル(=異常時の論理レベル)となる。下限検出信号RT_Lは、オシレータ108のイネーブル信号ENとして用いられている。
コンパレータ111は、反転入力端(−)に入力される電流検出電圧Vis(=電流検出端子ISの端子電圧)と、非反転入力端(+)に入力されるISOCP用の閾値電圧Vth111を比較して過電流保護信号ISOCPを生成する。なお、電流検出電圧Visは、コイル電流ILが流れているときには負の電圧値(<0V)となり、コイル電流ILが流れなくなったときにゼロ値(=0V)となる。従って、閾値電圧Vth111は、コイル電流ILの上限値IL_Hに相当する負の電圧値(例えば−0.6V)に設定するとよい。なお、過電流保護信号ISOCPは、Vis>Vth111であるときにローレベル(=正常時の論理レベル)となり、Vis<Vth111であるときにハイレベル(=異常時の論理レベル)となる。
ゼロ電流検出部112は、非反転入力端(+)に入力される電流検出電圧Visと、反転入力端(−)に入力されるZCD用の閾値電圧Vth112とを比較して、ゼロ電流検出信号ZCD[zero current detection]を生成する。なお、電流検出電圧Visは、先にも述べたように、コイル電流ILが流れているときには負の電圧値(<0V)となり、コイル電流ILが流れなくなったときにゼロ値(=0V)となる。従って、閾値電圧Vth112は、0Vよりも若干低い負の電圧値(例えば−10mV)に設定するとよい。なお、ゼロ電流検出信号ZCDは、Vis<Vth112であるときにローレベル(=ゼロ電流未検出時の論理レベル)となりVis>Vth112であるときにハイレベル(=ゼロ電流検出時の論理レベル)となる。
信号遅延部113は、ゼロ電流検出信号ZCDを所定の遅延時間Tdelay(例えば0.6〜2.0μs)だけ遅らせることにより、遅延ゼロ電流検出信号DLYO(=ゼロ電流検出信号ZCDの遅延信号)を生成する。
タイマ114は、出力トランジスタN1がオフ(NO=H)されてから、所定の最小オフ期間Tmin_off(例えば30μs)をカウントしてタイマ出力信号TMROを生成する。なお、タイマ114としては、UVLO解除からスイッチング開始までの待機時間をカウントするためのリスタートタイマを流用することが可能である。
セレクタ115は、出力トランジスタN1のオフ時に電流検出端子ISの地絡検出を行い、その検出結果に応じてゼロ電流検出信号ZCD(またはその遅延信号)とタイマ出力信号TMROのいずれか一方をオンタイミング設定信号SETとして出力する。
ORゲート116は、パルス幅変調信号PWMと過電流検出信号ISOCPとの論理和演算によりオフタイミング設定信号RSTを生成する。従って、ISOCP=L(=正常時の論理レベル)であるときにはRST=PWMとなり、ISOCP=H(=異常時の論理レベル)であるときにはRST=H固定となる。
RSフリップフロップ117は、セット端(S)に入力されるオンタイミング設定信号SETと、リセット端(R)に入力されるオフタイミング設定信号RSTに応じて、スイッチング制御信号Sctrlを生成する。具体的に述べると、RSフリップフロップ117は、オンタイミング設定信号SETの立上りタイミングでスイッチング制御信号Sctrlをハイレベル(=出力トランジスタN1をオンするときの論理レベル)にセットし、オフタイミング設定信号RSTの立上りタイミングでスイッチング制御信号Sctrlをローレベル(=出力トランジスタN1をオフするときの論理レベル)にリセットする。
ANDゲート118は、スイッチング制御信号Sctrlと各種保護信号(UVLO、SP、SOVPB(=SOVPの論理反転信号)、TSD、OVPB、RT_HB(=RT_Hの論理反転信号))との論理積演算によりスイッチング制御信号Sctrl2を生成する。従って、各種保護信号の全てがハイレベル(=正常時の論理レベル)であるときにはSctrl2=Sctrlとなり、各種保護信号の少なくとも1つがローレベル(=異常時の論理レベル)であるときにはSctrl2=L固定となる。
プリドライバ119は、ANDゲート118から入力されるスイッチング制御信号Sctrl2に応じてゲート信号PO及びNOを生成する。より具体的に述べると、プリドライバ119は、基本的に、PMOSFET121及びNMOSFET122を相補的にオン/オフすべく、スイッチング制御信号Sctrl2がハイレベルであるときにゲート信号PO及びNOをいずれもローレベルとし、スイッチング制御信号Sctrl2がローレベルであるときにゲート信号PO及びNOをいずれもハイレベルとする。
ただし、PMOSFET121及びNMOSFET122に過大な貫通電流が流れないように、それぞれのオン/オフ状態を切り替えるタイミングでは、ゲート信号POをハイレベルとしてゲート信号NOをローレベルとする同時オフ時間(いわゆるデッドタイム)が設けられる。
クランパ120は、PMOSFET121のソースに印加される電源電圧(延いては、ゲート信号G1のハイレベル)を所定値以下に制限する。
PMOSFET121及びNMOSFET122は、出力トランジスタN1のゲート信号G1を生成するためのハーフブリッジ出力段として機能する。PMOSFET121のソースとバックゲートは、いずれもクランパ120を介して電源端に接続されている。PMOSFET121及びNMOSFET122それぞれのドレインは、ゲート信号G1の出力端として出力端子OUTに接続されている。NMOSFET122のソースとバックゲートは、いずれも接地端に接続されている。また、NMOSFET122のドレインとソースとの間には、抵抗123が接続されている。
なお、PMOSFET121のゲートには、プリドライバ119からゲート信号POが入力されている。従って、PMOSFET121は、ゲート信号POがハイレベルであるときにオフし、ゲート信号POがローレベルであるときにオフする。
一方、NMOSFET122のゲートには、プリドライバ119からゲート信号NOが入力されている。従って、NMOSFET122は、ゲート信号NOがハイレベルであるときにオンし、ゲート信号NOがローレベルであるときにオフする。
コンパレータ124は、非反転入力端(+)に入力される分圧電圧Vdet(=過電圧検出端子OVPの端子電圧)と、反転入力端(−)に入力されるOVP用の閾値電圧Vth124(例えばVref×1.08)とを比較して過電圧保護信号OVPを生成する。過電圧保護信号OVPは、Vfb>Vth124であるときにハイレベル(=異常時の論理レベル)となり、Vfb<Vth124であるときにローレベル(=正常時の論理レベル)となる。このように、コンパレータ105及び124を用いて、帰還電圧Vfbと分圧電圧Vdetの双方を監視することにより、二重の過電圧保護を掛けることができるので、スイッチング電源1の安全性を高めることが可能となる。
インバータ125は、過電圧保護信号OVPを論理反転することにより反転過電圧保護信号OVPBを生成する。従って、反転過電圧保護信号OVPBは、過電圧保護信号OVPがハイレベルであるときにローレベル(=異常時の論理レベル)となり、過電圧保護信号OVPがローレベルであるときにハイレベル(=正常時の論理レベル)となる。
ツェナダイオード126は、電源端子VCCの静電破壊保護素子である。その接続関係について述べると、ツェナダイオード126は、カソードが電源端子VCCに接続されており、アノードが接地端に接続されている。
コンパレータ127は、非反転入力端(+)に入力される電源電圧Vcc(=電源端子VCCの端子電圧)と、反転入力端(−)に入力されるUVLO用の閾値電圧Vth127(例えば12.0V/9.0V)を比べて低電圧保護信号UVLOを生成する。なお、低電圧保護信号UVLOは、Vcc>Vth127であるときにハイレベル(=正常時の論理レベル)となり、Vcc<Vth127であるときにローレベル(=異常時の論理レベル)となる。
基準電圧源128は、電源電圧Vccから所定の基準電圧Vbg(例えば18.0V)を生成する。なお、基準電圧源128としては、例えば、電源依存性や温度依存性の小さいバンドギャップ電源を好適に用いることができる。
基準電圧バッファ129は、電源電圧Vccの供給を受けて動作し、基準電圧源128から入力される基準電圧VbgをバッファしてコントローラIC100各部に出力する。
レギュレータ130は、電源電圧Vccから所定の内部電源電圧Vreg(例えば4.0V)を生成する。
温度保護部131は、コントローラIC100のジャンクション温度TjとTSD用の閾値温度Tth(例えば150℃/175℃)とを比較して温度保護信号TSDを生成する。温度保護信号TSDは、Tj>Tthであるときにローレベル(=異常時の論理レベル)となり、Tj<Tthであるときにハイレベル(=正常時の論理レベル)となる。
<オンタイミング設定部>
ところで、図2で示した構成要素のうち、ゼロ電流検出部112、信号遅延部113、タイマ114、及び、セレクタ115は、出力トランジスタN1のオフ時に電流検出端子IS(5ピン)の地絡検出を行い、正常時にはコイル電流ILがゼロ値またはその近傍値まで減少した時点で出力トランジスタN1をオンし、地絡時には所定の最小オフ期間Ton_minが経過してから出力トランジスタN1をオンするようにオンタイミング設定信号SETを生成するオンタイミング設定部200として機能する。以下では、その構成及び動作について詳述する。
図3は、オンタイミング設定部200の一構成例を示す図である。本構成例のオンタイミング設定部200は、先にも述べたように、ゼロ電流検出部112と、信号遅延部113と、タイマ114と、セレクタ115と、を含む。
ゼロ電流検出部112は、抵抗112a〜112dと、コンパレータ112eと、NMOSFET112fと、を含む。
抵抗112a及び112bは、基準電圧Vbgの印加端と電流検出端子IS(=電流検出電圧Visの印加端)との間に直列接続されており、電流検出電圧Visを基準電圧Vbg側にシフトさせた分圧端子電圧Vis’(=(Rb×Vbg+Ra×Vis)/(Ra+Rb))を生成する第1抵抗分圧部として機能する。
抵抗112c及び112dは、基準電圧Vbgの印加端と接地端との間に直列接続されており、基準電圧Vbgを分圧することで閾値電圧Vth112’(=Vbg×{Rd/(Rc+Rd)})を生成する第2抵抗分圧部として機能する。なお、閾値電圧Vth112’は、電流検出電圧Visから分圧端子電圧Vis’へのレベルシフト分だけ、閾値電圧Vth112(例えば−10mV)を正側にレベルシフトさせた電圧に相当する。
コンパレータ112eは、非反転入力端(+)に入力される分圧端子電圧Vis’と、反転入力端(−)に入力される閾値電圧Vth112’とを比較して、ゼロ電流検出信号ZCDを生成する。ゼロ電流検出信号ZCDは、Vis’<Vth112’であるときにローレベル(=ゼロ電流未検出時の論理レベル)となり、Vis’>Vth112’であるときにハイレベル(=ゼロ電流検出時の論理レベル)となる。
NMOSFET112fは、ゼロ電流検出部112のディセーブル時に分圧端子電圧Vis’をプルダウンするためのスイッチ素子である。接続関係について述べると、NMOSFET112fのドレインは、分圧端子電圧Vis’の印加端(=コンパレータ112eの非反転入力端(+))に接続されている。NMOSFET112fのソースとバックゲートは、接地端に接続されている。NMOSFET112fは、ゼロ電流検出部112のディセーブル時にオンし、ゼロ電流検出部112のイネーブル時にオフする。
なお、ゼロ電流検出部112の前段には、電流検出電圧Visのノイズを除去するためのフィルタを設けてもよい。
信号遅延部113は、電流源113aと、キャパシタ113bと、NMOSFET113cと、インバータ113dと、を含む。
電流源113aは、電源端とキャパシタ113bの第1端との間に接続されており、キャパシタ113bの充電電流を生成する。キャパシタ113bの第2端は、接地端に接続されている。
キャパシタ113bは、電流源113aから供給される充電電流により充電され、その両端間電圧を充電電圧Vdとしてインバータ113dに出力する。
NMOSFET113cは、キャパシタ113bに対して並列接続されており、ゼロ電流検出信号ZCDに応じてキャパシタ113bを放電する放電スイッチとして機能する。なお、NMOSFET113cは、ZCD=Hであるときにオンし、ZVD=Lであるときにオフする。
インバータ113d(論理反転レベル:Vth113d)は、キャパシタ113bの充電電圧Vdから遅延ゼロ電流検出信号DLYOを生成する。Vd>Vth113dであるときにDLYO=Lとなり、Vd<Vth113dであるときにDLYO=Hとなる。
すなわち、本構成例の信号遅延部113では、ゼロ電流検出信号ZCDがハイレベルに立ち上がった後、キャパシタ113bの放電が開始されてから充電電圧Vdがインバータ113dの論理反転レベルを下回るまでのごく僅かな所要時間(=遅延時間Tdelayに相当)だけ、遅延ゼロ電流検出信号DLYOの立上がりに遅延を与えることができる。なお、遅延時間Tdelayは、キャパシタ113bの充電電流値や容量値を調整することにより、任意に設定することが可能である。
タイマ114は、電流源114aと、キャパシタ114bと、NMOSFET114cと、インバータ114d〜114fと、を含む。
電流源114aは、電源端とキャパシタ114bの第1端との間に接続されており、キャパシタ114bの充電電流を生成する。キャパシタ114bの第2端は、接地端に接続されている。
キャパシタ114bは、電流源114aから供給される充電電流により充電され、その両端間電圧を充電電圧Vtとしてインバータ114dに出力する。
NMOSFET114cは、キャパシタ114bに対して並列接続されており、反転ゲート信号NOB(=ゲート信号NOの論理反転信号)に応じてキャパシタ114bを放電する放電スイッチとして機能する。なお、NMOSFET114cは、NOB=Hであるときにオンし、NOB=Lであるときにオフする。すなわち、出力トランジスタN1のオン期間は、キャパシタ114bの放電期間(=タイマ114のリセット期間)に相当し、出力トランジスタN1のオフ期間は、キャパシタ114の放電停止期間(=タイマ114のカウント期間)に相当する。
インバータ114d及び114eは、キャパシタ114bの第1端とタイマ出力信号TMROの出力端との間に直列接続されており、キャパシタ114bの充電電圧Vtからタイマ出力信号TMROを生成するバッファ(論理反転レベル:BUFth)として機能する。なお、Vt>BUFthであるときにTMRO=Hとなり、Vt<BUFthであるときにTMRO=Lとなる。
インバータ114fは、ゲート信号NOを論理反転させて反転ゲート信号NOBを生成する。従って、NO=HであるときにはNOB=Lとなり、NO=LであるときにはNOB=Hとなる。
すなわち、本構成例のタイマ114では、出力トランジスタN1のオフ(NO=H)に伴いキャパシタ114bの放電が停止されてから、充電電圧Vdがバッファ(=インバータ114d及び114e)の論理反転レベルBUFthを上回るまで上昇したときに、タイマ出力信号TMROがハイレベルに立ち上げられる。なお、出力トランジスタN1がオフされてからタイマ出力信号TMROがハイレベルに立ち上がるまでの所要時間は、最小オフ期間Toff_minに相当する。なお、最小オフ期間Toff_minは、先出の遅延時間Tdelayと同じく、キャパシタ114bの充電電流値や容量値を調整することにより、任意に設定することが可能である。
セレクタ115は、ANDゲート115a及び115bと、ORゲート115cと、Dフリップフロップ115dと、インバータ115eと、を含む。
ANDゲート115aは、遅延ゼロ電流検出信号DLYOと地絡検出信号Sdの論理積信号Saを生成する。従って、地絡検出信号Sdがハイレベル(=正常時の論理レベル)であるときにはSa=DLYOとなり、地絡検出信号Sdがローレベル(=異常時の論理レベル)であるときにはSa=L固定となる。
ANDゲート115bは、遅延ゼロ電流検出信号DLYOと地絡検出信号Sdの反転入力信号との論理積信号Sbを生成する。従って、地絡検出信号Sdがローレベル(=異常時の論理レベル)であるときにはSb=TMROとなり、地絡検出信号Sdがハイレベル(=正常時の論理レベル)であるときにはSb=L固定となる。
ORゲート115cは、論理積信号Sa及びSb双方の論理和信号を生成して、これをオンタイミング設定信号SETとして出力する。従って、オンタイミング設定信号SETは、論理積信号Sa及びSbの双方がローレベルであるときにローレベルとなり、論理積信号Sa及びSbの少なくとも一方がハイレベルであるときにハイレベルとなる。
Dフリップフロップ115dは、クロック入力端に入力されているゲート信号GOの立上がりタイミング(=出力トランジスタN1のオフタイミング)で、データ入力端(D)に入力されている反転ゼロ電流検出信号ZCDB(=ゼロ電流検出信号ZCDの論理反転信号9をラッチし、出力端(Q)から地絡検出信号Sdとして出力する。
インバータ115eは、ゼロ電流検出信号ZCDを論理反転させて反転ゼロ電流検出信号ZCDBを生成する。従って、ZCD=HであるときにはZCDB=Lとなり、ZCD=LであるときにはZCDB=Hとなる。
このように、セレクタ115は、Dフリップフロップ115dのラッチ出力信号(=地絡検出信号Sd)に応じて、遅延ゼロ電流検出信号DLYOとタイマ出力信号TMROのいずれか一方を選択し、これをオンタイミング設定信号SETとして出力する。
より具体的に述べると、地絡検出信号Sdがハイレベル(=正常時の論理レベル)であるときには、ANDゲート115aが信号通過状態となり、ANDゲート115bが信号遮断状態となる。従って、遅延ゼロ電流検出信号DLYOがオンタイミング設定信号SETとして出力されることになるので、従前通り、臨界モードによる出力トランジスタN1のスイッチング制御が行われる。
一方、地絡検出信号Sdがローレベル(=異常時の論理レベル)であるときには、ANDゲート115aが信号遮断状態となり、ANDゲート115bが信号通過状態となる。従って、タイマ出力信号TMROがオンタイミング設定信号SETとして出力されることになるので、最小オフ期間Toff_minの設定が有効となる。
このように、オンタイミング設定部200に含まれている上記構成要素のうち、特に、タイマ114とセレクタ115は、電流検出端子ISの地絡時(例えば、電流検出端子ISと接地端子GNDとの隣接ピン間ショート時)において、出力トランジスタN1の最小オフ期間Toff_minを設定するための手段として新規に導入されたものである。以下では、最小オフ期間Toff_minの設定動作とその技術的意義について説明する。
<最小オフ期間設定動作>
図4は、IS−GNDショート時の最小オフ期間設定動作を示すタイミングチャートであり、紙面の上側から順に、出力端子OUTの端子電圧(=出力トランジスタN1のゲート信号G1に相当)、出力トランジスタN1のドレイン・ソース間電圧Vds(N1)、コイル電流IL、誤差電圧Veo(破線)及びランプ電圧Vramp(実線)、電流検出電圧Vis、ゼロ電流検出信号ZCD、地絡検出信号Sd、キャパシタ114bの充電電圧Vt(=タイマ114のカウント値に相当)、並びに、タイマ出力信号TMROが描写されている。
時刻t1〜t2は、出力端子OUTのハイレベル期間(=出力トランジスタN1のオン期間)であり、その長さは負荷に応じて変化する。より具体的に述べると、負荷が重いほど、誤差電圧Veoが上昇してランプ電圧Vrampとの交差タイミング(=出力トランジスタN1のオフタイミング)が遅くなる。従って、出力端子OUTのハイレベル期間は長くなる。逆に、負荷が軽いほど、誤差電圧Veoが低下してランプ電圧Vrampとの交差タイミングが早くなる。従って、出力端子OUTのハイレベル期間は短くなる。
なお、出力端子OUTのハイレベル期間には、コイル電流ILの増大に伴い、電流検出電圧Visが0Vから負電圧側に低下していく。また、出力端子OUTのハイレベル期間には、キャパシタ114bが放電されるので、Vt=0Vとなる。
時刻t2において、誤差電圧Veoがランプ電圧Vrampよりも高くなると、出力トランジスタN1がオフされる。その結果、コイル電流ILが増大から減少に転じるので、電流検出電圧Visが0Vに向けて上昇し始める。なお、出力トランジスタN1のオフタイミング(時刻t2)では、IS−GNDショートが生じていない限り、Vis<Vth112(例えば−10mV)となるので、ZCD=Lとなり、地絡検出信号Sdがハイレベル(=正常時の論理レベル)となる。従って、出力トランジスタN1の次回オンタイミングは、ゼロ電流検出信号ZCDに基づいて決定されることになる。
また、出力トランジスタN1がオフされると、ランプ電圧Vrampがゼロ値にリセットされる。また、出力トランジスタN1のオフに伴い、キャパシタ114bの放電が停止されるので、充電電圧Vtが所定の傾きで上昇し始める。
その後、コイル電流ILの減少が進み、時刻t3において、Vis>Vth112が満たされると、ZCD=Hとなる。従って、その時点から遅延時間Tdelayが経過した時刻t4において、出力トランジスタN1が再びオンされる。なお、出力トランジスタN1のオンに伴い、キャパシタ114bが放電されるので、充電電圧Vtは、バッファ(=インバータ114d及び114e)の論理反転レベルBUFthを上回る前に0Vにリセットされる。従って、タイマ出力信号TMROがハイレベルに立ち上がることはない。
時刻t4以降も、IS−GNDショートが生じなければ、臨界モードによる上記のスイッチング制御が継続されるはずである。しかしながら、本図では、時刻t3以降にIS−GNDショートが生じており、その結果、電流検出電圧Visが0V(>Vth112)に張り付いてしまっている。このような状況に陥ると、誤差電圧Veoがランプ電圧Vrampよりも高くなって出力トランジスタN1がオフされた時点(時刻t5)で、既にVis>Vth112が満たされていることになる。
そのため、仮に、出力トランジスタN1の最小オフ期間Toff_minを設定する機能が導入されていなければ、時刻t5でオフしたばかりの出力トランジスタN1を即時にオンしてしまうので、コイルL1に過大な電気エネルギが溜まり、出力トランジスタN1の発熱や破壊につながる。
このような不具合を解消すべく、本構成例のコントローラIC100には、出力トランジスタN1のオフ時に電流検出端子ISの地絡検出を行い、地絡時に出力トランジスタN1の最小オフ期間Ton_minを設定する機能が導入されている。
より具体的に述べると、IS−GNDショートが生じている場合には、出力トランジスタN1のオフタイミング(時刻t5)において、Vis>Vth112となることから、VCD=Hとなり、地絡検出信号Sdがローレベル(=異常時の論理レベル)となる。従って、時刻t5以降における出力トランジスタN1のオンタイミングは、ゼロ電流検出信号ZCDではなく、タイマ出力信号TMROに基づいて決定されることになる。
本図に即して述べると、時刻t5における出力トランジスタN1のオフ(NO=H)に伴い、キャパシタ114bの放電が停止されるので、充電電圧Vtが所定の傾きで上昇し始める。そして、時刻t6において、充電電圧Vtがバッファ(=インバータ114d及び114e)の論理反転レベルBUFthを上回るまで上昇したときに初めて、タイマ出力信号TMROがハイレベルに立ち上げられて、出力トランジスタN1がオンされる。
なお、時刻t6以降も、出力トランジスタN1のオンタイミングについては、IS−GNDショートが解消されない限り、タイマ出力信号TMROに応じて設定されることになる。一方、出力トランジスタN1のオフタイミングについては、それまでと同様、誤差電圧Veoとランプ電圧Vrampとの比較結果に応じて設定される(時刻t7を参照)。
上記のように、IS−GNDショート時には、タイマ114を用いて出力トランジスタN1の最小オフ期間Toff_minが強制的に確保される。従って、この最小オフ期間Toff_minにコイルL1の電気エネルギ(=電流)を放電することができるので、結果的に出力トランジスタN1の発熱や破壊を防止することが可能となる。
<動作状態遷移>
図5は、これまでに説明してきたスイッチング電源1の動作状態遷移を示すステートマシン図である。図中の「OUT ON」は、出力端子OUTのハイレベル期間(=出力トランジスタのオン期間)を示しており、「OUT OFF」は、出力端子OUTのローレベル期間(=出力トランジスタN1のオフ期間)を示している。また、図中の「ZCD」は、ゼロ電流検出信号ZCDに応じたオンタイミング設定動作を示しており、「TMR」は、タイマ出力信号TMROに応じたオンタイミング設定動作を示している。
先にも説明したように、出力トランジスタN1のオフタイミングにおいて、Vis<Vth112である場合には、IS−GNDショートが生じているという判断の下、ゼロ電流検出信号ZCDに基づいたオンタイミング設定動作を経て、出力トランジスタN1がオン期間に移行される。
一方、出力トランジスタN1のオフタイミングにおいて、Vis>Vth112である場合には、IS−GNDショートが生じているという判断の下、タイマ出力信号TMROに基づいたオンタイミング設定動作(=最小オフ期間Toff_minの設定動作)を経て、出力トランジスタN1がオン期間に移行される。
<最小オフ期間設定機能の導入効果>
図6は、最小オフ期間Toff_minの設定機能が未導入である場合におけるIS−GNDショート時の挙動を示す図であり、紙面の上側から順に、出力端子OUTの端子電圧(=出力トランジスタN1のゲート信号G1に相当)、コイル電流IL、ドレイン電流Id、及び、電流検出端子ISの端子電圧(=電流検出電圧Visに相当)が描写されている。なお、本図では、破線左側を正常状態とし、破線右側を異常状態(=IS−GNDショート状態)とする。
本図の破線右側で示したように、最小オフ期間Toff_minの設定機能が未導入である場合には、IS−GNDショート(IS=0V)が生じると、コイル電流ILが常にゼロ値であると誤検出し、オフしたばかりの出力トランジスタN1を即時にオンしてしまう。従って、出力トランジスタN1のオフ期間が殆どなくなり、コイル電流IL及びドレイン電流Idが上昇し続けるようになる。このように、コイルL1に放電できない電気エネルギ(=電流)が溜まり続けると、出力トランジスタN1へのストレスが大きくなり、出力トランジスタN1の発熱や破壊につながる。
図7は、最小オフ期間Toff_minの設定機能が導入済みである場合におけるIS−GNDショート時の挙動を示す図であり、先出の図6と同じく、紙面の上側から順に、出力端子OUTの端子電圧(=出力トランジスタN1のゲート信号G1に相当)、コイル電流IL、ドレイン電流Id、及び、電流検出端子ISの端子電圧(=電流検出電圧Visに相当)が描写されている。なお、本図では、破線左側を正常状態とし、破線右側を異常状態(=IS−GNDショート状態)とする。
本図の破線右側で示したように、最小オフ期間Toff_minの設定機能が導入済みである場合には、IS−GNDショート(IS=0V)が生じても、出力トランジスタN1のオフ期間Toffが確保される。従って、先の図6と異なり、コイルL1に溜まった電気エネルギを適切に放電することができるので、コイル電流IL及びドレイン電流Idが上昇し続けるようなことはなく、出力トランジスタN1へのストレスが軽減される。
なお、電流検出端子ISの地絡時における最小オフ期間Toff_minの設定機能については、上記の実施形態で例に挙げたPFC回路に限らず、臨界モードのスイッチング電源(及びこれに用いられるコントローラIC)全般に広く導入することが可能である。また、スイッチング電源のスイッチ出力段についても、様々な出力形式(正昇圧型、負昇圧型、降圧型、昇降圧型、反転型など)を採用することが可能であり、また、その絶縁形式(絶縁/非絶縁)も問わない。
<エラーアンプ(第1実施形態)>
また、図2のエラーアンプ101は、スイッチング電源1の起動時(特に軽負荷状態や無負荷状態での起動時)における過昇圧を抑制するための過昇圧抑制部を具備している。以下では、その構成及び動作について詳述する。
図8は、エラーアンプ101の第1実施形態を示す図である。本実施形態のエラーアンプ101は、差動入力段101aと、電流出力段101bと、補助ソース電流生成部101cと、補助シンク電流生成部101dと、過昇圧抑制部101eと、を含む。
差動入力段101aは、反転入力端(−)に入力される帰還電圧Vfbと、非反転入力端(+)に入力される参照電圧Vrefとの差分(=|Vfb−Vref|)に応じた電流制御信号Saを生成する。電流制御信号Saは、差動入力段101aの出力バイアス点を基準値(=ゼロ値)として正負双方の値を取り得る電圧信号である。より具体的に述べると、Vfb<Vrefであるときには、両者の差分が大きいほど電流制御信号Saが正方向に高くなる。逆に、Vfb>Vrefであるときには、両者の差分が大きいほど電流制御信号Saが負方向に高くなる。なお、直流出力電圧Voが差動入力段101aの入力ダイナミックレンジに収まっている場合には、帰還電圧Vfb(=直流出力電圧Voの分圧電圧)に代えて、直流出力電圧Voを差動入力段101aに直接入力しても構わない。
電流出力段101bは、電流源b1及びb2を含み、差動入力段101aから入力される電流制御信号Saに応じて、ソース電流IU1(例えば最大30μA)とシンク電流ID1(例えば最大30μA)を生成する。なお、電流源b1は、電源端と位相補償端子EO(=誤差電圧Veoの出力端)との間に接続されており、正値の電流制御信号Saに応じてソース電流IU1を生成する。従って、Vfb<Vrefであるときには、電源端から位相補償端子EOに向けてソース電流IU1が流し込まれるので、誤差電圧Veoが上昇する。一方、電流源b2は、位相補償端子EOと接地端との間に接続されており、負値の電流制御信号Saに応じてシンク電流ID1を生成する。従って、Vfb>Vrefであるときには、位相補償端子EOから接地端に向けてシンク電流ID1が引き込まれるので、誤差電圧Veoが低下する。
補助ソース電流生成部101cは、PMOSFETc1〜c3と電流源c4とを含み、ゲインアップ信号GUPに応じて補助ソース電流IU2(例えば20μA)を生成する。その回路構成について述べると、PMOSFETc1及びc2それぞれのソースとバックゲートは、電源端に接続されている。PMOSFETc1及びc2それぞれのゲートは、PMOSFETc1のドレインに接続されている。PMOSFETc1のドレインと接地端との間には、電流源c4が接続されている。PMOSFETc2のドレインは、PMOSFETc3のソースに接続されている。PMOSFETc3のドレインは、位相補償端子EO(=電流出力段101bの出力端)に接続されている。PMOSFETc3のゲートは、ゲインアップ信号GUPの入力端に接続されている。PMOSFETc3のバックゲートは、電源端に接続されている。
本構成例の補助ソース電流生成部101cにおいて、PMOSFETc1及びc2は、PMOSFETc1のドレイン電流(=電流源c4で生成される定電流)をPMOSFETc2のドレイン電流としてミラーするカレントミラーとして機能する。また、PMOSFETc3は、ゲインアップ信号GUPに応じて、PMOSFETc2のドレインと位相補償端子EOとの間を導通/遮断するためのスイッチ素子として機能する。
なお、GUP=L(すなわちVfb<Vth102)であるときには、PMOSFETc3がオンするので、PMOSFETc2のドレインと位相補償端子EOとの間が導通される。その結果、電流出力段101bのソース電流IU1とは別に、補助ソース電流IU2が位相補償端子EOに流し込まれるので、誤差電圧Veoが上昇しやすくなる。
一方、GUP=H(すなわちVfb>Vth102)であるときには、PMOSFETc3がオフするので、PMOSFETc2のドレインと位相補償端子EOとの間が遮断される。その結果、位相補償端子EOには、補助ソース電流IU2が流し込まれなくなる。
このように、補助ソース電流生成部101cでは、帰還電圧Vfbが参照電圧Vrefよりも低い閾値電圧Vth102(=第1閾値電圧に相当)を下回っているときに補助ソース電流IU2が生成されるので、エラーアンプ101の電流ソース能力が増強される。従って、例えば、負荷の増大に伴う直流出力電圧Voの低下時には、誤差電圧Veoを速やかに引き上げて出力トランジスタN1のオンデューティDon(=Ton/T、ただしTonは出力トランジスタN1のオン期間、Tはスイッチング周期)を大きくすることができるので、直流出力電圧Voの過渡変動を最小限に抑えることが可能となる。
補助シンク電流生成部101dは、NMOSFETd1〜d3と、電流源d4と、インバータd5と、を含み、過電圧保護信号DOVPに応じて補助シンク電流ID2(例えば20μA)を生成する。その回路構成について述べると、NMOSFETd1〜d3それぞれのソースとバックゲートは、いずれも接地端に接続されている。NMOSFETd1及びd2それぞれのゲートとNMOSFETd3のドレインは、いずれもNMOSFETd1のドレインに接続されている。NMOSFETd1のドレインと電源端との間には、電流源d4が接続されている。NMOSFETd2のドレインは、位相補償端子EO(=電流出力段101bの出力端)に接続されている。NMOSFETd3のゲートは、インバータd5の出力端(=反転過電流保護信号DOVPBの出力端)に接続されている。インバータd5の入力端は、過電流保護信号DOVPの入力端に接続されている。
本構成例の補助シンク電流生成部101dにおいて、NMOSFETd1及びd2は、NMOSFETd1のドレイン電流(=電流源d4で生成される定電流)をPMOSFETd2のドレイン電流としてミラーするカレントミラーとして機能する。また、NMOSFETd3は、反転過電流保護信号DOVPB(=過電流保護信号DOVPの論理反転信号)に応じて、NMOSFETd1のドレイン・ソース間を導通/遮断することにより、上記カレントミラーの有効/無効を切り替えるためのスイッチ素子として機能する。
なお、DOVPB=L(すなわちVfb>Vth103)であるときには、NMOSFETd3がオフするので、NMOSFETd1のドレイン・ソース間が遮断されて、上記カレントミラーが有効となる。その結果、電流出力段101bのシンク電流ID1とは別に、補助シンク電流ID2が位相補償端子EOから引き込まれるので、誤差電圧Veoが低下しやすくなる。
一方、DOVPB=H(すなわちVfb<Vth103)であるときには、NMOSFETd3がオンするので、NMOSFETd1のドレイン・ソース間が導通されて、上記カレントミラーが無効となる。その結果、位相補償端子EOから補助シンク電流ID2が引き込まれなくなる。
このように、補助シンク電流生成部101dでは、帰還電圧Vfbが参照電圧Vrefよりも高い閾値電圧Vth103(=第2閾値電圧に相当)を上回っているときに補助シンク電流ID2が生成されるので、エラーアンプ101の電流シンク能力が増強される。従って、直流出力電圧Voが過電圧異常の兆候を示したときには、誤差電圧Veoを速やかに引き下げて出力トランジスタN1のオンデューティDonを小さくすることができるので、静的な過電流保護動作(Vfb>Vth105)が掛かる前に、直流出力電圧Voの上昇を未然に抑えることが可能となる。
過昇圧抑制部101eは、フィルタe1と、Dフリップフロップe2及びe3と、インバータe4と、ANDゲートe5及びe6と、NMOSFETe7と、抵抗e8と、を含み、スイッチング電源1の起動途中で誤差電圧Veoを放電することにより、出力トランジスタN1のオンデューティDonを強制的に引き下げる。
フィルタe1は、パルス幅変調信号PWMに所定のマスク処理を施して内部信号Se1を生成する。より具体的に述べると、パルス幅変調信号PWMにスイッチング周期Tのパルスが現れているときには、内部信号Se1がローレベルに維持される。一方、誤差電圧Veoがランプ電圧Vrampの下限値(=放電停止電圧に相当、例えば0.3V)を下回り、パルス幅変調信号PWMが所定のマスク期間Tm(>T)に亘ってハイレベル(=N1オフ時の論理レベル)で固定されたとき、すなわち、スイッチング電源1がバーストモード(=パルス幅変調信号PWMのパルスを間引いて軽負荷状態または無負荷状態での効率を高めるための省電力モード)に移行したときには、内部信号Se1がハイレベルに立ち上げられる。
Dフリップフロップe2は、クロック端に入力されるゲインアップ信号GUPの立上りタイミングで、データ端に入力されるデータ信号の論理レベル(=常時H)を取り込み、これを出力端から内部信号Se2としてラッチ出力する。また、Dフリップフロップe2は、リセット端に入力される低電圧保護信号UVLOがローレベル(=UVLO動作時の論理レベル)であるときに、内部信号Se2をローレベルにリセットする。
Dフリップフロップe3は、クロック端に入力される内部信号Se5(=内部信号Se1と内部信号Se2との論理積信号)の立上りタイミングで、データ端に入力されるデータ信号の論理レベル(=常時H)を取り込み、これを出力端から内部信号Se3としてラッチ出力する。また、Dフリップフロップe3は、リセット端に入力される低電圧保護信号UVLOがローレベル(=UVLO動作時の論理レベル)であるときに、内部信号Se3をローレベルにリセットする。
インバータe4は、内部信号Se3を論理反転させて内部信号Se4を生成する。従って、Se3=LのときにはSe4=Hとなり、Se3=HのときにはSe4=Lとなる。
ANDゲートe5は、内部信号Se1と内部信号Se2との論理積信号を生成し、これを内部信号Se5として出力する。従って、内部信号Se1及びSe2の少なくとも一方がローレベルであるときには、内部信号Se5がローレベルとなり、内部信号Se1及びSe2の双方がハイレベルであるときには、内部信号Se5がハイレベルとなる。
ANDゲートe6は、ゲインアップ信号GUPと内部信号Se4との論理積信号を生成し、これを放電制御信号DCHGとして出力する。従って、Se4=Hであるときには、DCHG=GUPとなり、Se4=Lであるときには、DCHG=L固定となる。
NMOSFETe7のドレインは、抵抗e8を介して、位相補償端子EO(=誤差電圧Veoの出力端)に接続されている。NMOSFETe7のソースとバックゲートは、いずれも接地端に接続されている。NMOSFETe7のゲートには、放電制御信号DCHGが入力されている。従って、NMOSFETe7は、DCHG=Hであるときにオンして、DCHG=Lであるときにオフする。このように接続されたNMOSFETe7は、放電制御信号DCHGに応じて誤差電圧Veoを放電する放電スイッチとして機能する。
抵抗e8は、NMOSFETe7を介して流れる放電電流が過大とならないように制限するための電流制限素子(例えば4kΩ)である。
なお、本図では、説明の便宜上、過昇圧抑制部101eをエラーアンプ101の構成要素として描写したが、エラーアンプ101と過昇圧抑制部101eは、それぞれ別個独立の回路ブロックとして理解しても構わない。以下では、過昇圧抑制部101eによる誤差電圧放電動作とその技術的意義について説明する。
<誤差電圧放電動作>
図9は、過昇圧抑制部101eによる誤差電圧Veoの強制放電動作の一例を示すタイミングチャートであり、上から順に、出力端子OUTの端子電圧(=出力トランジスタN1のゲート信号G1に相当)、内部信号Se1、ゲインアップ信号GUP、内部信号Se2、内部信号Se4、放電制御信号DCHG、誤差電圧Veo、及び、帰還電圧Vfbが描写されている。
スイッチング電源1の起動途中において、時刻t11以前には、帰還電圧Vfbが閾値電圧Vth102を下回っているので、ゲインアップ信号GUPがローレベル(=ソース電流増強時の論理レベル)となっている。従って、エラーアンプ101の電流ソース能力が増強されるので、誤差電圧Veoが比較的急峻に立ち上げられる。
なお、GUP=Lであるときには、DCHG=Lとなるので、誤差電圧Veoの放電動作が行われることはない。また、誤差電圧Veoがランプ電圧Vrampの下限値よりも高く、パルス幅変調信号PWM(延いては出力端子OUT)がパルス駆動されている間、内部信号Se1はローレベルに維持されたままとなる。また、Dフリップフロップe2及びe4には、いずれもクロックパルスが入力されていないので、Se2=Lとなり、Se4=Hとなる。
その後、時刻t11において、帰還電圧Vfbが閾値電圧Vth102を上回ると、ゲインアップ信号GUPがハイレベル(=ソース電流定常時の論理レベル)に立ち上がる。その結果、エラーアンプ101の電流ソース能力が定常状態に戻される。なお、ゲインアップ信号GUPの立上りに伴い、時刻t12では、内部信号Se2がハイレベルにラッチされる。なお、内部信号Se2は、一旦ハイレベルにラッチされると、以後、低電圧保護信号UVLOがローレベルに立ち下がるまで、ハイレベルに維持されたままとなる。
また、ゲインアンプ信号GUPと内部制御信号Se4が共にハイレベルとなったことに伴い、時刻t12では、放電制御信号DCHGがハイレベルに立ち上がる。従って、NMOSFETe7がオンして誤差電圧Veoの放電動作が開始される。すなわち、過昇圧抑制部101eは、スイッチング電源1の起動途中で帰還電圧Vfbが閾値電圧Vth102(=放電開始電圧に相当)を上回ったときに、誤差電圧Veoの強制放電を開始する。
なお、上記したように、本実施形態のスイッチング電源1では、過昇圧抑制部101eの放電開始電圧がGUP用の閾値電圧Vth102と同値に設定されている。言い換えれば、補助ソース電流生成部101cと過昇圧抑制部101eの双方で単一のコンパレータ102を共用し、ゲインアップ信号GUPを誤差電圧Veoの放電開始トリガ信号として流用している。このような構成を採用することにより、過昇圧抑制部101eの導入に際して、コントローラIC100のチップサイズを不必要に増大せずに済む。
その後、誤差電圧Veoの放電が進み、時刻t13において、誤差電圧Veoがランプ電圧Vrampの下限値(=放電停止電圧に相当)を下回ると、パルス幅変調信号PWM(延いては出力端子OUT)のパルス駆動が停止されるので、内部信号Se1がハイレベルに立ち上がる。その結果、内部信号Se5がハイレベルに立ち上がり、内部信号Se3がハイレベルにラッチされるので、内部信号Se4がローレベルに立ち下がる。
このとき、Se4=Lにより、放電制御信号DCHGがローレベルに立ち下がるので、NMOSFETe7がオフして誤差電圧Veoの放電動作が停止される。すなわち、過昇圧抑制部101eは、誤差電圧Veoが所定の放電停止電圧を下回ったとき、例えば、放電停止電圧がランプ電圧Vrampの下限値に設定されている本実施形態に即して述べれば、パルス幅変調信号PWMがハイレベル(=N1オフ時の論理レベル)で固定されたときに誤差電圧Veoの強制放電を停止する。従って、時刻t13以降、誤差電圧Veoは再び上昇に転じる。
その後、時刻t14において、誤差電圧Veoがランプ電圧Vrampの下限値を上回ると、パルス幅変調信号PWM(延いては出力端子OUT)のパルス駆動が再開される。ただし、この時点では、エラーアンプ101のゲインアップが既に完了しているので、誤差電圧Veoは、十分に低い電圧値から緩やかに上昇する。従って、出力トランジスタN1のオンデューティDonを小さく抑えながら、スイッチング電源1の起動を継続することができるので、直流出力電圧Voの過昇圧を抑制することが可能となる。
なお、内部信号Se3は、一旦ハイレベルにラッチされると、以後、低電圧保護信号UVLOがローレベルに立ち下がるまで、ハイレベルに維持されたままとなる。従って、内部信号Se4がローレベルに維持されたままとなり、延いては、放電制御信号DCHGもローレベル(=強制放電停止時の論理レベル)に維持されたままとなる。このようなラッチ構成の採用により、過昇圧抑制部101eによる誤差電圧Veoの強制放電動作は、スイッチング電源1の起動時に一度だけ有効となる。
<誤差電圧放電機能の導入効果>
図10は、過昇圧抑制部101eによる誤差電圧放電機能が未導入である場合における起動時の出力挙動を示す図であり、上から順に、直流出力電圧Vo、コイル電流IL、誤差電圧Veo、及び、出力端子OUTの端子電圧(=出力トランジスタN1のゲート信号G1に相当)が描写されている。
本図で示すように、時刻t21において、直流出力電圧Voがその目標値を上回ると、誤差電圧Veoが上昇から低下に転じる。しかし、過昇圧抑制部101eによる誤差電圧放電機能が未導入である場合には、誤差電圧Veoを素早く引き下げることができずに、ゲート信号G1のパルス幅が大きいままとなり、直流出力電圧Voが過昇圧状態に陥る。特に、軽負荷状態または無負荷状態での起動時には、上記の課題が顕著となり、最悪の場合には、時刻t22で示すように、静的な過電圧保護動作(SOVP動作)が掛かって、スイッチング電源1の起動が中断されてしまう。
図11は、過昇圧抑制部101eによる誤差電圧放電機能が導入済である場合における起動時の出力挙動を示す図であり、上から順に、直流出力電圧Vo、コイル電流IL、放電制御信号DCHG、誤差電圧Veo、及び、出力端子OUTの端子電圧(=出力トランジスタN1のゲート信号G1に相当)が描写されている。
過昇圧抑制部101eによる誤差電圧放電機能が未導入である場合には、時刻t31において、直流出力電圧Voが所定の閾値(例えば目標値の90%)を上回った時点で、誤差電圧Veoが強制的に放電される。その結果、出力トランジスタN1のオンデューティDonが最小値まで引き下げられた後、以降の昇圧動作が緩やかに再開されるので、先の図10と異なり、直流出力電圧Voの過昇圧が抑制される。
なお、スイッチング電源1の起動途中に誤差電圧Veoの強制放電を行う過昇圧抑制部101eは、一般的なソフトスタート回路(例えば参照電圧Vrefを緩やかに変化させるもの)と比べて非常に小規模である。従って、過昇圧抑制部101eの導入に際して、コントローラIC100のチップサイズを不必要に増大せずに済む。
<エラーアンプ(第2実施形態)>
図12は、エラーアンプ101の第2実施形態を示す図である。本実施形態のエラーアンプ101は、先の第1実施形態(図8)をベースとしつつ、過昇圧抑制部101eに代えて過昇圧抑制部101fを設けるとともに、電流出力段101b及び補助ソース電流生成部101cに変更が加えられている。そこで、既出の構成要素については、図8と同一の符号を付すことで重複した説明を割愛し、以下では、本実施形態の特徴部分について重点的な説明を行う。
電流出力段101bは、図8の電流源b1に代えて、電流源b1X及びb1Yと、PMOSFETb3を含む。
電流源b1Xは、電源端と位相補償端子EOとの間に接続されており、図8の電流源b1と同じく、正値の電流制御信号Saに応じてソース電流IU1Xを生成する。一方、電流源b1Yは、電源端とPMOSFETb3のソースとの間に接続されており、電流制御信号Saに依ることなく、常にソース電流IU1Yを生成する。
なお、ソース電流IU1X及びIU1Yは、両方を足し合わせてソース電流IU1と同値(例えば最大30μA)になるようにそれぞれの電流値が設定されている(例えばIU1X=最大15μA、IU1Y=15μA)。
PMOSFETb3のドレインは、位相補償端子EOに接続されている。PMOSFETb3のゲートには、過昇圧抑制部101fから内部信号Sf3が入力されている。PMOSFETb3のバックゲートは、電源端に接続されている。このようにして接続されたPMOSFETb3は、内部信号Sf3に応じて電流源b1Yと位相補償端子EOとの間を導通/遮断するためのスイッチ素子として機能する。
なお、Sf3=Lであるときには、PMOSFETb3がオンするので、電流源b1Yと位相補償端子EOとの間が導通される。その結果、ソース電流IU1Xと共にソース電流IU1Yが位相補償端子EOに流し込まれる。すなわち、Sf3=Lであるときには、エラーアンプ101の電流ソース能力が第1実施形態(図8)のそれと等しくなる。
一方、Sf3=Hであるときには、PMOSFETb3がオフするので、電流源b1Yと位相補償端子EOとの間が遮断される。その結果、位相補償端子EOには、ソース電流IU1Yが流し込まれなくなる。すなわち、Sf3=Lであるときには、エラーアンプ101の電流ソース能力が第1実施形態(図8)よりも低くなる。
補助ソース電流生成部101cは、PMOSFETc3に代えてPMOSFETc5を含む。PMOSFETc5のソースとバックゲートは、電源端に接続されている。PMOSFETc5のドレインは、PMOSFETc1のドレインに接続されている。PMOSFETc5のゲートには、過昇圧抑制部101fから内部信号Sf2が入力されている。なお、上記変更に伴い、PMSOFETc2のドレインは、位相補償端子EOに直接接続されている。
本構成例の補助ソース電流生成部101cにおいて、PMOSFETc5は、内部信号Sf2に応じてPMOSFETc1のドレイン・ソース間を導通/遮断することにより、PMOSFETc1及びc2から成るカレントミラーの有効/無効を切り替えるためのスイッチ素子として機能する。
なお、Sf2=Hであるときには、PMOSFETc5がオフするので、PMOSFETc1のドレイン・ソース間が遮断されて上記カレントミラーが有効となる。その結果、電流出力段101bのソース電流IU1X+IU1Yとは別に、補助ソース電流IU2が位相補償端子EOに流し込まれるので、誤差電圧Veoが上昇しやすくなる。
一方、Sf2=Lであるときには、PMOSFETc5がオンするので、PMOSFETc1のドレイン・ソース間が導通されて上記カレントミラーが無効となる。その結果、位相補償端子EOに補助ソース電流IU2が流し込まれなくなる。
過昇圧抑制部101fは、Dフリップフロップf1と、セレクタf2と、インバータf3と、を含み、スイッチング電源1の起動時のみ、帰還電圧VfbがGUP用の閾値電圧Vth2(<Vref)を上回るまで、エラーアンプ101のゲインを定常時よりも強制的に引き下げておく。
Dフリップフロップf1は、クロック端に入力されるゲインアップ信号GUPの立上りタイミングで、データ端に入力されるデータ信号の論理レベル(=常時H)を取り込み、これを出力端から内部信号Sf1としてラッチ出力する。また、Dフリップフロップf1は、リセット端に入力される低電圧保護信号UVLOがローレベル(=UVLO動作時の論理レベル)であるときに、内部信号Sf1をローレベルにリセットする。
セレクタf2は、内部信号Sf1に応じてゲインアップ信号GUPと固定ローレベル信号(例えばGND)のいずれか一方を選択し、これを内部信号Sf2として出力する。より具体的に述べると、Sf1=Hであるときには、Sf2=GUPとなり、Sf1=Lであるときには、Sf2=L固定となる。
インバータf3は、内部信号Sf1を論理反転させて内部信号Sf3を生成する。従って、Sf1=LのときにはSf3=Hとなり、Sf1=HのときにはSf3=Lとなる。
上記構成から成る過昇圧抑制部101fが導入されている場合、スイッチング電源1の起動時に帰還電圧Vfbが閾値電圧Vth102を下回っている間(GUP=L)には、Sf1=L、Sf2=L、Sf3=Hとなる。従って、電流出力段101bは、PMOSFETb3をオフしてソース電流IU1Xのみを出力する状態となる。また、補助ソース電流生成部101cは、PMOSFETc1及びc2から成るカレントミラーを無効として補助ソース電流IU2の生成を停止した状態となる。このような状態は、エラーアンプ101のゲインが定常時よりも強制的に引き下げられた状態に相当する。その結果、スイッチング電源1の起動時には、出力トランジスタN1のオンデューティDonが緩やかに増大されるので、直流出力電圧Voの過昇圧を抑制することができる。
その後、スイッチング電源1の起動が進んで、帰還電圧Vfbが閾値電圧Vth102を上回ると、GUP=Hとなるので、Sf1=H、Sf2=GUP、Sf3=Lとなる。従って、電流出力段101bは、PMOSFETb3をオンしてソース電流IU1Xとソース電流IU1Yの双方を足し合わせて出力する状態となる。また、補助ソース電流生成部101cは、PMOSFETc1及びc2から成るカレントミラーを有効とし、ゲインアップ信号GUPに応じて補助ソース電流IU2を出力することが可能な状態となる。このような状態は、エラーアンプ101のゲイン強制引下げが解除された状態に相当する。従って、これ以降の出力帰還制御を遅滞なく実施することが可能となる。
上記のソース電流制限動作について具体的に説明する。例えば、本実施形態のスイッチング電源1では、Vfb<Vth102である間、エラーアンプ101の電流ソース能力が15μA(=IU1Xのみ)に制限される。その後、Vfb>Vth102になると、エラーアンプ101の電流ソース能力が定常値である30μA(=IU1X+IU1Y)に復帰される。また、これ以降、Vfb<Vth102になった場合には、エラーアンプ101の電流ソース能力が50μA(=IU1X+IU1Y+IU2)まで増強される。
なお、内部信号Sf1は、一旦ハイレベルにラッチされると、以後、低電圧保護信号UVLOがローレベルに立ち下がるまで、ハイレベルに維持されたままとなるので、延いては、内部信号Sf3もローレベルに維持されたままとなる。このようなラッチ構成の採用により、過昇圧抑制部101fのソース電流制限動作は、スイッチング電源1の起動時に一度だけ有効となる。
なお、過昇圧抑制部101e及び101fは、上記の実施形態で例に挙げたPFC回路に限らず、昇圧型のスイッチング電源(及びこれに用いられるコントローラIC)全般に広く導入することが可能である。また、スイッチ出力段の絶縁形式(絶縁/非絶縁)についても不問である。
また、過昇圧抑制部101e及び101fの導入に際して、補助ソース電流生成部101cや補助シンク電流生成部101dは、決して必須の構成要素でなく、これらの一方または両方を具備していないスイッチング電源にも広く導入することが可能である。
<その他の変形例>
また、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。例えば、バイポーラトランジスタとMOS電界効果トランジスタとの相互置換や、各種信号の論理レベル反転は任意である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態に限定されるものではなく、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。