JP7389213B2 - コントローラｉｃ、スイッチング電源 - Google Patents

Description

本明細書中に開示されている発明は、スイッチング電源に関する。

従来より、様々なアプリケーションの電源手段として、入力電圧から所望の出力電圧を生成するスイッチング電源が実用化されている。

なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。

特開２０１４－２３３１１０号公報

しかしながら、コイル電流がゼロ値またはその近傍値まで減少したことを検出して出力トランジスタのオンタイミングを設定する臨界モードのスイッチング電源では、電流検出端子に地絡（＝接地端またはこれに準ずる低電位端への短絡）が生じると、コイル電流が常にゼロ値であると誤検出し、オフしたばかりの出力トランジスタを即時にオンしてしまう。従って、出力トランジスタのオフ期間が殆どなくなり、コイルには放電できない電気エネルギ（＝電流）が溜まっていく。コイルに過大な電気エネルギが溜まると、出力トランジスタの発熱や破壊につながる。

また、昇圧型のスイッチング電源では、その起動時（特に軽負荷状態や無負荷状態での起動時）に過昇圧を生じるおそれがあった。

本明細書中に開示されている発明は、本願の発明者により見出された上記課題に鑑み、電流検出端子の地絡時における出力トランジスタの発熱や破壊を防止することのできるスイッチング電源を提供することを第１の目的とする。

また、本明細書中に開示されている発明は、本願の発明者により見出された上記課題に鑑み、起動時の過昇圧を抑制することのできるスイッチング電源を提供することを第２の目的とする。

第１の目的を達成すべく、本明細書中に開示されているコントローラＩＣは、スイッチング電源に流れるコイル電流を検出するための電流検出端子と；出力トランジスタのオフ時に前記電流検出端子の地絡検出を行い、正常時には前記コイル電流がゼロ値またはその近傍値まで減少した時点で前記出力トランジスタをオンし、地絡時には所定の最小オフ期間が経過してから前記出力トランジスタをオンするようにオンタイミング設定信号を生成するオンタイミング設定部と；を有する構成（第１の構成）とされている。

なお、上記第１の構成から成るコントローラＩＣにおいて、前記オンタイミング設定部は、前記電流検出端子の端子電圧またはこれに応じた電圧と所定の閾値電圧とを比較してゼロ電流検出信号を生成するゼロ電流検出部と、前記出力トランジスタがオフされてから前記最小オフ期間をカウントしてタイマ出力信号を生成するタイマと、地絡検出結果に応じて前記ゼロ電流検出信号またはその遅延信号と前記タイマ出力信号のいずれか一方を前記オンタイミング設定信号として出力するセレクタと、を含む構成（第２の構成）にするとよい。

また、上記第２の構成から成るコントローラＩＣにおいて、前記セレクタは、前記出力トランジスタのオフ時に前記ゼロ電流検出信号をラッチするＤフリップフロップを含み、前記Ｄフリップフロップのラッチ出力信号に応じて前記ゼロ電流検出信号またはその遅延信号と前記タイマ出力信号のいずれか一方を選択する構成（第３の構成）にするとよい。

また、上記第２または第３の構成から成るコントローラＩＣにおいて、前記オンタイミング設定部は、前記ゼロ電流検出信号の遅延信号を生成して前記セレクタに出力する信号遅延部を含む構成（第４の構成）にするとよい。

また、上記第４の構成から成るコントローラＩＣにおいて、前記信号遅延部は、キャパシタと、前記キャパシタの充電電流を生成する電流源と、前記ゼロ電流検出信号に応じて前記キャパシタを放電する放電スイッチと、前記キャパシタの充電電圧から前記遅延信号を生成するインバータと、を含む構成（第５の構成）にするとよい。

また、上記第２～第５いずれかの構成から成るコントローラＩＣにおいて、前記タイマは、キャパシタと、前記キャパシタの充電電流を生成する電流源と、前記出力トランジスタのオン期間に前記キャパシタを放電する放電スイッチと、前記キャパシタの充電電圧から前記タイマ出力信号を生成するバッファと、を含む構成（第６の構成）にするとよい。

また、上記第２～第６いずれかの構成から成るコントローラＩＣにおいて、前記ゼロ電流検出部は、基準電圧の印加端と前記電流検出端子との間に接続されており前記電流検出端子の端子電圧を前記基準電圧側にシフトさせた分圧端子電圧を生成する第１抵抗分圧部と、前記基準電圧の印加端と接地端との間に接続されており前記基準電圧を分圧して前記閾値電圧を生成する第２抵抗分圧部と、前記分圧端子電圧と前記閾値電圧とを比較して前記ゼロ電流検出信号を生成するコンパレータとを含む構成（第７の構成）にするとよい。

また、上記第１～第７いずれかの構成から成るコントローラＩＣは、前記スイッチング電源の出力電圧またはその分圧電圧と所定の参照電圧との差分に応じた誤差電圧を生成するエラーアンプと、ランプ電圧を生成するオシレータと、前記誤差電圧と前記ランプ電圧とを比較してオフタイミング設定信号を生成するメインコンパレータと、前記オンタイミング設定信号と前記オフタイミング設定信号に基づいてスイッチング制御信号を生成するＲＳフリップフロップと、前記スイッチング制御信号に応じて前記出力トランジスタを駆動するドライバと、を有する構成（第８の構成）にするとよい。

また、本明細書中に開示されているスイッチング電源は、前記出力トランジスタを用いて入力電圧から出力電圧を生成するスイッチ出力段と、上記第１～第８いずれかのコントローラＩＣと、を有する構成（第９の構成）とされている。

なお、第９の構成から成るスイッチング電源は、力率改善回路として機能する構成（第１０の構成）にするとよい。

また、第２の目的を達成すべく、本明細書中に開示されているコントローラＩＣは、昇圧型のスイッチング電源に含まれる出力トランジスタの制御主体であって、前記スイッチング電源の起動途中で前記出力トランジスタのオンデューティを強制的に引き下げる過昇圧抑制部を有する構成（第１１の構成）とされている。

なお、上記第１１の構成から成るコントローラＩＣは、前記スイッチング電源の出力電圧またはこれに応じた帰還電圧と所定の参照電圧との差分に応じた誤差電圧を生成するエラーアンプと、前記誤差電圧とランプ電圧とを比較して前記出力トランジスタのオフタイミングを設定するためのパルス幅変調信号を生成するメインコンパレータとを有し、前記過昇圧抑制部は、前記スイッチング電源の起動途中で前記出力電圧または前記帰還電圧が放電開始電圧を上回ったときに前記誤差電圧の強制放電を開始する構成（第１２の構成）にするとよい。

また、上記第１２の構成から成るコントローラＩＣにおいて、前記過昇圧抑制部は、前記誤差電圧が放電停止電圧を下回ったときに前記誤差電圧の強制放電を停止する構成（第１３の構成）にするとよい。

また、上記第１２または第１３の構成から成るコントローラＩＣにおいて、前記過昇圧抑制部は、前記パルス幅変調信号がオフ時の論理レベルで固定されたときに前記誤差電圧の強制放電を停止する構成（第１４の構成）にするとよい。

また、上記第１２～第１４いずれかの構成から成るコントローラＩＣにおいて、前記エラーアンプは、前記出力電圧または前記帰還電圧と前記参照電圧との差分に応じた電流制御信号を生成する差動入力段と、前記電流制御信号に応じて前記誤差電圧の出力端に流し込まれるソース電流または前記誤差電圧の出力端から引き込まれるシンク電流を生成する電流出力段と、前記出力電圧または前記帰還電圧が前記参照電圧よりも低い第１閾値電圧を下回っているときに補助ソース電流を生成する補助ソース電流生成部とを含む構成（第１５の構成）にするとよい。

また、上記第１５の構成から成るコントローラＩＣにおいて、前記放電開始電圧は、前記第１閾値電圧と同値である構成（第１６の構成）にするとよい。

また、上記第１５または第１６の構成から成るコントローラＩＣにおいて、前記エラーアンプは、前記出力電圧または前記帰還電圧が前記参照電圧よりも高い第２閾値電圧を上回っているときに補助シンク電流を生成する補助シンク電流生成部をさらに含む構成（第１７の構成）にするとよい。

また、本明細書中に開示されているコントローラＩＣは、昇圧型のスイッチング電源に含まれる出力トランジスタの制御主体であって、前記スイッチング電源の出力電圧またはこれに応じた帰還電圧と所定の参照電圧との差分に応じた誤差電圧を生成するエラーアンプと、前記誤差電圧とランプ電圧とを比較して前記出力トランジスタのオフタイミングを設定するためのパルス幅変調信号を生成するメインコンパレータと、前記スイッチング電源の起動時のみ前記出力電圧または前記帰還電圧が前記参照電圧よりも低い所定の閾値電圧を上回るまで前記エラーアンプのゲインを定常時よりも強制的に引き下げておく過昇圧抑制部と、を有する構成（第１８の構成）とされている。

また、本明細書中に開示されているスイッチング電源は、前記出力トランジスタを用いて入力電圧から出力電圧を生成するスイッチ出力段と、上記第１１～第１８いずれかの構成から成るコントローラＩＣと、を有する構成（第１９の構成）とされている。

なお、上記第１９の構成から成るスイッチング電源は、力率改善回路として機能する構成（第２０の構成）にするとよい。

本明細書中に開示されている発明によれば、電流検出端子の地絡時における出力トランジスタの発熱や破壊を防止することのできるスイッチング電源を提供することができる。

また、本明細書中に開示されている発明によれば、起動時の過昇圧を抑制することのできるスイッチング電源を提供することができる。

スイッチング電源の全体構成を示す図 コントローラＩＣの一構成例を示す図 オンタイミング設定部の一構成例を示す図 ＩＳ－ＧＮＤショート時の最小オフ期間設定動作を示すタイミングチャート スイッチング電源の動作状態遷移を示すステートマシン図 ＩＳ－ＧＮＤショート時の挙動を示す図（最小オフ期間設定機能：未導入） ＩＳ－ＧＮＤショート時の挙動を示す図（最小オフ期間設定機能：導入済） エラーアンプの第１実施形態を示す図 誤差電圧放電動作の一例を示すタイミングチャート 起動時の出力挙動を示す図（誤差電圧放電機能：未導入） 起動時の出力挙動を示す図（誤差電圧放電機能：導入済） エラーアンプの第２実施形態を示す図

＜スイッチング電源＞
図１は、スイッチング電源の全体構成を示す図である。本構成例のスイッチング電源１は、交流入力電圧Ｖｉ（例えばＡＣ８５～２６５Ｖ）を所望の直流出力電圧Ｖｏ（例えばＤＣ４００Ｖ）に変換する電力変換装置（いわゆるＡＣ／ＤＣコンバータ）であり、コントローラＩＣ１００と、これに外付けされる種々のディスクリート部品（出力トランジスタＮ１、抵抗Ｒ１～Ｒ１０、キャパシタＣ１～Ｃ１０ダイオードＤ１及びＤ２、コイルＬ１、フューズＦ１、フィルタＦＬＴ、並びに、ダイオードブリッジＤＢ）と、を有する。

フューズＦ１は、交流入力電圧Ｖｉの印加端とフィルタＦＬＴの入力端との間に接続されており、過大な電流が流れたときに溶断してスイッチング電源１を保護する。キャパシタＣ１は、交流入力電圧Ｖｉの入力端間に接続されており、交流入力電圧Ｖｉの高調波ノイズを除去する。フィルタＦＬＴは、交流入力電圧Ｖｉからノイズやサージを除去する。ダイオードブリッジＤＢは、フィルタ済みの交流入力電圧Ｖｉから全波整流電圧Ｖｒｅｃ（例えばＤＣ１２０～３７５Ｖ）を生成する。キャパシタＣ２は、ダイオードブリッジＤＢの出力端間に接続されており、全波整流電圧Ｖｉを平滑化する。

コントローラＩＣ１００は、スイッチング電源１の制御主体となる半導体集積回路装置であり、装置外部との電気的な接続を確立するための手段として、８本の外部端子（１ピン～８ピン）を備えている。もちろん、コントローラＩＣ１００には、これら以外の外部端子を設けても構わない。

出力帰還端子ＶＳ（１ピン）は、直流出力電圧Ｖｏの出力端と接地端との間に直列接続された抵抗Ｒ３及びＲ４相互間の接続ノードに接続されている。なお、抵抗Ｒ３及びＲ４は、相互間の接続ノードから直流出力電圧Ｖｏの分圧電圧（＝Ｖｏ×｛Ｒ４／（Ｒ３＋Ｒ４）｝を出力する抵抗分圧部として機能する。また、出力帰還端子ＶＳと接地端との間には、平滑用のキャパシタＣ４が接続されている。

位相補償端子ＥＯ（２ピン）は、キャパシタＣ５と抵抗Ｒ６それぞれの第１端に接続されている。抵抗Ｒ６の第２端は、キャパシタＣ６の第１端に接続されている。キャパシタＣ５及びＣ６それぞれの第２端は、いずれも接地端に接続されている。このように接続されたキャパシタＣ５及びＣ６と抵抗Ｒ６は、コントローラＩＣ１００に集積化されたエラーアンプの位相補償手段として機能する。

発振制御端子ＲＴ（３ピン）は、抵抗Ｒ７及びキャパシタＣ７それぞれの第１端に接続されている。抵抗Ｒ７及びキャパシタＣ７それぞれの第２端は、いずれも接地端に接続されている。なお、抵抗Ｒ７及びキャパシタＣ７は、コントローラＩＣ１００に集積化されたオシレータの周波数調整手段として機能する。

過電圧検出端子ＯＶＰ（４ピン）は、直流出力電圧Ｖｏの出力端と接地端との間に直列接続された抵抗Ｒ１及びＲ２相互間の接続ノードに接続されている。なお、抵抗Ｒ１及びＲ２は、相互間の接続ノードから直流出力電圧Ｖｏの分圧電圧（＝Ｖｏ×Ｒ２／（Ｒ１＋Ｒ２））を出力する抵抗分圧部として機能する。また、過電圧検出端子ＯＶＰと接地端との間には、平滑用のキャパシタＣ８が接続されている。このように、出力帰還端子ＶＳとは別に過電圧検出端子ＯＶＰを設けておけば、一方にオープン異常やショート異常などが生じても、過電圧検出機能を損なうことがないので、安全性を高めることができる。

電流検出端子ＩＳ（５ピン）は、スイッチング電源１に流れるコイル電流ＩＬを検出するための外部端子であり、抵抗Ｒ８を介してダイオードブリッジＤＢの負側出力端（＝抵抗Ｒ５の第１端）に接続されている。なお、抵抗Ｒ５の第２端は、接地端に接続されている。すなわち、電流検出端子ＩＳには、接地端から抵抗Ｒ５を介してダイオードブリッジＤＢの負側出力端に流れるコイル電流ＩＬ（＜０）に応じたセンス電圧（＝ＩＬ×Ｒ３）が印加される。また、電流検出端子ＩＳと接地端との間には、平滑用のキャパシタＣ９が接続されている。

接地端子ＧＮＤ（６ピン）は、接地端に接続されている。

出力端子ＯＵＴ（７ピン）は、抵抗Ｒ９を介して出力トランジスタＮ１（本図ではＮＭＯＳＦＥＴ［N-channel type metal oxide semiconductor field effect transistor］）のゲートに接続されている。出力トランジスタＮ１のゲートとソースの間には、抵抗Ｒ１０が接続されている。出力トランジスタＮ１のソースとバックゲートは、接地端に接続されている。コイルＬ１の第１端は、ダイオードブリッジＤＢの正側出力端（＝全波整流電圧Ｖｒｅｃの出力端に相当）とダイオードＤ２のアノードに接続されている。コイルＬ１の第２端は、出力トランジスタＮ１のドレインとダイオードＤ１のアノードに接続されている。ダイオードＤ１及びＤ２それぞれのカソードとキャパシタＣ３の第１端は、いずれも直流出力電圧Ｖｏの出力端に接続されている。キャパシタＣ３の第２端は、接地端に接続されている。

このように接続された出力トランジスタＮ１、コイルＬ１、ダイオードＤ１及びＤ２、並びに、キャパシタＣ３は、全波整流電圧Ｖｒｅｃから直流出力電圧Ｖｏを生成する昇圧型のスイッチ出力段として機能する。なお、出力トランジスタＮ１は、コントローラＩＣ１００の出力端子ＯＵＴから与えられるゲート信号Ｇ１に応じてオン／オフ制御される。より具体的に述べると、出力トランジスタＮ１は、ゲート信号Ｇ１がハイレベルであるときにオンし、ゲート信号Ｇ１がローレベルであるときにオフする。

上記スイッチ出力段の昇圧動作について簡単に説明する。出力トランジスタＮ１がオンされると、コイルＬ１には出力トランジスタＮ１を介して接地端に向けたコイル電流ＩＬが流れ、その電気エネルギが蓄えられる。このとき、ダイオードＤ１のアノードに現れるスイッチ電圧Ｖｓｗは、出力トランジスタＮ１を介してほぼ接地電位まで低下する。従って、ダイオードＤ１が逆バイアス状態となるので、キャパシタＣ３から出力トランジスタＮ１に向けて電流が流れ込むことはない。

一方、出力トランジスタＮ１がオフされると、コイルＬ１に生じた逆起電力により、そこに蓄積されていた電気エネルギが電流として放出される。このとき、ダイオードＤ１が順バイアス状態となるため、ダイオードＤ１を介して流れるコイル電流ＩＬは、直流出力電流Ｉｏとして直流出力電圧Ｖｏの出力端から負荷（不図示）に流れ込むとともに、キャパシタＣ３を介して接地端にも流れ込み、キャパシタＣ３が充電される。

上記動作が繰り返されることにより、スイッチ出力段では、全波整流電圧Ｖｒｅｃを昇圧した直流出力電圧Ｖｏが生成される。

また、本構成例のスイッチング電源１は、出力トランジスタＮ１のオン時に流れるドレイン電流Ｉｄの包絡線波形を全波整流電圧Ｖｒｅｃの電圧波形（延いては、交流入力電圧Ｖｉの電圧波形）と相似させることにより、力率を１に近付ける力率改善回路（いわゆるＰＦＣ［power factor correction］回路）として機能する。

電源端子ＶＣＣ（８ピン）は、電源電圧Ｖｃｃ（例えば１０～２６Ｖ）の印加端に接続されている。また、電源端子ＶＣＣと接地端との間には、平滑用のキャパシタＣ１０が接続されている。

＜コントローラＩＣ＞
図２は、コントローラＩＣ１００の一構成例を示す図である。本構成例のコントローラＩＣ１００は、エラーアンプ１０１と、ＧＵＰ［gain-up］用のコンパレータ１０２と、ＤＯＶＰ［dynamic over voltage protection］用のコンパレータ１０３と、ＳＰ［short protection］用のコンパレータ１０４と、ＳＯＶＰ［static OVP］用のコンパレータ１０５と、ＮＭＯＳＦＥＴ１０６と、メインコンパレータ１０７と、オシレータ１０８と、ＲＴ＿Ｈ検出用のコンパレータ１０９と、ＲＴ＿Ｌ検出用のコンパレータ１１０と、ＩＳＯＣＰ［IS over current protection］用のコンパレータ１１１と、ゼロ電流検出部１１２と、信号遅延部１１３と、タイマ１１４と、セレクタ１１５と、ＯＲゲート１１６と、ＲＳフリップフロップ１１７と、ＡＮＤゲート１１８と、プリドライバ１１９と、クランパ１２０と、ＰＭＯＳＦＥＴ［P-channel type MOSFET］１２１と、ＮＭＯＳＦＥＴ１２２と、抵抗１２３と、ＯＶＰ用のコンパレータ１２４と、インバータ１２５と、ツェナダイオード１２６と、ＵＶＬＯ［under voltage locked-out］用のコンパレータ１２７と、基準電圧源１２８と、基準電圧バッファ１２９と、レギュレータ１３０と、温度保護部１３１と、を集積化して成る。

エラーアンプ１０１は、反転入力端（－）に入力される帰還電圧Ｖｆｂ（＝出力帰還端子ＶＳの端子電圧）と、非反転入力端（＋）に入力される所定の参照電圧Ｖｒｅｆ（例えば２．５Ｖ）との差分に応じた誤差電圧Ｖｅｏを生成する。具体的に述べると、エラーアンプ１０１は、帰還電圧Ｖｆｂが参照電圧Ｖｒｅｆよりも高いときに誤差電圧Ｖｅｏを引き下げ、帰還電圧Ｖｆｂが参照電圧Ｖｒｅｆよりも低いときに誤差電圧Ｖｅｏを引き上げる。なお、エラーアンプ１０１の出力端（＝誤差電圧Ｖｅｏの出力端）は、位相補償端子ＥＯに接続されている。また、エラーアンプ１０１は、ゲインアップ信号ＧＵＰと過電圧保護信号ＤＯＶＰの双方に応じて、ソース電流能力（＝位相補償端子ＥＯに電流を流し込む能力）及びシンク電流能力（＝位相補償端子ＥＯから電流を引き抜く能力）をそれぞれ切り替える機能を備えている。

コンパレータ１０２は、非反転入力端（＋）に入力される帰還電圧Ｖｆｂと、反転入力端（－）に入力されるＧＵＰ用の閾値電圧Ｖｔｈ１０２（例えばＶｒｅｆ×０．９）とを比較してゲインアップ信号ＧＵＰを生成する。ゲインアップ信号ＧＵＰは、Ｖｆｂ＞Ｖｔｈ１０２であるときにハイレベル（＝ソース電流定常時の論理レベル）となり、Ｖｆｂ＜Ｖｔｈ１０２であるときにローレベル（＝ソース電流増強時の論理レベル）となる。

コンパレータ１０３は、非反転入力端（＋）に入力される帰還電圧Ｖｆｂと、反転入力端（－）に入力されるＤＯＶＰ用の閾値電圧Ｖｔｈ１０３（例えばＶｒｅｆ×１．０５）とを比較して過電圧保護信号ＤＯＶＰを生成する。過電圧保護信号ＤＯＶＰは、Ｖｆｂ＞Ｖｔｈ１０３であるときにハイレベル（＝シンク電流増強時の論理レベル）となり、Ｖｆｂ＜Ｖｔｈ１０３であるときにローレベル（＝シンク電流定常時の論理レベル）となる。

コンパレータ１０４は、非反転入力端（＋）に入力される帰還電圧Ｖｆｂと、反転入力端（－）に入力されるＳＰ用の閾値電圧Ｖｔｈ１０４（例えば０．３Ｖ）とを比較してショート保護信号ＳＰを生成する。ショート保護信号ＳＰは、Ｖｆｂ＞Ｖｔｈ１０４であるときにハイレベル（＝正常時の論理レベル）となり、Ｖｆｂ＜Ｖｔｈ１０４であるときにローレベル（＝異常時の論理レベル）となる。

コンパレータ１０５は、非反転入力端（＋）に入力される帰還電圧Ｖｆｂと、反転入力端（－）に入力されるＳＯＶＰ用の閾値電圧Ｖｔｈ１０５（例えばＶｒｅｆ×１．０８）とを比較して過電圧保護信号ＳＯＶＰを生成する。過電圧保護信号ＳＯＶＰは、Ｖｆｂ＞Ｖｔｈ１０５であるときにハイレベル（＝異常時の論理レベル）となり、Ｖｆｂ＜Ｖｔｈ１０５であるときにローレベル（＝正常時の論理レベル）となる。

ＮＭＯＳＦＥＴ１０６は、ＵＶＬＯ動作時に誤差電圧Ｖｅｏをプルダウンするためのスイッチ素子である。接続関係について述べると、ＮＭＯＳＦＥＴ１０６のドレインは、位相補償端子ＥＯ（＝エラーアンプ１０１の出力端）に接続されている。ＮＭＯＳＦＥＴ１０６のソースとバックゲートは、接地端に接続されている。ＮＭＯＳＦＥＴ１０６のゲートは、反転低電圧保護信号ＵＶＬＯＢ（＝低電圧保護信号ＵＶＬＯの論理反転信号）の印加端に接続されている。従って、ＮＭＯＳＦＥＴ１０６は、反転低電圧保護信号ＵＶＬＯＢがハイレベル（＝ＵＶＬＯ動作時の論理レベル）であるときにオンし、反転低電圧保護信号ＵＶＬＯＢがローレベル（＝ＵＶＬＯ解除時の論理レベル）であるときにオフする。

メインコンパレータ１０７は、反転入力端（－）に入力される誤差電圧Ｖｅｏと、非反転入力端（＋）に入力されるランプ電圧Ｖｒａｍｐを比較してパルス幅変調信号ＰＷＭを生成する。パルス幅変調信号ＰＷＭは、誤差電圧Ｖｅｏがランプ電圧Ｖｒａｍｐよりも高いときにローレベルとなり、誤差電圧Ｖｅｏがランプ電圧Ｖｒａｍｐよりも低いときにハイレベルとなる。

オシレータ１０８は、スイッチング制御信号Ｓｃｔｒｌに同期して、所定の発振周波数ｆｏｓｃでスロープ波状（三角波、鋸波、ｎ次ＲＣ波など）のランプ電圧Ｖｒａｍｐを生成する。発振周波数ｆｏｓｃは、発振制御端子ＲＴに外付けされる抵抗Ｒ７及びキャパシタＣ７（図１を参照）の抵抗値及び容量値に応じて、任意に調整することができる。

コンパレータ１０９は、非反転入力端（＋）に入力されるＲＴ端子電圧Ｖｒｔ（＝発振制御端子ＲＴの端子電圧）と、反転入力端（－）に入力される上限検出用の閾値電圧Ｖｔｈ１０９（例えば１．６５Ｖ）を比べて上限検出信号ＲＴ＿Ｈを生成する。上限検出信号ＲＴ＿Ｈは、Ｖｒｔ＞Ｖｔｈ１０９であるときにハイレベル（＝異常時の論理レベル）となり、Ｖｒｔ＜Ｖｔｈ１０９であるときにローレベル（＝正常時の論理レベル）となる。

コンパレータ１１０は、反転入力端（－）に入力されるＲＴ端子電圧Ｖｒｔと、非反転入力端（＋）に入力される下限検出用の閾値電圧Ｖｔｈ１１０（例えば０．１５Ｖ）とを比較して下限検出信号ＲＴ＿Ｌを生成する。下限検出信号ＲＴ＿Ｌは、Ｖｒｔ＞Ｖｔｈ１１０であるときにローレベル（＝正常時の論理レベル）となり、Ｖｒｔ＜Ｖｔｈ１１０であるときにハイレベル（＝異常時の論理レベル）となる。下限検出信号ＲＴ＿Ｌは、オシレータ１０８のイネーブル信号ＥＮとして用いられている。

コンパレータ１１１は、反転入力端（－）に入力される電流検出電圧Ｖｉｓ（＝電流検出端子ＩＳの端子電圧）と、非反転入力端（＋）に入力されるＩＳＯＣＰ用の閾値電圧Ｖｔｈ１１１を比較して過電流保護信号ＩＳＯＣＰを生成する。なお、電流検出電圧Ｖｉｓは、コイル電流ＩＬが流れているときには負の電圧値（＜０Ｖ）となり、コイル電流ＩＬが流れなくなったときにゼロ値（＝０Ｖ）となる。従って、閾値電圧Ｖｔｈ１１１は、コイル電流ＩＬの上限値ＩＬ＿Ｈに相当する負の電圧値（例えば－０．６Ｖ）に設定するとよい。なお、過電流保護信号ＩＳＯＣＰは、Ｖｉｓ＞Ｖｔｈ１１１であるときにローレベル（＝正常時の論理レベル）となり、Ｖｉｓ＜Ｖｔｈ１１１であるときにハイレベル（＝異常時の論理レベル）となる。

ゼロ電流検出部１１２は、非反転入力端（＋）に入力される電流検出電圧Ｖｉｓと、反転入力端（－）に入力されるＺＣＤ用の閾値電圧Ｖｔｈ１１２とを比較して、ゼロ電流検出信号ＺＣＤ［zero current detection］を生成する。なお、電流検出電圧Ｖｉｓは、先にも述べたように、コイル電流ＩＬが流れているときには負の電圧値（＜０Ｖ）となり、コイル電流ＩＬが流れなくなったときにゼロ値（＝０Ｖ）となる。従って、閾値電圧Ｖｔｈ１１２は、０Ｖよりも若干低い負の電圧値（例えば－１０ｍＶ）に設定するとよい。なお、ゼロ電流検出信号ＺＣＤは、Ｖｉｓ＜Ｖｔｈ１１２であるときにローレベル（＝ゼロ電流未検出時の論理レベル）となりＶｉｓ＞Ｖｔｈ１１２であるときにハイレベル（＝ゼロ電流検出時の論理レベル）となる。

信号遅延部１１３は、ゼロ電流検出信号ＺＣＤを所定の遅延時間Ｔｄｅｌａｙ（例えば０．６～２．０μｓ）だけ遅らせることにより、遅延ゼロ電流検出信号ＤＬＹＯ（＝ゼロ電流検出信号ＺＣＤの遅延信号）を生成する。

タイマ１１４は、出力トランジスタＮ１がオフ（ＮＯ＝Ｈ）されてから、所定の最小オフ期間Ｔｍｉｎ＿ｏｆｆ（例えば３０μｓ）をカウントしてタイマ出力信号ＴＭＲＯを生成する。なお、タイマ１１４としては、ＵＶＬＯ解除からスイッチング開始までの待機時間をカウントするためのリスタートタイマを流用することが可能である。

セレクタ１１５は、出力トランジスタＮ１のオフ時に電流検出端子ＩＳの地絡検出を行い、その検出結果に応じてゼロ電流検出信号ＺＣＤ（またはその遅延信号）とタイマ出力信号ＴＭＲＯのいずれか一方をオンタイミング設定信号ＳＥＴとして出力する。

ＯＲゲート１１６は、パルス幅変調信号ＰＷＭと過電流検出信号ＩＳＯＣＰとの論理和演算によりオフタイミング設定信号ＲＳＴを生成する。従って、ＩＳＯＣＰ＝Ｌ（＝正常時の論理レベル）であるときにはＲＳＴ＝ＰＷＭとなり、ＩＳＯＣＰ＝Ｈ（＝異常時の論理レベル）であるときにはＲＳＴ＝Ｈ固定となる。

ＲＳフリップフロップ１１７は、セット端（Ｓ）に入力されるオンタイミング設定信号ＳＥＴと、リセット端（Ｒ）に入力されるオフタイミング設定信号ＲＳＴに応じて、スイッチング制御信号Ｓｃｔｒｌを生成する。具体的に述べると、ＲＳフリップフロップ１１７は、オンタイミング設定信号ＳＥＴの立上りタイミングでスイッチング制御信号Ｓｃｔｒｌをハイレベル（＝出力トランジスタＮ１をオンするときの論理レベル）にセットし、オフタイミング設定信号ＲＳＴの立上りタイミングでスイッチング制御信号Ｓｃｔｒｌをローレベル（＝出力トランジスタＮ１をオフするときの論理レベル）にリセットする。

ＡＮＤゲート１１８は、スイッチング制御信号Ｓｃｔｒｌと各種保護信号（ＵＶＬＯ、ＳＰ、ＳＯＶＰＢ（＝ＳＯＶＰの論理反転信号）、ＴＳＤ、ＯＶＰＢ、ＲＴ＿ＨＢ（＝ＲＴ＿Ｈの論理反転信号））との論理積演算によりスイッチング制御信号Ｓｃｔｒｌ２を生成する。従って、各種保護信号の全てがハイレベル（＝正常時の論理レベル）であるときにはＳｃｔｒｌ２＝Ｓｃｔｒｌとなり、各種保護信号の少なくとも１つがローレベル（＝異常時の論理レベル）であるときにはＳｃｔｒｌ２＝Ｌ固定となる。

プリドライバ１１９は、ＡＮＤゲート１１８から入力されるスイッチング制御信号Ｓｃｔｒｌ２に応じてゲート信号ＰＯ及びＮＯを生成する。より具体的に述べると、プリドライバ１１９は、基本的に、ＰＭＯＳＦＥＴ１２１及びＮＭＯＳＦＥＴ１２２を相補的にオン／オフすべく、スイッチング制御信号Ｓｃｔｒｌ２がハイレベルであるときにゲート信号ＰＯ及びＮＯをいずれもローレベルとし、スイッチング制御信号Ｓｃｔｒｌ２がローレベルであるときにゲート信号ＰＯ及びＮＯをいずれもハイレベルとする。

ただし、ＰＭＯＳＦＥＴ１２１及びＮＭＯＳＦＥＴ１２２に過大な貫通電流が流れないように、それぞれのオン／オフ状態を切り替えるタイミングでは、ゲート信号ＰＯをハイレベルとしてゲート信号ＮＯをローレベルとする同時オフ時間（いわゆるデッドタイム）が設けられる。

クランパ１２０は、ＰＭＯＳＦＥＴ１２１のソースに印加される電源電圧（延いては、ゲート信号Ｇ１のハイレベル）を所定値以下に制限する。

ＰＭＯＳＦＥＴ１２１及びＮＭＯＳＦＥＴ１２２は、出力トランジスタＮ１のゲート信号Ｇ１を生成するためのハーフブリッジ出力段として機能する。ＰＭＯＳＦＥＴ１２１のソースとバックゲートは、いずれもクランパ１２０を介して電源端に接続されている。ＰＭＯＳＦＥＴ１２１及びＮＭＯＳＦＥＴ１２２それぞれのドレインは、ゲート信号Ｇ１の出力端として出力端子ＯＵＴに接続されている。ＮＭＯＳＦＥＴ１２２のソースとバックゲートは、いずれも接地端に接続されている。また、ＮＭＯＳＦＥＴ１２２のドレインとソースとの間には、抵抗１２３が接続されている。

なお、ＰＭＯＳＦＥＴ１２１のゲートには、プリドライバ１１９からゲート信号ＰＯが入力されている。従って、ＰＭＯＳＦＥＴ１２１は、ゲート信号ＰＯがハイレベルであるときにオフし、ゲート信号ＰＯがローレベルであるときにオフする。

一方、ＮＭＯＳＦＥＴ１２２のゲートには、プリドライバ１１９からゲート信号ＮＯが入力されている。従って、ＮＭＯＳＦＥＴ１２２は、ゲート信号ＮＯがハイレベルであるときにオンし、ゲート信号ＮＯがローレベルであるときにオフする。

コンパレータ１２４は、非反転入力端（＋）に入力される分圧電圧Ｖｄｅｔ（＝過電圧検出端子ＯＶＰの端子電圧）と、反転入力端（－）に入力されるＯＶＰ用の閾値電圧Ｖｔｈ１２４（例えばＶｒｅｆ×１．０８）とを比較して過電圧保護信号ＯＶＰを生成する。過電圧保護信号ＯＶＰは、Ｖｆｂ＞Ｖｔｈ１２４であるときにハイレベル（＝異常時の論理レベル）となり、Ｖｆｂ＜Ｖｔｈ１２４であるときにローレベル（＝正常時の論理レベル）となる。このように、コンパレータ１０５及び１２４を用いて、帰還電圧Ｖｆｂと分圧電圧Ｖｄｅｔの双方を監視することにより、二重の過電圧保護を掛けることができるので、スイッチング電源１の安全性を高めることが可能となる。

インバータ１２５は、過電圧保護信号ＯＶＰを論理反転することにより反転過電圧保護信号ＯＶＰＢを生成する。従って、反転過電圧保護信号ＯＶＰＢは、過電圧保護信号ＯＶＰがハイレベルであるときにローレベル（＝異常時の論理レベル）となり、過電圧保護信号ＯＶＰがローレベルであるときにハイレベル（＝正常時の論理レベル）となる。

ツェナダイオード１２６は、電源端子ＶＣＣの静電破壊保護素子である。その接続関係について述べると、ツェナダイオード１２６は、カソードが電源端子ＶＣＣに接続されており、アノードが接地端に接続されている。

コンパレータ１２７は、非反転入力端（＋）に入力される電源電圧Ｖｃｃ（＝電源端子ＶＣＣの端子電圧）と、反転入力端（－）に入力されるＵＶＬＯ用の閾値電圧Ｖｔｈ１２７（例えば１２．０Ｖ／９．０Ｖ）を比べて低電圧保護信号ＵＶＬＯを生成する。なお、低電圧保護信号ＵＶＬＯは、Ｖｃｃ＞Ｖｔｈ１２７であるときにハイレベル（＝正常時の論理レベル）となり、Ｖｃｃ＜Ｖｔｈ１２７であるときにローレベル（＝異常時の論理レベル）となる。

基準電圧源１２８は、電源電圧Ｖｃｃから所定の基準電圧Ｖｂｇ（例えば１８．０Ｖ）を生成する。なお、基準電圧源１２８としては、例えば、電源依存性や温度依存性の小さいバンドギャップ電源を好適に用いることができる。

基準電圧バッファ１２９は、電源電圧Ｖｃｃの供給を受けて動作し、基準電圧源１２８から入力される基準電圧ＶｂｇをバッファしてコントローラＩＣ１００各部に出力する。

レギュレータ１３０は、電源電圧Ｖｃｃから所定の内部電源電圧Ｖｒｅｇ（例えば４．０Ｖ）を生成する。

温度保護部１３１は、コントローラＩＣ１００のジャンクション温度ＴｊとＴＳＤ用の閾値温度Ｔｔｈ（例えば１５０℃／１７５℃）とを比較して温度保護信号ＴＳＤを生成する。温度保護信号ＴＳＤは、Ｔｊ＞Ｔｔｈであるときにローレベル（＝異常時の論理レベル）となり、Ｔｊ＜Ｔｔｈであるときにハイレベル（＝正常時の論理レベル）となる。

＜オンタイミング設定部＞
ところで、図２で示した構成要素のうち、ゼロ電流検出部１１２、信号遅延部１１３、タイマ１１４、及び、セレクタ１１５は、出力トランジスタＮ１のオフ時に電流検出端子ＩＳ（５ピン）の地絡検出を行い、正常時にはコイル電流ＩＬがゼロ値またはその近傍値まで減少した時点で出力トランジスタＮ１をオンし、地絡時には所定の最小オフ期間Ｔｏｎ＿ｍｉｎが経過してから出力トランジスタＮ１をオンするようにオンタイミング設定信号ＳＥＴを生成するオンタイミング設定部２００として機能する。以下では、その構成及び動作について詳述する。

図３は、オンタイミング設定部２００の一構成例を示す図である。本構成例のオンタイミング設定部２００は、先にも述べたように、ゼロ電流検出部１１２と、信号遅延部１１３と、タイマ１１４と、セレクタ１１５と、を含む。

ゼロ電流検出部１１２は、抵抗１１２ａ～１１２ｄと、コンパレータ１１２ｅと、ＮＭＯＳＦＥＴ１１２ｆと、を含む。

抵抗１１２ａ及び１１２ｂは、基準電圧Ｖｂｇの印加端と電流検出端子ＩＳ（＝電流検出電圧Ｖｉｓの印加端）との間に直列接続されており、電流検出電圧Ｖｉｓを基準電圧Ｖｂｇ側にシフトさせた分圧端子電圧Ｖｉｓ’（＝（Ｒｂ×Ｖｂｇ＋Ｒａ×Ｖｉｓ）／（Ｒａ＋Ｒｂ））を生成する第１抵抗分圧部として機能する。

抵抗１１２ｃ及び１１２ｄは、基準電圧Ｖｂｇの印加端と接地端との間に直列接続されており、基準電圧Ｖｂｇを分圧することで閾値電圧Ｖｔｈ１１２’（＝Ｖｂｇ×｛Ｒｄ／（Ｒｃ＋Ｒｄ）｝）を生成する第２抵抗分圧部として機能する。なお、閾値電圧Ｖｔｈ１１２’は、電流検出電圧Ｖｉｓから分圧端子電圧Ｖｉｓ’へのレベルシフト分だけ、閾値電圧Ｖｔｈ１１２（例えば－１０ｍＶ）を正側にレベルシフトさせた電圧に相当する。

コンパレータ１１２ｅは、非反転入力端（＋）に入力される分圧端子電圧Ｖｉｓ’と、反転入力端（－）に入力される閾値電圧Ｖｔｈ１１２’とを比較して、ゼロ電流検出信号ＺＣＤを生成する。ゼロ電流検出信号ＺＣＤは、Ｖｉｓ’＜Ｖｔｈ１１２’であるときにローレベル（＝ゼロ電流未検出時の論理レベル）となり、Ｖｉｓ’＞Ｖｔｈ１１２’であるときにハイレベル（＝ゼロ電流検出時の論理レベル）となる。

ＮＭＯＳＦＥＴ１１２ｆは、ゼロ電流検出部１１２のディセーブル時に分圧端子電圧Ｖｉｓ’をプルダウンするためのスイッチ素子である。接続関係について述べると、ＮＭＯＳＦＥＴ１１２ｆのドレインは、分圧端子電圧Ｖｉｓ’の印加端（＝コンパレータ１１２ｅの非反転入力端（＋））に接続されている。ＮＭＯＳＦＥＴ１１２ｆのソースとバックゲートは、接地端に接続されている。ＮＭＯＳＦＥＴ１１２ｆは、ゼロ電流検出部１１２のディセーブル時にオンし、ゼロ電流検出部１１２のイネーブル時にオフする。

なお、ゼロ電流検出部１１２の前段には、電流検出電圧Ｖｉｓのノイズを除去するためのフィルタを設けてもよい。

信号遅延部１１３は、電流源１１３ａと、キャパシタ１１３ｂと、ＮＭＯＳＦＥＴ１１３ｃと、インバータ１１３ｄと、を含む。

電流源１１３ａは、電源端とキャパシタ１１３ｂの第１端との間に接続されており、キャパシタ１１３ｂの充電電流を生成する。キャパシタ１１３ｂの第２端は、接地端に接続されている。

キャパシタ１１３ｂは、電流源１１３ａから供給される充電電流により充電され、その両端間電圧を充電電圧Ｖｄとしてインバータ１１３ｄに出力する。

ＮＭＯＳＦＥＴ１１３ｃは、キャパシタ１１３ｂに対して並列接続されており、ゼロ電流検出信号ＺＣＤに応じてキャパシタ１１３ｂを放電する放電スイッチとして機能する。なお、ＮＭＯＳＦＥＴ１１３ｃは、ＺＣＤ＝Ｈであるときにオンし、ＺＶＤ＝Ｌであるときにオフする。

インバータ１１３ｄ（論理反転レベル：Ｖｔｈ１１３ｄ）は、キャパシタ１１３ｂの充電電圧Ｖｄから遅延ゼロ電流検出信号ＤＬＹＯを生成する。Ｖｄ＞Ｖｔｈ１１３ｄであるときにＤＬＹＯ＝Ｌとなり、Ｖｄ＜Ｖｔｈ１１３ｄであるときにＤＬＹＯ＝Ｈとなる。

すなわち、本構成例の信号遅延部１１３では、ゼロ電流検出信号ＺＣＤがハイレベルに立ち上がった後、キャパシタ１１３ｂの放電が開始されてから充電電圧Ｖｄがインバータ１１３ｄの論理反転レベルを下回るまでのごく僅かな所要時間（＝遅延時間Ｔｄｅｌａｙに相当）だけ、遅延ゼロ電流検出信号ＤＬＹＯの立上がりに遅延を与えることができる。なお、遅延時間Ｔｄｅｌａｙは、キャパシタ１１３ｂの充電電流値や容量値を調整することにより、任意に設定することが可能である。

タイマ１１４は、電流源１１４ａと、キャパシタ１１４ｂと、ＮＭＯＳＦＥＴ１１４ｃと、インバータ１１４ｄ～１１４ｆと、を含む。

電流源１１４ａは、電源端とキャパシタ１１４ｂの第１端との間に接続されており、キャパシタ１１４ｂの充電電流を生成する。キャパシタ１１４ｂの第２端は、接地端に接続されている。

キャパシタ１１４ｂは、電流源１１４ａから供給される充電電流により充電され、その両端間電圧を充電電圧Ｖｔとしてインバータ１１４ｄに出力する。

ＮＭＯＳＦＥＴ１１４ｃは、キャパシタ１１４ｂに対して並列接続されており、反転ゲート信号ＮＯＢ（＝ゲート信号ＮＯの論理反転信号）に応じてキャパシタ１１４ｂを放電する放電スイッチとして機能する。なお、ＮＭＯＳＦＥＴ１１４ｃは、ＮＯＢ＝Ｈであるときにオンし、ＮＯＢ＝Ｌであるときにオフする。すなわち、出力トランジスタＮ１のオン期間は、キャパシタ１１４ｂの放電期間（＝タイマ１１４のリセット期間）に相当し、出力トランジスタＮ１のオフ期間は、キャパシタ１１４の放電停止期間（＝タイマ１１４のカウント期間）に相当する。

インバータ１１４ｄ及び１１４ｅは、キャパシタ１１４ｂの第１端とタイマ出力信号ＴＭＲＯの出力端との間に直列接続されており、キャパシタ１１４ｂの充電電圧Ｖｔからタイマ出力信号ＴＭＲＯを生成するバッファ（論理反転レベル：ＢＵＦｔｈ）として機能する。なお、Ｖｔ＞ＢＵＦｔｈであるときにＴＭＲＯ＝Ｈとなり、Ｖｔ＜ＢＵＦｔｈであるときにＴＭＲＯ＝Ｌとなる。

インバータ１１４ｆは、ゲート信号ＮＯを論理反転させて反転ゲート信号ＮＯＢを生成する。従って、ＮＯ＝ＨであるときにはＮＯＢ＝Ｌとなり、ＮＯ＝ＬであるときにはＮＯＢ＝Ｈとなる。

すなわち、本構成例のタイマ１１４では、出力トランジスタＮ１のオフ（ＮＯ＝Ｈ）に伴いキャパシタ１１４ｂの放電が停止されてから、充電電圧Ｖｄがバッファ（＝インバータ１１４ｄ及び１１４ｅ）の論理反転レベルＢＵＦｔｈを上回るまで上昇したときに、タイマ出力信号ＴＭＲＯがハイレベルに立ち上げられる。なお、出力トランジスタＮ１がオフされてからタイマ出力信号ＴＭＲＯがハイレベルに立ち上がるまでの所要時間は、最小オフ期間Ｔｏｆｆ＿ｍｉｎに相当する。なお、最小オフ期間Ｔｏｆｆ＿ｍｉｎは、先出の遅延時間Ｔｄｅｌａｙと同じく、キャパシタ１１４ｂの充電電流値や容量値を調整することにより、任意に設定することが可能である。

セレクタ１１５は、ＡＮＤゲート１１５ａ及び１１５ｂと、ＯＲゲート１１５ｃと、Ｄフリップフロップ１１５ｄと、インバータ１１５ｅと、を含む。

ＡＮＤゲート１１５ａは、遅延ゼロ電流検出信号ＤＬＹＯと地絡検出信号Ｓｄの論理積信号Ｓａを生成する。従って、地絡検出信号Ｓｄがハイレベル（＝正常時の論理レベル）であるときにはＳａ＝ＤＬＹＯとなり、地絡検出信号Ｓｄがローレベル（＝異常時の論理レベル）であるときにはＳａ＝Ｌ固定となる。

ＡＮＤゲート１１５ｂは、遅延ゼロ電流検出信号ＤＬＹＯと地絡検出信号Ｓｄの反転入力信号との論理積信号Ｓｂを生成する。従って、地絡検出信号Ｓｄがローレベル（＝異常時の論理レベル）であるときにはＳｂ＝ＴＭＲＯとなり、地絡検出信号Ｓｄがハイレベル（＝正常時の論理レベル）であるときにはＳｂ＝Ｌ固定となる。

ＯＲゲート１１５ｃは、論理積信号Ｓａ及びＳｂ双方の論理和信号を生成して、これをオンタイミング設定信号ＳＥＴとして出力する。従って、オンタイミング設定信号ＳＥＴは、論理積信号Ｓａ及びＳｂの双方がローレベルであるときにローレベルとなり、論理積信号Ｓａ及びＳｂの少なくとも一方がハイレベルであるときにハイレベルとなる。

Ｄフリップフロップ１１５ｄは、クロック入力端に入力されているゲート信号ＧＯの立上がりタイミング（＝出力トランジスタＮ１のオフタイミング）で、データ入力端（Ｄ）に入力されている反転ゼロ電流検出信号ＺＣＤＢ（＝ゼロ電流検出信号ＺＣＤの論理反転信号９をラッチし、出力端（Ｑ）から地絡検出信号Ｓｄとして出力する。

インバータ１１５ｅは、ゼロ電流検出信号ＺＣＤを論理反転させて反転ゼロ電流検出信号ＺＣＤＢを生成する。従って、ＺＣＤ＝ＨであるときにはＺＣＤＢ＝Ｌとなり、ＺＣＤ＝ＬであるときにはＺＣＤＢ＝Ｈとなる。

このように、セレクタ１１５は、Ｄフリップフロップ１１５ｄのラッチ出力信号（＝地絡検出信号Ｓｄ）に応じて、遅延ゼロ電流検出信号ＤＬＹＯとタイマ出力信号ＴＭＲＯのいずれか一方を選択し、これをオンタイミング設定信号ＳＥＴとして出力する。

より具体的に述べると、地絡検出信号Ｓｄがハイレベル（＝正常時の論理レベル）であるときには、ＡＮＤゲート１１５ａが信号通過状態となり、ＡＮＤゲート１１５ｂが信号遮断状態となる。従って、遅延ゼロ電流検出信号ＤＬＹＯがオンタイミング設定信号ＳＥＴとして出力されることになるので、従前通り、臨界モードによる出力トランジスタＮ１のスイッチング制御が行われる。

一方、地絡検出信号Ｓｄがローレベル（＝異常時の論理レベル）であるときには、ＡＮＤゲート１１５ａが信号遮断状態となり、ＡＮＤゲート１１５ｂが信号通過状態となる。従って、タイマ出力信号ＴＭＲＯがオンタイミング設定信号ＳＥＴとして出力されることになるので、最小オフ期間Ｔｏｆｆ＿ｍｉｎの設定が有効となる。

このように、オンタイミング設定部２００に含まれている上記構成要素のうち、特に、タイマ１１４とセレクタ１１５は、電流検出端子ＩＳの地絡時（例えば、電流検出端子ＩＳと接地端子ＧＮＤとの隣接ピン間ショート時）において、出力トランジスタＮ１の最小オフ期間Ｔｏｆｆ＿ｍｉｎを設定するための手段として新規に導入されたものである。以下では、最小オフ期間Ｔｏｆｆ＿ｍｉｎの設定動作とその技術的意義について説明する。

＜最小オフ期間設定動作＞
図４は、ＩＳ－ＧＮＤショート時の最小オフ期間設定動作を示すタイミングチャートであり、紙面の上側から順に、出力端子ＯＵＴの端子電圧（＝出力トランジスタＮ１のゲート信号Ｇ１に相当）、出力トランジスタＮ１のドレイン・ソース間電圧Ｖｄｓ（Ｎ１）、コイル電流ＩＬ、誤差電圧Ｖｅｏ（破線）及びランプ電圧Ｖｒａｍｐ（実線）、電流検出電圧Ｖｉｓ、ゼロ電流検出信号ＺＣＤ、地絡検出信号Ｓｄ、キャパシタ１１４ｂの充電電圧Ｖｔ（＝タイマ１１４のカウント値に相当）、並びに、タイマ出力信号ＴＭＲＯが描写されている。

時刻ｔ１～ｔ２は、出力端子ＯＵＴのハイレベル期間（＝出力トランジスタＮ１のオン期間）であり、その長さは負荷に応じて変化する。より具体的に述べると、負荷が重いほど、誤差電圧Ｖｅｏが上昇してランプ電圧Ｖｒａｍｐとの交差タイミング（＝出力トランジスタＮ１のオフタイミング）が遅くなる。従って、出力端子ＯＵＴのハイレベル期間は長くなる。逆に、負荷が軽いほど、誤差電圧Ｖｅｏが低下してランプ電圧Ｖｒａｍｐとの交差タイミングが早くなる。従って、出力端子ＯＵＴのハイレベル期間は短くなる。

なお、出力端子ＯＵＴのハイレベル期間には、コイル電流ＩＬの増大に伴い、電流検出電圧Ｖｉｓが０Ｖから負電圧側に低下していく。また、出力端子ＯＵＴのハイレベル期間には、キャパシタ１１４ｂが放電されるので、Ｖｔ＝０Ｖとなる。

時刻ｔ２において、誤差電圧Ｖｅｏがランプ電圧Ｖｒａｍｐよりも高くなると、出力トランジスタＮ１がオフされる。その結果、コイル電流ＩＬが増大から減少に転じるので、電流検出電圧Ｖｉｓが０Ｖに向けて上昇し始める。なお、出力トランジスタＮ１のオフタイミング（時刻ｔ２）では、ＩＳ－ＧＮＤショートが生じていない限り、Ｖｉｓ＜Ｖｔｈ１１２（例えば－１０ｍＶ）となるので、ＺＣＤ＝Ｌとなり、地絡検出信号Ｓｄがハイレベル（＝正常時の論理レベル）となる。従って、出力トランジスタＮ１の次回オンタイミングは、ゼロ電流検出信号ＺＣＤに基づいて決定されることになる。

また、出力トランジスタＮ１がオフされると、ランプ電圧Ｖｒａｍｐがゼロ値にリセットされる。また、出力トランジスタＮ１のオフに伴い、キャパシタ１１４ｂの放電が停止されるので、充電電圧Ｖｔが所定の傾きで上昇し始める。

その後、コイル電流ＩＬの減少が進み、時刻ｔ３において、Ｖｉｓ＞Ｖｔｈ１１２が満たされると、ＺＣＤ＝Ｈとなる。従って、その時点から遅延時間Ｔｄｅｌａｙが経過した時刻ｔ４において、出力トランジスタＮ１が再びオンされる。なお、出力トランジスタＮ１のオンに伴い、キャパシタ１１４ｂが放電されるので、充電電圧Ｖｔは、バッファ（＝インバータ１１４ｄ及び１１４ｅ）の論理反転レベルＢＵＦｔｈを上回る前に０Ｖにリセットされる。従って、タイマ出力信号ＴＭＲＯがハイレベルに立ち上がることはない。

時刻ｔ４以降も、ＩＳ－ＧＮＤショートが生じなければ、臨界モードによる上記のスイッチング制御が継続されるはずである。しかしながら、本図では、時刻ｔ３以降にＩＳ－ＧＮＤショートが生じており、その結果、電流検出電圧Ｖｉｓが０Ｖ（＞Ｖｔｈ１１２）に張り付いてしまっている。このような状況に陥ると、誤差電圧Ｖｅｏがランプ電圧Ｖｒａｍｐよりも高くなって出力トランジスタＮ１がオフされた時点（時刻ｔ５）で、既にＶｉｓ＞Ｖｔｈ１１２が満たされていることになる。

そのため、仮に、出力トランジスタＮ１の最小オフ期間Ｔｏｆｆ＿ｍｉｎを設定する機能が導入されていなければ、時刻ｔ５でオフしたばかりの出力トランジスタＮ１を即時にオンしてしまうので、コイルＬ１に過大な電気エネルギが溜まり、出力トランジスタＮ１の発熱や破壊につながる。

このような不具合を解消すべく、本構成例のコントローラＩＣ１００には、出力トランジスタＮ１のオフ時に電流検出端子ＩＳの地絡検出を行い、地絡時に出力トランジスタＮ１の最小オフ期間Ｔｏｎ＿ｍｉｎを設定する機能が導入されている。

より具体的に述べると、ＩＳ－ＧＮＤショートが生じている場合には、出力トランジスタＮ１のオフタイミング（時刻ｔ５）において、Ｖｉｓ＞Ｖｔｈ１１２となることから、ＶＣＤ＝Ｈとなり、地絡検出信号Ｓｄがローレベル（＝異常時の論理レベル）となる。従って、時刻ｔ５以降における出力トランジスタＮ１のオンタイミングは、ゼロ電流検出信号ＺＣＤではなく、タイマ出力信号ＴＭＲＯに基づいて決定されることになる。

本図に即して述べると、時刻ｔ５における出力トランジスタＮ１のオフ（ＮＯ＝Ｈ）に伴い、キャパシタ１１４ｂの放電が停止されるので、充電電圧Ｖｔが所定の傾きで上昇し始める。そして、時刻ｔ６において、充電電圧Ｖｔがバッファ（＝インバータ１１４ｄ及び１１４ｅ）の論理反転レベルＢＵＦｔｈを上回るまで上昇したときに初めて、タイマ出力信号ＴＭＲＯがハイレベルに立ち上げられて、出力トランジスタＮ１がオンされる。

なお、時刻ｔ６以降も、出力トランジスタＮ１のオンタイミングについては、ＩＳ－ＧＮＤショートが解消されない限り、タイマ出力信号ＴＭＲＯに応じて設定されることになる。一方、出力トランジスタＮ１のオフタイミングについては、それまでと同様、誤差電圧Ｖｅｏとランプ電圧Ｖｒａｍｐとの比較結果に応じて設定される（時刻ｔ７を参照）。

上記のように、ＩＳ－ＧＮＤショート時には、タイマ１１４を用いて出力トランジスタＮ１の最小オフ期間Ｔｏｆｆ＿ｍｉｎが強制的に確保される。従って、この最小オフ期間Ｔｏｆｆ＿ｍｉｎにコイルＬ１の電気エネルギ（＝電流）を放電することができるので、結果的に出力トランジスタＮ１の発熱や破壊を防止することが可能となる。

＜動作状態遷移＞
図５は、これまでに説明してきたスイッチング電源１の動作状態遷移を示すステートマシン図である。図中の「ＯＵＴ ＯＮ」は、出力端子ＯＵＴのハイレベル期間（＝出力トランジスタのオン期間）を示しており、「ＯＵＴ ＯＦＦ」は、出力端子ＯＵＴのローレベル期間（＝出力トランジスタＮ１のオフ期間）を示している。また、図中の「ＺＣＤ」は、ゼロ電流検出信号ＺＣＤに応じたオンタイミング設定動作を示しており、「ＴＭＲ」は、タイマ出力信号ＴＭＲＯに応じたオンタイミング設定動作を示している。

先にも説明したように、出力トランジスタＮ１のオフタイミングにおいて、Ｖｉｓ＜Ｖｔｈ１１２である場合には、ＩＳ－ＧＮＤショートが生じているという判断の下、ゼロ電流検出信号ＺＣＤに基づいたオンタイミング設定動作を経て、出力トランジスタＮ１がオン期間に移行される。

一方、出力トランジスタＮ１のオフタイミングにおいて、Ｖｉｓ＞Ｖｔｈ１１２である場合には、ＩＳ－ＧＮＤショートが生じているという判断の下、タイマ出力信号ＴＭＲＯに基づいたオンタイミング設定動作（＝最小オフ期間Ｔｏｆｆ＿ｍｉｎの設定動作）を経て、出力トランジスタＮ１がオン期間に移行される。

＜最小オフ期間設定機能の導入効果＞
図６は、最小オフ期間Ｔｏｆｆ＿ｍｉｎの設定機能が未導入である場合におけるＩＳ－ＧＮＤショート時の挙動を示す図であり、紙面の上側から順に、出力端子ＯＵＴの端子電圧（＝出力トランジスタＮ１のゲート信号Ｇ１に相当）、コイル電流ＩＬ、ドレイン電流Ｉｄ、及び、電流検出端子ＩＳの端子電圧（＝電流検出電圧Ｖｉｓに相当）が描写されている。なお、本図では、破線左側を正常状態とし、破線右側を異常状態（＝ＩＳ－ＧＮＤショート状態）とする。

本図の破線右側で示したように、最小オフ期間Ｔｏｆｆ＿ｍｉｎの設定機能が未導入である場合には、ＩＳ－ＧＮＤショート（ＩＳ＝０Ｖ）が生じると、コイル電流ＩＬが常にゼロ値であると誤検出し、オフしたばかりの出力トランジスタＮ１を即時にオンしてしまう。従って、出力トランジスタＮ１のオフ期間が殆どなくなり、コイル電流ＩＬ及びドレイン電流Ｉｄが上昇し続けるようになる。このように、コイルＬ１に放電できない電気エネルギ（＝電流）が溜まり続けると、出力トランジスタＮ１へのストレスが大きくなり、出力トランジスタＮ１の発熱や破壊につながる。

図７は、最小オフ期間Ｔｏｆｆ＿ｍｉｎの設定機能が導入済みである場合におけるＩＳ－ＧＮＤショート時の挙動を示す図であり、先出の図６と同じく、紙面の上側から順に、出力端子ＯＵＴの端子電圧（＝出力トランジスタＮ１のゲート信号Ｇ１に相当）、コイル電流ＩＬ、ドレイン電流Ｉｄ、及び、電流検出端子ＩＳの端子電圧（＝電流検出電圧Ｖｉｓに相当）が描写されている。なお、本図では、破線左側を正常状態とし、破線右側を異常状態（＝ＩＳ－ＧＮＤショート状態）とする。

本図の破線右側で示したように、最小オフ期間Ｔｏｆｆ＿ｍｉｎの設定機能が導入済みである場合には、ＩＳ－ＧＮＤショート（ＩＳ＝０Ｖ）が生じても、出力トランジスタＮ１のオフ期間Ｔｏｆｆが確保される。従って、先の図６と異なり、コイルＬ１に溜まった電気エネルギを適切に放電することができるので、コイル電流ＩＬ及びドレイン電流Ｉｄが上昇し続けるようなことはなく、出力トランジスタＮ１へのストレスが軽減される。

なお、電流検出端子ＩＳの地絡時における最小オフ期間Ｔｏｆｆ＿ｍｉｎの設定機能については、上記の実施形態で例に挙げたＰＦＣ回路に限らず、臨界モードのスイッチング電源（及びこれに用いられるコントローラＩＣ）全般に広く導入することが可能である。また、スイッチング電源のスイッチ出力段についても、様々な出力形式（正昇圧型、負昇圧型、降圧型、昇降圧型、反転型など）を採用することが可能であり、また、その絶縁形式（絶縁／非絶縁）も問わない。

＜エラーアンプ（第１実施形態）＞
また、図２のエラーアンプ１０１は、スイッチング電源１の起動時（特に軽負荷状態や無負荷状態での起動時）における過昇圧を抑制するための過昇圧抑制部を具備している。以下では、その構成及び動作について詳述する。

図８は、エラーアンプ１０１の第１実施形態を示す図である。本実施形態のエラーアンプ１０１は、差動入力段１０１ａと、電流出力段１０１ｂと、補助ソース電流生成部１０１ｃと、補助シンク電流生成部１０１ｄと、過昇圧抑制部１０１ｅと、を含む。

差動入力段１０１ａは、反転入力端（－）に入力される帰還電圧Ｖｆｂと、非反転入力端（＋）に入力される参照電圧Ｖｒｅｆとの差分（＝｜Ｖｆｂ－Ｖｒｅｆ｜）に応じた電流制御信号Ｓａを生成する。電流制御信号Ｓａは、差動入力段１０１ａの出力バイアス点を基準値（＝ゼロ値）として正負双方の値を取り得る電圧信号である。より具体的に述べると、Ｖｆｂ＜Ｖｒｅｆであるときには、両者の差分が大きいほど電流制御信号Ｓａが正方向に高くなる。逆に、Ｖｆｂ＞Ｖｒｅｆであるときには、両者の差分が大きいほど電流制御信号Ｓａが負方向に高くなる。なお、直流出力電圧Ｖｏが差動入力段１０１ａの入力ダイナミックレンジに収まっている場合には、帰還電圧Ｖｆｂ（＝直流出力電圧Ｖｏの分圧電圧）に代えて、直流出力電圧Ｖｏを差動入力段１０１ａに直接入力しても構わない。

電流出力段１０１ｂは、電流源ｂ１及びｂ２を含み、差動入力段１０１ａから入力される電流制御信号Ｓａに応じて、ソース電流ＩＵ１（例えば最大３０μＡ）とシンク電流ＩＤ１（例えば最大３０μＡ）を生成する。なお、電流源ｂ１は、電源端と位相補償端子ＥＯ（＝誤差電圧Ｖｅｏの出力端）との間に接続されており、正値の電流制御信号Ｓａに応じてソース電流ＩＵ１を生成する。従って、Ｖｆｂ＜Ｖｒｅｆであるときには、電源端から位相補償端子ＥＯに向けてソース電流ＩＵ１が流し込まれるので、誤差電圧Ｖｅｏが上昇する。一方、電流源ｂ２は、位相補償端子ＥＯと接地端との間に接続されており、負値の電流制御信号Ｓａに応じてシンク電流ＩＤ１を生成する。従って、Ｖｆｂ＞Ｖｒｅｆであるときには、位相補償端子ＥＯから接地端に向けてシンク電流ＩＤ１が引き込まれるので、誤差電圧Ｖｅｏが低下する。

補助ソース電流生成部１０１ｃは、ＰＭＯＳＦＥＴｃ１～ｃ３と電流源ｃ４とを含み、ゲインアップ信号ＧＵＰに応じて補助ソース電流ＩＵ２（例えば２０μＡ）を生成する。その回路構成について述べると、ＰＭＯＳＦＥＴｃ１及びｃ２それぞれのソースとバックゲートは、電源端に接続されている。ＰＭＯＳＦＥＴｃ１及びｃ２それぞれのゲートは、ＰＭＯＳＦＥＴｃ１のドレインに接続されている。ＰＭＯＳＦＥＴｃ１のドレインと接地端との間には、電流源ｃ４が接続されている。ＰＭＯＳＦＥＴｃ２のドレインは、ＰＭＯＳＦＥＴｃ３のソースに接続されている。ＰＭＯＳＦＥＴｃ３のドレインは、位相補償端子ＥＯ（＝電流出力段１０１ｂの出力端）に接続されている。ＰＭＯＳＦＥＴｃ３のゲートは、ゲインアップ信号ＧＵＰの入力端に接続されている。ＰＭＯＳＦＥＴｃ３のバックゲートは、電源端に接続されている。

本構成例の補助ソース電流生成部１０１ｃにおいて、ＰＭＯＳＦＥＴｃ１及びｃ２は、ＰＭＯＳＦＥＴｃ１のドレイン電流（＝電流源ｃ４で生成される定電流）をＰＭＯＳＦＥＴｃ２のドレイン電流としてミラーするカレントミラーとして機能する。また、ＰＭＯＳＦＥＴｃ３は、ゲインアップ信号ＧＵＰに応じて、ＰＭＯＳＦＥＴｃ２のドレインと位相補償端子ＥＯとの間を導通／遮断するためのスイッチ素子として機能する。

なお、ＧＵＰ＝Ｌ（すなわちＶｆｂ＜Ｖｔｈ１０２）であるときには、ＰＭＯＳＦＥＴｃ３がオンするので、ＰＭＯＳＦＥＴｃ２のドレインと位相補償端子ＥＯとの間が導通される。その結果、電流出力段１０１ｂのソース電流ＩＵ１とは別に、補助ソース電流ＩＵ２が位相補償端子ＥＯに流し込まれるので、誤差電圧Ｖｅｏが上昇しやすくなる。

一方、ＧＵＰ＝Ｈ（すなわちＶｆｂ＞Ｖｔｈ１０２）であるときには、ＰＭＯＳＦＥＴｃ３がオフするので、ＰＭＯＳＦＥＴｃ２のドレインと位相補償端子ＥＯとの間が遮断される。その結果、位相補償端子ＥＯには、補助ソース電流ＩＵ２が流し込まれなくなる。

このように、補助ソース電流生成部１０１ｃでは、帰還電圧Ｖｆｂが参照電圧Ｖｒｅｆよりも低い閾値電圧Ｖｔｈ１０２（＝第１閾値電圧に相当）を下回っているときに補助ソース電流ＩＵ２が生成されるので、エラーアンプ１０１の電流ソース能力が増強される。従って、例えば、負荷の増大に伴う直流出力電圧Ｖｏの低下時には、誤差電圧Ｖｅｏを速やかに引き上げて出力トランジスタＮ１のオンデューティＤｏｎ（＝Ｔｏｎ／Ｔ、ただしＴｏｎは出力トランジスタＮ１のオン期間、Ｔはスイッチング周期）を大きくすることができるので、直流出力電圧Ｖｏの過渡変動を最小限に抑えることが可能となる。

補助シンク電流生成部１０１ｄは、ＮＭＯＳＦＥＴｄ１～ｄ３と、電流源ｄ４と、インバータｄ５と、を含み、過電圧保護信号ＤＯＶＰに応じて補助シンク電流ＩＤ２（例えば２０μＡ）を生成する。その回路構成について述べると、ＮＭＯＳＦＥＴｄ１～ｄ３それぞれのソースとバックゲートは、いずれも接地端に接続されている。ＮＭＯＳＦＥＴｄ１及びｄ２それぞれのゲートとＮＭＯＳＦＥＴｄ３のドレインは、いずれもＮＭＯＳＦＥＴｄ１のドレインに接続されている。ＮＭＯＳＦＥＴｄ１のドレインと電源端との間には、電流源ｄ４が接続されている。ＮＭＯＳＦＥＴｄ２のドレインは、位相補償端子ＥＯ（＝電流出力段１０１ｂの出力端）に接続されている。ＮＭＯＳＦＥＴｄ３のゲートは、インバータｄ５の出力端（＝反転過電流保護信号ＤＯＶＰＢの出力端）に接続されている。インバータｄ５の入力端は、過電流保護信号ＤＯＶＰの入力端に接続されている。

本構成例の補助シンク電流生成部１０１ｄにおいて、ＮＭＯＳＦＥＴｄ１及びｄ２は、ＮＭＯＳＦＥＴｄ１のドレイン電流（＝電流源ｄ４で生成される定電流）をＰＭＯＳＦＥＴｄ２のドレイン電流としてミラーするカレントミラーとして機能する。また、ＮＭＯＳＦＥＴｄ３は、反転過電流保護信号ＤＯＶＰＢ（＝過電流保護信号ＤＯＶＰの論理反転信号）に応じて、ＮＭＯＳＦＥＴｄ１のドレイン・ソース間を導通／遮断することにより、上記カレントミラーの有効／無効を切り替えるためのスイッチ素子として機能する。

なお、ＤＯＶＰＢ＝Ｌ（すなわちＶｆｂ＞Ｖｔｈ１０３）であるときには、ＮＭＯＳＦＥＴｄ３がオフするので、ＮＭＯＳＦＥＴｄ１のドレイン・ソース間が遮断されて、上記カレントミラーが有効となる。その結果、電流出力段１０１ｂのシンク電流ＩＤ１とは別に、補助シンク電流ＩＤ２が位相補償端子ＥＯから引き込まれるので、誤差電圧Ｖｅｏが低下しやすくなる。

一方、ＤＯＶＰＢ＝Ｈ（すなわちＶｆｂ＜Ｖｔｈ１０３）であるときには、ＮＭＯＳＦＥＴｄ３がオンするので、ＮＭＯＳＦＥＴｄ１のドレイン・ソース間が導通されて、上記カレントミラーが無効となる。その結果、位相補償端子ＥＯから補助シンク電流ＩＤ２が引き込まれなくなる。

このように、補助シンク電流生成部１０１ｄでは、帰還電圧Ｖｆｂが参照電圧Ｖｒｅｆよりも高い閾値電圧Ｖｔｈ１０３（＝第２閾値電圧に相当）を上回っているときに補助シンク電流ＩＤ２が生成されるので、エラーアンプ１０１の電流シンク能力が増強される。従って、直流出力電圧Ｖｏが過電圧異常の兆候を示したときには、誤差電圧Ｖｅｏを速やかに引き下げて出力トランジスタＮ１のオンデューティＤｏｎを小さくすることができるので、静的な過電流保護動作（Ｖｆｂ＞Ｖｔｈ１０５）が掛かる前に、直流出力電圧Ｖｏの上昇を未然に抑えることが可能となる。

過昇圧抑制部１０１ｅは、フィルタｅ１と、Ｄフリップフロップｅ２及びｅ３と、インバータｅ４と、ＡＮＤゲートｅ５及びｅ６と、ＮＭＯＳＦＥＴｅ７と、抵抗ｅ８と、を含み、スイッチング電源１の起動途中で誤差電圧Ｖｅｏを放電することにより、出力トランジスタＮ１のオンデューティＤｏｎを強制的に引き下げる。

フィルタｅ１は、パルス幅変調信号ＰＷＭに所定のマスク処理を施して内部信号Ｓｅ１を生成する。より具体的に述べると、パルス幅変調信号ＰＷＭにスイッチング周期Ｔのパルスが現れているときには、内部信号Ｓｅ１がローレベルに維持される。一方、誤差電圧Ｖｅｏがランプ電圧Ｖｒａｍｐの下限値（＝放電停止電圧に相当、例えば０．３Ｖ）を下回り、パルス幅変調信号ＰＷＭが所定のマスク期間Ｔｍ（＞Ｔ）に亘ってハイレベル（＝Ｎ１オフ時の論理レベル）で固定されたとき、すなわち、スイッチング電源１がバーストモード（＝パルス幅変調信号ＰＷＭのパルスを間引いて軽負荷状態または無負荷状態での効率を高めるための省電力モード）に移行したときには、内部信号Ｓｅ１がハイレベルに立ち上げられる。

Ｄフリップフロップｅ２は、クロック端に入力されるゲインアップ信号ＧＵＰの立上りタイミングで、データ端に入力されるデータ信号の論理レベル（＝常時Ｈ）を取り込み、これを出力端から内部信号Ｓｅ２としてラッチ出力する。また、Ｄフリップフロップｅ２は、リセット端に入力される低電圧保護信号ＵＶＬＯがローレベル（＝ＵＶＬＯ動作時の論理レベル）であるときに、内部信号Ｓｅ２をローレベルにリセットする。

Ｄフリップフロップｅ３は、クロック端に入力される内部信号Ｓｅ５（＝内部信号Ｓｅ１と内部信号Ｓｅ２との論理積信号）の立上りタイミングで、データ端に入力されるデータ信号の論理レベル（＝常時Ｈ）を取り込み、これを出力端から内部信号Ｓｅ３としてラッチ出力する。また、Ｄフリップフロップｅ３は、リセット端に入力される低電圧保護信号ＵＶＬＯがローレベル（＝ＵＶＬＯ動作時の論理レベル）であるときに、内部信号Ｓｅ３をローレベルにリセットする。

インバータｅ４は、内部信号Ｓｅ３を論理反転させて内部信号Ｓｅ４を生成する。従って、Ｓｅ３＝ＬのときにはＳｅ４＝Ｈとなり、Ｓｅ３＝ＨのときにはＳｅ４＝Ｌとなる。

ＡＮＤゲートｅ５は、内部信号Ｓｅ１と内部信号Ｓｅ２との論理積信号を生成し、これを内部信号Ｓｅ５として出力する。従って、内部信号Ｓｅ１及びＳｅ２の少なくとも一方がローレベルであるときには、内部信号Ｓｅ５がローレベルとなり、内部信号Ｓｅ１及びＳｅ２の双方がハイレベルであるときには、内部信号Ｓｅ５がハイレベルとなる。

ＡＮＤゲートｅ６は、ゲインアップ信号ＧＵＰと内部信号Ｓｅ４との論理積信号を生成し、これを放電制御信号ＤＣＨＧとして出力する。従って、Ｓｅ４＝Ｈであるときには、ＤＣＨＧ＝ＧＵＰとなり、Ｓｅ４＝Ｌであるときには、ＤＣＨＧ＝Ｌ固定となる。

ＮＭＯＳＦＥＴｅ７のドレインは、抵抗ｅ８を介して、位相補償端子ＥＯ（＝誤差電圧Ｖｅｏの出力端）に接続されている。ＮＭＯＳＦＥＴｅ７のソースとバックゲートは、いずれも接地端に接続されている。ＮＭＯＳＦＥＴｅ７のゲートには、放電制御信号ＤＣＨＧが入力されている。従って、ＮＭＯＳＦＥＴｅ７は、ＤＣＨＧ＝Ｈであるときにオンして、ＤＣＨＧ＝Ｌであるときにオフする。このように接続されたＮＭＯＳＦＥＴｅ７は、放電制御信号ＤＣＨＧに応じて誤差電圧Ｖｅｏを放電する放電スイッチとして機能する。

抵抗ｅ８は、ＮＭＯＳＦＥＴｅ７を介して流れる放電電流が過大とならないように制限するための電流制限素子（例えば４ｋΩ）である。

なお、本図では、説明の便宜上、過昇圧抑制部１０１ｅをエラーアンプ１０１の構成要素として描写したが、エラーアンプ１０１と過昇圧抑制部１０１ｅは、それぞれ別個独立の回路ブロックとして理解しても構わない。以下では、過昇圧抑制部１０１ｅによる誤差電圧放電動作とその技術的意義について説明する。

＜誤差電圧放電動作＞
図９は、過昇圧抑制部１０１ｅによる誤差電圧Ｖｅｏの強制放電動作の一例を示すタイミングチャートであり、上から順に、出力端子ＯＵＴの端子電圧（＝出力トランジスタＮ１のゲート信号Ｇ１に相当）、内部信号Ｓｅ１、ゲインアップ信号ＧＵＰ、内部信号Ｓｅ２、内部信号Ｓｅ４、放電制御信号ＤＣＨＧ、誤差電圧Ｖｅｏ、及び、帰還電圧Ｖｆｂが描写されている。

スイッチング電源１の起動途中において、時刻ｔ１１以前には、帰還電圧Ｖｆｂが閾値電圧Ｖｔｈ１０２を下回っているので、ゲインアップ信号ＧＵＰがローレベル（＝ソース電流増強時の論理レベル）となっている。従って、エラーアンプ１０１の電流ソース能力が増強されるので、誤差電圧Ｖｅｏが比較的急峻に立ち上げられる。

なお、ＧＵＰ＝Ｌであるときには、ＤＣＨＧ＝Ｌとなるので、誤差電圧Ｖｅｏの放電動作が行われることはない。また、誤差電圧Ｖｅｏがランプ電圧Ｖｒａｍｐの下限値よりも高く、パルス幅変調信号ＰＷＭ（延いては出力端子ＯＵＴ）がパルス駆動されている間、内部信号Ｓｅ１はローレベルに維持されたままとなる。また、Ｄフリップフロップｅ２及びｅ４には、いずれもクロックパルスが入力されていないので、Ｓｅ２＝Ｌとなり、Ｓｅ４＝Ｈとなる。

その後、時刻ｔ１１において、帰還電圧Ｖｆｂが閾値電圧Ｖｔｈ１０２を上回ると、ゲインアップ信号ＧＵＰがハイレベル（＝ソース電流定常時の論理レベル）に立ち上がる。その結果、エラーアンプ１０１の電流ソース能力が定常状態に戻される。なお、ゲインアップ信号ＧＵＰの立上りに伴い、時刻ｔ１２では、内部信号Ｓｅ２がハイレベルにラッチされる。なお、内部信号Ｓｅ２は、一旦ハイレベルにラッチされると、以後、低電圧保護信号ＵＶＬＯがローレベルに立ち下がるまで、ハイレベルに維持されたままとなる。

また、ゲインアンプ信号ＧＵＰと内部制御信号Ｓｅ４が共にハイレベルとなったことに伴い、時刻ｔ１２では、放電制御信号ＤＣＨＧがハイレベルに立ち上がる。従って、ＮＭＯＳＦＥＴｅ７がオンして誤差電圧Ｖｅｏの放電動作が開始される。すなわち、過昇圧抑制部１０１ｅは、スイッチング電源１の起動途中で帰還電圧Ｖｆｂが閾値電圧Ｖｔｈ１０２（＝放電開始電圧に相当）を上回ったときに、誤差電圧Ｖｅｏの強制放電を開始する。

なお、上記したように、本実施形態のスイッチング電源１では、過昇圧抑制部１０１ｅの放電開始電圧がＧＵＰ用の閾値電圧Ｖｔｈ１０２と同値に設定されている。言い換えれば、補助ソース電流生成部１０１ｃと過昇圧抑制部１０１ｅの双方で単一のコンパレータ１０２を共用し、ゲインアップ信号ＧＵＰを誤差電圧Ｖｅｏの放電開始トリガ信号として流用している。このような構成を採用することにより、過昇圧抑制部１０１ｅの導入に際して、コントローラＩＣ１００のチップサイズを不必要に増大せずに済む。

その後、誤差電圧Ｖｅｏの放電が進み、時刻ｔ１３において、誤差電圧Ｖｅｏがランプ電圧Ｖｒａｍｐの下限値（＝放電停止電圧に相当）を下回ると、パルス幅変調信号ＰＷＭ（延いては出力端子ＯＵＴ）のパルス駆動が停止されるので、内部信号Ｓｅ１がハイレベルに立ち上がる。その結果、内部信号Ｓｅ５がハイレベルに立ち上がり、内部信号Ｓｅ３がハイレベルにラッチされるので、内部信号Ｓｅ４がローレベルに立ち下がる。

このとき、Ｓｅ４＝Ｌにより、放電制御信号ＤＣＨＧがローレベルに立ち下がるので、ＮＭＯＳＦＥＴｅ７がオフして誤差電圧Ｖｅｏの放電動作が停止される。すなわち、過昇圧抑制部１０１ｅは、誤差電圧Ｖｅｏが所定の放電停止電圧を下回ったとき、例えば、放電停止電圧がランプ電圧Ｖｒａｍｐの下限値に設定されている本実施形態に即して述べれば、パルス幅変調信号ＰＷＭがハイレベル（＝Ｎ１オフ時の論理レベル）で固定されたときに誤差電圧Ｖｅｏの強制放電を停止する。従って、時刻ｔ１３以降、誤差電圧Ｖｅｏは再び上昇に転じる。

その後、時刻ｔ１４において、誤差電圧Ｖｅｏがランプ電圧Ｖｒａｍｐの下限値を上回ると、パルス幅変調信号ＰＷＭ（延いては出力端子ＯＵＴ）のパルス駆動が再開される。ただし、この時点では、エラーアンプ１０１のゲインアップが既に完了しているので、誤差電圧Ｖｅｏは、十分に低い電圧値から緩やかに上昇する。従って、出力トランジスタＮ１のオンデューティＤｏｎを小さく抑えながら、スイッチング電源１の起動を継続することができるので、直流出力電圧Ｖｏの過昇圧を抑制することが可能となる。

なお、内部信号Ｓｅ３は、一旦ハイレベルにラッチされると、以後、低電圧保護信号ＵＶＬＯがローレベルに立ち下がるまで、ハイレベルに維持されたままとなる。従って、内部信号Ｓｅ４がローレベルに維持されたままとなり、延いては、放電制御信号ＤＣＨＧもローレベル（＝強制放電停止時の論理レベル）に維持されたままとなる。このようなラッチ構成の採用により、過昇圧抑制部１０１ｅによる誤差電圧Ｖｅｏの強制放電動作は、スイッチング電源１の起動時に一度だけ有効となる。

＜誤差電圧放電機能の導入効果＞
図１０は、過昇圧抑制部１０１ｅによる誤差電圧放電機能が未導入である場合における起動時の出力挙動を示す図であり、上から順に、直流出力電圧Ｖｏ、コイル電流ＩＬ、誤差電圧Ｖｅｏ、及び、出力端子ＯＵＴの端子電圧（＝出力トランジスタＮ１のゲート信号Ｇ１に相当）が描写されている。

本図で示すように、時刻ｔ２１において、直流出力電圧Ｖｏがその目標値を上回ると、誤差電圧Ｖｅｏが上昇から低下に転じる。しかし、過昇圧抑制部１０１ｅによる誤差電圧放電機能が未導入である場合には、誤差電圧Ｖｅｏを素早く引き下げることができずに、ゲート信号Ｇ１のパルス幅が大きいままとなり、直流出力電圧Ｖｏが過昇圧状態に陥る。特に、軽負荷状態または無負荷状態での起動時には、上記の課題が顕著となり、最悪の場合には、時刻ｔ２２で示すように、静的な過電圧保護動作（ＳＯＶＰ動作）が掛かって、スイッチング電源１の起動が中断されてしまう。

図１１は、過昇圧抑制部１０１ｅによる誤差電圧放電機能が導入済である場合における起動時の出力挙動を示す図であり、上から順に、直流出力電圧Ｖｏ、コイル電流ＩＬ、放電制御信号ＤＣＨＧ、誤差電圧Ｖｅｏ、及び、出力端子ＯＵＴの端子電圧（＝出力トランジスタＮ１のゲート信号Ｇ１に相当）が描写されている。

過昇圧抑制部１０１ｅによる誤差電圧放電機能が未導入である場合には、時刻ｔ３１において、直流出力電圧Ｖｏが所定の閾値（例えば目標値の９０％）を上回った時点で、誤差電圧Ｖｅｏが強制的に放電される。その結果、出力トランジスタＮ１のオンデューティＤｏｎが最小値まで引き下げられた後、以降の昇圧動作が緩やかに再開されるので、先の図１０と異なり、直流出力電圧Ｖｏの過昇圧が抑制される。

なお、スイッチング電源１の起動途中に誤差電圧Ｖｅｏの強制放電を行う過昇圧抑制部１０１ｅは、一般的なソフトスタート回路（例えば参照電圧Ｖｒｅｆを緩やかに変化させるもの）と比べて非常に小規模である。従って、過昇圧抑制部１０１ｅの導入に際して、コントローラＩＣ１００のチップサイズを不必要に増大せずに済む。

＜エラーアンプ（第２実施形態）＞
図１２は、エラーアンプ１０１の第２実施形態を示す図である。本実施形態のエラーアンプ１０１は、先の第１実施形態（図８）をベースとしつつ、過昇圧抑制部１０１ｅに代えて過昇圧抑制部１０１ｆを設けるとともに、電流出力段１０１ｂ及び補助ソース電流生成部１０１ｃに変更が加えられている。そこで、既出の構成要素については、図８と同一の符号を付すことで重複した説明を割愛し、以下では、本実施形態の特徴部分について重点的な説明を行う。

電流出力段１０１ｂは、図８の電流源ｂ１に代えて、電流源ｂ１Ｘ及びｂ１Ｙと、ＰＭＯＳＦＥＴｂ３を含む。

電流源ｂ１Ｘは、電源端と位相補償端子ＥＯとの間に接続されており、図８の電流源ｂ１と同じく、正値の電流制御信号Ｓａに応じてソース電流ＩＵ１Ｘを生成する。一方、電流源ｂ１Ｙは、電源端とＰＭＯＳＦＥＴｂ３のソースとの間に接続されており、電流制御信号Ｓａに依ることなく、常にソース電流ＩＵ１Ｙを生成する。

なお、ソース電流ＩＵ１Ｘ及びＩＵ１Ｙは、両方を足し合わせてソース電流ＩＵ１と同値（例えば最大３０μＡ）になるようにそれぞれの電流値が設定されている（例えばＩＵ１Ｘ＝最大１５μＡ、ＩＵ１Ｙ＝１５μＡ）。

ＰＭＯＳＦＥＴｂ３のドレインは、位相補償端子ＥＯに接続されている。ＰＭＯＳＦＥＴｂ３のゲートには、過昇圧抑制部１０１ｆから内部信号Ｓｆ３が入力されている。ＰＭＯＳＦＥＴｂ３のバックゲートは、電源端に接続されている。このようにして接続されたＰＭＯＳＦＥＴｂ３は、内部信号Ｓｆ３に応じて電流源ｂ１Ｙと位相補償端子ＥＯとの間を導通／遮断するためのスイッチ素子として機能する。

なお、Ｓｆ３＝Ｌであるときには、ＰＭＯＳＦＥＴｂ３がオンするので、電流源ｂ１Ｙと位相補償端子ＥＯとの間が導通される。その結果、ソース電流ＩＵ１Ｘと共にソース電流ＩＵ１Ｙが位相補償端子ＥＯに流し込まれる。すなわち、Ｓｆ３＝Ｌであるときには、エラーアンプ１０１の電流ソース能力が第１実施形態（図８）のそれと等しくなる。

一方、Ｓｆ３＝Ｈであるときには、ＰＭＯＳＦＥＴｂ３がオフするので、電流源ｂ１Ｙと位相補償端子ＥＯとの間が遮断される。その結果、位相補償端子ＥＯには、ソース電流ＩＵ１Ｙが流し込まれなくなる。すなわち、Ｓｆ３＝Ｌであるときには、エラーアンプ１０１の電流ソース能力が第１実施形態（図８）よりも低くなる。

補助ソース電流生成部１０１ｃは、ＰＭＯＳＦＥＴｃ３に代えてＰＭＯＳＦＥＴｃ５を含む。ＰＭＯＳＦＥＴｃ５のソースとバックゲートは、電源端に接続されている。ＰＭＯＳＦＥＴｃ５のドレインは、ＰＭＯＳＦＥＴｃ１のドレインに接続されている。ＰＭＯＳＦＥＴｃ５のゲートには、過昇圧抑制部１０１ｆから内部信号Ｓｆ２が入力されている。なお、上記変更に伴い、ＰＭＳＯＦＥＴｃ２のドレインは、位相補償端子ＥＯに直接接続されている。

本構成例の補助ソース電流生成部１０１ｃにおいて、ＰＭＯＳＦＥＴｃ５は、内部信号Ｓｆ２に応じてＰＭＯＳＦＥＴｃ１のドレイン・ソース間を導通／遮断することにより、ＰＭＯＳＦＥＴｃ１及びｃ２から成るカレントミラーの有効／無効を切り替えるためのスイッチ素子として機能する。

なお、Ｓｆ２＝Ｈであるときには、ＰＭＯＳＦＥＴｃ５がオフするので、ＰＭＯＳＦＥＴｃ１のドレイン・ソース間が遮断されて上記カレントミラーが有効となる。その結果、電流出力段１０１ｂのソース電流ＩＵ１Ｘ＋ＩＵ１Ｙとは別に、補助ソース電流ＩＵ２が位相補償端子ＥＯに流し込まれるので、誤差電圧Ｖｅｏが上昇しやすくなる。

一方、Ｓｆ２＝Ｌであるときには、ＰＭＯＳＦＥＴｃ５がオンするので、ＰＭＯＳＦＥＴｃ１のドレイン・ソース間が導通されて上記カレントミラーが無効となる。その結果、位相補償端子ＥＯに補助ソース電流ＩＵ２が流し込まれなくなる。

過昇圧抑制部１０１ｆは、Ｄフリップフロップｆ１と、セレクタｆ２と、インバータｆ３と、を含み、スイッチング電源１の起動時のみ、帰還電圧ＶｆｂがＧＵＰ用の閾値電圧Ｖｔｈ２（＜Ｖｒｅｆ）を上回るまで、エラーアンプ１０１のゲインを定常時よりも強制的に引き下げておく。

Ｄフリップフロップｆ１は、クロック端に入力されるゲインアップ信号ＧＵＰの立上りタイミングで、データ端に入力されるデータ信号の論理レベル（＝常時Ｈ）を取り込み、これを出力端から内部信号Ｓｆ１としてラッチ出力する。また、Ｄフリップフロップｆ１は、リセット端に入力される低電圧保護信号ＵＶＬＯがローレベル（＝ＵＶＬＯ動作時の論理レベル）であるときに、内部信号Ｓｆ１をローレベルにリセットする。

セレクタｆ２は、内部信号Ｓｆ１に応じてゲインアップ信号ＧＵＰと固定ローレベル信号（例えばＧＮＤ）のいずれか一方を選択し、これを内部信号Ｓｆ２として出力する。より具体的に述べると、Ｓｆ１＝Ｈであるときには、Ｓｆ２＝ＧＵＰとなり、Ｓｆ１＝Ｌであるときには、Ｓｆ２＝Ｌ固定となる。

インバータｆ３は、内部信号Ｓｆ１を論理反転させて内部信号Ｓｆ３を生成する。従って、Ｓｆ１＝ＬのときにはＳｆ３＝Ｈとなり、Ｓｆ１＝ＨのときにはＳｆ３＝Ｌとなる。

上記構成から成る過昇圧抑制部１０１ｆが導入されている場合、スイッチング電源１の起動時に帰還電圧Ｖｆｂが閾値電圧Ｖｔｈ１０２を下回っている間（ＧＵＰ＝Ｌ）には、Ｓｆ１＝Ｌ、Ｓｆ２＝Ｌ、Ｓｆ３＝Ｈとなる。従って、電流出力段１０１ｂは、ＰＭＯＳＦＥＴｂ３をオフしてソース電流ＩＵ１Ｘのみを出力する状態となる。また、補助ソース電流生成部１０１ｃは、ＰＭＯＳＦＥＴｃ１及びｃ２から成るカレントミラーを無効として補助ソース電流ＩＵ２の生成を停止した状態となる。このような状態は、エラーアンプ１０１のゲインが定常時よりも強制的に引き下げられた状態に相当する。その結果、スイッチング電源１の起動時には、出力トランジスタＮ１のオンデューティＤｏｎが緩やかに増大されるので、直流出力電圧Ｖｏの過昇圧を抑制することができる。

その後、スイッチング電源１の起動が進んで、帰還電圧Ｖｆｂが閾値電圧Ｖｔｈ１０２を上回ると、ＧＵＰ＝Ｈとなるので、Ｓｆ１＝Ｈ、Ｓｆ２＝ＧＵＰ、Ｓｆ３＝Ｌとなる。従って、電流出力段１０１ｂは、ＰＭＯＳＦＥＴｂ３をオンしてソース電流ＩＵ１Ｘとソース電流ＩＵ１Ｙの双方を足し合わせて出力する状態となる。また、補助ソース電流生成部１０１ｃは、ＰＭＯＳＦＥＴｃ１及びｃ２から成るカレントミラーを有効とし、ゲインアップ信号ＧＵＰに応じて補助ソース電流ＩＵ２を出力することが可能な状態となる。このような状態は、エラーアンプ１０１のゲイン強制引下げが解除された状態に相当する。従って、これ以降の出力帰還制御を遅滞なく実施することが可能となる。

上記のソース電流制限動作について具体的に説明する。例えば、本実施形態のスイッチング電源１では、Ｖｆｂ＜Ｖｔｈ１０２である間、エラーアンプ１０１の電流ソース能力が１５μＡ（＝ＩＵ１Ｘのみ）に制限される。その後、Ｖｆｂ＞Ｖｔｈ１０２になると、エラーアンプ１０１の電流ソース能力が定常値である３０μＡ（＝ＩＵ１Ｘ＋ＩＵ１Ｙ）に復帰される。また、これ以降、Ｖｆｂ＜Ｖｔｈ１０２になった場合には、エラーアンプ１０１の電流ソース能力が５０μＡ（＝ＩＵ１Ｘ＋ＩＵ１Ｙ＋ＩＵ２）まで増強される。

なお、内部信号Ｓｆ１は、一旦ハイレベルにラッチされると、以後、低電圧保護信号ＵＶＬＯがローレベルに立ち下がるまで、ハイレベルに維持されたままとなるので、延いては、内部信号Ｓｆ３もローレベルに維持されたままとなる。このようなラッチ構成の採用により、過昇圧抑制部１０１ｆのソース電流制限動作は、スイッチング電源１の起動時に一度だけ有効となる。

なお、過昇圧抑制部１０１ｅ及び１０１ｆは、上記の実施形態で例に挙げたＰＦＣ回路に限らず、昇圧型のスイッチング電源（及びこれに用いられるコントローラＩＣ）全般に広く導入することが可能である。また、スイッチ出力段の絶縁形式（絶縁／非絶縁）についても不問である。

また、過昇圧抑制部１０１ｅ及び１０１ｆの導入に際して、補助ソース電流生成部１０１ｃや補助シンク電流生成部１０１ｄは、決して必須の構成要素でなく、これらの一方または両方を具備していないスイッチング電源にも広く導入することが可能である。

＜その他の変形例＞
また、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。例えば、バイポーラトランジスタとＭＯＳ電界効果トランジスタとの相互置換や、各種信号の論理レベル反転は任意である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態に限定されるものではなく、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

本明細書中に開示されている発明は、例えば、臨界モードのＰＦＣコントローラＩＣに利用することが可能である。

１ スイッチング電源（ＰＦＣ回路）
１００ コントローラＩＣ
１０１ エラーアンプ
１０１ａ 差動入力段
１０１ｂ 電流出力段
ｂ１、ｂ１Ｘ、ｂ１Ｙ、ｂ２ 電流源
ｂ３ ＰＭＯＳＦＥＴ
１０１ｃ 補助ソース電流生成部
ｃ１～ｃ３、ｃ５ ＰＭＯＳＦＥＴ
ｃ４ 電流源
１０１ｄ 補助シンク電流生成部
ｄ１～ｄ３ ＮＭＯＳＦＥＴ
ｄ４ 電流源
ｄ５ インバータ
１０１ｅ 過昇圧抑制部
ｅ１ フィルタ
ｅ２、ｅ３ Ｄフリップフロップ
ｅ４ インバータ
ｅ５、ｅ６ ＡＮＤゲート
ｅ７ ＮＭＯＳＦＥＴ
ｅ８ 抵抗
１０１ｆ 過昇圧抑制部
ｆ１ Ｄフリップフロップ
ｆ２ セレクタ
ｆ３ インバータ
１０２ コンパレータ（ＧＵＰ）
１０３ コンパレータ（ＤＯＶＰ）
１０４ コンパレータ（ＳＰ）
１０５ コンパレータ（ＳＯＶＰ）
１０６ ＮＭＯＳＦＥＴ
１０７ メインコンパレータ
１０８ オシレータ
１０９ コンパレータ（ＲＴ＿Ｈ）
１１０ コンパレータ（ＲＴ＿Ｌ）
１１１ コンパレータ（ＩＳＯＣＰ）
１１２ ゼロ電流検出部（ＺＣＤ）
１１２ａ コンパレータ
１１２ｂ～１１２ｅ 抵抗
１１２ｆ ＮＭＯＳＦＥＴ
１１３ 信号遅延部
１１３ａ 電流源
１１３ｂ キャパシタ
１１３ｃ ＮＭＯＳＦＥＴ
１１３ｄ インバータ
１１４ タイマ
１１４ａ 電流源
１１４ｂ キャパシタ
１１４ｃ ＮＭＯＳＦＥＴ
１１４ｄ～１１４ｆ インバータ
１１５ セレクタ
１１５ａ、１１５ｂ ＡＮＤゲート
１１５ｃ ＯＲゲート
１１５ｄ Ｄフリップフロップ
１１５ｅ インバータ
１１６ ＯＲゲート
１１７ ＲＳフリップフロップ
１１８ ＡＮＤゲート
１１９ プリドライバ
１２０ クランパ
１２１ ＰＭＯＳＦＥＴ
１２２ ＮＭＯＳＦＥＴ
１２３ 抵抗
１２４ コンパレータ（ＯＶＰ）
１２５ インバータ
１２６ ツェナダイオード
１２７ コンパレータ（ＵＶＬＯ）
１２８ 基準電圧源
１２９ 基準電圧バッファ
１３０ レギュレータ
１３１ 温度保護部
２００ オンタイミング設定部
Ｎ１ 出力トランジスタ（ＮＭＯＳＦＥＴ）
Ｒ１～Ｒ１０ 抵抗
Ｃ１～Ｃ１０ キャパシタ
Ｄ１、Ｄ２ ダイオード
Ｌ１ コイル
Ｆ１ フューズ
ＦＬＴ フィルタ
ＤＢ ダイオードブリッジ

Claims (8)

1. 昇圧型のスイッチング電源に含まれる出力トランジスタの制御主体となるコントローラＩＣであって、
   前記スイッチング電源の起動途中で前記出力トランジスタのオンデューティを強制的に引き下げる過昇圧抑制部と、
   前記スイッチング電源の出力電圧またはこれに応じた帰還電圧と所定の参照電圧との差分に応じた誤差電圧を生成するエラーアンプと、
   前記誤差電圧とランプ電圧とを比較して前記出力トランジスタのオフタイミングを設定するためのパルス幅変調信号を生成するメインコンパレータと、
   を有し、
   前記過昇圧抑制部は、前記スイッチング電源の起動途中で前記出力電圧または前記帰還電圧が放電開始電圧を上回ったときに前記誤差電圧の強制放電を開始し、
   前記エラーアンプは、
   前記出力電圧または前記帰還電圧と前記参照電圧との差分に応じた電流制御信号を生成する差動入力段と、
   前記電流制御信号に応じて前記誤差電圧の出力端に流し込まれるソース電流または前記誤差電圧の出力端から引き込まれるシンク電流を生成する電流出力段と、
   前記出力電圧または前記帰還電圧が前記参照電圧よりも低い第１閾値電圧を下回っているときに補助ソース電流を生成する補助ソース電流生成部と、
   を含む、コントローラＩＣ。
2. 前記過昇圧抑制部は、前記誤差電圧が放電停止電圧を下回ったときに前記誤差電圧の強制放電を停止する、請求項１に記載のコントローラＩＣ。
3. 前記過昇圧抑制部は、前記パルス幅変調信号がオフ時の論理レベルで固定されたときに前記誤差電圧の強制放電を停止する、請求項１又は２に記載のコントローラＩＣ。
4. 前記放電開始電圧は、前記第１閾値電圧と同値である、請求項１～３のいずれか一項に記載のコントローラＩＣ。
5. 前記エラーアンプは、前記出力電圧または前記帰還電圧が前記参照電圧よりも高い第２閾値電圧を上回っているときに補助シンク電流を生成する補助シンク電流生成部をさらに含む、請求項１～４のいずれか一項に記載のコントローラＩＣ。
6. 昇圧型のスイッチング電源に含まれる出力トランジスタの制御主体であって、
   前記スイッチング電源の出力電圧またはこれに応じた帰還電圧と所定の参照電圧との差分に応じた誤差電圧を生成するエラーアンプと、
   前記誤差電圧とランプ電圧とを比較して前記出力トランジスタのオフタイミングを設定するためのパルス幅変調信号を生成するメインコンパレータと、
   前記スイッチング電源の起動時のみ前記出力電圧または前記帰還電圧が前記参照電圧よりも低い所定の閾値電圧を上回るまで前記エラーアンプのゲインを定常時よりも強制的に引き下げておく過昇圧抑制部と、
   を有する、コントローラＩＣ。
7. 前記出力トランジスタを用いて入力電圧から出力電圧を生成するスイッチ出力段と、
   請求項１～６のいずれか一項に記載のコントローラＩＣと、
   を有する、スイッチング電源。
8. 力率改善回路として機能する、請求項７に記載のスイッチング電源。

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