JP4374033B2 - スイッチング電源回路 - Google Patents

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Description

本発明は、スイッチング電源回路に関し、特に、交流入力電流の力率の改善に適用して有効な技術に関する。
交流電源から整流・平滑を行なって直流を得るためには、ダイオードブリッジと平滑コンデンサを用いる構成が最も単純であるが、この構成では、電源電圧のピーク付近にしか入力電流が通流しない、いわゆるコンデンサインプット形の整流回路となり、力率の低下や入力高調波の増大をもたらす。入力高調波の問題は国際規格で規制され、入力電力に応じた対策が必要となっている。
この動きに対し、スイッチング電源回路として、力率を改善した力率改善(PFC:Power Factor Correction)コンバータ、あるいは高力率コンバータと称するさまざまなコンバータが提案されている。
最近、家庭電化製品や情報機器分野においては、このPFCコンバータの低コスト化を求める動きが顕著になっており、PFC制御ICのピン数削減やコンバータの部品低減の努力がなされている。
この動きの一例として、特表2006−510340号公報(特許文献1:インターナショナルレクティファイ社)および、インターナショナルレクティファイ社の制御ICであるIR1150がある(非特許文献1、2)。この提案は、外付け部品の省略や低損失化を目的として、通常、PFC制御をするために必要である入力電圧の制御ICへの取り込みを不要としている。
ここで、図14により、従来のスイッチング電源回路の回路構成について説明する。図14は従来のスイッチング電源回路の構成を示す回路図であり、インターナショナルレクティファイ社の制御ICであるIR1150を用いたものである。以下、この回路の構成と動作を説明する。
図14において、交流電源1は入力フィルタ2と整流器3を介して入力電圧4となり、全波整流波形となる。コンデンサ12の容量は比較的小さく正弦波状の波形はほとんど平滑されない。整流器3の直流側には、コイル5とパワーMOSFET8、および電流検出抵抗16の直列体が接続される。
パワーMOSFET8のドレイン・ソース間には昇圧ダイオード6と平滑コンデンサ9の直列体が接続される。平滑コンデンサ9の両端には分圧抵抗11e、11fが接続される他、負荷10が接続される。平滑コンデンサ9の電圧を出力電圧7と称する。分圧抵抗11e、11fの中点から出力電圧検出信号14が出力され、制御ICとして実装される制御回路20に入力される。
制御回路20の内部においては、出力電圧検出信号14が出力電圧指令値Vrefから減算され、その誤差が増幅器23に入力され誤差増幅される。その出力は、リセット積分器29に入力されると共に、電流検出抵抗16からの出力を減算され、コンパレータ25の−端子に入力される。
リセット積分器29の出力はコンパレータ25の+端子に入力され、−端子の入力値と比較される。コンパレータ25の出力がフリップフロップ27のリセットに入力される。フリップフロップ27のセットにクロック26が入力される。フリップフロップ27のQ出力は制御回路20の外部のドライバ17に接続される。
ドライバ17の出力はパワーMOSFET8のゲートに接続される。フリップフロップ27のQバー出力はリセット積分器29のリセットスイッチに接続される。
この回路構成では、電圧フィードバック値と電流検出値の変化により、パルス幅を1サイクル毎に変える制御となる。この結果、コイル5の電流は入力電圧波形の取り込みを省略しても入力電圧に同期した略正弦波形状となる。
特表2006−510340号公報 インターナショナルレクティファイ社 IR1150データシート(2005) インターナショナルレクティファイ社 AC−DCコンバータの力率改善(PFC)用コントロールIC μPFC IC「IR1150」シリーズ(2005)
しかしながら、従来のスイッチング電源回路では、電流検出抵抗(以下シャント抵抗という)を用いており、このシャント抵抗のコスト、およびシャント抵抗よる損失が発生するという問題があった。
また、シャント抵抗を接続するためのスイッチング素子の低電位側のパワーGNDラインの設計が制限されるという問題があった。
そこで、本発明の目的は、シャント抵抗を用いることなく、力率を改善することができるスイッチング電源回路を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明によるスイッチング電源回路は、交流電源を整流する整流手段と、スイッチング素子を含み整流手段の出力を昇圧する昇圧手段と、昇圧手段の出力を平滑する平滑手段と、スイッチング素子の主端子間の電圧を検出する第1の電圧検出手段と、第1の電圧検出手段により検出された電圧のうち、スイッチング素子がオン状態の電圧のみを選択する選択手段と、選択手段で選択された電圧を増幅し、スイッチング素子に流れる電流相当値として出力する増幅手段と、平滑手段の出力電圧を検出する第2の電圧検出手段と、電流相当値および出力電圧に基づいてパルス信号を形成し、パルス信号によりスイッチング素子を駆動する駆動手段とを備えたものである。
また、本発明によるスイッチング電源回路は、交流電源を整流する整流手段と、スイッチング素子を含み整流手段の出力を昇圧する複数の昇圧手段と、複数の昇圧手段の出力を平滑する平滑手段と、複数の昇圧手段のそれぞれのスイッチング素子の主端子間の電圧を検出する複数の第1の電圧検出手段と、複数の第1の電圧検出手段により検出したそれぞれの電圧のうち、検出対象のスイッチング素子がオン状態の電圧のみを選択する複数の選択手段と、複数の選択手段で選択された電圧をそれぞれ増幅し、スイッチング素子に流れる電流相当値として出力する複数の増幅手段と、平滑手段の出力電圧を検出する第2の電圧検出手段と、電流相当値および出力電圧に基づいて、複数のスイッチング素子に対するパルス信号を形成し、パルス信号により複数のスイッチング素子を駆動する駆動手段とを備えたものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
本発明によれば、シャント抵抗を用いることなしに入力電流を略正弦波形状に制御することができる。電流検出抵抗の削除によるコスト削減効果と共に、電流検出抵抗による損失低減効果が生じる。
また、本発明によれば、整流手段の直流低電位側からスイッチング素子の低電位側を経て1次側回路のパワーGNDラインにシャント抵抗が介在しないことから、パワーGNDを広くとる設計が容易になり、基板のパワーGNDパターンのシンプル化、ノイズの抑制、ひいては回路の信頼性を向上させることができる。
また、本発明によれば、スイッチング素子についても、低電位側に電流検出抵抗がないことは、ゲート電圧の安定化、ノイズによる誤動作を抑制することができる。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
本発明では、力率改善コンバータの電流検出抵抗を削減するため、他のパワー部品点数を増やすことなく、最小の部品構成でスイッチング素子のオン電圧を検出する手法を実現した。
(実施の形態1)
図1により、本発明の実施の形態1に係るスイッチング電源回路の構成について説明する。図1は本発明の実施の形態1に係るスイッチング電源回路の構成を示す回路図であり、スイッチング電源回路として力率改善コンバータの回路図を示している。
図1において、スイッチング電源回路は、入力フィルタ2、整流器3、コイル5、昇圧ダイオード6、パワーMOSFET8、平滑コンデンサ9、分圧抵抗11a〜11h、コンデンサ12、制御回路20から構成されている。
また、制御回路20は、ドライバ17、最大Duty回路18、スイッチ21、出力電圧制御系22、増幅器23、掛算器24、コンパレータ25、クロック26、フリップフロップ27、OR回路28、遅延回路30から構成されている。
また、交流電源1は入力フィルタ2と整流手段である整流器3を介して入力電圧4となり、全波整流波形となる。コンデンサ12の容量は比較的小さく正弦波状の波形はほとんど平滑されない。整流器3の直流側には、分圧抵抗11a、11bと共に、昇圧手段であるコイル5とスイッチング素子であるパワーMOSFET8の直列体が接続される。パワーMOSFET8のドレイン・ソース間には第1の電圧検出手段である分圧抵抗11c、11dが接続される。パワーMOSFET8のドレイン・ソース間には、昇圧ダイオード6と平滑手段である平滑コンデンサ9の直列体が接続される。
平滑コンデンサ9の両端には、第2の電圧検出手段である分圧抵抗11e、11fが接続される他、負荷10が接続される。平滑コンデンサ9の電圧を出力電圧7と称する。分圧抵抗11a、11bの中点から入力電圧検出信号15が出力され、制御回路20に入力される。同様に、分圧抵抗11c、11dの中点から素子電圧検出信号13が出力され、制御回路20に入力される。
また、分圧抵抗11e、11fの中点から出力電圧検出信号14が出力され、制御回路20に入力される。制御回路20のGND電位は、パワーMOSFET8のソース電位と同電位である。制御回路20の内部においては、出力電圧検出信号14が出力電圧制御系22に入力される。
出力電圧制御系22の出力は掛算器24に入力される。同様に、入力電圧検出信号15はゲイン45を介して掛算器24に入力される。掛算器24の出力はピーク電流指令値19としてコンパレータ25に入力される。一方、素子電圧検出信号13は選択手段であるスイッチ21を介して接地される。
また、素子電圧検出信号13は、増幅手段である増幅器23に入力される。増幅器23の出力は電流相当値31としてコンパレータ25に入力される。コンパレータ25の出力はOR回路28に入力される。また、最大Duty回路18の出力がOR回路28に入力される。OR回路28の出力はフリップフロップ27のリセットに入力される。クロック26がフリップフロップ27のセットに入力される。フリップフロップ27のQ出力はドライバ17に接続される。
ドライバ17の出力はドライブ信号33としてパワーMOSFET8のゲートに接続される。フリップフロップ27のQバー出力は遅延回路30を介してスイッチ21のゲートに接続される。
コンパレータ25、最大Duty回路18、クロック26、フリップフロップ27、ドライバ17で駆動手段を構成している。
次に、図1〜図3により、本発明の実施の形態1に係るスイッチング電源回路の動作について説明する。図2は本発明の実施の形態1に係るスイッチング電源回路の動作中の各部の波形を示す図、図3は本発明の実施の形態1に係るスイッチング電源回路の温度補償動作を示すフローチャートである。
図1において、交流電源1から入力された交流電力は、入力フィルタ2と整流器3を介して全波整流波形の入力電圧4となる。この入力電圧4は、パワーMOSFET8がオンした時、コイル5とパワーMOSFET8の経路で短絡され、コイル5に励磁エネルギーとして蓄えられる。
コイル5の励磁エネルギーは、パワーMOSFET8がオフした時に昇圧ダイオード6を介して平滑コンデンサ9に吐き出され、この動作を繰り返すことによって、出力電圧7は入力電圧4よりも高い、いわゆる昇圧動作が行なわれる。
本実施の形態においても、従来の力率改善(PFC)コンバータ例と同様に、この昇圧動作を利用して交流電源1からの入力電流を交流電源1と同位相の正弦波状に波形制御するようになっている。同時に、出力電圧7を一定の電圧(例えばDC380V)になるように制御する。
本実施の形態では、従来技術に使われているようなシャント抵抗を使用することなく回路に通流する電流を測定し、ピーク電流制御する。パワーMOSFET8のドレイン・ソース間電圧は、分圧抵抗11c、11dで分圧されて素子電圧検出信号13として制御回路20内の増幅器23に入力される。このとき、フリップフロップ27と遅延回路30により、パワーMOSFET8のゲート波形とスイッチ21のゲート波形のタイミングは図2に示すとおりとなる。
従って、パワーMOSFET8のオフ時にはスイッチ21がオンであり、素子電圧検出信号13は接地されゼロとなる。パワーMOSFET8がオンしてから遅延回路30で予め設定した微小時間を経過すると、スイッチ21はオフになり、素子電圧検出信号13の接地は解除される。遅延回路30により微小時間を設けるのは、パワーMOSFET8のターンオン時のdi/dtによるノイズを電流検出系が受けるのを防止するためである。
この結果、パワーMOSFET8のオン抵抗をRon、分圧抵抗11c、11dをそれぞれR11c、R11d、パワーMOSFET8に通流する電流をIL、素子電圧検出信号13をVsnsとすると、Vsnsは、以下の式で表される電圧となる。
Vsns=IL×Ron×R11d/(R11c+R11d)
このVsnsを増幅器23で増幅することにより、通流電流ILに比例した状態量を電流相当値31として得ることができる。
図2には、コイル5の電流と、パワーMOSFET8の電流、および電流相当値31の相関を示す。パワーMOSFET8の電流に対して電流相当値31は、遅延回路30で定めた微小時間だけターンオン時がカットされるが、その後は比例した波形となる。
一方、出力電圧7は出力電圧検出信号14として制御回路20に取り込まれ、出力電圧制御系22により、内部に持つ電圧指令値と誤差増幅され、掛算器24に出力される。さらに、入力電圧4は入力電圧検出信号15として制御回路20に取り込まれ、ゲイン45を積算されてから掛算器24に入力され、出力電圧制御系22の出力と掛け合わされ、この結果がピーク電流指令値19となる。
ピーク電流指令値19は、交流電源1の正弦波形を全波整流した波形で、その波高値は出力電圧制御系22の出力に依存したものとなる。ピーク電流指令値19はコンパレータ25に入力され、電流相当値31と比較される。
図2には、このピーク電流指令値19と電流相当値31の関係を図示している。破線で示されたピーク電流指令値19と同じ値になるまで電流相当値31が増加すると、コンパレータ25の出力がそれまでのLowからHighに反転する。この信号はOR回路28に入力される。
OR回路28には、最大Duty回路18からの信号も入力される。図2に示すように、最大Duty回路18の出力パルスとコンパレータ25の出力パルスのうち、早い方のパルスが有効となり、早い方のパルスのタイミングがフリップフロップ27のリセット端子に入力される。定常状態においては、コンパレータ25の出力パルスが最大Duty回路18の出力パルスよりも早期に出力され、この結果、電流相当値31がピーク電流指令値19と合致した時点でフリップフロップ27のリセット信号が入り、フリップフロップ27のQ出力がLowに転じる。
すなわち、パワーMOSFET8のドライブ信号33がオフとなり、パワーMOSFET8がターンオフする。フリップフロップ27のQがLowに転じるのと同時にQバーがHighに転じる。遅延回路30はHighからLowへの変化時のみ遅延を持たせ、LowからHighへの変化時には遅延を持たないため、QがLowに転じるのと同時にスイッチ21のゲートがHighとなりスイッチ21がオンする。パワーMOSFET8はドライバ17を介するためスイッチ21がオンするよりも遅延してターンオフする。
この結果、増幅器23はパワーMOSFET8のターンオフ時のドレイン電圧の跳ね上がりによる影響を受けることがない。
クロック26は、図2に示すように、一定の時間間隔でパルスを出力する。パワーMOSFET8は、クロック26によりフリップフロップ27がセットされることによりターンオンする。この結果、パワーMOSFET8は一定周期でターンオンし、出力電圧制御系22で決まる波高値のピーク電流でターンオフする。
コイル5の電流は、図2に示すようにパワーMOSFET8のターンオフ時点が最大値となる鋸歯状波となり、その概形は交流電源1の電圧波形を整流した波形と相似形となる。
パワーMOSFETのオン抵抗は温度依存性が大きいことが知られている。図1に示した回路の動作時には、パワーMOSFET8に電流が通流することによるジュール熱とスイッチング損失により、チップの温度が上昇し、これに伴ってオン抵抗が増加することが容易に予測される。
この時には、図3に示すような挙動となる。
すなわち、パワーMOSFET8の温度上昇により、オン抵抗が増加すると(S101)、比例して素子電圧検出信号13が増加し(S102)、電流相当値31が増加する(S103)。
リファレンスであるピーク電流指令値19に対して、電流相当値31が増加することは、フリップフロップ27のリセットタイミングを低温時よりも前倒しすることを意味する(S104)。パワーMOSFET8のDutyは短縮され(S105)、コイル5の電流のDC成分は減少する。この結果、出力電圧7は低下するため(S106)、出力電圧検出信号14が低下(S107)、出力電圧制御系22の出力が増加する(S108)。
この出力電圧制御系22の動作により、ピーク電流指令値19が増加し(S109)、短縮傾向にあったフリップフロップ27リセットタイミングは再び後ろ倒しされ(S110)、パワーMOSFET8のDutyが拡大(S111)、コイル5の電流が増加して出力電圧7は上昇に転じる(S112)。
このように、電流マイナループ、電圧メジャーループを持つ本実施の形態の構成においては、電流検出用に用いているパワーMOSFET8のオン抵抗の絶対精度は必要なく、電圧メジャー制御系により電圧は一定に保たれる。
パワーMOSFET8の温度変化の時定数は商用周波の1サイクル(50Hz:20ms、60Hz:16.7ms)に対して充分大きいと考えられることから、図2に示すような正弦波形の1サイクル内においてはパワーMOSFET8の温度はほぼ一定とみなすことができる。従って、パワーMOSFET8のオン抵抗の温度変化を考慮しても、図2のような高力率の入力電流を得ることができる。
このように、本実施の形態においては、従来の構成のような電流検出抵抗(シャント抵抗)を用いることなく入力電流を図2に示すような略正弦波形状に制御することができる。このため、本発明の構成を採用することにより、電流検出抵抗の削除によるコスト削減効果や、電流検出抵抗による損失低減効果が生じる。
また、図1と図14を比較すると、整流器3の直流低電位側からパワーMOSFET8のソース、平滑コンデンサ9のGNDに至るまでのパワーGNDラインに電流検出抵抗が介在しないことから、パワーGNDを広くとる設計が容易になる。
このことは、基板のパワーGNDパターンのシンプル化、ノイズの抑制、ひいては回路の信頼性向上に効果があることを示す。パワーMOSFET8についても、ソース側に電流検出抵抗がないことは、ゲート電圧の安定化、ノイズによる誤動作抑制効果をもたらす。
なお、本実施の形態においては、パワーMOSFETに代わるスイッチング素子として、通流電流に略比例してオン電圧が上昇するパワースイッチングデバイスを用いることが可能である。低損失化を目指して開発されているSiCデバイスもその候補となる。
また、本実施の形態においては、負荷10は絶縁型DC/DCコンバータとすることができ、図示している昇圧型力率改善コンバータと一体化して力率改善機能付きスイッチング電源を提供することができる。
(実施の形態2)
次に、図1および図4により、本発明の実施の形態2に係るスイッチング電源回路の構成について説明する。図4は本発明の実施の形態2に係るスイッチング電源回路の制御回路の構成を示す回路図である。
本実施の形態のスイッチング電源回路は、図1に示す実施の形態1のスイッチング電源回路の制御回路20を、図4に示す制御回路20に置き換えたものである。
図4に示す制御回路20は、図1に示す回路図の制御回路20と同様な機能を有しており、図1の制御回路20と置き換えることにより、図1の主回路と組み合わせて動作する。図4において、図1と同じ機能を有す部品、ブロックには、同じ記号を付与している。
制御回路20の内部において、出力電圧検出信号14が出力電圧制御系22に入力される。出力電圧制御系22の出力は掛算器24に入力される。同様に、入力電圧検出信号15はゲイン45を介して掛算器24に入力される。
掛算器24の出力は平均値電流指令値46として増幅器40に入力される。一方、素子電圧検出信号13はスイッチ21を介して接地される。
また、素子電圧検出信号13は、増幅器23に入力される。増幅器23の出力はスイッチ49を介して電流相当値31として増幅器40に入力される。電流相当値31のノードとGND間にはコンデンサ50が接続される。増幅器40の出力はPWMコンパレータ43に入力される。
また、最大Duty設定回路41の出力と三角波発生器42の出力がPWMコンパレータ43に入力される。PWMコンパレータ43の出力はドライバ17に入力されると共に、スイッチ49の制御端子に接続される。
ドライバ17の出力はドライブ信号33として出力され、図1のパワーMOSFET8のゲートに接続される。PWMコンパレータ43の出力はNOT回路44a、遅延回路30を介してスイッチ21のゲートに接続される。
次に、図1および図4により、本発明の実施の形態2に係るスイッチング電源回路の動作について説明する。
本実施の形態においても、従来のPFCコンバータと同様に、パワーMOSFET8をスイッチングさせることにより、昇圧動作を利用して交流電源1からの入力電流を交流電源1と同位相の正弦波状に波形制御すると同時に、出力電圧7を一定の電圧(例えばDC380V)になるように制御するようになっている。
本実施の形態では、従来技術に使われているようなシャント抵抗を使用することなく回路に通流する電流を測定し、平均値電流制御を行う。
パワーMOSFET8のドレイン・ソース間電圧は、分圧抵抗11c、11dで分圧されて素子電圧検出信号13として、図4の制御回路20内の増幅器23に入力される。このとき、PWMコンパレータ43とNOT回路44a、および遅延回路30により、パワーMOSFET8のオフ時にはスイッチ21がオンであり、素子電圧検出信号13は接地されゼロとなる。
パワーMOSFET8がオンしてから遅延回路30で予め設定した微小時間を経過すると、スイッチ21はオフになり、素子電圧検出信号13の接地は解除される。遅延回路30により微小時間を設けるのは、パワーMOSFET8のターンオン時のdi/dtによるノイズを電流検出系が受けるのを防止するためである。
この結果、パワーMOSFET8のオン抵抗をRon、分圧抵抗11c、11dをそれぞれR11c、R11d、パワーMOSFET8に通流する電流をIL、素子電圧検出信号13をVsnsとすると、Vsnsは、以下の式で表される電圧となる。
Vsns=IL×Ron×R11d/(R11c+R11d)
このVsnsを増幅器23で増幅することにより、通流電流ILに比例した状態量を電流相当値31として得ることができる。
また、パワーMOSFET8のオフ時には、PWMコンパレータ43の動作に伴ってスイッチ49がオフするため、電流相当値31はパワーMOSFET8がオン時の電流相当値31の値がコンデンサ50に維持され、その値を保持する。
パワーMOSFET8の電流に対して電流相当値31は、遅延回路30で定めた微小時間だけターンオン時がカットされるが、その後は比例した波形となる。一方、出力電圧7は出力電圧検出信号14として制御回路20に取り込まれ、出力電圧制御系22により、内部に持つ電圧指令値と誤差増幅され、掛算器24に出力される。
さらに、入力電圧4は入力電圧検出信号15として制御回路20に取り込まれ、ゲイン45を積算されてから掛算器24に入力され、出力電圧制御系22の出力と掛け合わされ、この結果が平均値電流指令値46となる。平均値電流指令値46は、交流電源1の正弦波形を全波整流した波形で、その波高値は出力電圧制御系22の出力に依存したものとなる。平均値電流指令値46は増幅器40に入力され、電流相当値31と比較される。
比較結果はPWMコンパレータ43に入力される。PWMコンパレータ43には、最大Duty設定回路41からの信号と、三角波発生器42からの三角波も入力される。最大Duty設定回路41の出力レベルと増幅器40の出力レベルが三角波と比較され、最大Duty設定回路41で設定したパルス幅をMAXとするPWMパルスが出力される。
定常状態においては、増幅器40の出力レベルが最大Duty設定回路41の出力レベルよりも低いため、増幅器40の出力に応じたPWMパルスが出力される。PWMコンパレータ43の出力に応じて、ドライバ17が動作し、パワーMOSFET8のドライブ信号33を出力する。ターンオフ時は、PWMコンパレータ43の出力がLowに転じるのと同時にスイッチ49がオフする。
また、PWMコンパレータ43がLowに転じるのと同時にNOT回路44aの出力がLowからHighに反転する。このとき、遅延回路30はHighからLowへの変化時のみ遅延を持たせ、LowからHighへの変化時には遅延を持たないため、スイッチ21のゲートがHighとなりスイッチ21がオンする。パワーMOSFET8はドライバ17を介するためスイッチ21がオンするよりも遅延してターンオフする。
この結果、増幅器23はパワーMOSFET8のターンオフ時のドレイン電圧の跳ね上がりによる影響を受けることがない。コイル5の電流はパワーMOSFET8のターンオフ時点が最大値となる鋸歯状波となり、その概形は交流電源1の電圧波形を整流した波形と相似形となる。
このように、本実施の形態においても、従来のような電流検出抵抗(シャント抵抗)を用いることなく入力電流を略正弦波形状に制御することができる。このため、本実施の形態の構成を採用することにより、電流検出抵抗の削除によるコスト削減効果や、電流検出抵抗による損失低減効果が生じる。その他、実施の形態1に記載したのと同様な効果が生じる。
(実施の形態3)
次に、図1および図5により、本発明の実施の形態3に係るスイッチング電源回路の構成について説明する。図5は本発明の実施の形態3に係るスイッチング電源回路の制御回路の構成を示す回路図である。
本実施の形態のスイッチング電源回路は、図1に示す実施の形態1のスイッチング電源回路の制御回路20を、図5に示す制御回路20に置き換えたものである。
図5に示す制御回路20は、図1に示す回路図の制御回路20と同様な機能を有しており、図1の制御回路20と置き換えることにより、図1の主回路と組み合わせて動作する。図5において、図1と同じ機能を有す部品、ブロックには、同じ記号を付与している。
図5に示す制御回路20には、図1に示す制御回路20のスイッチ21がなく、その代わりに、素子電圧検出信号13のIC20への入力部と増幅器23の間にアナログスイッチ32が接続されている。また、アナログスイッチ32の制御端子は、遅延回路30を介してフリップフロップ27のQに接続される。
次に、図1、図5、図6により、本発明の実施の形態3に係るスイッチング電源回路の動作について説明する。図6は本発明の実施の形態3に係るスイッチング電源回路の動作中の各部の波形を示す図である。
図5において、アナログスイッチ32はフリップフロップ27と遅延回路30により制御される。
図6に示すように、パワーMOSFET8のターンオン時には遅延回路30により微小時間の遅れをもってアナログスイッチ32がターンオンする。
その後、パワーMOSFET8のオン時にはアナログスイッチ32はオン状態であり、素子電圧検出信号13は増幅器23に入力される。フリップフロップ27のQがHighからLowに転じた際には、遅延回路30は遅延しないため、アナログスイッチ32は時間を置かずターンオフする。
パワーMOSFET8はフリップフロップ27のLow信号を受けてターンオフするが、ドライバ17を介するため、アナログスイッチ32のターンオフ後にパワーMOSFET8がターンオフする。
この結果、増幅器23はパワーMOSFET8のターンオフ時のドレイン電圧の跳ね上がりによる影響を受けることがない。
本実施の形態におけるその他の回路動作は、実施の形態1と同様であり、従来のような電流検出抵抗(シャント抵抗)を用いることなく入力電流を略正弦波形状に制御することができる。
このため、本実施の形態の構成を採用することにより、電流検出抵抗の削除によるコスト削減効果や、電流検出抵抗による損失低減効果が生じる。その他、実施の形態1に記載したのと同様な効果が生じる。
(実施の形態4)
次に、図1および図7により、本発明の実施の形態4に係るスイッチング電源回路の構成について説明する。図7は本発明の実施の形態4に係るスイッチング電源回路の制御回路の構成を示す回路図である。
本実施の形態のスイッチング電源回路は、図5に示す実施の形態3のスイッチング電源回路の制御回路20を、図7に示す制御回路20に置き換えたものであり、実施の形態3の制御回路20にパワーMOSFET8の短絡検出回路を付加したものである。
図7において、素子電圧検出信号13はアナログスイッチ34を介してコンパレータ36の+入力に接続される。アナログスイッチ34のゲートはフリップフロップ27のQバー出力に接続される。基準電圧35がコンパレータ36の−入力に接続される。コンパレータ36の出力はフリップフロップ37のリセットに入力される。フリップフロップ27のQ出力が立下りエッジ検出回路38を介してフリップフロップ37のセットに入力される。フリップフロップ37のQ出力がフィルタ51を介して短絡検出信号39として制御回路20の外部、例えば、上位の装置などに出力される。他の構成は実施の形態3の制御回路20と同様であり、また、本実施の形態のスイッチング電源回路の基本動作は、実施の形態3と同様である。
次に、図1、図7、図8により、本発明の実施の形態4に係るスイッチング電源回路の短絡検出の動作について説明する。図8は本発明の実施の形態4に係るスイッチング電源回路の動作中の各部の波形を示す図である。
パワーMOSFET8のゲート信号とアナログスイッチ32、アナログスイッチ34のゲート信号はそれぞれ図8に示すとおりである。
アナログスイッチ34のゲート信号はパワーMOSFET8のゲート信号と逆位相となっており、パワーMOSFET8のオフ時の電圧がコンパレータ36の+端子に入力され、パワーMOSFET8のオン時はコンパレータ36の+端子は高インピーダンスとなる。
パワーMOSFET8がターンオフする際には、フリップフロップ27のQ出力がHighからLowに反転する。立下りエッジ検出回路38では、この変化を受けてフリップフロップ37にセット信号を入力し、フリップフロップ37のQ出力がLowからHighに反転する。
このとき、パワーMOSFET8のターンオフにより、素子電圧検出信号13の電圧はほぼゼロから出力電圧7にまで急激に上昇する。このときアナログスイッチ34はターンオンするため、コンパレータ36の+端子にはパワーMOSFET8のドレイン電圧を分圧抵抗11c、11d(図1参照)で分圧した電圧値が印加される。
基準電圧35は出力電圧7を分圧抵抗11c、11dで分圧した電圧よりも充分低く設定しているため、コンパレータ36はパワーMOSFET8のターンオフを受けてLowからHighに反転し、フリップフロップ37はリセットされる。
従って、ターンオフ時には上記のような動作によって、一旦Highに反転したフリップフロップ37のQ出力はすぐにリセットされLowになる。
このため、フリップフロップ37のQ出力のこの変化はフィルタ51でカットされ、短絡検出信号39はLowのままで変化がない。
ここで、パワーMOSFET8が短絡故障したことを想定する。パワーMOSFET8が完全に短絡故障すると、素子電圧検出信号13による電流検出ができなくなり、所定のパルス幅でコンパレータ25が反転しないことが考えられる。
この際には、最大Duty回路18の出力タイミングでフリップフロップ27がリセットされ、ドライバ17からパワーMOSFET8にオフ信号が伝達される。一方、パワーMOSFET8が正常なオン時よりも大きなインピーダンスで短絡故障した場合には、素子電圧検出信号13による正常な電流検出ができなくなり、所定のパルス幅よりも短い時間でコンパレータ25が反転する。
いずれにしても、パワーMOSFET8が短絡状態に陥った状態でフリップフロップ27がリセットした場合でも、フリップフロップ27のQ出力の立下りエッジ検出回路38により、フリップフロップ37がセットされる。
ところが、素子電圧検出信号13はパワーMOSFET8の短絡により、出力電圧7にまで上昇しないことから、コンパレータ36は正常に反転せず、フリップフロップ37にリセット信号が入らない。
この結果、フリップフロップ37はセットされた状態のままとなり、フリップフロップ37のQ出力がHigh状態で持続、短絡検出信号39が出力されることとなる。
このように、本実施の形態においては、シャント抵抗の削除により、従来のパワーMOSFETの短絡検出方法を用いることはできないが、上記のような方式により、短絡が発生してから最初のターンオフ時点でパワーMOSFETの短絡状態を検出することが可能となる。
この方法を用いることにより、実施の形態1に記載した効果と共に、高い信頼性を確保することができる。
(実施の形態5)
次に、図1および図9により、本発明の実施の形態5に係るスイッチング電源回路の構成について説明する。図9は本発明の実施の形態5に係るスイッチング電源回路の制御回路の構成を示す回路図であり、臨界モードで制御を行う回路を示している。
本実施の形態のスイッチング電源回路は、図1に示す実施の形態1のスイッチング電源回路の制御回路20を、図9に示す制御回路20に置き換えたものである。
図9に示す制御回路20は、図1に示す回路図の制御回路20と同様な機能を有しており、図1の制御回路20と置き換えることにより、図1の主回路と組み合わせて動作する。図9において、図1と同じ機能を有す部品、ブロックには、同じ記号を付与している。
制御回路20の内部において、出力電圧検出信号14が出力電圧制御系22に入力される。出力電圧制御系22の出力は掛算器24に入力される。同様に、入力電圧検出信号15はゲイン45を介して掛算器24に入力される。掛算器24の出力はピーク電流指令値19としてコンパレータ25に入力される。一方、素子電圧検出信号13はアナログスイッチ32を介して増幅器23に入力される。増幅器23の出力は電流相当値31としてコンパレータ25に入力される。
コンパレータ25の出力はOR回路28に入力される。一方、素子電圧検出信号13はコンパレータ36の−端子に入力される。コンパレータ36の+端子には基準電圧35が接続される。コンパレータ36の出力はAND回路48と最大オン時間回路47に入力される。最大オン時間回路47の出力はOR回路28に入力される。
OR回路28の出力はフリップフロップ27のリセットに入力される。また、OR回路28の出力はNOT回路44bを介してAND回路48に入力される。AND回路48の出力はフリップフロップ27のセットに入力される。フリップフロップ27のQ出力はドライバ17に入力されると共に、遅延回路30を介してアナログスイッチ32の制御端子に接続される。ドライバ17の出力はドライブ信号33として出力され、図1のパワーMOSFET8のゲートに接続される。
次に、図1、図9、図10により、本発明の実施の形態5に係るスイッチング電源回路の動作について説明する。図10は本発明の実施の形態5に係るスイッチング電源回路の動作中の各部の波形を示す図である。
本実施の形態においても、従来の力率改善(PFC)コンバータ例と同様に、昇圧動作を利用して交流電源1からの入力電流を交流電源1と同位相の正弦波状に波形制御すると同時に、出力電圧7を一定の電圧(例えばDC380V)になるように制御する。
本実施の形態では、従来技術に使われているようなシャント抵抗を使用することなく回路に通流する電流を測定し、ピーク電流制御する。
パワーMOSFET8のドレイン・ソース間電圧は、分圧抵抗11c、11dで分圧されて素子電圧検出信号13として制御回路20内に入力され、アナログスイッチ32を介して増幅器23に入力される。
このとき、フリップフロップ27と遅延回路30により、パワーMOSFET8のゲート波形とアナログスイッチ32のゲート波形のタイミングは、図10に示すとおりとなる。
従って、パワーMOSFET8のオフ時にはアナログスイッチ32もオフであり、素子電圧検出信号13はカットされる。パワーMOSFET8がオンしてから遅延回路30で予め設定した微小時間を経過すると、アナログスイッチ32はオンになり、素子電圧検出信号13のカットは解除される。遅延回路30により微小時間を設けるのは、パワーMOSFET8のターンオン時のdi/dtによるノイズを電流検出系が受けるのを防止するためである。
この結果、パワーMOSFET8のオン抵抗をRon、分圧抵抗11c、11dをそれぞれR11c、R11d、パワーMOSFET8に通流する電流をIL、素子電圧検出信号13をVsnsとすると、Vsnsは、以下の式で表される電圧となる。
Vsns=IL×Ron×R11d/(R11c+R11d)
このVsnsを増幅器23で増幅することにより、通流電流ILに比例した状態量を電流相当値31として得ることができる。
図10にはコイル5の電流と、パワーMOSFET8の電流、および電流相当値31の相関を示す。パワーMOSFET8の電流に対して電流相当値31は、遅延回路30で定めた微小時間だけターンオン時がカットされるが、その後は比例した波形となる。一方、出力電圧7は出力電圧検出信号14として制御回路20に取り込まれ、出力電圧制御系22により、内部に持つ電圧指令値と誤差増幅され、掛算器24に出力される。
さらに、入力電圧4は入力電圧検出信号15として制御回路20に取り込まれ、ゲイン45を積算されてから掛算器24に入力され、出力電圧制御系22の出力と掛け合わされ、この結果がピーク電流指令値19となる。
ピーク電流指令値19は、交流電源1の正弦波形を全波整流した波形で、その波高値は出力電圧制御系22の出力に依存したものとなる。ピーク電流指令値19はコンパレータ25に入力され、電流相当値31と比較される。図10には、このピーク電流指令値19と電流相当値31の関係を図示している。破線で示されたピーク電流指令値19と同じ値になるまで電流相当値31が増加すると、コンパレータ25の出力がそれまでのLowからHighに反転する。この信号は図9のOR回路28に入力される。
OR回路28には、最大オン時間回路47からの信号も入力される。図10に示すように、最大オン時間回路47は、パワーMOSFET8がターンオンした時点から起算して所定の一定時間後にパルスを出力する。この最大オン時間回路47の出力パルスとコンパレータ25の出力パルスのうち、早い方のパルスが有効となり、早い方のパルスのタイミングがフリップフロップ27のリセットに入力される。
定常状態においては、コンパレータ25の出力パルスが最大オン時間回路47の出力パルスよりも早期に出力され、この結果、電流相当値31がピーク電流指令値19と合致した時点でフリップフロップ27のリセット信号が入り、フリップフロップ27のQ出力がLowに転じる。すなわちパワーMOSFET8のドライブ信号33がオフとなり、パワーMOSFET8がターンオフする。
遅延回路30は、HighからLowへの変化時のみ遅延を持たせ、LowからHighへの変化時には遅延を持たないため、フリップフロップ27のQ出力がLowに転じるのと同時にアナログスイッチ32のゲートがHighとなりアナログスイッチ32がオフする。パワーMOSFET8はドライバ17を介するため、アナログスイッチ32がオフするよりも遅れてターンオフする。
この結果、増幅器23はパワーMOSFET8のターンオフ時のドレイン電圧の跳ね上がりによる影響を受けることがない。
パワーMOSFET8がターンオフすると、コイル5の電流は、図10に示すように、単調に減少してゼロとなる。コイル5の電流がゼロになると、昇圧ダイオード6(図1参照)がターンオフし、それまで出力電圧7印加されていたパワーMOSFET8のドレイン電圧は、図10に示すようにゼロまで低下する。
この電圧変化により、コンパレータ36の出力はそれまでのLowからHighに反転する。このHigh信号はAND回路48に入力されると共に、最大オン時間回路47にも入力される。最大オン時間回路47ではこの信号を契機に所定の時間経過後にパルス波形を出力する。これがパワーMOSFET8の最大オン幅となる。コンパレータ36の出力がLowからHighに反転した時、OR回路28の出力はLowレベルであり、AND回路48の出力はこのコンパレータ36のLow→Highの変化に伴いHighレベルとなる。
そして、フリップフロップ27はセットされ、Q出力はLow→Highとなる。パワーMOSFET8はフリップフロップ27がセットされることによりターンオンする。この結果、パワーMOSFET8はコイル5の電流がゼロに低下した時点でターンオンし、出力電圧制御系22で決まる波高値のピーク電流でターンオフする、いわゆる臨界電流モードで動作する。
コイル5の電流は、図10に示すようにパワーMOSFET8のターンオフ時点が最大値、ターンオン時点の最低値がゼロとなる鋸歯状波となり、その概形は交流電源1の電圧波形を整流した波形と相似形となる。本実施の形態においても、他の実施の形態と同様な効果が生じる。
(実施の形態6)
図11および図12により、本発明の実施の形態6に係るスイッチング電源回路の構成について説明する。図11は本発明の実施の形態6に係るスイッチング電源回路の主回路を示す回路図、図12は本発明の実施の形態6に係るスイッチング電源回路の制御回路を示す回路図であり、図11および図12は、スイッチング電源回路として2相インターリーブ構成力率改善コンバータの回路図を示している。
図11および図12に示す回路図は、実施の形態1の図1に示す回路をベースとして2相に展開したものであり、その各相の動作は、実施の形態1に述べたとおりである。
図11において、図1との構成の差異は以下のとおりである。
すなわち、コンデンサ12にコイル5aとパワーMOSFET8aの直列体、コイル5bとパワーMOSFET8bの直列体が並列に接続される。パワーMOSFET8aのドレインと平滑コンデンサ9の間に昇圧ダイオード6aが接続され、パワーMOSFET8bのドレインと平滑コンデンサ9の間に昇圧ダイオード6bが接続される。
パワーMOSFET8aのドレイン・ソース間に分圧抵抗11c、11dが接続され、その中点から素子電圧検出信号13aが出力される。パワーMOSFET8bのドレイン・ソース間に分圧抵抗11g、11hが接続され、その中点から素子電圧検出信号13bが出力される。
また、図12において、図1との差異は以下のとおりである。
図12において、素子電圧検出信号13aが増幅器23aに入力されると共に、スイッチ21aに接続される。素子電圧検出信号13bが増幅器23bに入力されると共に、スイッチ21bに接続される。増幅器23aの出力が電流相当値31aとしてコンパレータ25aに入力される。
増幅器23bの出力が電流相当値31bとしてコンパレータ25bに入力される。ピーク電流指令値19がコンパレータ25a、25bに入力される。コンパレータ25aの出力はOR回路28aに入力される。コンパレータ25bの出力はOR回路28bに入力される。
また、最大Duty回路18aの出力がOR回路28aに入力される。最大Duty回路18bの出力がOR回路28bに入力される。OR回路28aの出力はフリップフロップ27aのリセットに入力される。OR回路28bの出力はフリップフロップ27bのリセットに入力される。クロック26aがフリップフロップ27aのセットに入力される。クロック26bがフリップフロップ27bのセットに入力される。フリップフロップ27aのQ出力はドライバ17aに接続される。フリップフロップ27bのQ出力はドライバ17bに接続される。
ドライバ17aの出力はドライブ信号33aとしてパワーMOSFET8aのゲートに接続される。ドライバ17bの出力はドライブ信号33bとしてパワーMOSFET8bのゲートに接続される。フリップフロップ27aのQバー出力は遅延回路30aを介してスイッチ21aのゲートに接続される。フリップフロップ27bのQバー出力は遅延回路30bを介してスイッチ21bのゲートに接続される。
本実施の形態の2相のスイッチング電源回路の個々の動作は、実施の形態1で説明したのと同様である。
本実施の形態においては、クロック26aとクロック26bのパルスは同一周波数、かつ180度の位相差を持つ。同様に、最大Duty回路18aと18bにおいても、出力パルスは180度の位相差を持つ。
このことにより、2相のPFCコンバータは、コイル5a、コイル5bの通流電流がピーク電流指令値19という共通の電流指令値を持ち、かつ、それぞれ180度の位相差を持つインターリーブ動作をすることとなり、コイル5a電流とコイル5b電流の合計はそれぞれのリプル分を相殺した滑らかな波形となる。
この滑らかな電流波形を交流電源1から入力することにより、図1に示す入力フィルタの小形化が可能になる。
本実施の形態においても、シャント抵抗を有しないことによる効果が生じることとなり、従来に対し、低コスト化、低ノイズ化、省部品化した力率改善コンバータを提供できる。
また、本実施の形態においては、ポピュラーな2相インターリーブの例を示したが、これに限らず、3相以上のインターリーブ構成にも展開可能であり、同様な効果が生じる。
なお、本実施の形態で述べたインターリーブ方式力率改善コンバータの動作としては、電流連続モード、電流臨界モード、電流断続(不連続)モードが考えられる。図12は電流連続モードの制御回路を示しているが、電流臨界モード、電流断続(不連続)モードに関しても制御回路を変更することで対応が可能である。
(実施の形態7)
図13により、本発明の実施の形態7に係るスイッチング電源回路の構成について説明する。図13は本発明の実施の形態7に係るスイッチング電源回路の構成を示す回路図であり、入力電圧センサレス構成の力率改善コンバータの回路図を示している。
図13において、交流電源1は入力フィルタ2と整流器3を介して入力電圧4となり、全波整流波形となる。コンデンサ12の容量は比較的小さく正弦波状の波形はほとんど平滑されない。整流器3の直流側には、コイル5とパワーMOSFET8の直列体が接続される。
パワーMOSFET8のドレイン・ソース間には昇圧ダイオード6と平滑コンデンサ9の直列体、および分圧抵抗11c、11dが接続される。平滑コンデンサ9の両端には分圧抵抗11e、11fが接続される他、負荷10が接続される。平滑コンデンサ9の電圧を出力電圧7と称する。
分圧抵抗11c、11dの中点から素子電圧検出信号13が出力され、制御回路20に入力される。分圧抵抗11e、11fの中点から出力電圧検出信号14が出力され、制御回路20に入力される。
制御回路20の内部においては、出力電圧検出信号14が出力電圧指令値Vrefから減算され、その誤差が増幅器23に入力され誤差増幅される。その出力はリセット積分器29に入力される。一方、素子電圧検出信号13は、スイッチ21を介して接地されると共に、増幅器23に入力される。
増幅器23の出力は、増幅器23の出力値から減算されてコンパレータ25の−端子に入力される。リセット積分器29の出力はコンパレータ25の+端子に入力され、−端子の入力値と比較される。コンパレータ25の出力がフリップフロップ27のリセットに入力される。フリップフロップ27のセットにクロック26が入力される。フリップフロップ27のQ出力は制御回路20の外部のドライバ17に接続される。ドライバ17の出力はパワーMOSFET8のゲートに接続される。フリップフロップ27のQバー出力はリセット積分器29のリセットスイッチに接続されると共に、遅延回路30を介してスイッチ21のゲートに接続される。
この回路構成では、出力電圧検出信号14と電流検出値(増幅器23出力値)の変化により、パワーMOSFET8のオンパルス幅を1サイクル毎に変える制御となる。この結果、入力電圧波形の取り込みを省略し、また、電流検出抵抗を省略しても、コイル5の電流は入力電圧に同期した略正弦波形状にすることが可能となる。
本実施の形態においても、他の実施の形態と同様な、電流検出抵抗を省略することに対する効果を得ることが可能である。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
本発明は、商用交流電力を入力して動作するあらゆる電機機器、空調機器、家庭電化製品、パソコン、サーバ等の情報機器に適用できる。
本発明の実施の形態1に係るスイッチング電源回路の構成を示す回路図である。 本発明の実施の形態1に係るスイッチング電源回路の動作中の各部の波形を示す図である。 本発明の実施の形態1に係るスイッチング電源回路の温度補償動作を示すフローチャートである。 本発明の実施の形態2に係るスイッチング電源回路の制御回路の構成を示す回路図である。 本発明の実施の形態3に係るスイッチング電源回路の制御回路の構成を示す回路図である。 本発明の実施の形態3に係るスイッチング電源回路の動作中の各部の波形を示す図である。 本発明の実施の形態4に係るスイッチング電源回路の制御回路の構成を示す回路図である。 本発明の実施の形態4に係るスイッチング電源回路の動作中の各部の波形を示す図である。 本発明の実施の形態5に係るスイッチング電源回路の制御回路の構成を示す回路図である。 本発明の実施の形態5に係るスイッチング電源回路の動作中の各部の波形を示す図である。 本発明の実施の形態6に係るスイッチング電源回路の主回路を示す回路図である。 本発明の実施の形態6に係るスイッチング電源回路の制御回路を示す回路図である。 本発明の実施の形態7に係るスイッチング電源回路の構成を示す回路図である。 従来のスイッチング電源回路の構成を示す回路図である。
符号の説明
1…交流電源、2…入力フィルタ、3…整流器、4…入力電圧、5,5a,5b…コイル、6,6a,6b…昇圧ダイオード、7…出力電圧、8,8a,8b…パワーMOSFET、9…平滑コンデンサ、10…負荷、11a〜11h…分圧抵抗、12…コンデンサ、13,13a,13b…素子電圧検出信号、14…出力電圧検出信号、15…入力電圧検出信号、16…電流検出抵抗、17,17a,17b…ドライバ、18,18a,18b…最大Duty回路、19…ピーク電流指令値、20…制御回路、21,21a,21b…スイッチ、22…出力電圧制御系、23,23a,23b…増幅器、24…掛算器、25,25a,25b…コンパレータ、26,26a,26b…クロック、27,27a,27b…フリップフロップ、28,28a,28b…OR回路、29…リセット積分器、30,30a,30b…遅延回路、31,31a,31b…電流相当値、32…アナログスイッチ、33,33a,33b…ドライブ信号、34…アナログスイッチ、35…基準電圧、36…コンパレータ、37…フリップフロップ、38…立下りエッジ検出回路、39…短絡検出信号、40…増幅器、41…最大Duty設定回路、42…三角波発生器、43…PWMコンパレータ、44a、44b…NOT回路、45…ゲイン、46…平均値電流指令値、47…最大オン時間回路、48…AND回路、49…スイッチ、50…コンデンサ、51…フィルタ。

Claims (6)

  1. 交流電源を整流する整流手段と、
    スイッチング素子を含み前記整流手段の出力を昇圧する昇圧手段と、
    前記昇圧手段の出力を平滑する平滑手段と、
    前記スイッチング素子の主端子間の電圧を、前記主端子間の電圧が分圧された電圧として検出する第1の電圧検出手段と、
    前記第1の電圧検出手段により検出された電圧のうち、前記スイッチング素子がオン状態の電圧のみを選択し、それ以外はGND電位とする選択手段と、
    前記選択手段で選択された電圧を増幅し、前記スイッチング素子に流れる電流相当値として出力する増幅手段と、
    前記平滑手段の出力電圧を検出する第2の電圧検出手段と、
    前記電流相当値および前記出力電圧に基づいてパルス信号を形成し、前記パルス信号により前記スイッチング素子を駆動する駆動手段とを備え
    前記選択手段、前記増幅手段、および前記駆動手段からなる制御回路のGND電位は前記スイッチング素子の低電位側と同電位であることを特徴とするスイッチング電源回路。
  2. 請求項1記載のスイッチング電源回路において、
    前記選択手段、前記増幅手段、および前記駆動手段を1つの集積回路内に搭載したことを特徴とするスイッチング電源回路。
  3. 請求項1または2記載のスイッチング電源回路において、
    前記選択手段、前記増幅手段、および前記駆動手段による制御系は、前記出力電圧をメジャーループに、かつ前記電流相当値をマイナーループに用いることを特徴とするスイッチング電源回路。
  4. 請求項1〜のいずれか1項記載のスイッチング電源回路において、
    前記整流手段の低電位側、前記スイッチング素子の低電位側、および前記平滑手段の低電位側が同電位であることを特徴とするスイッチング電源回路。
  5. 請求項1〜のいずれか1項記載のスイッチング電源回路において、
    前記第1の電圧検出手段により検出された電圧に基づいて、前記スイッチング素子の短絡を検出する短絡検出手段を備えたことを特徴とするスイッチング電源回路。
  6. 交流電源を整流する整流手段と、
    スイッチング素子を含み前記整流手段の出力を昇圧する複数の昇圧手段と、
    前記複数の昇圧手段の出力を平滑する平滑手段と、
    前記複数の昇圧手段のそれぞれの前記スイッチング素子の主端子間の電圧を、前記主端子間の電圧が分圧された電圧として検出する複数の第1の電圧検出手段と、
    前記複数の第1の電圧検出手段により検出したそれぞれの電圧のうち、検出対象のスイッチング素子がオン状態の電圧のみを選択し、それ以外はGND電位とする複数の選択手段と、
    前記複数の選択手段で選択された電圧をそれぞれ増幅し、前記スイッチング素子に流れる電流相当値として出力する複数の増幅手段と、
    前記平滑手段の出力電圧を検出する第2の電圧検出手段と、
    前記電流相当値および前記出力電圧に基づいて、前記複数のスイッチング素子に対するパルス信号を形成し、前記パルス信号により前記複数のスイッチング素子を駆動する駆動手段とを備え
    前記選択手段、前記増幅手段、および前記駆動手段からなる制御回路のGND電位は前記スイッチング素子の低電位側と同電位であることを特徴とするスイッチング電源回路。
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