JP2013236424A - 電源装置の制御回路 - Google Patents

Abstract

【課題】力率改善と、過渡応答の遅れの抑制との両立を図る。
【解決手段】エラーアンプ１２は、電圧Ｖｆｂと基準電圧Ｖｒｅｆとを比較し、位相補償回路１３と協同して誤差信号Ｖｃｏｍｐを生成する。ＡＣ検出回路１４は、入力電圧信号Ｖｉｓにより低電圧系か高電圧系かを判断して、エラーアンプ１２のゲインを切り替える。電圧信号Ｖｉｓがあらかじめ設定したしきい値よりも低い場合は（例えば、入力電圧Ｖｉが１００Ｖａｃ系に該当する場合）、位相補償回路１３の過渡応答を速くするため、ＡＣ検出回路１４は、エラーアンプ１２のゲインを高くする。また、電圧信号Ｖｉｓがあらかじめ設定したしきい値よりも高い場合は（例えば、入力電圧Ｖｉが２００Ｖａｃ系に該当する場合）、力率を高くするため、ＡＣ検出回路１４は、エラーアンプ１２のゲインを低くする。
【選択図】図４

Description

本発明は、力率改善型の電源装置の制御回路に関する。

交流電源を入力とするスイッチングコンバータ（スイッチング電源装置）は、入力と出力を結ぶスイッチング素子をスイッチング動作させることにより、全波整流された交流入力電圧を所望レベルの直流出力電圧に変換して負荷に供給するものであり、電子機器等に広く使用されている。

また、商用電力システムの安定化・安全化のため、例えば、消費電力が７５Ｗを超えるようなスイッチングコンバータに対しては、力率改善が求められている。力率改善によって、配電設備系統の負担を軽減し、電力コストを削減することができる。

力率改善型のスイッチングコンバータでは、誘導性負荷の場合、入力電圧に対して入力電流の位相が遅れるため、この位相を合わせる方向に調整することで力率を向上させる。また、出力電圧を基準電圧と比較するエラーアンプと、比較結果である誤差信号の位相を補償する位相補償回路とが設けられている。

高力率を得るためには、エラーアンプのゲインや、位相補償回路の位相補償定数（時定数）を適切な値に設定することになるが、位相補償回路が付加された回路においては、特に入力電圧が低くなるときは、過渡応答が遅くなり応答性が低下することがあった。

この過渡応答の遅れを改善するために、出力電圧を検出して、検出電圧のオーバーシュートまたはアンダーシュートが大きくなった場合に、エラーアンプのゲインを急増加させる技術が提案されている（特許文献１）。

特開２０１１−２１１８２８号公報

しかし、上記のような特開２０１１−２１１８２８号公報の技術では、入力電圧が高いときは、電源ゲインも高くなるので、この状態でさらにエラーアンプのゲインを急増加させると、出力電圧が発振してしまう可能性があるといった問題があった。また、入力電圧が低いときは、出力電圧のアンダーシュートについても、適切な位相補償定数を設定し難く、設計が困難であるといった問題があった。

本発明はこのような点に鑑みてなされたものであり、力率改善と、過渡応答の遅れの抑制との両立を図った電源装置の制御回路を提供することを目的とする。

上記課題を解決するために、整流された交流入力電圧を直流の出力電圧に変換する電源装置の制御回路が提供される。電源装置の制御回路は、誤差信号生成部、位相補償部および入力電圧検出部を備える。誤差信号生成部は、出力電圧を検出し、検出した出力側検出電圧と、基準電圧との差を増幅した信号を出力する。位相補償部は、誤差信号生成部と協同して誤差信号を生成する。入力電圧検出部は、交流入力電圧を検出し、検出した入力側検出電圧に応じて、誤差信号生成部のゲインを切り替える。

力率改善と、過渡応答の遅れの抑制との両立を図ることが可能になる。

電源装置の制御回路の主要部の構成例を示す図である。 昇圧方式の力率改善型のスイッチング電源装置の構成例を示す図である。 従来技術におけるＦＢ電圧とエラーアンプの出力電流との関係を示す図である。 実施の形態のスイッチング電源装置の構成例を示す図である。 ＦＢ電圧とエラーアンプの出力電流との関係を示す図である。 エラーアンプの構成例を示す図である。 ＡＣ検出回路の構成例を示す図である。

以下、実施の形態を図面を参照して説明する。図１は電源装置の制御回路の主要部の構成例を示す図である。電源装置１は、整流された交流入力電圧を直流の出力電圧に変換する装置であり、誤差信号生成部１ａ、位相補償部１ｂおよび入力電圧検出部１ｃを備える。

誤差信号生成部１ａは、誤差信号を生成するために、出力電圧から検出した出力側検出電圧と、基準電圧との差を増幅した信号を出力する。位相補償部１ｂは誤差信号生成部１ａの周波数特性を考慮して位相補償を行うことにより、誤差信号生成部１ａと協同して誤差信号を生成する。

入力電圧検出部１ｃは、交流入力電圧を表す入力側検出電圧と、あらかじめ設定したしきい値との比較結果に基づき、入力側検出電圧が高電圧系であるが低電圧系であるかを判断して誤差信号生成部１ａのゲインを切り替える。

この場合、入力電圧検出部１ｃは、入力側検出電圧が交流入力電圧の半周期の間常にしきい値よりも低く、低電圧系（例えば１００Ｖａｃ系）であると判断した場合は、誤差信号生成部１ａのゲインを上昇させる。また、交流入力電圧の半周期の間に入力側検出電圧がしきい値よりも高いときがあり、高電圧系（例えば２００Ｖａｃ系）であると判断した場合は、誤差信号生成部１ａのゲインを低下させる。

ここで、図１に示すグラフは、出力側検出電圧（電源装置の出力電圧Ｖｏの検出値）と誤差信号生成部１ａの直接の出力である電流信号（誤差電流信号）Ｉｅｒｒとの関係を示しており、横軸は出力側検出電圧、縦軸は電流信号（誤差電流信号）Ｉｅｒｒである。

入力電圧検出部１ｃでは、低電圧系であると判断した場合は、誤差信号生成部１ａから出力される電流信号（誤差電流信号）Ｉｅｒｒの電流値を上げてゲインを上昇させる。また、高電圧系であると判断した場合は、誤差信号生成部１ａから出力させる電流信号（誤差電流信号）Ｉｅｒｒの電流値を下げてゲインを低下させる。

次に電源装置１の制御回路の詳細について説明する前に、本発明が解決すべき課題について詳しく説明する。図２は昇圧方式の力率改善型のスイッチング電源装置の構成例を示す図である。

昇圧方式の力率改善型のスイッチング電源装置１００は、入力コンデンサＣ１、昇圧インダクタＬ１、スイッチング素子（ＮチャネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor））Ｑ１、整流ダイオードＤ１、出力コンデンサＣ２、入力電圧検出抵抗Ｒ１、Ｒ２、動作電流検出抵抗Ｒ３、オンオフ指示回路１０１、出力電圧検出抵抗Ｒ４、Ｒ５、基準電源部Ｖｏ、電圧電流変換型の増幅回路であるエラーアンプ（ＯＴＡ：Operational Transconductance Amplifier）１０２および位相補償回路１０３を備えている。なお、位相補償回路１０３は、コンデンサＣ３、Ｃ４および抵抗Ｒ６を含む。

最初に各素子の接続関係について説明する。入力コンデンサＣ１の一端は、抵抗Ｒ１の一端とインダクタＬ１の一端と接続し、入力コンデンサＣ１の他端は、オンオフ指示回路１０１の入力端子ｉ２と抵抗Ｒ３の一端と接続する。

抵抗Ｒ１の他端は、抵抗Ｒ２の一端とオンオフ指示回路１０１の入力端子ｉ１と接続する。インダクタＬ１の他端は、スイッチング素子Ｑ１のドレインとダイオードＤ１のアノードと接続する。スイッチング素子Ｑ１のゲートは、オンオフ指示回路１０１の出力端子ｏ１と接続する。

ダイオードＤ１のカソードは、抵抗Ｒ４の一端と、コンデンサＣ２の正極性側端子と接続する。抵抗Ｒ４の他端は、抵抗Ｒ５の一端とエラーアンプ１０２の反転入力端子（−）と接続する。エラーアンプ１０２の非反転入力端子（＋）は基準電源部Ｖｏの一端と接続する。

エラーアンプ１０２の出力端子は、抵抗Ｒ６の一端とコンデンサＣ３の一端とオンオフ指示回路１０１の入力端子ｉ３と接続し、抵抗Ｒ６の他端は、コンデンサＣ４の一端と接続する。

コンデンサＣ３の他端は、抵抗Ｒ２の他端と、抵抗Ｒ３の他端と、コンデンサＣ４の他端と、基準電源部Ｖｏの他端（ＧＮＤ）と、スイッチング素子Ｑ１のソースと、ＧＮＤと、抵抗Ｒ５の他端と、コンデンサＣ２の負極性側端子と接続する。

次に動作について説明する。整流器（図示せず）側で交流入力電圧を全波整流して得られた入力電圧Ｖｉは、入力電圧検出抵抗Ｒ１、Ｒ２によって分圧され、分圧によって生成された電圧信号Ｖｉｓは、オンオフ指示回路１０１の入力端子ｉ１へ送られる。

オンオフ指示回路１０１は、入力端子ｉ２に入力されるインダクタ電流検出信号（抵抗Ｒ３によって、抵抗Ｒ３に流れるインダクタ電流を電圧に変換した信号）によりインダクタＬ１に流れる電流がゼロになったと判断すると、もしくは内部の発振回路によりトリガーがかけられると、出力端子ｏ１からＨレベル信号を出力し、スイッチング素子Ｑ１をオンする。スイッチング素子Ｑ１がオンすると、昇圧インダクタＬ１を介して電流が流れる。このとき、昇圧インダクタＬ１にエネルギーが蓄えられる。

出力電圧Ｖｏは、出力電圧検出抵抗Ｒ４、Ｒ５で分圧され、分圧された電圧（ＦＢ（フィードバック）電圧）Ｖｆｂは、Ｖ／Ｉ（電圧／電流）変換機能を有するエラーアンプ１０２に入力される。エラーアンプ１０２は、ＦＢ電圧Ｖｆｂと基準電圧Ｖｒｅｆとを比較し、その比較結果にもとづき電流信号（誤差電流信号）Ｉｅｒｒを出力する。なお、電流信号Ｉｅｒｒは、位相補償回路１０３に対するソース電流の場合とシンク電流の場合の、両方の場合がある。

エラーアンプ１０２から出力される電流信号Ｉｅｒｒは、コンデンサＣ３、Ｃ４および抵抗Ｒ６を含む位相補償回路１０３により電圧信号である誤差信号Ｖｃｏｍｐに変換され（電流信号Ｉｅｒｒが抵抗Ｒ６とコンデンサＣ４の直列回路と、コンデンサＣ３とに分流され、分流された電流がコンデンサＣ３，Ｃ４，抵抗Ｒ４の両端電圧を発生させる。）、この誤差信号Ｖｃｏｍｐがオンオフ指示回路１０１の入力端子ｉ３に送られる。オンオフ指示回路１０１は、抵抗Ｒ１、Ｒ２の接続点の電圧である電圧信号Ｖｉｓと、エラーアンプ１０２から出力されて、位相補償回路１０３を介して入力される誤差信号Ｖｃｏｍｐとを乗算する。そして、乗算結果をスイッチング素子Ｑ１のインダクタ電流検出信号の目標値とする。

オンオフ指示回路１０１は、インダクタ電流検出信号が目標値に達すると、Ｌレベル信号を出力してスイッチング素子Ｑ１をオフする。スイッチング素子Ｑ１がオフすると、昇圧インダクタＬ１に蓄えられたエネルギーが入力電圧Ｖｉに重畳され、整流ダイオードＤ１および出力コンデンサＣ２を介して外部に出力される。

このとき、昇圧インダクタＬ１のエネルギーの放出が終了すると、もしくは内部の発振回路によりトリガーがかけられると、再びスイッチング素子Ｑ１がオンする。このような動作を繰り返すことにより、所定の出力電圧を得ながら力率改善が行われる。

次にスイッチング電源装置１００と、特許文献１として上記した特開２０１１−２１１８２８号公報（以下、従来技術と呼ぶ）との問題点について説明する。スイッチング電源装置１００において、高力率を得るためには、エラーアンプ１０２のゲインと、位相補償回路１０３のコンデンサＣ３、Ｃ４の容量値および抵抗Ｒ６の抵抗値を適切に設定することが必要である。

この場合、位相補償回路１０３では、一般的に、カットオフ周波数は１０Ｈｚ以下に設定されるため、特に入力電圧が低くなるときは、過渡応答が遅くなり応答性が低下するといった問題があった。

このような課題に対し、従来技術では、出力電圧を検出して、検出電圧のオーバーシュートまたはアンダーシュートが大きくなった場合に、エラーアンプ１０２のゲインを急増加させるといった対策をとっている。すなわち、従来技術では、エラーアンプ１０２は、電流を出力するＯＴＡタイプなので、出力に電流を注入する電流源や、電流を引き抜く電流源を付加する構成をとっている。

図３はこの従来技術におけるＦＢ電圧とエラーアンプの出力電流との関係を示す図である。横軸はＦＢ電圧Ｖｆｂ、縦軸は誤差電流信号Ｉｅｒｒである。エラーアンプ１０２は、ＦＢ電圧Ｖｆｂと、基準電圧Ｖｒｅｆとの誤差電圧を増幅して、誤差電圧に応じた誤差電流信号Ｉｅｒｒを出力する。ここで図３において、誤差電流信号Ｉｅｒｒは、シンク電流側をプラス方向として扱う。

エラーアンプ１０２は、ＦＢ電圧Ｖｆｂが基準電圧Ｖｒｅｆ２よりも小さいとき、誤差電圧に比例した基準オペアンプ電流に定電流Ｉ１を加算した電流をソース電流として出力する（図３に示すＩｃｏｍｐ１）。また、エラーアンプ１０２は、ＦＢ電圧Ｖｆｂが基準電圧Ｖｒｅｆ３よりも大きいとき、基準オペアンプ電流に定電流Ｉ２を加算した電流をシンク電流として出力する（図３に示すＩｃｏｍｐ２）。このように、誤差電流信号Ｉｅｒｒは、ＦＢ電圧Ｖｆｂに応じて変化する。なお、Ｉｃｏｍｐ１、Ｉｃｏｍｐ２は（ＶｆＢ−Ｖｒｅｆ）の絶対値が大きくなると飽和する。

一方、装置の入力電圧がワールドワイド仕様（例えば、８５Ｖａｃ〜２６４Ｖａｃ）の場合、入力電圧が高くなるほど、電源ゲインが高くなるため、力率は低くなる。逆に入力電圧が低くなるほど、電源ゲインが低くなるため、過渡応答が遅くなる。

ここで、「入力電圧が高くなるほど、電源ゲインが高くなる」ことについて説明する。スイッチング素子Ｑ１がオンしているときに昇圧インダクタＬ１に流れる電流は、ｄｉ／ｄｔ＝Ｖｉ／Ｌ１で増加する。このため、昇圧インダクタＬ１に流れる電流、すなわち入力電流は、入力電圧が大きいほど短時間で変化する。これが、「電源ゲインが高い」という意味である。

また、「電源ゲインが高くなると、力率は低くなる」ことについて説明する。力率が高いということは、入力電圧と入力電流の位相差が小さいだけではなく、両者の波形が相似になっていることが重要である。よって、電源ゲインが高くなると、ノイズにより入力電流波形がこの相似形から外れやすくなる。

すなわち、力率改善型のスイッチング電源では、入力であるＡＣ（Alternating Current）電圧の２倍の周波数のリップルが、出力電圧Ｖｏに重畳される（出力電圧にリップルが乗ることについては後述）。また、このリップルの大きさは、入力電圧が１００Ｖ系であるか２００Ｖ系であるかには依存せず、入力であるＡＣ電圧の周波数，出力電圧Ｖｏ，負荷電流および出力コンデンサＣ２によって決まる。

出力電圧Ｖｏのリップルは、エラーアンプ１０２の出力信号Ｖｃｏｍｐにも影響を与えて、出力信号Ｖｃｏｍｐにもリップルが乗る（上述のように、リップルが乗ることは入力電圧が１００Ｖ系であるか２００Ｖ系であるかには関係ない）。

一方、上述のように、入力電圧Ｖｉが高いほど入力電流が変わりやすくなるので、同じ出力信号Ｖｃｏｍｐのリップルに対しては、入力電圧Ｖｉが高いほどその影響は大きくなる。すなわち、２００Ｖ系の方が１００Ｖ系のものより、入力電流波形の理想波形からの外れ方が大きくなるので、力率が悪化することになる。

出力電圧Ｖｏにリップルが生じることについて説明する。力率改善型のスイッチング電源ではＡＣ入力電圧を全波波形し、入力電流がその波形と相似形となるようにする。入力電力は、入力電圧と入力電流の積であるので、入力電力は、入力電圧が高いほど高くなり、その周波数はＡＣ入力の２倍（全波波形の周波数）となる。

一方、出力電力は、負荷で消費される電力なのでほぼ一定と看做せる。これに対し、スイッチング電源から供給される電力は、電源の効率を無視すれば入力電力に等しく、ＡＣ入力の２倍の周波数で変化するものになる。

したがって、供給電力が負荷で消費する電力より大きければ、そのエネルギーは出力コンデンサＣ２を充電して出力電圧Ｖｏを上昇させ、また、供給電力が負荷で消費する電力より小さければ不足エネルギーが出力コンデンサＣ２から取り出されて、出力電圧Ｖｏを低下させる。このような動作が繰り返されることにより、出力電圧Ｖｏにリップルが発生することになる。

ここで、従来技術では、入力電圧が高いときは、電源ゲインも高くなるにもかかわらず、この状態でさらに単にエラーアンプ１０２のゲインを急増加させる構成なので、出力電圧が発振してしまう可能性があるといった問題があった。また、出力電圧のアンダーシュートについても、入力電圧が低いときは、適切な位相補償定数を設定し難いといった問題があった。

また、上述したように、入力電圧が高くなるほど、電源ゲインが高くなって、力率は低下し、入力電圧が低くなるほど、電源ゲインが低くなって、過渡応答が遅くなる。このため、力率改善と過渡応答の遅れの抑制との両方を実現するには、入力電圧の大きさに応じた適応制御が必要であるが、従来技術では、入力電圧にもとづく適応制御が行われていなかった。

本発明はこのような点に鑑みてなされたものであり、力率改善と、過渡応答の遅れの抑制との両立を図った電源装置を提供するものである。
次に本発明の実施の形態の電源装置１の制御回路について詳しく説明する。図４は、発明を実施するための形態を説明するための、スイッチング電源装置の構成例を示す図である。

昇圧方式の力率改善型のスイッチング電源装置１−１は、入力コンデンサＣ１、昇圧インダクタＬ１、スイッチング素子（ＮチャネルＭＯＳＦＥＴ）Ｑ１、整流ダイオードＤ１、出力コンデンサＣ２、入力電圧検出抵抗Ｒ１、Ｒ２、動作電流検出抵抗Ｒ３、オンオフ指示回路１１、出力電圧検出抵抗Ｒ４、Ｒ５、基準電源部Ｖｏ、電圧電流変換型の増幅回路であるエラーアンプ（ＯＴＡ）１２、位相補償回路１３およびＡＣ検出回路１４を備えている。また、位相補償回路１３は、コンデンサＣ３、Ｃ４および抵抗Ｒ６を含む。

なお、図１の誤差信号生成部１ａは、エラーアンプ１２に対応し、図１の位相補償部１ｂは、位相補償回路１３に対応し、図１の入力電圧検出部１ｃは、ＡＣ検出回路１４に対応する。また、図４に示す回路のうち、入力電圧検出抵抗Ｒ１、Ｒ２、動作電流検出抵抗Ｒ３、オンオフ指示回路１１、出力電圧検出抵抗Ｒ４、Ｒ５、基準電源部Ｖｏ、エラーアンプ（ＯＴＡ）１２、位相補償回路１３およびＡＣ検出回路１４はスイッチング電源装置の制御回路（の一部）を構成し、さらにこれらの少なくとも一部は半導体集積回路内に集積することができる。

各素子の接続関係について説明する。コンデンサＣ１の一端は、抵抗Ｒ１の一端とインダクタＬ１の一端と接続する。また、コンデンサＣ１の一端には入力電圧Ｖｉが印加される。コンデンサＣ１の他端は、オンオフ指示回路１１の入力端子ｉ２と抵抗Ｒ３の一端と接続する。

抵抗Ｒ１の他端は、抵抗Ｒ２の一端と、オンオフ指示回路１１の入力端子ｉ１と、ＡＣ検出回路１４の入力端子と接続する。ＡＣ検出回路１４の出力端子は、エラーアンプ１２のゲイン制御端子ｇと接続する。

インダクタＬ１の他端は、スイッチング素子Ｑ１のドレインとダイオードＤ１のアノードと接続する。スイッチング素子Ｑ１のゲートは、オンオフ指示回路１１の出力端子ｏ１と接続する。

ダイオードＤ１のカソードは、抵抗Ｒ４の一端と、コンデンサＣ２の正極性側端子と接続する。抵抗Ｒ４の他端は、抵抗Ｒ５の一端と、エラーアンプ１２の反転入力端子（−）と接続する。エラーアンプ１２の非反転入力端子（＋）は、基準電源部Ｖｏの一端と接続する。

エラーアンプ１２の出力端子は、抵抗Ｒ６の一端と、コンデンサＣ３の一端と、オンオフ指示回路１１の入力端子ｉ３と接続し、抵抗Ｒ６の他端は、コンデンサＣ４の一端と接続する。

コンデンサＣ３の他端は、抵抗Ｒ２の他端と、抵抗Ｒ３の他端と、コンデンサＣ４の他端と、基準電源部Ｖｏの他端（ＧＮＤ）と、スイッチング素子Ｑ１のソースと、ＧＮＤと、抵抗Ｒ５の他端と、コンデンサＣ２の負極性側端子と接続する。

次に動作について説明する。整流器（図示せず）側で交流入力電圧を全波整流して得られた入力電圧Ｖｉは、入力電圧検出抵抗Ｒ１、Ｒ２によって分圧され、分圧によって生成された電圧信号Ｖｉｓは、オンオフ指示回路１１の入力端子ｉ１へ送られる。

オンオフ指示回路１１は、入力端子ｉ２に入力されるインダクタ電流検出信号（抵抗Ｒ３によって、抵抗Ｒ３に流れるインダクタ電流を電圧に変換した信号）によりインダクタＬ１に流れる電流がゼロになったと判断すると、もしくは内部の発振回路によりトリガーがかけられると、出力端子ｏ１からＨレベル信号を出力し、スイッチング素子Ｑ１をオンする。スイッチング素子Ｑ１がオンすると、昇圧インダクタＬ１を介して電流が流れる。このとき、昇圧インダクタＬ１にエネルギーが蓄えられる。

出力電圧Ｖｏは、出力電圧検出抵抗Ｒ４、Ｒ５で分圧され、分圧された電圧（ＦＢ（フィードバック）電圧）Ｖｆｂは、Ｖ／Ｉ変換機能を有するエラーアンプ１２に入力される。エラーアンプ１２は、ＦＢ電圧Ｖｆｂと基準電圧Ｖｒｅｆとを比較し、その比較結果にもとづき誤差電流信号Ｉｅｒｒを出力する。なお、電流信号Ｉｅｒｒは、位相補償回路１３に対するソース電流の場合とシンク電流の場合の、両方の場合がある。

位相補償回路１３はエラーアンプ１２の周波数特性を考慮して位相補償を行うことにより、エラーアンプ１２と協同して誤差信号を生成する。すなわちエラーアンプ１２から出力される電流信号Ｉｅｒｒは、コンデンサＣ３、Ｃ４および抵抗Ｒ６を含む位相補償回路１３により電圧信号である誤差信号Ｖｃｏｍｐに変換され（電流信号Ｉｅｒｒが抵抗Ｒ６とコンデンサＣ４の直列回路と、コンデンサＣ３とに分流され、分流された電流がコンデンサＣ３，Ｃ４，抵抗Ｒ４の両端電圧を発生させる。）、この誤差信号Ｖｃｏｍｐがオンオフ指示回路１１の入力端子ｉ３に送られる。オンオフ指示回路１１は、抵抗Ｒ１、Ｒ２の接続点の電圧である電圧信号Ｖｉｓと、エラーアンプ１２から出力されて、位相補償回路１３を介して入力される誤差信号Ｖｃｏｍｐとを乗算する。そして、乗算結果をスイッチング素子Ｑ１のインダクタ電流検出信号の目標値とする。

オンオフ指示回路１１は、インダクタ電流検出信号が目標値に達すると、Ｌレベル信号を出力してスイッチング素子Ｑ１をオフする。スイッチング素子Ｑ１がオフすると、昇圧インダクタＬ１に蓄えられたエネルギーが入力電圧Ｖｉに重畳され、整流ダイオードＤ１および出力コンデンサＣ２を介して外部に出力される。

このとき、昇圧インダクタＬ１のエネルギーの放出が終了すると、もしくは内部の発振回路によりトリガーがかけられると、再びスイッチング素子Ｑ１がオンする。このような動作を繰り返すことにより、所定の出力電圧を得ながら力率改善が行われる。

次にエラーアンプ１２のゲイン切替制御について説明する。ＡＣ検出回路１４は、入力電圧検出抵抗Ｒ１、Ｒ２による分圧信号である電圧信号Ｖｉｓを検出し、電圧信号Ｖｉｓによって、エラーアンプ１２のゲインを切り替える。

交流入力電圧の半周期の間、電圧信号Ｖｉｓがあらかじめ設定したしきい値よりも常に低い場合は（例えば、入力電圧Ｖｉが１００Ｖａｃ系に該当する場合）、位相補償回路１３の過渡応答を速くするため、ＡＣ検出回路１４は、エラーアンプ１２のゲインを高くする。この場合、ＡＣ検出回路１４は、例えばＬ（Ｌｏｗ）レベルの制御信号Ｖａｃ−ｓｔａをエラーアンプ１２のゲイン制御端子ｇに送信して、エラーアンプ１２のゲインを高く設定する。

また、交流入力電圧の半周期の間に電圧信号Ｖｉｓがあらかじめ設定したしきい値よりも高いときがある場合は（例えば、入力電圧Ｖｉが２００Ｖａｃ系に該当する場合）、力率を高くするため、ＡＣ検出回路１４は、エラーアンプ１２のゲインを低くする。この場合、ＡＣ検出回路１４は、例えばＨ（Ｈｉｇｈ）レベルの制御信号Ｖａｃ−ｓｔａをエラーアンプ１２のゲイン制御端子ｇに送信して、エラーアンプ１２のゲインを低く設定する。なお、交流入力電圧の半周期の間に電圧信号Ｖｉｓがあらかじめ設定したしきい値よりも常に低いか高いときがあるかは、電圧信号Ｖｉｓのピーク値（近傍）の電圧としきい値とを比較することでも判断できる。

図５はＦＢ電圧とエラーアンプの出力電流との関係を示す図である。横軸はＦＢ電圧Ｖｆｂ、縦軸はエラーアンプ１２の誤差電流信号Ｉｅｒｒである。誤差電流信号Ｉｅｒｒ−１は、例えば、入力電圧Ｖｉが１００Ｖａｃ系の場合における、エラーアンプ１２の出力電流である。また、誤差電流信号Ｉｅｒｒ−２は、例えば、入力電圧Ｖｉが２００Ｖａｃ系の場合における、エラーアンプ１２の出力電流である。

入力電圧Ｖｉが１００Ｖａｃ系の場合、ＡＣ検出回路１４は、位相補償回路１３の過渡応答を速くするために、エラーアンプ１２のゲインを高く設定するので、エラーアンプ１２から出力される誤差電流信号Ｉｅｒｒ−１は、誤差電流信号Ｉｅｒｒ−２より大きい。

また、入力電圧Ｖｉが２００Ｖａｃ系の場合、ＡＣ検出回路１４は、力率を高くするために、エラーアンプ１２のゲインを低く設定するので、エラーアンプ１２から出力される誤差電流信号Ｉｅｒｒ−２は、誤差電流信号Ｉｅｒｒ−１より小さくなる。

上記のように、入力電圧をＡＣ検出回路１４で検出し、ＡＣ検出回路１４は、１００Ｖａｃ系と２００Ｖａｃ系に対応する、ゲイン切替のための制御信号Ｖａｃ−ｓｔａを出力する。そして、ＡＣ検出回路１４は、制御信号Ｖａｃ−ｓｔａにより、エラーアンプ１２のゲインを、入力電圧の大きさに応じて適応的に切り替える。

これにより、入力電圧が低いときには（例えば、１００Ｖａｃ系）、エラーアンプ１２のゲインが高く設定されるので、位相補償回路１３の過渡応答を速くすることができる（１００Ｖａｃの力率は良いため、１００Ｖａｃ系では、過渡応答も速いし力率も良くなる）。

また、入力電圧が高いときには（例えば、２００Ｖａｃ系）、エラーアンプ１２のゲインが低く設定されるので、力率が良くなる。電源ゲインは高いために、エラーアンプ１２のゲインを低く設定しても過渡応答は遅くならず、出力電圧のアンダーシュートは大きくならない。

したがって、ワールドワイド電源において、安定的な動作をしながら、力率改善と過渡応答の遅延抑制との両立を図ることができる。さらに、１００Ｖａｃ系のアンダーシュートに対しても、位相補償定数（コンデンサＣ３、Ｃ４の容量および抵抗Ｒ６の抵抗値）が調整可能な値であるので、設計もしやすくなる。

次にゲイン設定可能なエラーアンプ１２の構成について説明する。図６はエラーアンプの構成例を示す図である。
エラーアンプ１２は、トランジスタＭＰ１〜ＭＰ５（ＰチャネルＭＯＳＦＥＴ）、トランジスタＭＮ１〜ＭＮ５（ＮチャネルＭＯＳＦＥＴ）、スイッチｓｗ１、ｓｗ２、定電流源ＩｏおよびインバータＩＣ１を備える。

また、エラーアンプ１２は、入出力信号端子として、端子Ｐ１〜Ｐ４を備える。端子Ｐ１は、ＦＢ電圧Ｖｆｂの入力端子であり、端子Ｐ２は、基準電圧Ｖｒｅｆの入力端子である。端子Ｐ３は、誤差電流信号Ｉｅｒｒの出力端子であり、端子Ｐ４は、ＡＣ検出回路１４から出力される制御信号Ｖａｃ−ｓｔａの入力端子であり、図４のゲイン制御端子ｇと同じものである。

各素子の接続関係について説明する。電源電圧ＶＤＤは、トランジスタＭＰ３、ＭＰ４、ＭＰ５のソースと、定電流源Ｉｏとに接続する。トランジスタＭＰ３のゲートは、トランジスタＭＰ４、ＭＰ５のゲートと、トランジスタＭＰ３のドレインと、トランジスタＭＮ３のドレインと接続する。

定電流源Ｉｏの出力端は、トランジスタＭＰ１、ＭＰ２のソースに接続する。トランジスタＭＰ１のゲートには、端子Ｐ１が接続し、トランジスタＭＰ２のゲートには、端子Ｐ２が接続する。

トランジスタＭＰ１のドレインは、トランジスタＭＮ１のドレインと、トランジスタＭＮ１、ＭＮ３のゲートと接続する。トランジスタＭＰ２のドレインは、トランジスタＭＮ２のドレインと、トランジスタＭＮ２、ＭＮ４、ＭＮ５のゲートと接続する。

トランジスタＭＮ３のソースは、トランジスタＭＮ１、ＭＮ２、ＭＮ４、ＭＮ５のソースと、ＧＮＤと接続する。トランジスタＭＰ４のドレインは、トランジスタＭＮ４のドレインと、スイッチｓｗ１の端子ａ２と、スイッチｓｗ２の端子ｂ２と、端子Ｐ３と接続する。端子Ｐ４は、インバータＩＣ１の入力端子に接続し、インバータＩＣ１の出力端子は、スイッチｓｗ１の端子ａ３と、スイッチｓｗ２の端子ｂ３と接続する。トランジスタＭＰ５のドレインは、スイッチｓｗ１の端子ａ１と接続し、トランジスタＭＮ５のドレインは、スイッチｓｗ２の端子ｂ１と接続する。

動作について説明する。エラーアンプ１２は、端子Ｐ１に入力されるＦＢ電圧Ｖｆｂと端子Ｐ２に入力される基準電圧Ｖｒｅｆとの電圧差を誤差電流信号Ｉｅｒｒに変換する回路である。トランジスタＭＰ１（第１の電流分岐部）およびトランジスタＭＰ２（第２の電流分岐部）は、定電流源Ｉｏからの定電流を分け合う回路である。

Ｖｆｂ＞Ｖｒｅｆの場合は、トランジスタＭＰ１よりもトランジスタＭＰ２側に、より大きな電流が流れる。また、Ｖｆｂ＜Ｖｒｅｆの場合は、トランジスタＭＰ２よりもトランジスタＭＰ１側に、より大きな電流が流れる。

ここで、トランジスタＭＮ１、ＭＮ３によって、カレントミラー回路が構成され、トランジスタＭＰ３、ＭＰ４、ＭＰ５によって、カレントミラー回路が構成されている。さらに、トランジスタＭＮ２、ＭＮ４、ＭＮ５によって、カレントミラー回路が構成されている。

トランジスタＭＰ１に流れる電流は、カレントミラー回路（ＭＮ１、ＭＮ３）およびカレントミラー回路（ＭＰ３、ＭＰ４、ＭＰ５）によってコピーされ、トランジスタＭＰ４（第１のトランジスタ）および（トランジスタＭＰ５のドレインがオープンでなければ）トランジスタＭＰ５（第２のトランジスタ）には、トランジスタＭＰ１に流れる電流に比例した電流（第１の電流および第２の電流）がそれぞれ流れる。

また、トランジスタＭＰ２に流れる電流は、カレントミラー回路（ＭＮ２、ＭＮ４、ＭＮ５）によってコピーされ、トランジスタＭＮ４（第３のトランジスタ）および（トランジスタＭＮ５のドレインがオープンでなければ）トランジスタＭＮ５（第４のトランジスタ）には、トランジスタＭＰ２に流れる電流に比例した電流（第３の電流および第４の電流）がそれぞれ流れる。

ここで、制御信号Ｖａｃ−ｓｔａが、入力電圧が高いことを示すレベル（例えばＨレベル）の信号である場合、トランジスタＭＰ５、ＭＮ５を端子Ｐ３に接続するスイッチｓｗ１、ｓｗ２（出力制御部に該当）がオフ（遮断）する。

このとき、トランジスタＭＰ４のドレインと、トランジスタＭＮ４のドレインとが接続する接続点ｐ１（第１の接続点）には、（（トランジスタＭＰ４から吐き出される電流（第１の電流））−（トランジスタＭＮ４に引き抜かれる電流（第３の電流）））の電流信号（第１の電流信号）が流れる。この電流信号を電流信号Ａ１とすれば、スイッチｓｗ１、ｓｗ２はオフしているので、端子Ｐ３からは、電流信号Ａ１が誤差電流信号Ｉｅｒｒとして出力される。

一方、制御信号Ｖａｃ−ｓｔａが、入力電圧が低いことを示すレベル（例えばＬレベル）の信号である場合、トランジスタＭＰ５、ＭＮ５を端子Ｐ３に接続するスイッチｓｗ１、ｓｗ２がオン（導通）する。

このとき、トランジスタＭＰ５のドレインと、トランジスタＭＮ５のドレインとが接続する接続点ｐ２（第２の接続点）から端子Ｐ４に、（（トランジスタＭＰ５から吐き出される電流（第２の電流））−（トランジスタＭＮ５に引き抜かれる電流（第４の電流）））の電流信号（第２の電流信号）が流れる。この電流信号を電流信号Ａ２とすれば、端子Ｐ３からは、電流信号Ａ１に電流信号Ａ２が追加（加算）された電流信号が、誤差電流信号Ｉｅｒｒとして出力されることになる。すなわち、エラーアンプ１２のゲインが高くなることになる。

次にＡＣ検出回路１４の構成について説明する。図７はＡＣ検出回路の構成例を示す図である。ＡＣ検出回路１４は、選択信号保持部４０と、選択信号保持部４０に制御信号Ｖａｃ−ｓｔａの切り替えタイミングを指示するタイミング検出部６０とから構成される。

選択信号保持部４０は、比較器４２、トランスファゲート４４、４６、ＲＳフリップフロップ４８、Ｄ型フリップフロップ５０およびインバータ５２、５４によって構成され、ＡＣ入力電圧の監視結果に応じた制御信号Ｖａｃ−ｓｔａを保持出力するものである。

選択信号保持部４０には、互いに異なる大きさの電圧信号Ｖ１、Ｖ２（Ｖ１＞Ｖ２）が入力され、それらは第１の基準電圧および第２の基準電圧としてそれぞれトランスファゲート４４、４６を介して比較器４２の反転入力端子に供給されている。

また、比較器４２の非反転入力端子は、コンデンサＣ６を介して接地されるとともに、抵抗Ｒ７を介して、電圧Ｖｉｓが入力する端子Ｖｄｅｔと接続されている。ここで、コンデンサＣ６と抵抗Ｒ７は電圧Ｖｉｓに対する入力フィルタを構成している。

こうして、比較器４２の非反転入力端子には、ＡＣ入力電圧の全波整流電圧に比例するＡＣ入力電圧の検出値Ｖｉｓが供給され、比較器４２およびトランスファゲート４４、４６によって、ＡＣ入力電圧の大きさを監視する、より具体的には、交流入力電圧の半周期の間に電圧信号Ｖｉｓがあらかじめ設定したしきい値よりも常に低いか高いときがあるか（もしくはＡＣ入力電圧のピーク近傍の電圧の検出値が基準電圧より高いか低いか）でＡＣ入力が高電圧系（例えば２００Ｖａｃ系）か低電圧系（例えば１００Ｖａｃ系）であるかを判断する監視回路４０Ａが構成される。

監視回路４０Ａからは、比較器４２の出力信号ＳａがＡＣ入力電圧の監視結果としてＲＳフリップフロップ４８の一方の入力端子Ｓに供給されている。ＲＳフリップフロップ４８は、入力端子ＳにＨレベルの信号が供給されると、出力端子Ｑに同じＨレベルが出力されるものであり、その後に、入力端子Ｓに供給されている比較器４２の出力信号ＳａがＬレベルに戻ってもその状態は変化せず、出力端子ＱがＨレベルに維持される。

また、ＲＳフリップフロップ４８の他方の入力端子Ｒには、タイミング検出部６０からワンショット信号Ｓ２が供給されている。なお、ＲＳフリップフロップ４８は、入力端子Ｓに入力される比較器４２の出力信号ＳａがＬレベルの状態で、他方の入力端子ＲがＨレベルになったとき、出力端子Ｑの出力信号Ｓ３をＬレベルに反転させる。

選択信号保持部４０には、ＲＳフリップフロップ４８、Ｄ型フリップフロップ５０およびインバータ５２、５４によって、ＡＣ入力電圧の監視結果に応じた選択信号を保持する保持回路４０Ｂが構成されている。

ここでは、ＲＳフリップフロップ４８の出力端子Ｑは、Ｄ型フリップフロップ５０のＤ入力端子と接続され、Ｄ型フリップフロップ５０のＣＫ端子に供給されるクロック信号Ｃｋに同期して、そこからＲＳフリップフロップ４８の出力信号Ｓ３がＤ型フリップフロップ５０に読み込まれるように構成されている。

保持回路４０ＢのＤ型フリップフロップ５０は、その出力端子Ｑがインバータ５２を介してトランスファゲート４４の第１制御端子、およびトランスファゲート４６の第２制御端子に接続されている。

このインバータ５２の出力端子は、さらにインバータ５４を介してトランスファゲート４４の第２制御端子、およびトランスファゲート４６の第１制御端子に接続されている。
ここで、トランスファゲート４４、４６は、Ｈレベルの信号が第１制御端子に入力され、Ｌレベルの信号が第２制御端子に入力されたとき、導通状態になって入力された信号を出力側に転送可能な状態となる。

また、Ｄ型フリップフロップ５０は、その出力端子Ｑからの出力信号が、インバータ５２とインバータ５４とを介して、制御信号Ｖａｃ−ｓｔａとして外部に出力される。
監視回路４０Ａは、保持回路４０ＢのＤ型フリップフロップ５０の出力により定まるインバータ５２およびインバータ５４の出力によって制御されるヒステリシスコンパレータを構成している。

ここでは、Ｄ型フリップフロップ５０の出力がＬレベルであると、トランスファゲート４４が導通して比較器４２の反転入力端子に第１の基準電圧Ｖ１が入力される。このときＡＣ入力電圧の検出値Ｖｉｓが第１の基準電圧Ｖ１を超えると比較器４２の出力信号ＳａがＨレベルになり、ＲＳフリップフロップ４８がセットされる。

そして、ＲＳフリップフロップ４８の出力信号Ｓ３がＨレベルになって、これがＤ型フリップフロップ５０に読み込まれる。これにより、Ｄ型フリップフロップ５０の出力がＨレベルになって、今度はトランスファゲート４６が導通して、比較器４２の反転入力端子には第２の基準電圧Ｖ２が入力されるようになる。

一方、クロック信号Ｃｋが入力されてＤ型フリップフロップ５０が読み込み動作を行った直後に、タイミング検出部６０でワンショット信号Ｓ２が生成される。このワンショット信号Ｓ２がＲＳフリップフロップ４８に入力されて、ＲＳフリップフロップ４８がリセットされる。

その後、ＡＣ入力電圧の検出値Ｖｉｓが第１の基準電圧Ｖ１を下回っても、この検出値Ｖｉｓが第２の基準電圧Ｖ２を超えていれば、ＲＳフリップフロップ４８は再度セットされ、その出力信号Ｓ３がＨレベルとなるので、Ｄ型フリップフロップ５０ではＨレベルの状態が維持される。

一方、クロック信号ＣｋによりＲＳフリップフロップ４８がリセットされてから次のクロック信号Ｃｋが発生するまでの間に、ＡＣ入力電圧の検出値Ｖｉｓが第２の基準値Ｖ２を超えなければ、ＲＳフリップフロップ４８の出力信号Ｓ３はＬレベルのままになる。

すると、この出力信号Ｓ３がＤ型フリップフロップ５０に読み込まれ、その結果、再びトランスファゲート４４が導通して比較器４２の反転入力端子に第１の基準電圧Ｖ１が入力されることになる。

その後、ＡＣ入力電圧の検出値Ｖｉｓが第２の基準電圧Ｖ２を上回っても、第１の基準電圧Ｖ１を超えなければ、ＲＳフリップフロップ４８がリセットされたままとなるので、Ｄ型フリップフロップ５０ではＬレベルの状態が維持される。

タイミング検出部６０は、比較回路６０Ａとパルス生成回路６０Ｂから構成され、ＡＣ入力電圧が零レベル近傍に到達したタイミングを検出して、選択信号保持部４０に選択信号の出力を指示するものである。

比較回路６０Ａは、比較器６２、インバータ６４、およびトランスファゲート６６、６８から構成されていて、トランスファゲート６６、６８には互いに異なる大きさの電圧信号Ｖ３、Ｖ４（Ｖ４＞Ｖ３）が入力され、第３の基準電圧Ｖ３および第４の基準電圧Ｖ４としてそれぞれトランスファゲート６６、６８を介して比較器６２の反転入力端子に供給されている。

比較回路６０Ａでは、比較器６２の非反転入力端子に、ＡＣ入力電圧の全波整流電圧に比例するＡＣ入力電圧の検出値Ｖｉｓが供給され、比較器６２の出力信号Ｓｂが、ＡＣ入力電圧の監視結果としてパルス生成回路６０Ｂに出力されている。

パルス生成回路６０Ｂは、比較回路６０Ａの出力信号Ｓｂに基づき、ＡＣ入力電圧の検出値Ｖｉｓが低下して、第３の基準電圧Ｖ３に達するタイミングでクロック信号Ｃｋを立ち上げる。

このとき、比較回路６０Ａに供給される第３の基準電圧Ｖ３は、第１および第２の基準電圧Ｖ１、Ｖ２より小さく設定され（Ｖ１＞Ｖ２＞Ｖ３）、この第３の基準電圧Ｖ３を基準にしてＡＣ入力電圧を監視し、ＡＣ入力電圧が零レベル近傍に到達するタイミングを決定している。

比較回路６０Ａでは、比較器６２の出力端子が、トランスファゲート６６の第１制御端子、およびトランスファゲート６８の第２制御端子に接続されている。比較器６２の出力端子は、さらにインバータ６４を介してトランスファゲート６６の第２制御端子、およびトランスファゲート６８の第１制御端子に接続されている。

なお、第４の基準電圧Ｖ４は、第１および第２の基準電圧Ｖ１、Ｖ２より小さく、かつ第３の基準電圧Ｖ３より大きく設定される（Ｖ１＞Ｖ２＞Ｖ４＞Ｖ３）ことにより、比較器６２にヒステリシスを持たせている。

すなわち、比較器６２の出力信号ＳｂがＨレベルであれば、トランスファゲート６６が導通して比較器６２の反転入力端子に第３の基準電圧Ｖ３が入力され、比較器６２の出力信号ＳｂがＬレベルであれば、トランスファゲート６８が導通して比較器６２の反転入力端子に第４の基準電圧Ｖ４が入力される。

この構成により、全波整流されたＡＣ入力電圧の検出値Ｖｉｓが減少して零レベル近傍に近づき、第３の基準電圧Ｖ３を下回ったとき、比較器６２の出力信号ＳｂがＨレベルからＬレベルに反転する。

そして、全波整流されたＡＣ入力電圧の検出値Ｖｉｓの減少が終了して増加に転じ、その値が第４の基準電圧Ｖ４を超えたときに比較器６２の出力信号ＳｂがＬレベルからＨレベルに反転する。

すなわち、比較回路６０Ａでは、全波整流されたＡＣ入力電圧の検出値Ｖｉｓが零レベル近傍になったときに、Ｌレベルの短パルスの出力信号Ｓｂが比較器６２から出力される。

パルス生成回路６０Ｂは、インバータ７０、ＮチャネルＭＯＳＦＥＴ７２、定電流源７４、コンデンサＣ５、インバータ７６、７８およびＮＯＲゲート８０から構成されている。

ここでは、比較回路６０Ａの出力信号Ｓｂをインバータ７０で反転してクロック信号Ｃｋを生成している。このクロック信号Ｃｋは、ＮチャネルＭＯＳＦＥＴ７２のゲート端子、ＮＯＲゲート８０の一方の入力端子、および選択信号保持部４０のＤ型フリップフロップ５０に供給される。

ＮチャネルＭＯＳＦＥＴ７２と定電流源７４は、電源Ｖｃｃと接地との間で直列に接続されている。ＭＯＳＦＥＴ７２のドレイン端子と定電流源７４との接続点は、インバータ７６の入力端子に接続される。

また、ＭＯＳＦＥＴ７２のドレイン端子と定電流源７４との接続点は、コンデンサＣ５を介して接地されている。定電流源７４とコンデンサＣ５は積分回路を構成していて、クロック信号Ｃｋの立ち下がりを遅延させて伝達する働きをするものである。

すなわち、クロック信号Ｃｋが立ち下がると、ＭＯＳＦＥＴ７２がオフ（遮断）してコンデンサＣ５による定電流源７４の定電流の積分が開始される。そして、コンデンサＣ５の積分電圧（コンデンサＣ５の両端電圧）がインバータ７６の閾値電圧に達すると、インバータ７６の出力がＨレベルからＬレベルに反転し、このとき初めてクロック信号Ｃｋの立ち下がりがインバータ７８に伝達されるのである。

また、クロック信号Ｃｋが立ち上がると、ＭＯＳＦＥＴ７２がオン（導通）してコンデンサＣ５が即座に放電され、インバータ７６、７８の出力がそれぞれＨレベル、Ｌレベルになる。インバータ７８の出力信号は、ＮＯＲゲート８０の他方の入力端子に入力される。

こうして、ＮＯＲゲート８０では、クロック信号ＣｋとＭＯＳＦＥＴ７２のドレイン端子の電圧Ｖｄとの否定論理和演算が行われ、これより、クロック信号ＣｋがＨレベルのときはＮＯＲゲート８０の一方の入力（クロック信号Ｃｋ）がＨレベルであるため、ＮＯＲゲート８０の出力は常にＬレベルとなる。

一方、クロック信号ＣｋがＨレベルからＬレベルに立ち下がると、その直後はコンデンサＣ５の積分電圧がインバータ７６の閾値電圧に達していないので、ＮＯＲゲート８０の２つの入力が共にＬレベルとなるため、ＮＯＲゲート８０の出力はＨレベルとなる。

その後、コンデンサＣ５の積分電圧がインバータ７６の閾値電圧に達するとインバータ７８の出力がＨレベルになるため、ＮＯＲゲート８０の出力はＬレベルとなる。したがって、ＮＯＲゲート８０からは、定電流源７４とコンデンサＣ５とインバータ７６の閾値電圧とで決まる時間幅を有するＨレベルのワンショット信号Ｓ２が生成され、クロック信号Ｃｋの立ち下がりに同期して出力される。

上述のように、ＡＣ入力電圧の検出値Ｖｉｓが零レベル近傍になると、比較器６２からはＬレベルの短パルス信号Ｓｂが出力されるので、このときクロック信号Ｃｋは信号Ｓｂを反転したＨレベルの短パルス信号となる。

保持回路４０ＢのＤ型フリップフロップ５０は、クロック信号Ｃｋの立ち上がりで読み込み動作を行い、ＲＳフリップフロップ４８はクロック信号Ｃｋの立ち下がりに同期したワンショット信号Ｓ２でリセットされる。

そして、保持回路４０Ｂは、ＡＣ入力電圧の半周期が終了してＡＣ入力電圧の検出値Ｖｉｓが零レベル近傍になると、まずＲＳフリップフロップ４８の状態をＤ型フリップフロップ５０に記憶し、直後にＲＳフリップフロップ４８をリセットして次の半周期における監視回路４０Ａからの入力に備えることになる。

以上説明したように、本実施の形態の電源装置１によれば、力率改善回路内のエラーアンプに対して、入力側検出電圧がしきい値よりも低い場合は、エラーアンプのゲインを上昇させ、入力側検出電圧がしきい値よりも高い場合は、エラーアンプのゲインを低くする構成とした。

これにより、エラーアンプに対して、入力電圧の大きさに応じたゲイン調整の適応制御を行うことで、力率改善と、力率改善回路内の位相補償回路の過渡応答の遅れの抑制との両立を図ることが可能になる。

以上、実施の形態を例示したが、実施の形態で示した各部の構成は同様の機能を有する他のものに置換することができる。また、他の任意の構成物や工程が付加されてもよい。
例えば、実施の形態では、インダクタ電流検出信号が目標値に達するとスイッチング素子Ｑ１をオフするいわゆるカレントモードの電源に適用する場合を実施の形態として示したが、制御回路内に発振回路を設け、当該発振回路から出力される最小値、最大値および周波数が一定のキャリア信号（例えば、三角波、鋸波、台形波など）と誤差信号Ｖｃｏｍｐとの比較結果でスイッチング素子のオンオフを定めるいわゆるボルテージモードの電源に対しても、同様に適用できる（同様にエラーアンプのゲインを変えればよい）。

１ 電源装置
１ａ 誤差信号生成部
１ｂ 位相補償部
１ｃ 入力電圧検出部
１１ オンオフ指示回路
１２ エラーアンプ
１３ 位相補償回路
１４ ＡＣ検出回路
Ｃ１ 入力コンデンサ
Ｃ２ 出力コンデンサ
Ｄ１ ダイオード
Ｌ１ 昇圧インダクタ
Ｑ１ スイッチング素子

Claims (7)

1. 整流された交流入力電圧を直流の出力電圧に変換する電源装置の制御回路であって、
   前記出力電圧を検出し、検出した出力側検出電圧と、基準電圧との差を増幅した信号を出力する誤差信号生成部と、
   前記誤差信号生成部と協同して誤差信号を生成する位相補償部と、
   前記交流入力電圧を検出し、検出した入力側検出電圧に応じて、前記誤差信号生成部のゲインを切り替える入力電圧検出部と、
   を有することを特徴とする電源装置の制御回路。
2. 前記入力電圧検出部は、前記交流入力電圧が低電圧系であると判断すると前記誤差信号生成部のゲインを上昇させ、前記交流入力電圧が高電圧系であると判断すると前記誤差信号生成部のゲインを低下させることを特徴とする請求項１記載の電源装置の制御回路。
3. 前記入力電圧検出部は、前記入力側検出電圧が前記交流入力電圧の半周期の間しきい値よりも低い場合は前記交流入力電圧が低電圧系であると判断し、前記交流入力電圧の半周期の間に前記入力側検出電圧が前記しきい値よりも高いときがある場合は前記交流入力電圧が高電圧系であると判断することを特徴とする請求項１記載の電源装置の制御回路。
4. 前記誤差信号生成部は電圧電流変換型の増幅回路であることを特徴とする請求項１ないし３のいずれか１項に記載の電源装置の制御回路。
5. 前記誤差信号と、前記入力側検出電圧とを乗算し、乗算結果にもとづき、前記交流入力電圧と前記出力電圧とを結合するスイッチング素子をオンオフ制御することを特徴とする請求項１記載の電源装置の制御回路。
6. 前記誤差信号と発振回路から出力されるキャリア信号との比較結果にもとづき前記交流入力電圧と前記出力電圧とを結合するスイッチング素子をオンオフ制御することを特徴とする請求項１記載の電源装置の制御回路。
7. 前記誤差信号生成部は、
   定電流源からの定電流を前記出力側検出電圧と前記基準電圧との大小に応じて分け合う第１、第２の電流分岐部と、
   前記第１の電流分岐部に流れる電流に比例した第１および第２の電流がそれぞれドレイン−ソース間に流れるＰチャネル型の第１、第２のトランジスタと、
   前記第２の電流分岐部に流れる電流に比例した第３および第４の電流がそれぞれドレイン−ソース間に流れるＮチャネル型の第３、第４のトランジスタと、
   前記入力電圧検出部から出力されたゲイン切替のための制御信号のレベルにもとづいて、前記第１のトランジスタのドレインと前記第３のトランジスタのドレインとの接続点である第１の接続点を流れる第１の電流信号と、前記第２のトランジスタのドレインと前記第４のトランジスタのドレインとの接続点である第２の接続点を流れる第２の電流信号と、から前記誤差信号を生成して出力する出力制御部と、
   を備え、
   前記出力側検出電圧が前記基準電圧よりも大きい場合は、前記第１の電流分岐部よりも前記第２の電流分岐部側に大きな電流が流れ、前記出力側検出電圧が前記基準電圧よりも小さい場合は、前記第２の電流分岐部よりも前記第１の電流分岐部側に大きな電流が流れ、
   前記出力制御部は、
   前記制御信号のレベルから前記入力側検出電圧が前記しきい値よりも高いと認識した場合は、前記第１のトランジスタを流れる前記第１の電流から、前記第３のトランジスタを流れる前記第３の電流を引いた前記第１の電流信号を前記誤差信号として出力し、
   前記制御信号のレベルから前記入力側検出電圧が前記しきい値よりも低いと認識した場合は、前記第２のトランジスタを流れる前記第２の電流から、前記第４のトランジスタを流れる前記第４の電流を引いた前記第２の電流信号を、前記第１の電流信号に追加して前記誤差信号として出力することを特徴とする請求項１記載の電源装置の制御回路。

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