JP2010283950A - 昇圧型スイッチング電源装置 - Google Patents

Abstract

【課題】昇圧動作を停止する際に、出力コンデンサの電荷が残ってしまうため、その後、昇圧動作を再開する際に、出力電圧がゼロ値よりも高い電位から立ち上がり始めるおそれがあり、負荷の異常動作を招く懸念があった。
【解決手段】昇圧ＤＣ／ＤＣコンバータ３０は、同期整流トランジスタＭ１と、出力トランジスタＭ２と、同期整流トランジスタＭ１のバックゲートと外部端子Ｔ２との間に接続された第１バックゲート制御トランジスタＭ３と、外部端子Ｔ２と接地端との間に接続された放電トランジスタＭ６と、これらのオン／オフ制御を行う制御部Ｘ１と、を有して成り、制御部Ｘ１は、出力トランジスタＭ２及び同期整流トランジスタＭ１のスイッチング動作を停止するに際して、第１バックゲート制御トランジスタＭ３をオフとし、放電トランジスタＭ６をオンとする。
【選択図】図１９

Description

本発明は、入力電圧を昇圧して出力電圧を生成する昇圧型スイッチング電源装置（チョッパ型電源装置）に関するものである。

図２７Ａ〜図２７Ｃは、それぞれ、昇圧型スイッチング電源装置の第１〜第３従来例を示す回路図である。なお、昇圧型スイッチング電源装置に関連する従来技術の一例としては、本願出願人による特許文献１を挙げることができる。

特開２００６−３０４５００号公報

確かに、上記従来の昇圧型スイッチング電源装置であれば、出力トランジスタＭ２のオン／オフ制御を行うことにより、入力電圧Ｖｉｎ（図２７Ａ〜図２７Ｃでは電源電圧ＶＣＣ）を昇圧して所望の出力電圧Ｖｏｕｔを得ることが可能である。

しかしながら、図２７Ａに示した昇圧型スイッチング電源装置では、同期整流トランジスタＭ１に付随する寄生ダイオードＤｘを介して、電源電圧ＶＣＣの入力端から出力電圧Ｖｏｕｔの出力端に至る電流リーク経路が存在していた。そのため、昇圧動作の停止中に電源電圧ＶＣＣが投入されて、出力電圧Ｖｏｕｔが電源電圧ＶＣＣよりも低い状態になると、同期整流トランジスタＭ１がオフされていても、上記の電流リーク経路を経由して、出力コンデンサＣｘに大きな突入電流が流れ込むおそれがあった。このとき、電源電圧ＶＣＣを供給する電源（例えばバッテリ）の電流供給能力が小さいと、上記の突入電流に起因して電源電圧ＶＣＣが低下してしまうため、電源電圧ＶＣＣの供給を受けて駆動する他のＩＣやデバイス（図２７Ａ〜図２７Ｃでは不図示）に悪影響を及ぼすおそれがあった。また、図２７Ｂに示した昇圧型スイッチング電源装置でも、出力電圧Ｖｏｕｔが電源電圧ＶＣＣよりも低い状態では、同期整流ダイオードＤｙが導通状態となるので、上記と同様の事象を生じるおそれがあった。

なお、図２７Ｃに示した昇圧型スイッチング電源装置であれば、昇圧動作を停止するに際して、同期整流トランジスタＭ１をオフするとともに、同期整流トランジスタＭ１のバックゲートとソースとの間に接続されたトランジスタＭ３をオフとすることにより、寄生ダイオードＤｘを介した電流リーク経路を遮断することができるので、昇圧動作の停止中における突入電流の発生及び電源電圧ＶＣＣの低下については、これを未然に回避することが可能である。しかしながら、本構成から成る昇圧型スイッチング電源装置では、昇圧動作の停止中に電源電圧ＶＣＣが投入されても、出力コンデンサＣｘは一切充電されないので、昇圧動作の起動時に同期整流トランジスタＭ１をオンした時点で、出力電圧Ｖｏｕｔは電源電圧ＶＣＣよりも低い状態になっており、出力コンデンサＣｘには大きな突入電流が流れ込むため、上記と同様、電源電圧ＶＣＣの低下を招くおそれがあった。

また、図２７Ａや図２７Ｃに示した昇圧型スイッチング電源装置では、昇圧動作中に出力端が地絡（接地端やこれに準ずる低電位端への短絡）すると、同期整流トランジスタＭ１に過電流が流れて破壊に至るおそれがあった。また、図２７Ｂに示した昇圧型スイッチング電源装置でも、地絡によって同期整流ダイオードＤｙが破壊に至るおそれがあった。

また、図２７Ｃに示した昇圧型スイッチング電源装置では、昇圧動作を停止する際に、出力コンデンサＣｘの電荷が残ってしまうため、その後、昇圧動作を再開する際に、出力電圧Ｖｏｕｔがゼロ値よりも高い電位から立ち上がり始めるおそれがあり、負荷の異常動作を招く懸念があった。

本発明は、上記の問題点に鑑み、昇圧動作の起動及び停止を適切に行うことが可能な昇圧型スイッチング電源装置、並びに、これを用いた多出力電源装置及び電気機器を提供することを目的とする。

上記目的を達成するために、本発明に係る昇圧型スイッチング電源装置は、一端が入力電圧の入力端に接続されたコイルと；前記コイルの他端と接地端との間に接続された出力トランジスタと；前記コイルの他端と出力電圧の出力端との間に接続された同期整流トランジスタと；前記出力電圧の出力端と接地端との間に接続された出力コンデンサと；前記同期整流トランジスタのバックゲートと前記出力電圧の出力端との間に接続された第１バックゲート制御トランジスタと；前記出力電圧の出力端と接地端との間に接続された放電トランジスタと；前記出力トランジスタ、前記同期整流トランジスタ、前記第１バックゲート制御トランジスタ、及び、前記放電トランジスタのオン／オフ制御を行う制御部と；を有して成り、前記制御部は、前記出力トランジスタと前記同期整流トランジスタのスイッチング動作を停止するに際して、前記第１バックゲート制御トランジスタをオフとし、前記放電トランジスタをオンとする構成（第１の構成）とされている。

なお、上記第１の構成から成る昇圧型スイッチング電源装置は、前記放電トランジスタと直列に接続された電流制限抵抗を有して成る構成（第２の構成）にするとよい。

また、上記第１または第２の構成から成る昇圧型スイッチング電源装置において、前記制御部は、前記入力電圧が所定の下限値を下回った場合、前記入力電圧が所定の上限を上回った場合、装置外部から昇圧動作の停止が指示された場合、若しくは、昇圧動作の異常が検出された場合に、前記出力トランジスタ及び前記同期整流トランジスタのスイッチング動作を停止する構成（第３の構成）にするとよい。

また、上記第１〜第３いずれかの構成から成る昇圧型スイッチング電源装置は、前記出力電圧に応じて変動する帰還電圧と所定の参照電圧との差分を増幅して誤差電圧を生成する誤差増幅器と、所定の鋸波電圧を生成する発振器と、前記誤差電圧と前記鋸波電圧を比較してＰＷＭ信号を生成するＰＷＭコンパレータと、を有して成り、前記制御部は、前記入力電圧から前記出力電圧を生成する際、前記ＰＷＭ信号に基づいて、前記出力トランジスタと前記同期整流トランジスタを相補的にスイッチング制御する構成（第４の構成）にするとよい。

また、本発明に係る多出力電源装置は、制御装置用の出力電圧を生成する制御装置用電源回路と、前記制御装置によって制御される被制御装置用の出力電圧を生成する被制御装置用電源回路と、を有して成り、前記制御装置用電源回路は、入力電圧を降圧して前記制御装置用の出力電圧を生成する降圧型スイッチング電源装置であり、前記被制御装置用電源回路は、前記入力電圧を昇圧して前記被制御装置用の出力電圧を生成する上記第１〜第４いずれかの構成から成る昇圧型スイッチング電源装置である構成（第５の構成）とされている。

また、本発明に係る電気機器は、上記第５の構成から成る多出力電源装置と、前記多出力電源装置から電力供給を受けて動作する制御装置と、前記多出力電源装置から電力供給を受けて動作し、前記制御装置によって制御される被制御装置と、を有して成る構成（第６の構成）とされている。

本発明に係る昇圧型スイッチング電源装置であれば、昇圧動作の起動及び停止を適切に行うことが可能となる。

本発明に係る多出力電源装置の一実施形態を示すブロック図 外部端子の機能を説明するためのテーブル 多出力電源装置１に接続される素子の一例を示すシステム構成図 は、多出力電源装置１の電気的特性を示すテーブル は、各出力電圧の起動波形を示すタイミングチャート は、ピン１０（ＥＮＵＰ）による昇圧ＤＣ／ＤＣコンバータ制御を説明するためのタイミングチャート は、昇圧ＤＣ／ＤＣコンバータ３０のインラッシュ電流抑制機能を説明するためのタイミングチャート は、過電圧ミュート機能の動作時波形を示すタイミングチャート は、サーマルシャットダウン時における降圧ＤＣ／ＤＣコンバータ１０及び２０の出力状態を示すブロック図 は、サーマルシャットダウン時における昇圧ＤＣ／ＤＣコンバータ３０の出力状態を示すブロック図 は、昇圧ＤＣ／ＤＣコンバータ３０の過電流検出動作を説明するためのタイミングチャート は、降圧ＤＣ／ＤＣコンバータ１０、２０の過電流検出動作を説明するためのタイミングチャート（ＶＤＣＯ１過電流検出の場合） は、カレントスイッチ５０の過電流検出特性の一例を示す図 は、カレントリミット部５３の一構成例を示すブロック図 は、各端子の入出力等価回路を示す一覧表 昇圧ＤＣ／ＤＣコンバータ３０の第１構成例を示す回路ブロック図 昇圧ＤＣ／ＤＣコンバータ３０の動作状態とトランジスタＭ１〜Ｍ５のオン／オフ状態との相関図 昇圧ＤＣ／ＤＣコンバータ３０の起動動作を説明するためのタイミングチャート 昇圧ＤＣ／ＤＣコンバータ３０の第２構成例を示す回路ブロック図 昇圧ＤＣ／ＤＣコンバータ３０の第３構成例を示す回路ブロック図 昇圧ＤＣ／ＤＣコンバータ３０の動作モード（動作状態）とトランジスタＭ１〜Ｍ６のオン／オフ状態との相関図 光ディスク装置への適用例を示すブロック図 トレイ開閉検知システムの第１構成例を示すブロック図 トレイ開閉検知に基づくレーザ制御の一動作例を示すタイミングチャート トレイ開閉検知システムの第２構成例を示すブロック図 ＲＳラッチ部２０１及びエッジ検出部２０２の一構成例を示す回路図 トレイ開閉検知に基づくレーザ制御の一動作例を示すタイミングチャート 昇圧型スイッチング電源装置の第１従来例を示す回路図 昇圧型スイッチング電源装置の第２従来例を示す回路図 昇圧型スイッチング電源装置の第３従来例を示す回路図

図１は、本発明に係る多出力電源装置の一実施形態を示すブロック図である。本実施形態の多出力電源装置１は、光ディスク機器や一般民生機器の電源周辺部品を１チップに集積化した多機能パワーマネジメントＩＣであり、２チャンネルの降圧ＤＣ／ＤＣコンバータ１０及び２０と、１チャンネルの昇圧ＤＣ／ＤＣコンバータ３０と、リセット回路４０と、カレントスイッチ５０と、ＬＥＤ［Light Emitting Diode］ドライバ６０と、鋸波生成回路７０と、基準電圧生成回路８０と、バッファ９１〜９３と、を有して成る。本実施形態の多出力電源装置１であれば、上記の回路要素を１チップに集積化したことにより、セット電源部の省スペース化に貢献することができる。

図１に示したように、降圧ＤＣ／ＤＣコンバータ１０は、Ｐチャネル型ＭＯＳ［Metal Oxide Semiconductor］電界効果トランジスタ１１（出力用スイッチ）と、Ｎチャネル型ＭＯＳ電界効果トランジスタ１２（同期整流用スイッチ）と、制御駆動部１３と、エラーアンプ１４と、ＰＷＭ［Pulse Width Modulation］コンパレータ１５と、カレントリミット部１６と、を有して成る。

また、降圧ＤＣ／ＤＣコンバータ２０は、Ｐチャネル型ＭＯＳ電界効果トランジスタ２１（出力用スイッチ）と、Ｎチャネル型ＭＯＳ電界効果トランジスタ２２（同期整流用スイッチ）と、制御駆動部２３と、エラーアンプ２４と、ＰＷＭコンパレータ２５と、カレントリミット部２６と、を有して成る。

また、昇圧ＤＣ／ＤＣコンバータ３０は、Ｎチャネル型ＭＯＳ電界効果トランジスタ３１（出力用スイッチ）と、Ｐチャネル型ＭＯＳ電界効果トランジスタ３２（同期整流用スイッチ）と、制御駆動部３３と、エラーアンプ３４と、ＰＷＭコンパレータ３５と、カレントリミット部３６と、バックゲート制御部３７と、を有して成る。

また、カレントスイッチ５０は、Ｐチャネル型ＭＯＳ電界効果トランジスタ５１と、制御駆動部５２と、カレントリミット部５３と、を有して成る。

また、ＬＥＤドライバ６０は、Ｐチャネル型ＭＯＳ電界効果トランジスタ６１と、制御駆動部６２と、カレントリミット部６３と、を有して成る。

また、多出力電源装置１は、装置外部との電気的な接続を確立するために、複数の外部端子（ピン１〜２８、及び、裏面パッドＰ）を有して成る。図２は、外部端子の機能を説明するためのテーブルである。ピン１（ＣＳＷＯＮ）は、カレントスイッチ制御端子（ＣＳＷＯＮ＝Ｈｉｇｈにてオン状態）である。ピン２（ＤＣＳＷ１）は、降圧ＤＣ／ＤＣコンバータ１０のスイッチング端子である。ピン３（ＰＶＣＣ１）は、降圧ＤＣ／ＤＣコンバータ１０用の電源入力端子である。ピン４（ＶＤＣＯ１）は、降圧ＤＣ／ＤＣコンバータ１０のフィードバック端子である。ピン５（ＰＧＮＤ１）は、降圧ＤＣ／ＤＣコンバータ１０用のＧＮＤ端子である。ピン６（ＰＧＮＤ２）は、降圧ＤＣ／ＤＣコンバータ２０用のＧＮＤ端子である。ピン７（ＶＤＣＯ２）は、降圧ＤＣ／ＤＣコンバータ２０のフィードバック端子である。ピン８（ＰＶＣＣ２）は、降圧ＤＣ／ＤＣコンバータ２０用の電源入力端子である。ピン９（ＤＣＳＷ２）は、降圧ＤＣ／ＤＣコンバータ２０のスイッチング端子である。ピン１０（ＥＮＵＰ）は、昇圧ＤＣ／ＤＣコンバータ３０のイネーブル端子（ＥＮＵＰ＝Ｈｉｇｈにて昇圧ＤＣ／ＤＣコンバータ３０が起動）である。ピン１１（ＤＣＳＷ３）は、昇圧ＤＣ／ＤＣコンバータ３０のスイッチング端子である。ピン１２（ＰＧＮＤ３）は、昇圧ＤＣ／ＤＣコンバータ３０用のＧＮＤ端子である。ピン１３（ＶＤＣＯ３）は、昇圧ＤＣ／ＤＣコンバータ３０の出力端子である。ピン１４（ＡＧＮＤ）は、アナログ部のＧＮＤ端子である。ピン１５（ＦＢ３）は、昇圧ＤＣ／ＤＣコンバータ３０のフィードバック端子である。ピン１６（ＸＲＥＳＥＴ）は、リセット出力端子である。ピン１７（ＬＥＤＯ）は、ＬＥＤドライバ６０の出力切換端子である。ピン１８（ＡＶＣＣ）は、アナログ部の電源端子である。ピン１９（ＣＳＷＯ）は、カレントスイッチ５０の出力端子である。ピン２０（ＸＬＥＤＯＮ）は、ＬＥＤドライバ制御信号（ＸＬＥＤＯＮ＝Ｈｉｇｈにてオン状態）である。裏面パッド（ＧＮＤ）は、放熱用のＧＮＤパッドである。

図１に戻り、多出力電源装置１の内部における素子、回路ブロック、及び、外部端子の相互接続関係について詳細に説明する。

トランジスタ１１のソース及びバックゲートは、ピン３に接続されている。トランジスタ１１のドレインは、ピン２に接続されている。トランジスタ１１のゲートは、制御駆動部１３に接続されている。トランジスタ１２のソース及びバックゲートは、ピン５に接続されている。トランジスタ１２のドレインは、ピン２に接続されている。トランジスタ１２のゲートは、制御駆動部１３に接続されている。エラーアンプ１４の反転入力端（−）は、ピン４に接続されている。エラーアンプ１４の非反転入力端（＋）は、基準電圧生成回路８０に接続されている。ＰＷＭコンパレータ１５の非反転入力端（＋）は、エラーアンプ１４の出力端に接続されている。ＰＷＭコンパレータ１５の反転入力端（−）は、鋸波生成回路７０の出力端に接続されている。ＰＷＭコンパレータ１５の出力端は、制御駆動部１３に接続されている。カレントリミット部１６は、トランジスタ１１のソースに流れる電流を検出し、その検出結果を制御駆動部１３に伝達するように接続されている。

トランジスタ２１のソース及びバックゲートは、ピン８に接続されている。トランジスタ２１のドレインは、ピン９に接続されている。トランジスタ２１のゲートは、制御駆動部２３に接続されている。トランジスタ２２のソース及びバックゲートは、ピン６に接続されている。トランジスタ２２のドレインは、ピン９に接続されている。トランジスタ２２のゲートは制御駆動部２３に接続されている。エラーアンプ２４の非反転入力端（＋）は、ピン７に接続されている。エラーアンプ２４の反転入力端（−）は、基準電圧生成回路８０に接続されている。ＰＷＭコンパレータ２５の反転入力端（−）は、エラーアンプ２４の出力端に接続されている。ＰＷＭコンパレータ２５の非反転入力端（＋）は、鋸波生成回路７０の反転出力端に接続されている。ＰＷＭコンパレータ２５の出力端は、制御駆動部２３に接続されている。カレントリミット部２６は、トランジスタ２１のソースに流れる電流を検出し、その検出結果を制御駆動部２３に伝達するように接続されている。

トランジスタ３１のソース及びバックゲートは、ピン１２に接続されている。トランジスタ３１のドレインは、ピン１１に接続されている。トランジスタ３１のゲートは、制御駆動部３３に接続されている。トランジスタ３２のソースはピン１３に接続されている。トランジスタ３２のドレインは、ピン１１に接続されている。トランジスタ３２のゲートは、制御駆動部３３に接続されている。トランジスタ３２のバックゲートは、バックゲート制御部３７に接続されている。エラーアンプ３４の反転入力端（−）は、ピン１５に接続されている。エラーアンプ３４の非反転入力端（＋）は、基準電圧生成回路８０に接続されている。ＰＷＭコンパレータ３５の非反転入力端（＋）は、エラーアンプ３４の出力端に接続されている。ＰＷＭコンパレータ３５の反転入力端（−）は、鋸波生成回路７０の出力端に接続されている。ＰＷＭコンパレータ３５の出力端は、制御駆動部３３に接続されている。カレントリミット部３６は、トランジスタ３１のソースに流れる電流を検出し、その検出結果を制御駆動部３３に伝達するように接続されている。バックゲート制御部３７は、ピン１１とピン１３との間に接続されている。

トランジスタ５１のソース及びバックゲートは、ピン１８に接続されている。トランジスタ５１のドレインは、ピン１９に接続されている。トランジスタ５１のゲートは、制御駆動部５２に接続されている。カレントリミット部５３は、トランジスタ５１のソースに流れる電流を検出し、その検出結果を制御駆動部５２に伝達するように接続されている。

トランジスタ６１のソース及びバックゲートは、ピン１８に接続されている。トランジスタ６１のドレインは、ピン１７に接続されている。トランジスタ６１のゲートは、制御駆動部６２に接続されている。カレントリミット部６３は、トランジスタ６１のソースに流れる電流を検出し、その検出結果を制御駆動部６２に伝達するように接続されている。

ピン１は、バッファ９１を介して、制御駆動部５２に接続されている。ピン１０は、バッファ９２を介して、制御駆動部３３に接続されている。ピン１４は、アナログ部のＧＮＤラインに接続されている。ピン１６は、リセット回路４０に接続されている。ピン２０は、バッファ９３を介して、制御駆動部６２に接続されている。

図３は、多出力電源装置１に外部接続される素子の一例を示すシステム構成図である。本図に示すように、多出力電源装置１の外部には、システムの構築に際して、コイルＬ１〜Ｌ３と、コンデンサＣ１〜Ｃ７と、抵抗Ｒ１〜Ｒ４と、スイッチＳＷ１〜ＳＷ３と、が接続される。

コイルＬ１の一端は、ピン２に接続されている。コイルＬ１の他端は、ピン４と、出力電圧ＶＤＣＯ１の出力端に接続されている。コイルＬ２の一端は、ピン９に接続されている。コイルＬ２の他端は、ピン７と、出力電圧ＶＤＣＯ２の出力端に接続されている。コイルＬ３の一端は、ピン１１に接続されている。コイルＬ３の他端は、電源電圧ＶＣＣの印加端に接続されている。

コンデンサＣ１の一端は、ピン３に接続されている。コンデンサＣ１の他端は、接地端に接続されている。コンデンサＣ２の一端は、ピン８に接続されている。コンデンサＣ２の他端は、接地端に接続されている。コンデンサＣ３の一端は、コイルＬ１の他端に接続されている。コンデンサＣ３の他端は、接地端に接続されている。コンデンサＣ４の一端は、コイルＬ２の他端に接続されている。コンデンサＣ４の他端は、接地端に接続されている。コンデンサＣ５の一端は、ピン１３に接続されている。コンデンサＣ５の他端は、ピン１２に接続されている。コンデンサＣ６の一端は、ピン１２に接続されている。コンデンサＣ６の他端は、コイルＬ３の他端に接続されている。コンデンサＣ７の一端は、ピン１４に接続されている。コンデンサＣ７の他端は、ピン１３に接続されている。

抵抗Ｒ１の一端は、ピン１８に接続されている。抵抗Ｒ１の他端は、ピン１６に接続されている。抵抗Ｒ２の一端は、ピン１５に接続されている。抵抗Ｒ２の他端は、ピン１４に接続されている。抵抗Ｒ３の一端は、ピン１５に接続されている。抵抗Ｒ３の他端は、ピン１３に接続されている。抵抗Ｒ４の一端は、ピン１５に接続されている。抵抗Ｒ４の他端は、ピン１４に接続されている。

スイッチＳＷ１の共通端はピン１に接続されている。スイッチＳＷ１の第１選択端（オン選択端）は、電源電圧ＶＣＣの印加端に接続されている。スイッチＳＷ１の第２選択端（オフ選択端）は、接地端に接続されている。スイッチＳＷ２の共通端は、ピン１０に接続されている。スイッチＳＷ２の第１選択端（オン選択端）は、電源電圧ＶＣＣの印加端に接続されている。スイッチＳＷ２の第２選択端（オフ選択端）は、接地端に接続されている。スイッチＳＷ３の共通端は、ピン２０に接続されている。スイッチＳＷ３の第１選択端（オフ選択端）は、電源電圧ＶＣＣの印加端に接続されている。スイッチＳＷ３の第２選択端（オン選択端）は、接地端に接続されている。

ピン１は、スイッチＳＷ１の共通端に接続されている。ピン２は、コイルＬ１の一端に接続されている。ピン３は、電源電圧ＶＣＣの印加端に接続されている。ピン４は、出力電圧ＶＤＣＯ１の出力端に接続されている。ピン５及びピン６は、いずれも接地端に接続されている。ピン７は、出力電圧ＶＤＣＯ２の出力端に接続されている。スイッチＳＷ２の共通端に接続されている。ピン８は、電源電圧ＶＣＣの印加端に接続されている。ピン９は、コイルＬ２の一端に接続されている。ピン１０は、スイッチＳＷ２の共通端に接続されている。ピン１１は、コイルＬ３の一端に接続されている。ピン１２は、接地端に接続されている。ピン１３は、出力電圧ＶＤＣＯ３の出力端に接続されている。ピン１４はは、接地端に接続されている。ピン１５は、抵抗Ｒ２〜Ｒ４の各一端に接続されている。ピン１６は、リセット信号ＸＲＥＳＥＴの出力端に接続されている。ピン１７は、ＬＥＤドライバ出力ＬＥＤＯの出力端に接続されている。ピン１８は、電源電圧ＶＣＣの印加端に接続されている。ピン１９は、カレントスイッチ出力ＣＳＷＯの出力端に接続されている。ピン２０は、スイッチＳＷ３の共通端に接続されている。裏面パッドＰは、接地端に接続されている。

ピン３、ピン８、及び、ピン１８は、必ず基板上の電源に接続すべきである。ピン３、ピン８、及び、ピン１８に接続される配線は太く短くレイアウトし、インピーダンスを十分低く設計することが望ましい。ピン５、ピン６、ピン１２、及び、ピン１４は、必ず基板上のＧＮＤに接続すべきである。ピン５、ピン６、ピン１２、及び、ピン１４に接続される配線は太く短くレイアウトし、インピーダンスを十分低く設計することが望ましい。出力電圧ＶＤＣＯ１は、出力側コンデンサＣ３の両端から取り出すことが望ましい。出力電圧ＶＤＣＯ２は、出力側コンデンサＣ４の両端から取り出すことが望ましい。出力電圧ＶＤＣＯ３は、出力側コンデンサＣ５の両端から取り出すことが望ましい。降圧ＤＣ／ＤＣコンバータ１０、降圧ＤＣ／ＤＣコンバータ２０、及び、昇圧ＤＣ／ＤＣコンバータ３０は、いずれも基板パターンや周辺部品により性能が影響を受けるので、周辺回路の設計は十分検討することが望ましい。ピン３とピン５との間に接続されるバイパスコンデンサＣ１、ピン８とピン６との間に接続されるバイパスコンデンサＣ２、及び、昇圧用コイルＬ３とピン１２との間に接続されるコンデンサＣ６については、ＥＳＲ［Equivalent Series Resistance］の低いセラミックコンデンサを使用し、かつ、できる限り多出力電源装置１の近くに配置することが望ましい。ピン１４に接続される配線は、入力側コンデンサＣ１、Ｃ２のＧＮＤ側から独立配線とすることが望ましい。その他、コイルＬ１〜Ｌ３やコンデンサＣ１〜Ｃ７などの外付け部品は、できる限り多出力電源装置１の近くに配置することが望ましい。特に、大電流が流れる部品に接続される配線については、太く短く配線することが望ましい。

また、上記のスイッチＳＷ１〜ＳＷ３は、必ずしもディスクリート部品として用意する必要はなく、ロジック回路から上記論理となる制御信号を各ピンに入力してもよい。

上記構成から成る多出力電源装置１の第１の特長は、１．２Ｖ固定出力が可能な同期整流型の降圧ＤＣ／ＤＣコンバータ１０を内蔵している点である。第２の特長は、３．３Ｖ固定出力が可能な同期整流型の降圧ＤＣ／ＤＣコンバータ２０を内蔵している点である。第３の特長は、同期整流型の昇圧ＤＣ／ＤＣコンバータ３０を内蔵している点である。第４の特長は、出力電流リミッタと短絡保護機能を内蔵している点である。第５の特長は、降圧ＤＣ／ＤＣコンバータ１０及び２０に各々含まれるエラーアンプ１４、２４の位相補償回路を内蔵している点である。第６の特長は、降圧ＤＣ／ＤＣコンバータ１０、降圧ＤＣ／ＤＣコンバータ２０、及び、昇圧ＤＣ／ＤＣコンバータ３０がいずれも高速スイッチング制御（降圧ＤＣ／ＤＣの動作周波数：３．０ＭＨｚ(typ.)、昇圧ＤＣ／ＤＣの動作周波数：１．５ＭＨｚ(typ.)）されており、小型で安価なコイルを使用することができる点である。第７の特長は、リセット回路４０、カレントスイッチ５０、及び、ＬＥＤドライバ６０を内蔵している点である。第８の特長は、昇圧ＤＣ／ＤＣコンバータ３０のシャットダウン機能を内蔵している点である。

図４は、多出力電源装置１の電気的特性を示すテーブルである。なお、特に指定のない限り、ＰＶＣＣ１＝ＰＶＣＣ２＝ＡＶＣＣ＝５．０Ｖ、Ｔａ＝２５℃とする。

次に、多出力電源装置１を形成する各ブロックの動作について概略的に説明する。

降圧ＤＣ／ＤＣコンバータ１０、及び、降圧ＤＣ／ＤＣコンバータ２０は、それぞれ、出力段パワーＭＯＳトランジスタを内蔵した２チャンネルの同期整流型の降圧ＤＣ／ＤＣコンバータである。電源投入時には、ＵＶＬＯ解除電圧（３．７Ｖ(typ.)）で動作を開始し、多出力電源装置１に内蔵されているソフトスタート回路（図１には不図示、ソフトスタート期間：１．０ｍｓ(typ.)）により、出力電圧ＶＤＣＯ１、ＶＤＣＯ２が徐々に立ち上げられる。出力電圧ＶＤＣＯ１は１．２Ｖ固定であり、出力電圧ＶＤＣＯ２は３．３Ｖ固定である。降圧ＤＣ／ＤＣコンバータ１０、及び、降圧ＤＣ／ＤＣコンバータ２０は、シャットダウン時においてスイッチングを停止する。このとき、ピン２（ＤＣＳＷ１）、ピン４（ＶＤＣＯ１）、ピン７（ＶＤＣＯ２）、及び、ピン９（ＤＣＳＷ２）は、内蔵されている抵抗によりディスチャージされる。降圧ＤＣ／ＤＣコンバータ１０、及び、降圧ＤＣ／ＤＣコンバータ２０には、図３で示した通り、所定の外付け部品（コイル、出力コンデンサ、バイパスコンデンサ）が必要である。

昇圧ＤＣ／ＤＣコンバータ３０は、出力段パワーＭＯＳトランジスタを内蔵した同期整流型の昇圧ＤＣ／ＤＣコンバータである。ピン１０（ＥＮＵＰ）がハイレベル固定されている場合、昇圧ＤＣ／ＤＣコンバータ３０は、リセット解除動作が確定した時点、すなわち、ピン１６（ＸＲＥＳＥＴ）がローレベルからハイレベルへ切り換わった時点から、内蔵されているインラッシュ電流抑制機能を有効とし、出力電圧ＶＤＣＯ３を徐々に電源電圧ＶＣＣの電位付近まで上昇させる。その後、昇圧ＤＣ／ＤＣコンバータ３０は、多出力電源装置１に内蔵されているソフトスタート回路により、出力電圧ＶＤＣＯ３を徐々に出力電圧設定値まで立ち上げる。リセット解除状態（ピン１６（ＸＲＥＳＥＴ）がハイレベルの状態）にて、ピン１０（ＥＮＵＰ）を用いたオン／オフ制御が行われたときにも、昇圧ＤＣ／ＤＣコンバータ３０の起動動作は上記と同様になる。インラッシュ電流抑制機能は、起動時の負荷電流がゼロのときに最大限の効果が得られるので、起動時には、できる限り無出力電流の状態とすることが望ましい。昇圧ＤＣ／ＤＣコンバータ３０で用いられるＰＷＭ信号のデューティは、８０％(typ.)で制限されるように内部で設定されている。また、昇圧ＤＣ／ＤＣコンバータ３０は、シャットダウン時において、バックゲートコントロール機能により、昇圧ＤＣ／ＤＣコンバータ３０の出力端から負荷を完全に遮断し、内蔵されている抵抗により、ピン１３（ＶＤＣＯ３）のディスチャージを行う。昇圧ＤＣ／ＤＣコンバータ３０には、図３で示した通り、所定の外付け部品（コイル、出力コンデンサ、バイパスコンデンサ）が必要である。

リセット回路４０は、オープンコレクタ出力形式であるため、リセット信号ＸＲＥＳＥＴの出力端子であるピン１６には、図３で示した通り、プルアップ抵抗Ｒ１を接続する必要がある。プルアップ抵抗Ｒ１の値は、リセット回路４０の出力トランジスタがオン状態のときに、その出力トランジスタに流れ込む電流（シンク電流）の最大値が過大とならない抵抗値（１ｍＡを超えない抵抗値）に設定することが望ましい。リセット回路４０は、電源電圧ＶＣＣが設定された検出電圧（３．７Ｖ(typ.)）以下となったこと、降圧ＤＣ／ＤＣコンバータ１０の出力電圧ＶＤＣＯ１または降圧ＤＣ／ＤＣコンバータ２０の出力電圧ＶＤＣＯ２のいずれかが設定された検出電圧以下となったこと、及び、シャットダウンが指示されたことのうち、いずれかの条件が成立した時点で、自身の出力トランジスタをオンとしてリセット信号ＸＲＥＳＥＴをローレベルとする。一方、リセット回路４０は、リセット解除動作について、電源電圧ＶＣＣの起動検出、降圧ＤＣ／ＤＣコンバータ１０及び降圧ＤＣ／ＤＣコンバータ２０の起動検出、及び、シャットダウンモード解除検出の全ての条件が成立した時点から、多出力電源装置１に内蔵されるタイマ回路（図１には不図示）のカウントを開始し、５０ｍｓ(typ.)経過後にリセット状態を解除すべく、自身の出力トランジスタをオフとしてリセット信号ＸＲＥＳＥＴをハイレベルとする。

カレントスイッチ５０は、ピン１（ＣＳＷＯＮ）がハイレベルであるときに、内蔵されているスイッチ素子（ＰＭＯＳトランジスタ５１）をオン状態とする。一方、カレントスイッチ５０は、ピン１（ＣＳＷＯＮ）がローレベルであるときに、内蔵されているスイッチ素子（ＰＭＯＳトランジスタ５１）をオフ状態とし、内蔵されている抵抗によりディスチャージを行う。なお、カレントスイッチ５０は、ピン１８（ＡＶＣＣ）側に電源電圧ＶＣＣを接続し、ピン１９（ＣＳＷＯ）側に負荷を接続して用いられる。

ＬＥＤドライバ６０は、ピン２０（ＸＬＥＤＯＮ）がローレベルであるときに、内蔵されているスイッチ素子（ＰＭＯＳトランジスタ６１）をオン状態とする。一方、ＬＥＤドライバ６０は、ピン２０（ＸＬＥＤＯＮ）がハイレベルであるときに、内蔵されているスイッチ素子（ＰＭＯＳトランジスタ６１）をオフ状態とし、内蔵されている抵抗によりディスチャージを行う。なお、ＬＥＤドライバ６０は、ピン１８（ＡＶＣＣ）側に電源電圧ＶＣＣを接続し、ピン１７（ＬＥＤＯ）側に負荷（ＬＥＤ）を接続して用いられる。

また、多出力電源装置１は、過電流や出力短絡（地絡）からＩＣを保護する過電流／短絡保護機能、ＩＣの熱的破壊を防止するサーマルシャットダウン機能、過電圧によるＩＣの誤動作を防止する過電圧ミュート機能、減電圧によるＩＣの誤動作を防止するＵＶＬＯ機能、ＤＣ／ＤＣコンバータの出力動作を強制的に停止させるシャットダウン機能、並びに、電源電圧ショートによるＩＣの破壊を防止する天絡破壊防止機能を具備している。

過電流／短絡保護機能について、多出力電源装置１は、昇圧ＤＣ／ＤＣコンバータ３０のＮＭＯＳトランジスタ３１に流れる電流に対して、過電流保護回路（カレントリミット部３６）を内蔵している。また、多出力電源装置１は、昇圧ＤＣ／ＤＣコンバータ３０の出力短絡を検出する短絡保護回路（図１では不図示）を内蔵している。また、多出力電源装置１は、降圧ＤＣ／ＤＣコンバータ１０のＰＭＯＳトランジスタ１１に流れる電流、降圧ＤＣ／ＤＣコンバータ２０のＰＭＯＳトランジスタ２１に流れる電流、カレントスイッチ５０のＰＭＯＳトランジスタ５１に流れる電流、及び、ＬＥＤドライバ６０のＰＭＯＳトランジスタ６１に流れる電流に対して、過電流保護回路（カレントリミット部１６、２６、５３、６３）を内蔵している。また、多出力電源装置１は、降圧ＤＣ／ＤＣコンバータ１０、降圧ＤＣ／ＤＣコンバータ２０、カレントスイッチ５０、及び、ＬＥＤドライバ６０の出力短絡を検出する短絡保護回路（図１では不図示）を内蔵している。

ＵＶＬＯ機能について、多出力電源装置１では、電源電圧ＶＣＣが３．６Ｖ(typ.)以下（ＬＥＤドライバ６０では３．７０Ｖ(typ.)以下）の場合、減電圧によるＩＣの誤動作を防止するためにシャットダウン機能が働く。なお、電源電圧ＶＣＣが３．７Ｖ(typ.)以上（ＬＥＤドライバ６０では３．９０Ｖ(typ.)以上）に戻ると、多出力電源装置１は、シャットダウン機能を解除して再起動する。

シャットダウン機能について、多出力電源装置１は、ピン１０（ＥＮＵＰ）を用いて、昇圧ＤＣ／ＤＣコンバータ３０のシャットダウン制御を行うことが可能である。ピン１０（ＥＮＵＰ）がローレベルである場合には、昇圧ＤＣ／ＤＣコンバータ３０以外がシャットダウン状態となる。ピン１０（ＥＮＵＰ）を用いて上記のシャットダウン制御を行う場合、シャットダウン区間（ピン１０（ＥＮＵＰ）のローレベル区間）は、１００μｓとすることが望ましい。

天絡破壊防止機能について、多出力電源装置１は、降圧ＤＣ／ＤＣコンバータ１０及び２０の出力（ＶＤＣＯ１、ＶＤＣＯ２）が３．６Ｖ(typ.)以上になると、降圧ＤＣ／ＤＣコンバータ１０及び２０の出力を内蔵している抵抗によってディスチャージする。

次に、多出力電源装置１の起動動作について、図５を参照しながら詳細に説明する。図５は、各出力電圧の起動波形を示すタイミングチャートである。ＶＣＣによる起動（ＥＮＵＰ＝Ｈｉｇｈ、ＸＬＥＤＯＮ＝Ｌｏｗ、ＣＳＷＯＮ＝Ｈｉｇｈ）の場合、ＶＣＣがＵＶＬＯ解除電圧（３．７Ｖ(typ.)）に達した時点から、まず降圧ＤＣ／ＤＣコンバータ１０及び２０、カレントスイッチ５０、並びに、ＬＥＤドライバ６０が起動を開始する。その後、５０ｍｓ(typ.)後のリセット解除時点（リセット信号ＸＲＥＳＥＴがローレベルからハイレベルへ切り換わる時点）から、昇圧ＤＣ／ＤＣコンバータ３０が起動を開始する。また、何らかの原因でＶＣＣ電圧の低下や降圧ＤＣ／ＤＣコンバータ１０、２０の出力低下が生じ、シャットダウン動作によるリセットが検出された時点（リセット信号ＸＲＥＳＥＴがハイレベルからローレベルへ切り換わる時点）で、昇圧ＤＣ／ＤＣコンバータ３０は強制的にシャットダウン動作へ移行する。

次に、ピン１０（ＥＮＵＰ）による昇圧ＤＣ／ＤＣコンバータ制御について、図６を参照しながら詳細に説明する。図６は、ピン１０（ＥＮＵＰ）による昇圧ＤＣ／ＤＣコンバータ制御を説明するためのタイミングチャートである。ピン１０（ＥＮＵＰ）を用いて昇圧ＤＣ／ＤＣコンバータ３０を制御する場合、リセット信号ＸＲＥＳＥＴがローレベルに維持されている区間は、ピン１０（ＥＮＵＰ）を用いた制御が無効となり、昇圧ＤＣ／ＤＣコンバータ３０は、強制的にシャットダウンされた状態に維持される。すなわち、ピン１０（ＥＮＵＰ）は、リセット信号ＸＲＥＳＥＴがローレベルからハイレベルに立ち上がり、リセット状態が解除されて以後、任意のタイミングで昇圧ＤＣ／ＤＣコンバータ３０を制御したい場合に用いられる。

次に、昇圧ＤＣ／ＤＣコンバータ３０のインラッシュ電流抑制機能について、図７を参照しながら詳細に説明する。図７は、昇圧ＤＣ／ＤＣコンバータ３０のインラッシュ電流抑制機能を説明するためのタイミングチャートである。昇圧ＤＣ／ＤＣコンバータ３０における起動時には、スイッチングを開始するまでに出力電圧ＶＤＣＯ３が０Ｖから電源電圧ＶＣＣ付近まで上昇する動作が必ず生じ、この過程で出力コンデンサＣ５への充電電流（インラッシュ電流）が発生する。本実施形態の多出力電源装置１では、昇圧ＤＣ／ＤＣコンバータ３０の起動開始時点から、内蔵されているインラッシュ電流抑制機能が有効となり、図７に示すように、出力電圧ＶＤＣＯ３を徐々に上昇させることでインラッシュ電流を抑制する。インラッシュ電流抑制機能により、出力電圧ＶＤＣＯ３を立ち上げる際、出力地絡などによって出力電圧ＶＤＣＯ３が１．５Ｖ(typ.)以上にならない場合には、ソフトスタート機能が動作せず、インラッシュ電流抑制状態が継続される。インラッシュ電流抑制機能が解除された後、多出力電源装置１に内蔵されているソフトスタート回路によって、出力電圧ＶＤＣＯ３は、設定抵抗比で決まる電圧値へ徐々に立ち上げられる。インラッシュ電流抑制機能は、起動時の負荷電流がゼロのときに最大限の効果を奏するので、起動時はできる限り無出力電流の状態とすることが望ましい。

次に、過電圧ミュート機能及びＵＶＬＯ機能について、図８を参照しながら詳細な説明を行う。図８は、過電圧ミュート機能の動作時波形を示すタイミングチャートである。なお、図８では、ＥＮＵＰ＝ＣＳＷＯＮ＝Ｈｉｇｈ、ＸＬＥＤＯＮ＝Ｌｏｗの場合が描写されている。ＶＣＣが６．５Ｖ(typ.)となり、過電圧ミュート機能が動作した場合、昇圧ＤＣ／ＤＣコンバータ３０の出力、降圧ＤＣ／ＤＣコンバータ１０及び２０の出力、カレントスイッチ５０の出力、並びに、ＬＥＤドライバ６０の出力はいずれもシャットダウンされ、多出力電源装置１に内蔵されている抵抗により、ディスチャージが行われる。また、ＵＶＬＯ機能が動作した場合も、過電圧ミュート機能と同様の動作となる。

次に、サーマルシャットダウン機能について、図９Ａ及び図９Ｂを参照しながら詳細な説明を行う。図９Ａは、サーマルシャットダウン時における降圧ＤＣ／ＤＣコンバータ１０、２０の出力状態を示すブロック図であり、図９Ｂは、サーマルシャットダウン時における昇圧ＤＣ／ＤＣコンバータ３０の出力状態を示すブロック図である。図９Ａに示すように、サーマルシャットダウン動作時には、降圧ＤＣ／ＤＣコンバータ１０、２０のＤＣＳＷ１、ＤＣＳＷ２がいずれもハイインピーダンス状態となる。また、図９Ｂに示すように、サーマルシャットダウン動作時には、昇圧ＤＣ／ＤＣコンバータ３０を形成するパワートランジスタのうち、ＰＭＯＳトランジスタ３２がオン、ＮＭＯＳトランジスタ３１がオフの状態となる。なお、カレントスイッチ出力ＣＳＷＯ、及び、ＬＥＤドライバ出力ＬＥＤＯに関してはいずれも０Ｖ出力となる。

次に、昇圧ＤＣ／ＤＣコンバータ３０の過電流保護機能について、図１０を参照しながら詳細に説明する。図１０は、昇圧ＤＣ／ＤＣコンバータ３０の過電流検出動作を説明するためのタイミングチャートである。昇圧ＤＣ／ＤＣコンバータ３０は、負荷に過電流が流れた場合に動作する過電流保護機能を内蔵している。実際には、昇圧ＤＣ／ＤＣコンバータ３０では、ＮＭＯＳトランジスタ３１に流れる電流が監視されており、過電流が検出されると、ＮＭＯＳトランジスタ３１がオフ状態となって、再度ソフトスタート機能が発動して通常動作に戻る。また、１回目に過電流が検出されてから所定期間以内に２回目の過電流が検出されると、１回目の過電流検出から前記所定期間後にＰＭＯＳトランジスタ３２がオン、ＮＭＯＳトランジスタ３１がオフの状態でラッチがかかる。降圧ＤＣ／ＤＣコンバータ１０、２０の出力動作、カレントスイッチ５０の出力動作、ＬＥＤドライバ６０の出力動作、並びに、リセット回路４０の出力動作については、昇圧ＤＣ／ＤＣコンバータ３０の過電流検出動作に関わらず、各々の動作を継続する。ラッチ状態は、電源再投入を行うか、ＥＮＵＰ端子でシャットダウンを行うことで解除され、昇圧ＤＣ／ＤＣコンバータ３０は復帰する。

次に、降圧ＤＣ／ＤＣコンバータ１０、２０の過電流保護機能について、図１１を参照しながら詳細に説明する。図１１は、降圧ＤＣ／ＤＣコンバータ１０、２０の過電流検出動作を説明するためのタイミングチャート（ＶＤＣＯ１過電流検出の場合）である。過電流が検出されると、ＰＶＣＣから出力コンデンサＣ３への充電が禁止される。１．５ｍｓ(typ.)の期間にわたって過電流検出状態（地絡検出状態を含む）が続くと、短絡保護回路が働いてラッチがかかり、降圧ＤＣ／ＤＣコンバータ１０、２０の出力はスイッチングを停止（ＤＣＳＷ１＝０Ｖ、ＤＣＳＷ２＝０Ｖ）する。また、カレントスイッチ出力とＬＥＤドライバ出力は、降圧ＤＣ／ＤＣコンバータ１０、２０の過電流検出動作に関わらず、その動作を継続する。一方、昇圧ＤＣ／ＤＣコンバータ３０は、降圧ＤＣ／ＤＣコンバータ１０、２０の出力低下によるリセット検出により、シャットダウン動作へ移行する。再度電源投入を行うことで、上記のラッチ状態が解除され、各降圧ＤＣ／ＤＣコンバータ１０、２０は復帰する。

次に、カレントスイッチ５０及びＬＥＤドライバ６０の過電流保護機能について、図１２及び図１３を参照しながら詳細に説明する。図１２は、カレントスイッチ５０の過電流検出特性の一例を示す図である。図１３は、カレントリミット部５３の一構成例を示すブロック図である。なお、ＬＥＤドライバ６０の過電流保護機能については、カレントスイッチ５０の過電流保護機能と同様であるため、ここでは、カレントスイッチ５０の過電流保護機能についての説明のみを行い、ＬＥＤドライバ６０の過電流保護機能についての重複した説明は省略する。図１３に示すように、カレントリミット部５３は、過電流検出コンパレータ５３１と、出力電圧検出コンパレータ５３２と、を有して成る。ＣＳＷＯ端子に過電流が生じた場合、多出力電源装置１内部の過電流検出コンパレータ５３１が動作して、出力に流れる電流量がＩＬＩＭ１に制限される。ＣＳＷＯ端子の出力電圧が出力電圧検出コンパレータ５３２の閾値ＶＴＨ以下になると、リミット電流値がさらにＩＬＩＭ２に制限される。昇圧ＤＣ／ＤＣコンバータ３０、及び、降圧ＤＣ／ＤＣコンバータ１０、２０は、この過電流保護回路の動作に関わらず、各々の動作を継続する。

図１４は、各端子の入出力等価回路を示す一覧表である。

次に、昇圧ＤＣ／ＤＣコンバータ３０の構成及び動作について、より詳細に説明する。

図１５は、昇圧ＤＣ／ＤＣコンバータ３０の第１構成例を示す回路ブロック図である。図１５に示したように、本構成例の昇圧ＤＣ／ＤＣコンバータ３０は、制御部Ｘ１（制御駆動部３３に相当）と、誤差増幅器Ｘ２（エラーアンプ３４に相当）と、発振器Ｘ３（鋸波生成回路７０に相当）と、ＰＷＭ［Pulse Width Modulation］コンパレータＸ４（ＰＷＭコンパレータ３５に相当）と、地絡検出部Ｘ５と、同期整流トランジスタＭ１（ＰＭＯＳトランジスタ３２に相当）と、出力トランジスタＭ２（ＮＭＯＳトランジスタ３１に相当）と、バックゲート制御トランジスタＭ３及びＭ４（バックゲート制御部３７に相当）と、電流制限トランジスタＭ５と、を有して成る。

トランジスタＭ１は、Ｐチャネル型ＭＯＳ［Metal-Oxide-Semiconductor］電界効果トランジスタであり、そのドレインは、外部端子Ｔ１（スイッチ端子、ピン１１に相当）に接続されている。トランジスタＭ１のソースは、外部端子Ｔ２（出力端子、ピン１３に相当）に接続されている。トランジスタＭ１のゲートは、制御部Ｘ１の第１ゲート信号出力端に接続されている。なお、図１５では描写されていないが、トランジスタＭ１のドレインとバックゲートとの間には、アノードがドレインに接続され、カソードがバックゲートに接続された形で、寄生ダイオードが付随している。

トランジスタＭ２は、Ｎチャネル型ＭＯＳ電界効果トランジスタであり、そのドレインは、外部端子Ｔ１に接続されている。トランジスタＭ２のソース及びバックゲートは、外部端子Ｔ３（グランド端子、ピン１２に相当）に接続されている。トランジスタＭ２のゲートは、制御部Ｘ１の第２ゲート信号出力端に接続されている。

トランジスタＭ３は、Ｐチャネル型ＭＯＳ電界効果トランジスタであり、そのドレインは、外部端子Ｔ２に接続されている。トランジスタＭ３のソース及びバックゲートは、トランジスタＭ１のバックゲートに接続されている。トランジスタＭ３のゲートは、制御部Ｘ１の第３ゲート信号出力端に接続されている。

トランジスタＭ４は、Ｐチャネル型ＭＯＳ電界効果トランジスタであり、そのドレインは外部端子Ｔ１に接続されている。トランジスタＭ４のソース及びバックゲートは、トランジスタＭ１のバックゲートに接続されている。トランジスタＭ４のゲートは、制御部Ｘ１の第４ゲート信号出力端に接続されている。なお、トランジスタＭ４のドレインは、外部端子Ｔ０（電源端子、ピン３またはピン８に相当）に接続しても構わない。

トランジスタＭ５は、トランジスタＭ１よりもオン抵抗値の大きいＰチャネル型ＭＯＳ電界効果トランジスタであり、そのドレインは、外部端子Ｔ１に接続されている。トランジスタＭ５のソースは、外部端子Ｔ２に接続されている。トランジスタＭ５のゲートは、制御部Ｘ１の第５ゲート信号出力端に接続されている。トランジスタＭ５のバックゲートはトランジスタＭ１のバックゲートに接続されている。なお、トランジスタＭ５のドレインは、外部端子Ｔ０に接続しても構わない。

誤差増幅器Ｘ２の反転入力端（−）は、外部端子Ｔ４（帰還端子、ピン１５に相当）に接続されている。誤差増幅器Ｘ２の非反転入力端（＋）は、基準電圧Ｖｒｅｆの印加端に接続されている。ＰＷＭコンパレータＸ４の非反転入力端（＋）は、誤差増幅器Ｘ２の出力端に接続されている。ＰＷＭコンパレータＸ４の反転入力端（−）は、発振器Ｘ３の出力端に接続されている。ＰＷＭコンパレータＸ４の出力端は、制御部Ｘ１のＰＷＭ信号入力端に接続されている。

地絡検出部Ｘ５は、外部端子Ｔ２が地絡（接地端やこれに準ずる低電位端への短絡）しているか否かを検出する手段であり、図１５に示した第１構成例では、地絡検出部Ｘ５として、反転入力端（−）が外部端子Ｔ２に接続され、非反転端（＋）が閾値電圧Ｖｔｈの印加端に接続され、出力端が制御部Ｘ１の地絡検出信号入力端に接続されたコンパレータが用いられている。

多出力電源装置１の外部において、外部端子Ｔ０及びコイルＬ３の一端は、それぞれ、入力電圧Ｖｉｎ（図１５では電源電圧ＶＣＣ）の入力端に接続されている。なお、外部端子Ｔ０に与えられた電源電圧ＶＣＣは、多出力電源装置１の内部に集積化されている回路ブロック（図１５では、制御部Ｘ１、誤差増幅器Ｘ２、発振器Ｘ３、ＰＷＭコンパレータＸ４、及び、地絡検出部Ｘ５）の駆動に用いられる。外部端子Ｔ１は、コイルＬ３の他端に接続されている。外部端子Ｔ２は、図示しない負荷に接続されるとともに、出力コンデンサＣ３を介する経路、及び、抵抗Ｒ２と抵抗Ｒ３から成る分圧回路を介する経路で、それぞれ接地端に接続されている。外部端子Ｔ３は、接地端に接続されている。外部端子Ｔ４は、抵抗Ｒ２と抵抗Ｒ３との接続ノードに接続されている。外部端子Ｔ５は、図示しないホスト（セット側ＣＰＵ［Central Processing Unit］など）のイネーブル信号出力端に接続されている。なお、外部端子Ｔ５に与えられたイネーブル信号ＥＮＵＰは制御部Ｘ１に入力され、昇圧動作のイネーブル／ディセーブル制御に用いられる。

まず、上記構成から成る昇圧ＤＣ／ＤＣコンバータ３０の基本動作（昇圧動作）について説明する。

トランジスタＭ２は、制御部Ｘ１からの第２ゲート電圧に応じてスイッチング制御（開閉制御）される出力トランジスタであり、トランジスタＭ１は、制御部Ｘ１からの第１ゲート電圧に応じてスイッチング制御（開閉制御）される同期整流トランジスタである。

制御部Ｘ１は、入力電圧Ｖｉｎ（＝電源電圧ＶＣＣ）を昇圧して出力電圧Ｖｏｕｔ（出力電圧ＶＤＣＯ３に相当）を得るに際し、トランジスタＭ３をオンとし、トランジスタＭ４及びトランジスタＭ５をいずれもオフとした上で、トランジスタＭ１とトランジスタＭ２を相補的にスイッチング制御する。

なお、本明細書中で用いている「相補的」という文言は、トランジスタＭ１、Ｍ２のオン／オフが完全に逆転している場合のほか、貫通電流防止の観点からトランジスタＭ１、Ｍ２のオン／オフ遷移タイミングに所定の遅延を与えている場合をも含むものとする。

トランジスタＭ２がオン状態にされると、コイルＬ３には、トランジスタＭ２を介して接地端に向けたコイル電流ＩＬが流れ、その電気エネルギが蓄えられる。なお、トランジスタＭ２のオン期間において、すでに出力コンデンサＣ６に電荷が蓄積されていた場合、外部端子Ｔ２に接続される負荷（不図示）には、出力コンデンサＣ６からの電流が流れることになる。また、このとき、同期整流素子であるトランジスタＭ１は、トランジスタＭ２のオン状態に対して相補的にオフ状態とされるため、出力コンデンサＣ６からトランジスタＭ２に向けて電流が流れ込むことはない。

一方、トランジスタＭ２がオフ状態にされると、コイルＬ３に生じた逆起電圧により、そこに蓄積されていた電気エネルギが放出される。このとき、トランジスタＭ１はトランジスタＭ２のオフ状態に対して相補的にオン状態とされるため、外部端子Ｔ１からトランジスタＭ１を介して流れる電流は、外部端子Ｔ２から負荷に流れ込むと共に、出力コンデンサＣ６を介して接地端にも流れ込み、この出力コンデンサＣ６を充電することになる。上記の動作が繰り返されることによって、負荷には、出力コンデンサＣ６によって平滑化された出力電圧Ｖｏｕｔが供給される。

このように、本構成例の昇圧ＤＣ／ＤＣコンバータ３０は、トランジスタＭ１、Ｍ２のスイッチング制御により、入力電圧Ｖｉｎ（＝電源電圧ＶＣＣ）を昇圧して出力電圧Ｖｏｕｔを生成する。

次に、上記構成から成る昇圧ＤＣ／ＤＣコンバータ３０の帰還制御について説明する。

誤差増幅器Ｘ２は、抵抗Ｒ２と抵抗Ｒ３との接続ノードから引き出される出力帰還電圧Ｖｆｂ（出力電圧Ｖｏｕｔの実際値に相当）と、所定の基準電圧Ｖｒｅｆ（出力電圧Ｖｏｕｔの目標値に相当）との差分を増幅して誤差電圧Ｖｅｒｒを生成する。すなわち、誤差電圧Ｖｅｒｒの電圧レベルは、出力電圧Ｖｏｕｔがその目標値よりも低いほど、高レベルとなる。一方、発振器Ｘ３は、所定周波数の鋸波電圧Ｖｓａｗを生成する。

ＰＷＭコンパレータＸ４は、誤差電圧Ｖｅｒｒと鋸波電圧Ｖｓａｗとを比較してＰＷＭ信号Ｓ１を生成する。すなわち、ＰＷＭ信号Ｓ１のオンデューティ（単位期間に占めるトランジスタＭ２のオン期間の比）は、誤差電圧Ｖｅｒｒと鋸波電圧Ｖｓａｗとの相対的な高低に応じて逐次変動する。具体的に述べると、出力電圧Ｖｏｕｔがその目標値よりも低いほど、ＰＷＭ信号Ｓ１のオンデューティは大きくなり、出力電圧Ｖｏｕｔがその目標値に近付くにつれて、ＰＷＭ信号Ｓ１のオンデューティは小さくなる。

制御部Ｘ１は、入力電圧Ｖｉｎ（＝電源電圧ＶＣＣ）を昇圧して出力電圧Ｖｏｕｔを得るに際し、ＰＷＭ信号Ｓ１に応じてトランジスタＭ１及びトランジスタＭ２を相補的にスイッチング制御する。具体的に述べると、制御部Ｘ１は、ＰＷＭ信号Ｓ１のハイレベル期間には、トランジスタＭ２をオン状態、トランジスタＭ１をオフ状態とする一方、ＰＷＭ信号Ｓ１のローレベル期間には、トランジスタＭ２をオフ状態、トランジスタＭ１をオン状態とする。

このように、本構成例の昇圧ＤＣ／ＤＣコンバータ３０は、誤差電圧Ｖｅｒｒに基づく出力帰還制御により、出力電圧Ｖｏｕｔをその目標値に合わせ込むことができる。

次に、上記構成から成る昇圧ＤＣ／ＤＣコンバータ３０の起動動作と地絡保護動作について、図１６及び図１７を参照しながら詳細に説明する。図１６は、昇圧ＤＣ／ＤＣコンバータ３０の起動動作を説明するためのタイミングチャートであり、図１７は、昇圧ＤＣ／ＤＣコンバータ３０の動作状態とトランジスタＭ１〜Ｍ５のオン／オフ状態との相関図である。なお、図１６では、上から順番に、電源電圧ＶＣＣ、出力電圧Ｖｏｕｔ、イネーブル信号ＥＮＵＰ、コイル電流ＩＬ、スイッチ電圧Ｖｓｗ（スイッチ端子Ｔ１に現れる電圧）、並びに、トランジスタＭ１〜Ｍ５のゲート電圧（第１〜第５ゲート信号）が描写されている。

時刻ｔ１にて、昇圧ＤＣ／ＤＣコンバータ３０に電源電圧ＶＣＣが投入されてから、時刻ｔ２にて、イネーブル信号ＥＮＵＰがローレベルからハイレベルに立ち上げられるまでの間、昇圧ＤＣ／ＤＣコンバータ３０はスタンバイ状態（昇圧動作の待機状態）となる。

上記のスタンバイ状態において、制御部Ｘ１は、トランジスタＭ４のみをオンとし、その余のトランジスタＭ１、トランジスタＭ２、トランジスタＭ３、及び、トランジスタＭ５をいずれもオフとする。すなわち、制御部Ｘ１は、トランジスタＭ２とトランジスタＭ４のゲート電圧をローレベル（ＧＮＤ）とし、トランジスタＭ１、トランジスタＭ３、及び、トランジスタＭ５のゲート電圧をハイレベル（ＶＣＣ）とする。

このようなゲート電圧制御により、トランジスタＭ１に付随する寄生ダイオードを介した電流リーク経路を含め、外部端子Ｔ１から外部端子Ｔ２に至る全ての電流リーク経路を確実に遮断することが可能となる。

また、トランジスタＭ４をオンさせることにより、トランジスタＭ１、Ｍ３、Ｍ４、Ｍ５のバックゲートをスタンバイ状態での最高電位点（スイッチ電圧Ｖｓｗ（＝電源電圧ＶＣＣ））に接続することができるので、トランジスタＭ１、Ｍ３、Ｍ５のオフ状態をより確実なものとすることが可能となる。

時刻ｔ２にて、イネーブル信号ＥＮＵＰがローレベルからハイレベルに立ち上げられてから、所定期間Ｔｘが経過するまでの間（時刻ｔ２〜時刻ｔ３）、昇圧ＤＣ／ＤＣコンバータ３０は、第１起動状態（出力コンデンサＣ６のプリチャージ状態）となる。

上記の第１起動状態において、制御部Ｘ１は、トランジスタＭ４及びトランジスタＭ５をいずれもオンとし、トランジスタＭ１〜Ｍ３をいずれもオフとする。すなわち、制御部Ｘ１は、トランジスタＭ２、トランジスタＭ４、及び、トランジスタＭ５のゲート電圧をローレベル（ＧＮＤ）とし、トランジスタＭ１とトランジスタＭ３のゲート電圧をハイレベル（ＶＣＣ）とする。

このようなゲート電圧制御により、スタンバイ状態からアクティブ状態へ移行するに際して、トランジスタＭ１のスイッチング制御を開始するよりも先に、トランジスタＭ１よりもオン抵抗値の大きいトランジスタＭ５を所定期間Ｔｘだけオンさせて、トランジスタＭ５を介する電流経路で出力コンデンサＣ６を緩やかに充電しておくことができるので、出力コンデンサＣ６に過大な突入電流が流れ込むことを未然に回避して、電源電圧ＶＣＣの低下を防止することが可能となる。

なお、イネーブル信号ＥＮＵＰがハイレベルに立ち上げられた時点で、電源電圧ＶＣＣが投入されていない場合や電源電圧ＶＣＣが所定の電圧レベルまで上昇していない場合、昇圧ＤＣ／ＤＣコンバータ３０は、電源電圧ＶＣＣが所定の電圧レベルに達するのを待ってから、上記の第１起動状態に移行する。

また、上記の第１起動状態において、制御部Ｘ１は、トランジスタＭ５をオンする際、その導通度を徐々に高めていくように、トランジスタＭ５のゲート電圧をハイレベル（ＶＣＣ）からローレベル（ＧＮＤ）にスイープ制御する構成としてもよい。このような構成とすることにより、トランジスタＭ５を介して出力コンデンサＣ６に流れ込む電流を徐々に大きくすることができるので、突入電流をより一層抑制することが可能となる。

時刻ｔ３にて、上記の第１起動状態が満了されてから、さらに所定期間Ｔｙが経過するまでの間（時刻ｔ３〜時刻ｔ４）、昇圧ＤＣ／ＤＣコンバータ３０は、第２起動状態（アクティブ状態への移行準備状態）となる。

上記の第２起動状態において、制御部Ｘ１は、トランジスタＭ１及びトランジスタＭ３をいずれもオンとし、トランジスタＭ２、トランジスタＭ４、及び、トランジスタＭ５をいずれもオフとする。すなわち、制御部Ｘ１は、トランジスタＭ１〜Ｍ３のゲート電圧をローレベル（ＧＮＤ）とし、トランジスタＭ４とトランジスタＭ５のゲート電圧をハイレベル（ＶＣＣ）とする。

このようなゲート電圧制御により、アクティブ状態への移行に先立ち、トランジスタＭ５をオフする際には、これと同時にトランジスタＭ１がオンされる形となるので、出力コンデンサＣ６のプリチャージを継続することが可能となる。

なお、上記の所定期間Ｔｘ、Ｔｙを計時する手段としては、スタンバイ状態の解除と同時にカウント動作を開始するタイマ（カウンタ）を用いる構成としてもよいし、或いは、スタンバイ状態の解除と同時に電圧レベルが緩やかに上昇し始めるソフトスタート電圧Ｖｓｓをモニタし、ソフトスタート電圧Ｖｓｓと閾値電圧Ｖｘ、Ｖｙ（それぞれ所定期間Ｔｘ、Ｔｙに相当）の比較結果に基づいて、第１起動状態から第２起動状態への移行処理、及び、第２起動状態からアクティブ状態への移行処理を行う構成としてもよい。

なお、上記のソフトスタート電圧Ｖｓｓは、誤差増幅器Ｘ２の非反転入力端（＋）に入力される基準電圧Ｖｒｅｆとして用いてもよいし、或いは、ＰＷＭコンパレータＸ４の非反転入力端（＋）に対して、誤差電圧Ｖｅｒｒとソフトスタート電圧Ｖｓｓを並列に入力しておき、ＰＷＭコンパレータＸ４において、誤差電圧Ｖｅｒｒとソフトスター電圧Ｖｓｓのいずれか低い方と、鋸波電圧Ｖｓａｗとを比較する構成としてもよい。

時刻ｔ４にて、上記の第２起動状態が満了されると、昇圧ＤＣ／ＤＣコンバータ３０はアクティブ状態（昇圧動作状態）となる。

上記のアクティブ状態において、制御部Ｘ１は、先述した通り、トランジスタＭ３をオンとし、トランジスタＭ４及びトランジスタＭ５をいずれもオフとした上で、トランジスタＭ１とトランジスタＭ２を相補的にスイッチング制御する。すなわち、制御部Ｘ１は、トランジスタＭ３のゲート電圧をローレベル（ＧＮＤ）に固定し、また、トランジスタＭ４とトランジスタＭ５のゲート電圧をハイレベル（Ｖｏｕｔ）に固定した上で、トランジスタＭ１とトランジスタＭ２のゲート電圧をローレベル（ＧＮＤ）とハイレベル（Ｖｏｕｔ）の間でパルス駆動する。

このようなゲート電圧制御により、トランジスタＭ１、Ｍ２の相補的なスイッチング制御を行い、入力電圧Ｖｉｎ（＝電源電圧ＶＣＣ）を昇圧して出力電圧Ｖｏｕｔを生成することが可能となる。

また、制御部Ｘ１は、地絡検出部Ｘ５からの地絡検出信号Ｓ２をモニタしており、外部端子Ｔ２に地絡が生じていると判断したとき（すなわち、地絡検出信号Ｓ２が起動直後以外のタイミングでハイレベルとなっているとき）には、トランジスタＭ４及びトランジスタＭ５をいずれもオンとし、トランジスタＭ１〜Ｍ３をいずれもオフとする。すなわち、地絡検出時において、制御部Ｘ１は、トランジスタＭ２、トランジスタＭ４、及び、トランジスタＭ５のゲート電圧をローレベル（ＧＮＤ）とし、トランジスタＭ１とトランジスタＭ３のゲート電圧をハイレベル（Ｖｃｃ）とする。なお、この地絡検出時の状態は、第１起動状態と同一である。

このようなゲート電圧制御により、地絡検出時には、トランジスタＭ１よりもオン抵抗値の大きいトランジスタＭ５を介する経路で電流を流すことができるので、過電流のピーク値を抑えることが可能となる。

図１８は、昇圧ＤＣ／ＤＣコンバータ３０の第２構成例を示す回路ブロック図である。先出の第１構成例では、起動時ないし出力地絡時に流れる電流を抑制するための電流制限素子として、トランジスタＭ５のみが設けられていたが、第２構成例の昇圧ＤＣ／ＤＣコンバータ３０は、図１８に示すように、電流制限阻止として、トランジスタＭ５だけでなく、これと直列に接続された電流制限抵抗Ｘ６を有して成る構成とされている。

このような構成とすることにより、トランジスタＭ５のオン抵抗値を極端に大きく設計する必要がなくなるので、素子サイズの縮小に伴うトランジスタＭ５の耐圧不足などを解消することができる。また、電流制限抵抗Ｘ６を用いる構成であれば、レーザトリミングによって、電流制限抵抗Ｘ６の抵抗値を任意かつ容易に調整することができるので、多出力電源装置１の許容損失等に応じた電流制限を実施することが可能となる。

なお、図１８では、電流制限抵抗Ｘ６をトランジスタＭ５のソースと外部端子Ｔ２との間に挿入した構成を例に挙げたが、その挿入位置についてはこれに限定されるものではなく、トランジスタＭ５のドレインと外部端子Ｔ１（または外部端子Ｔ０）との間に挿入してもよいし、上記双方の位置に挿入しても構わない。

図１９は、昇圧ＤＣ／ＤＣコンバータ３０の第３構成例を示す回路ブロック図である。先出の第１構成例及び第２構成例と異なり、第３構成例の昇圧ＤＣ／ＤＣコンバータ３０は、図１９に示すように、外部端子Ｔ２と外部端子Ｔ３との間に接続された出力電圧ディスチャージ用のＮチャネル型ＭＯＳ電界効果トランジスタＭ６（放電トランジスタ）と、これと直列に接続された電流制限抵抗Ｘ７と、を有して成る構成とされている。

図２０は、昇圧ＤＣ／ＤＣコンバータ３０の動作モード（動作状態）とトランジスタＭ１〜Ｍ６のオン／オフ状態との相関図である。

ＶＣＣ出力モードは、図１７の第２起動状態に相当する動作モードであり、トランジスタＭ３のみがオンとされ、その余のトランジスタＭ１、トランジスタＭ２、及び、トランジスタＭ４〜Ｍ６がいずれもオフとされる。なお、ＶＣＣ出力モードが選択される条件はサーマルシャットダウン動作時、及び、過電流検出時である。例えば、コイルＬ３がショートした場合には、昇圧ＤＣ／ＤＣコンバータ３０がＶＣＣ出力モードとなり、出力トランジスタＭ２がオフされるので、これに流れる過電流を速やかに抑制して、素子の破壊を防止することが可能となる。このとき、トランジスタＭ１については、オンでもオフでも構わないが、ＶＣＣ出力モードではトランジスタＭ１がオンとされている。これにより、外部端子Ｔ２には電源電圧ＶＣＣが出力される形となるので、地絡検出コンパレータＸ５の誤検出を回避することが可能となる。

インラッシュカレント抑制モードは、図１７の第１起動状態（ないしは出力地落状態）に相当する動作モードであり、トランジスタＭ４、Ｍ５がオンとされ、その余のトランジスタＭ１〜Ｍ３、及び、トランジスタＭ６がいずれもオフとされる。なお、インラッシュカレント抑制モードが選択される条件は、先にも説明した通り、昇圧ＤＣ／ＤＣ出力起動時、及び、出力電圧短絡時である。

出力電圧ディスチャージモードは、図１７のスタンバイ状態に相当する動作モードであり、トランジスタＭ４、Ｍ６がオンとされ、その余のトランジスタＭ１〜Ｍ３、及び、トランジスタＭ５がいずれもオフとされる。なお、出力電圧ディスチャージモードが選択される条件は、ＵＶＬＯ動作時、過電圧ミュート動作時、イネーブル信号ＥＮＵＰがローレベル（昇圧ＤＣ／ＤＣコンバータ３０のイネーブルオフ）であるとき、及び、昇圧ＤＣ／ＤＣタイマラッチ動作時である。このように、出力電圧Ｖｏｕｔをディスチャージすることにより、出力コンデンサＣ６の電荷が引き抜かれた状態（出力電圧Ｖｏｕｔがゼロ値の状態）から、昇圧ＤＣ／ＤＣコンバータ３０の出力動作を再開することが可能となる。また、外部端子Ｔ２に接続されている負荷に対して、意図しない出力電圧Ｖｏｕｔが印加されるおそれもないので、セットの信頼性向上にも貢献することができる。

図２１は、光ディスク装置への適用例を示すブロック図である。本構成例の光ディスク装置は、ＤＳＰ［Digital Signal Processor］１００と、ＲＦ［Radio Frequency］回路１０１と、ピックアップ部１０２（光ピックアップ１０２ａ、フォトダイオードＩＣ１０２ｂ、レーザダイオードＩＣ１０２ｃを含む）と、バッファメモリ１０３と、スピンドルモータ１０４と、モータドライバ１０５と、を有するほか、ＤＳＰ１００、ＲＦ回路１０１、及び、ピックアップ部１０２の電源を一括管理するための１チップ電源ＩＣとして、本実施形態の多出力電源装置１を用いている。

なお、降圧ＤＣ／ＤＣコンバータ１０、２０の出力電圧は、それぞれＤＳＰ電源及びＲＦ電源として用いられ、昇圧ＤＣ／ＤＣコンバータ３０の出力電圧は、ピックアップ電源として用いられる。

このような構成とすることにより、ピックアップ部１０２の誤動作やこれに含まれるレーザダイオードＩＣ１０２ｃの破損を防止することができる。また、部品点数の削減により、小型化と省スペースに貢献することができる。また、昇圧ＤＣ／ＤＣのラッシュ電流を抑えることで、起動不良を防止することができる。

次に、光ディスク装置に搭載されるトレイ開閉検知システムについて詳述する。

図２２は、トレイ開閉検知システムの第１構成例を示すブロック図である。本構成例の光ディスク装置は、先出の多出力電源装置１、ＤＳＰ１００、レーザダイオードＩＣ１０２ｃに加えて、トレイ検知部１０６、ＣＲ微分パルス生成部１０７、及び、ＲＳラッチ部１０８を有して成る。

トレイ検知部１０６は、光ディスクが載置されるディスクトレイの開閉状態を検知する手段であり、抵抗Ｒａ、Ｒｂと、スイッチＳＷａと、コンデンサＣａと、を有して成る。抵抗Ｒａの一端は、電源電圧ＶＣＣの印加端に接続されている。抵抗Ｒａの他端は、スイッチＳＷａの一端と抵抗Ｒｂの一端に接続されている。スイッチＳＷａの他端は、接地端に接続されている。抵抗Ｒｂの他端は、コンデンサＣａの一端に接続されている。コンデンサＣａの他端は接地端に接続されている。上記構成から成るトレイ検知部１０６において、ディスクトレイが開いているときには、スイッチＳＷａがオフ（開状態）となる。その結果、コンデンサＣａが充電されて、その一端から引き出されるセット信号ＳＥＴがハイレベルとなる。一方、ディスクトレイが閉まっているときには、スイッチＳＷａがオン（閉状態）となる。その結果、コンデンサＣａが放電されて、その一端から引き出されるセット信号がローレベルとなる。

ＣＲ微分パルス生成部１０７は、ＤＳＰ１００から出力されるパワーオン信号ＰＷＲＯＮを微分して、クリア信号ＣＬＲを生成する手段であり、ＤＳＰ１００のパワーオン信号出力端とＲＳラッチ部１０８のリセット端（Ｒ）との間に、抵抗ＲｄとコンデンサＣｂを直列接続して成る。

ＲＳラッチ部１０８は、セット端（Ｓ）に入力されるセット信号ＳＥＴの立上がりエッジで、正相ラッチ出力信号ＲＳＯＵＴをハイレベルにセットし、逆相ラッチ出力信号ＸＲＳＯＵＴをローレベルにセットする。一方、ＲＳラッチ部１０８は、リセット端（Ｒ）に入力されるクリア信号ＣＬＲの立上がりエッジで、正相ラッチ出力信号ＲＳＯＵＴをローレベルにリセットし、逆相ラッチ出力信号ＸＲＳＯＵＴをハイレベルにリセットする。

レーザダイオードＩＣ１０２ｃは、ＲＳラッチ部１０８からの正相ラッチ出力信号ＲＳＯＵＴ及び逆相ラッチ出力信号ＸＲＳＯＵＴに基づいて、レーザ光の点灯を許可／禁止する。具体的には、正相ラッチ出力信号ＲＳＯＵＴがローレベルであり、逆相ラッチ出力信号ＸＲＳＯＵＴがハイレベルであるときに、レーザ光の点灯が許可され、逆に、正相ラッチ出力信号ＲＳＯＵＴがハイレベルであり、逆相ラッチ出力信号ＸＲＳＯＵＴがローレベルであるときに、レーザ光の点灯が禁止される。

図２３は、第１構成例のトレイ開閉検知システムによるレーザ制御の一動作例を示すタイミングチャートであり、上から順に、セット信号ＳＥＴ、パワーオン信号ＰＷＲＯＮ、クリア信号ＣＬＲ、正相ラッチ出力信号ＲＳＯＵＴ、逆相ラッチ出力信号ＸＲＳＯＵＴが描写されている。

時刻ｔ１１において、ディスクトレイが閉じられ、スイッチＳＷａがオンされると、セット信号ＳＥＴがハイレベルからローレベルに立ち下げられる。その後、時刻ｔ１２において、ＤＳＰ１００のパワーオン信号ＰＷＲＯＮがローレベルからハイレベルに立ち上げられると、クリア信号ＣＬＲにＣＲ微分パルスが立ち上がる。ＲＳラッチ部１０８では、クリア信号ＣＬＲの立上がりエッジをトリガとして、正相ラッチ出力信号ＲＳＯＵＴがローレベルにリセットされ、逆相ラッチ出力信号ＸＲＳＯＵＴがハイレベルにリセットされる。その結果、時刻ｔ１２以降、レーザダイオードＩＣ１０２ｃは、レーザ光の点灯が許可された状態となる。その後、時刻ｔ１３において、ディスクトレイが開けられ、スイッチＳＷａがオフされると、セット信号ＳＥＴがローレベルからハイレベルに立ち上げられる。ＲＳラッチ部１０８では、セット信号ＳＥＴの立上がりエッジをトリガとして、正相ラッチ出力信号ＲＳＯＵＴがハイレベルにセットされ、逆相ラッチ出力信号ＸＲＳＯＵＴがローレベルにセットされる。その結果、時刻ｔ１３以降、レーザダイオード１０２ｃはレーザ光の点灯が禁止された状態となる。

このように、第１構成例のトレイ開閉検知システムによるレーザ制御を行うことで、ディスクトレイが開いているときには、レーザ光の点灯が禁止されるので、レーザ光が人の目に当たる心配がなく、光ディスク装置の安全性を高めることが可能となる。また、第１構成例のトレイ開閉検知システムであれば、ＤＳＰ１００のパワーオン信号ＰＷＲＯＮがオフ（ローレベル）とされる際に、ノイズ等の影響を受けて、そのオン／オフが繰り返される状態が生じても、正相ラッチ出力信号ＲＳＯＵＴ及び逆相ラッチ出力信号ＸＲＳＯＵＴは、いずれもセット状態に保持されるため、レーザ光が誤点灯されるおそれもない。

図２４は、トレイ開閉検知システムの第２構成例を示すブロック図である。本構成例のトレイ開閉検知システムは、先出の第１構成例と異なり、外付けディスクリート部品で形成されていたＣＲ微分パルス生成部１０７とＲＳラッチ部１０８を取り除き、これらに代えて、ＲＳラッチ部２０１、エッジ検出部２０２、及び、インバータ２０３〜２０５を多出力電源装置１の内部に集積化した構成とされている。

図２５は、ＲＳラッチ部２０１とエッジ検出部２０２の一構成例を示す回路図である。

ＲＳラッチ部２０１は、否定論理和演算器２０１ａ及び２０１ｂ（以下、ＮＡＮＤ２０１ａ及び２０１ｂと呼ぶ）と、Ｎチャネル型ＭＯＳ電界効果トランジスタ２０１ｃ及び２０１ｄと、抵抗２０１ｅと、インバータ２０１ｆと、を有して成る。ＮＡＮＤ２０１ａの第１入力端は、ＲＳラッチ部２０１のリセット端（Ｒ）に相当し、エッジ検出部２０２の出力端（トリガ信号ＴＲＩＧの出力端）に接続されている。ＮＡＮＤ２０１ａの第２入力端は、ＮＡＮＤ２０１ｂの出力端に接続されている。ＮＡＮＤ２０１ｂの第１入力端は、ＮＡＮＤ２０１ａの出力端に接続されている。ＮＡＮＤ２０１ｂの第２入力端は、ＲＳラッチ部２０１のセット端（Ｓ）に相当し、インバータ２０５の出力端に接続されている。インバータ２０５の入力端は、インバータ２０４の出力端に接続されている。インバータ２０４の入力端は、トレイ検知部１０６の出力端（セット信号ＳＥＴの出力端）に接続されている。トランジスタ２０１ｃのゲートは、ＮＡＮＤ２０１ｂの出力端に接続されている。トランジスタ２０１ｃのソース及びバックゲートは、接地端に接続されている。トランジスタ２０１ｃのドレインは、抵抗２０１ｅを介して電源端に接続される一方、ＲＳラッチ部２０１の正相出力端（Ｑ）（正相ラッチ出力信号ＲＳＯＵＴの出力端）として、レーザダイオードＩＣ１０２ｃにも接続されている。トランジスタ２０１ｄのゲートは、インバータ２０１ｆの出力端に接続されている。インバータ２０１ｆの入力端は、ＮＡＮＤ２０１ｂの出力端に接続されている。トランジスタ２０１ｄのソース及びバックゲートは接地端に接続されている。トランジスタ２０１ｄのドレインは、ＲＳラッチ部２０１の逆相出力端（Ｑバー）（逆相ラッチ出力信号ＸＲＳＯＵＴの出力端）として、レーザダイオードＩＣ１０２ｃに接続されている。

エッジ検出部２０２は、Ｐチャネル型ＭＯＳ電界効果トランジスタ２０２ａと、ＮチャネルＭＯＳ電界効果トランジスタ２０２ｂと、抵抗２０２ｃと、コンデンサ２０２ｄと、否定論理和演算器２０２ｅ（以下、ＮＡＮＤ２０２ｅと呼ぶ）と、を有して成る。トランジスタ２０２ａのソース及びバックゲートは、電源端に接続されている。トランジスタ２０２ａのドレインは、抵抗２０２ｃの一端に接続されている。トランジスタ２０２ｂのソース及びバックゲートは、接地端に接続されている。トランジスタ２０２ｂのドレインは抵抗２０２ｃの他端に接続されている。トランジスタ２０２ａのゲートとトランジスタ２０２ｂのゲートは互いに接続されており、その接続ノードは、インバータ２０３の出力端に接続されている。インバータ２０３の入力端は、ＤＳＰ１００の出力端（パワーオン信号ＰＷＲＯＮ（＝クリア信号ＣＬＲ）の出力端）に接続されている。コンデンサ２０２ｄの一端は、トランジスタ２０２ｂのドレインに接続されている。コンデンサ２０２ｄの他端は接地端に接続されている。ＮＡＮＤ２０２ｅの第１入力端は、トランジスタ２０２ｂのドレインに接続されている。ＮＡＮＤ２０２ｅの第２入力端は、インバータ２０３の出力端に接続されている。ＮＡＮＤ２０２ｅの出力端は、エッジ検出部２０２の出力端（トリガ信号ＴＲＩＧの出力端）として、ＲＳラッチ部２０１のリセット端（Ｒ）に接続されている。

なお、インバータ２０３及び２０４については、その出力論理を切り替えるための閾値にヒステリシスを有する構成を採用することが望ましい。このような構成とすることにより、ノイズ耐性を高めることが可能となる。

図２６は、第２構成例のトレイ開閉検知システムによるレーザ制御の一動作例を示すタイミングチャートであり、上から順番に、セット信号ＳＥＴ、パワーオン信号ＰＷＲＯＮ（＝クリア信号ＣＬＲ）、トリガ信号ＴＲＩＧ、正相ラッチ出力信号ＲＳＯＵＴ、逆相ラッチ出力信号ＸＲＳＯＵＴが描写されている。

時刻ｔ２１において、ディスクトレイが閉じられ、スイッチＳＷａがオンされると、セット信号ＳＥＴがハイレベルからローレベルに立ち下げられる。その後、時刻ｔ２２において、ＤＳＰ１００のパワーオン信号ＰＷＲＯＮ（＝クリア信号ＣＬＲ）がローレベルからハイレベルに立ち上げられると、エッジ検出部２０２では、パワーオン信号ＰＷＲＯＮ（＝クリア信号ＣＬＲ）の立上がりエッジが検出され、トリガ信号ＴＲＩＧに矩形パルスが立ち上がる。ＲＳラッチ部２０１では、トリガ信号ＴＲＩＧの立上がりエッジをトリガとして、正相ラッチ出力信号ＲＳＯＵＴがローレベルにリセットされ、逆相ラッチ出力信号ＸＲＳＯＵＴがハイレベルにリセットされる。その結果、時刻ｔ２２以降、レーザダイオードＩＣ１０２ｃは、レーザ光の点灯が許可された状態となる。その後、時刻ｔ２３において、ディスクトレイが開けられ、スイッチＳＷａがオフされると、セット信号ＳＥＴがローレベルからハイレベルに立ち上げられる。ＲＳラッチ部２０１では、セット信号ＳＥＴの立上がりエッジをトリガとして、正相ラッチ出力信号ＲＳＯＵＴがハイレベルにセットされ、逆相ラッチ出力信号ＸＲＳＯＵＴがローレベルにセットされる。その結果、時刻ｔ２３以降、レーザダイオード１０２ｃは、レーザ光の点灯が禁止された状態となる。

このように、第２構成例のトレイ開閉検知システムであれば、外付けのディスクリート部品を大幅に削減しながら、第１構成例のトレイ開閉検知システムと同様の効果を得ることができるので、光ディスク装置の小型化やコストダウンに貢献することが可能となる。

なお、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。例えば、上記実施形態では、ＩＣに内蔵される複数の電源回路として、２系統の降圧ＤＣ／ＤＣコンバータと１系統の昇圧ＤＣ／ＤＣコンバータを例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、ＩＣに内蔵される電源回路の系統数は任意である。

また、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。

本発明は、昇圧型スイッチング電源装置の信頼性を高める上で有用な技術であり、入力電圧よりも高い出力電圧が必要な電子機器全て（例えば、ブルーレイディスクドライブなどの光ディスクドライブや、デジタルスチルカメラ／デジタルビデオカメラ／携帯電話などのポータブル機器）に利用可能な技術である。

１ 多出力電源装置
１０ 降圧ＤＣ／ＤＣコンバータ（１．２Ｖ出力）
１１ Ｐチャネル型ＭＯＳ電界効果トランジスタ（出力用スイッチ）
１２ Ｎチャネル型ＭＯＳ電界効果トランジスタ（同期整流用スイッチ）
１３ 制御駆動部
１４ エラーアンプ
１５ ＰＷＭコンパレータ
１６ カレントリミット部
２０ 降圧ＤＣ／ＤＣコンバータ（３．３Ｖ出力）
２１ Ｐチャネル型ＭＯＳ電界効果トランジスタ（出力用スイッチ）
２２ Ｎチャネル型ＭＯＳ電界効果トランジスタ（同期整流用スイッチ）
２３ 制御駆動部
２４ エラーアンプ
２５ ＰＷＭコンパレータ
２６ カレントリミット部
３０ 昇圧ＤＣ／ＤＣコンバータ
３１ Ｎチャネル型ＭＯＳ電界効果トランジスタ（出力用スイッチ）
３２ Ｐチャネル型ＭＯＳ電界効果トランジスタ（同期整流用スイッチ）
３３ 制御駆動部
３４ エラーアンプ
３５ ＰＷＭコンパレータ
３６ カレントリミット部
３７ バックゲート制御部
４０ リセット回路
５０ カレントスイッチ
５１ Ｐチャネル型ＭＯＳ電界効果トランジスタ
５２ 制御駆動部
５３ カレントリミット部
５３１ 過電流検出コンパレータ
５３２ 出力電圧検出コンパレータ
６０ ＬＥＤドライバ
６１ Ｐチャネル型ＭＯＳ電界効果トランジスタ
６２ 制御駆動部
６３ カレントリミット部
７０ 鋸波生成回路
８０ 基準電圧生成回路
９１〜９３ バッファ
１００ ＤＳＰ
１０１ ＲＦ回路
１０２ ピックアップ部
１０２ａ 光ピックアップ
１０２ｂ フォトダイオードＩＣ
１０２ｃ レーザダイオードＩＣ
１０３ バッファメモリ
１０４ スピンドルモータ
１０５ モータドライバ
１０６ トレイ検知部
１０７ ＣＲ微分パルス生成部
１０８ ＲＳラッチ部
２０１ ＲＳラッチ部
２０１ａ、２０１ｂ 否定論理和演算器（ＮＡＮＤ）
２０１ｃ、２０１ｄ Ｎチャネル型ＭＯＳ電界効果トランジスタ
２０１ｅ 抵抗
２０１ｆ インバータ
２０２ エッジ検出部
２０２ａ Ｐチャネル型ＭＯＳ電界効果トランジスタ
２０２ｂ Ｎチャネル型ＭＯＳ電界効果トランジスタ
２０２ｃ 抵抗
２０２ｄ コンデンサ
２０２ｅ 否定論理和演算器（ＮＡＮＤ）
２０３、２０４ インバータ（ヒステリシスあり）
２０５ インバータ（ヒステリシスなし）
Ｌ１〜Ｌ３ コイル
Ｃ１〜Ｃ７ コンデンサ
Ｒ１〜Ｒ４ 抵抗
ＳＷ１〜ＳＷ３、ＳＷａ スイッチ
Ｐ 裏面パッド
Ｘ１ 制御部
Ｘ２ 誤差増幅器
Ｘ３ 発振器
Ｘ４ ＰＷＭコンパレータ
Ｘ５ 地絡検出部（コンパレータ）
Ｘ６ 電流制限抵抗
Ｘ７ 電流制限抵抗
Ｍ１ 同期整流トランジスタ（Ｐチャネル型ＭＯＳトランジスタ）
Ｍ２ 出力トランジスタ（Ｎチャネル型ＭＯＳトランジスタ）
Ｍ３ 第１バックゲート制御トランジスタ（Ｐチャネル型ＭＯＳトランジスタ）
Ｍ４ 第２バックゲート制御トランジスタ（Ｐチャネル型ＭＯＳトランジスタ）
Ｍ５ 電流制限トランジスタ（Ｐチャネル型ＭＯＳトランジスタ）
Ｍ６ 放電トランジスタ（Ｎチャネル型ＭＯＳトランジスタ）
Ｔ１〜Ｔ５ 外部端子
Ｒａ〜Ｒｄ 抵抗
Ｃａ、Ｃｂ コンデンサ
ＳＷａ スイッチ

Claims (6)

1. 一端が入力電圧の入力端に接続されたコイルと；
   前記コイルの他端と接地端との間に接続された出力トランジスタと；
   前記コイルの他端と出力電圧の出力端との間に接続された同期整流トランジスタと；
   前記出力電圧の出力端と接地端との間に接続された出力コンデンサと；
   前記同期整流トランジスタのバックゲートと前記出力電圧の出力端との間に接続された第１バックゲート制御トランジスタと；
   前記出力電圧の出力端と接地端との間に接続された放電トランジスタと；
   前記出力トランジスタ、前記同期整流トランジスタ、前記第１バックゲート制御トランジスタ、及び、前記放電トランジスタのオン／オフ制御を行う制御部と；
   を有して成り、
   前記制御部は、前記出力トランジスタ及び前記同期整流トランジスタのスイッチング動作を停止するに際して、前記第１バックゲート制御トランジスタをオフとし、前記放電トランジスタをオンとすることを特徴とする昇圧型スイッチング電源装置。
2. 前記放電トランジスタと直列に接続された電流制限抵抗を有して成ることを特徴とする請求項１に記載の昇圧型スイッチング電源装置。
3. 前記制御部は、前記入力電圧が所定の下限値を下回った場合、前記入力電圧が所定の上限を上回った場合、装置外部から昇圧動作の停止が指示された場合、若しくは、昇圧動作の異常が検出された場合に、前記出力トランジスタ及び前記同期整流トランジスタのスイッチング動作を停止することを特徴とする請求項１または請求項２に記載の昇圧型スイッチング電源装置。
4. 前記出力電圧に応じて変動する帰還電圧と所定の参照電圧との差分を増幅して誤差電圧を生成する誤差増幅器と、所定の鋸波電圧を生成する発振器と、前記誤差電圧と前記鋸波電圧を比較してＰＷＭ信号を生成するＰＷＭコンパレータと、を有して成り、
   前記制御部は、前記入力電圧から前記出力電圧を生成する際、前記ＰＷＭ信号に基づいて、前記出力トランジスタと前記同期整流トランジスタを相補的にスイッチング制御することを特徴とする請求項１〜請求項３のいずれかに記載の昇圧型スイッチング電源装置。
5. 制御装置用の出力電圧を生成する制御装置用電源回路と、
   前記制御装置によって制御される被制御装置用の出力電圧を生成する被制御装置用電源回路と、
   を有して成る多出力電源装置であって、
   前記制御装置用電源回路は、入力電圧を降圧して前記制御装置用の出力電圧を生成する降圧型スイッチング電源装置であり、
   前記被制御装置用電源回路は、前記入力電圧を昇圧して前記被制御装置用の出力電圧を生成する請求項１〜請求項４のいずれかに記載の昇圧型スイッチング電源装置であることを特徴とする多出力電源装置。
6. 請求項５に記載の多出力電源装置と、
   前記多出力電源装置から電力供給を受けて動作する制御装置と、
   前記多出力電源装置から電力供給を受けて動作し、前記制御装置によって制御される被制御装置と、
   を有して成ることを特徴とする電気機器。

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