WO2018002998A1 - 電源装置、および、電源装置の制御方法 - Google Patents

電源装置、および、電源装置の制御方法 Download PDF

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伸也 飯嶋
茂 久田
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Definitions

  • the present invention relates to a power supply device and a control method for the power supply device.
  • some conventional power supply devices include a power factor correction (PFC) circuit (for example, see Patent Document 1).
  • PFC power factor correction
  • control of the power factor correction circuit includes current detection control and on-time control.
  • This on-time control generates a current detection threshold value based on the input voltage waveform, so that compared to current detection control, a multiplier is not required, and the circuit area of the integrated circuit for control can be reduced and the cost can be reduced. There is.
  • this on-time control has a problem that total harmonic distortion (THD) is larger than that of current detection control.
  • TDD total harmonic distortion
  • a power supply device includes: A power supply device that includes a power factor correction circuit and supplies power to a load, An AC power source for outputting an AC voltage between the first input terminal and the second input terminal; A power supply voltage, which is connected between the first input terminal and the second input terminal and rectifies the AC voltage supplied from the AC power supply, is connected between the first power supply terminal and the second power supply terminal.
  • a rectifier circuit that outputs to A first load terminal to which a high potential side terminal of the load is connected; and a second load terminal connected to the second power supply terminal and to which a low potential side terminal of the load is connected;
  • An input-side voltage detection circuit which is connected between the first power supply terminal and the second power supply terminal and detects an input-side detection voltage based on the power supply voltage;
  • An output connected between the first load terminal and the second load terminal and detecting an output side detection voltage based on an output voltage between the first load terminal and the second load terminal Side voltage detection circuit;
  • One end is connected to the second power supply terminal, and the secondary winding constituting the transformer,
  • a main switch having one end connected to the other end of the primary winding and the other end connected to the second load terminal;
  • An error amplifier that outputs an error voltage according to a difference between the output-side detection voltage and a preset reference voltage;
  • a subtractor
  • the timer circuit is A constant current source having an output connected to the inverting input terminal of the output comparator and outputting a constant current;
  • a timer switch having one input / output terminal connected to the inverting input terminal of the output comparator, the other input / output terminal grounded, and a control terminal connected to the inverting output terminal of the flip-flop circuit;
  • a timer capacitor having one end connected to one input / output terminal of the timer switch.
  • the subtractor is A first resistor having one end connected to the input-side voltage detection circuit; A second resistor having one end connected to the output of the error amplifier; An amplifier having an inverting output terminal connected to the other end of the first resistor and a non-inverting input terminal connected to the other end of the second resistor, and an output terminal connected to the inverting input terminal of the output comparator; A third resistor having one end connected to the inverting input terminal of the amplifier and the other end connected to the output terminal of the amplifier; And a fourth resistor having one end connected to the non-inverting input terminal of the amplifier and the other end grounded.
  • a power supply device that includes a power factor correction circuit and supplies power to a load, An AC power source for outputting an AC voltage between the first input terminal and the second input terminal;
  • a power supply voltage which is connected between the first input terminal and the second input terminal and rectifies the AC voltage supplied from the AC power supply, is connected between the first power supply terminal and the second power supply terminal.
  • a rectifier circuit that outputs to A first load terminal to which a high potential side terminal of the load is connected; and a second load terminal connected to the second power supply terminal and to which a low potential side terminal of the load is connected;
  • An input-side voltage detection circuit which is connected between the first power supply terminal and the second power supply terminal and detects an input-side detection voltage based on the power supply voltage;
  • An output connected between the first load terminal and the second load terminal and detecting an output side detection voltage based on an output voltage between the first load terminal and the second load terminal Side voltage detection circuit;
  • One end is connected to the second power supply terminal, and the secondary winding constituting the transformer,
  • a main switch having one end connected to the other end of the primary winding and the other end connected to the second load terminal;
  • An error amplifier that outputs an error voltage according to a difference between the output-side detection voltage and a preset reference voltage;
  • An adder
  • the timer circuit is A constant current source having an output connected to the input of the adder and outputting a constant current; A switch having one input / output terminal connected to the input of the adder, the other input / output terminal grounded, and a control terminal connected to the inverting output terminal of the flip-flop circuit; A timer capacitor having one end connected to one input / output terminal of the switch.
  • the adder is A first resistor having one end grounded; A second resistor having one end connected to the input-side voltage detection circuit; A third resistor having one end connected to the output of the timer circuit; An inverting output terminal is connected to the other end of the first resistor, a non-inverting input terminal is connected to the other ends of the second and third resistors, and an output terminal is connected to the inverting input terminal of the output comparator.
  • An amplifier A fourth resistor having one end connected to the inverting input terminal of the amplifier and the other end connected to the output terminal of the amplifier; And a fifth resistor having one end connected to the non-inverting input terminal of the amplifier and the other end grounded.
  • a control method of a power supply device includes: A power supply apparatus that includes a power factor correction circuit and supplies power to a load, the AC power supply outputting an AC voltage between a first input terminal and a second input terminal, and the first input terminal; A rectifier circuit connected between the second input terminal and outputting a power supply voltage obtained by rectifying the AC voltage supplied from the AC power supply between the first power supply terminal and the second power supply terminal; A first load terminal to which a terminal on the high potential side of the load is connected; a second load terminal connected to the second power supply terminal and to a terminal on the low potential side of the load; An input-side voltage detection circuit that is connected between the first power supply terminal and the second power supply terminal and detects an input-side detection voltage based on the power supply voltage, the first load terminal, and the second load terminal Connected between the first load terminal and the second load terminal.
  • An output-side voltage detection circuit that detects an output-side detection voltage based on the output voltage, one end connected to the first power supply terminal, a primary winding constituting a transformer, and one end connected to the second power supply terminal
  • a secondary switch connected to form a transformer, a main switch having one end connected to the other end of the primary coil and the other end connected to the second load terminal, and the output side detection
  • An error amplifier that outputs an error voltage corresponding to a difference between a voltage and a preset reference voltage, a subtractor that outputs a subtraction result signal based on a result of subtracting the input-side detection voltage from the error voltage, and An output comparator that outputs a comparison result signal according to a result of comparing the subtraction result signal and the timer signal, a signal at the other end of the secondary winding is input to the set terminal, and the comparison result signal is input to the reset terminal
  • the control method of a power supply device and a flip-flop circuit for outputting a control signal for controlling an on / off
  • a power supply apparatus that includes a power factor correction circuit and supplies power to a load, the AC power supply outputting an AC voltage between a first input terminal and a second input terminal, and the first input terminal;
  • a rectifier circuit connected between the second input terminal and outputting a power supply voltage obtained by rectifying the AC voltage supplied from the AC power supply between the first power supply terminal and the second power supply terminal;
  • a first load terminal to which a terminal on the high potential side of the load is connected; a second load terminal connected to the second power supply terminal and to a terminal on the low potential side of the load;
  • An input-side voltage detection circuit that is connected between the first power supply terminal and the second power supply terminal and detects an input-side detection voltage based on the power supply voltage, the first load terminal, and the second load terminal Connected between the first load terminal and the second load terminal.
  • An output-side voltage detection circuit that detects an output-side detection voltage based on the output voltage, one end connected to the first power supply terminal, a primary winding constituting a transformer, and one end connected to the second power supply terminal
  • a secondary switch connected to form a transformer, a main switch having one end connected to the other end of the primary coil and the other end connected to the second load terminal, and the output side detection
  • An error amplifier that outputs an error voltage corresponding to a difference between a voltage and a preset reference voltage
  • an adder that outputs an addition result signal based on a result of adding a timer signal and the input side detection voltage
  • an output comparator that outputs a comparison result signal according to a result of comparing the result signal and the error voltage, a signal at the other end of the secondary winding is input to the set terminal, and the comparison result signal is input to the reset terminal.
  • Input and output end From a control method of a power supply device and a flip-flop circuit for outputting a control signal for controlling an on / off of the main switch,
  • the adder outputs the addition result signal based on the result of adding the timer signal and the input side detection voltage,
  • the output comparator outputs the comparison result signal corresponding to a result of comparing the addition result signal and the error voltage.
  • a power supply apparatus is a power supply apparatus that includes a power factor correction circuit and supplies power to a load, and outputs an AC voltage between a first input terminal and a second input terminal.
  • An AC power supply is connected between the first input terminal and the second input terminal, and a power supply voltage obtained by rectifying the AC voltage supplied from the AC power supply is connected to the first power supply terminal and the second power supply terminal.
  • a second rectifier circuit that is connected to the first load terminal to which the high potential side terminal of the load is connected, and a second power source terminal that is connected to the low potential side terminal of the load.
  • An input-side voltage detection circuit that is connected between the load terminal, the first power supply terminal, and the second power supply terminal and that detects the input-side detection voltage based on the power supply voltage; the first load terminal; Connected to the load terminal and based on the output voltage between the first load terminal and the second load terminal An output side voltage detection circuit for detecting the output side detection voltage, one end connected to the first power supply terminal, a primary side winding constituting the transformer, and one end connected to the second power supply terminal constitute the transformer.
  • An error amplifier that outputs an error voltage corresponding to the subtractor, a subtractor that outputs a subtraction result signal based on the result of subtracting the input side detection voltage from the error voltage, and a result of comparing the subtraction result signal and the timer signal.
  • An output comparator that outputs a comparison result signal, and a control that controls on / off of the main switch from the output terminal by inputting the signal of the other end of the secondary winding to the set terminal, inputting the comparison result signal to the reset terminal
  • Output signal Includes a flip-flop circuit, the.
  • the input voltage (power supply voltage) value is detected by the input side voltage detection circuit, and the comparison voltage (error voltage) for comparison with the on-timer (timer signal) for determining the on-time of the main switch is Subtract according to the input voltage value.
  • the comparison voltage (error voltage) for comparison with the on-timer (timer signal) for determining the on-time of the main switch is Subtract according to the input voltage value.
  • the power supply device can reduce total harmonic distortion while applying on-time control.
  • FIG. 1 is a diagram illustrating an example of a configuration of a power supply device 100 according to the first embodiment which is an aspect of the present invention.
  • FIG. 2 is a diagram illustrating an example of a specific configuration of the subtracter Z of the power supply apparatus 100 illustrated in FIG. 1.
  • FIG. 3 is a diagram showing an example of a specific configuration of timer circuit TC of power supply device 100 shown in FIG.
  • FIG. 4 is a waveform diagram showing an example of each operation waveform of the power supply device 100 shown in FIG.
  • FIG. 5 is a diagram illustrating an example of a configuration of a power supply device 200 according to the second embodiment which is an aspect of the present invention.
  • FIG. 6 is a diagram showing an example of a specific configuration of timer circuit TC2 of power supply device 200 shown in FIG.
  • FIG. 7 shows an example of a specific configuration of adder Z2 of power supply device 200 shown in FIG.
  • FIG. 8 is a waveform diagram showing an example of each operation waveform of the power supply apparatus 200
  • FIG. 1 is a diagram illustrating an example of a configuration of a power supply device 100 according to the first embodiment which is an aspect of the present invention.
  • 2 is a diagram illustrating an example of a specific configuration of the subtracter Z of the power supply device 100 illustrated in FIG.
  • FIG. 3 is a diagram showing an example of a specific configuration of timer circuit TC of power supply device 100 shown in FIG.
  • FIG. 4 is a waveform diagram showing an example of each operation waveform of the power supply device 100 shown in FIG.
  • the power supply apparatus 100 includes a power factor correction circuit and supplies power to a load Load.
  • the power supply device 100 includes an AC power supply ACS, a first input terminal TI1, a second input terminal TI2, a rectifier circuit RE, a first power supply terminal TS1, and a first power supply terminal TS1.
  • the AC power supply ACS outputs the AC voltage VAC (FIG. 4) between the first input terminal TI1 and the second input terminal TI2.
  • the rectifier circuit RE is connected between the first input terminal TI1 and the second input terminal TI2.
  • the rectifier circuit RE outputs a power supply voltage VI (FIG. 4) obtained by rectifying the AC voltage VAC supplied from the AC power supply ACS between the first power supply terminal TS1 and the second power supply terminal TS2. ing.
  • the first load terminal TL1 is connected to a terminal on the high potential side of the load Load, for example, as shown in FIG.
  • the second load terminal TL2 is connected to the second power supply terminal TS2 and to the low potential side terminal of the load Load.
  • the second load terminal TL2 is grounded.
  • the input side voltage detection circuit DI is connected between the first power supply terminal TS1 and the second power supply terminal TS2.
  • the input side voltage detection circuit DI detects the input side detection voltage SDI based on the power supply voltage VI between the first power supply terminal TS1 and the second power supply terminal TS2, and inputs the input side detection voltage SDI.
  • the voltage is output from the side voltage dividing node NI.
  • the input side detection voltage SDI is, for example, a divided voltage of the power supply voltage VI as shown in FIG. 1 (FIG. 4).
  • the input side voltage detection circuit DI includes, for example, a first input side voltage dividing resistor RI1 and a second input side voltage dividing resistor RI2, as shown in FIG.
  • the first input side voltage dividing resistor RI1 has one end connected to the first power supply terminal TS1 and the other end connected to the input side voltage dividing node NI.
  • the second input side voltage dividing resistor RI2 has one end connected to the second power supply terminal TS2 and the other end connected to the input side voltage dividing node NI.
  • the input side voltage detection circuit DI is, for example, an input side voltage dividing circuit that outputs the input side detection voltage SDI, which is a divided voltage of the power supply voltage VI, from the input side voltage dividing node NI.
  • the output side voltage detection circuit DO is connected between the first load terminal TL1 and the second load terminal TL2.
  • the output side voltage detection circuit DO detects the output side detection voltage VDO based on the output voltage Vout between the first load terminal TL1 and the second load terminal TL2, and outputs the output side detection voltage VDO.
  • the voltage is output from the side voltage dividing node NO.
  • the output side detection voltage VDO is, for example, a divided voltage of the output voltage Vout between the first load terminal TL1 and the second load terminal TL2, as shown in FIG.
  • the output side voltage detection circuit DO includes, for example, a first output side voltage dividing resistor RO1 and a second output side voltage dividing resistor RO2, as shown in FIG.
  • the first output side voltage dividing resistor RO1 has one end connected to the first load terminal TL1 and the other end connected to the output side voltage dividing node NO.
  • the second output side voltage dividing resistor RO2 has one end connected to the second load terminal TL2 and the other end connected to the output side voltage dividing node NO.
  • the output side voltage detection circuit DO is, for example, an output side voltage dividing circuit that outputs the output side detection voltage VDO, which is a divided voltage of the output voltage Vout, from the output side voltage dividing node NO.
  • the output capacitor CO is connected between the first load terminal TL1 and the second load terminal TL2.
  • the output capacitor CO smoothes the output voltage Vout.
  • one end of the primary winding L1 is connected to the first power supply terminal TS1, and constitutes a transformer T.
  • one end of the secondary winding L2 is connected to the second power supply terminal TS2, and constitutes a transformer T together with the primary winding L1.
  • the rectifying element D has one end connected to the other end of the primary winding L1 and the other end connected to the first load terminal TL1. In this rectifying element D, the direction from the other end of the primary winding L1 toward the first load terminal TL1 is the forward direction.
  • the rectifier element D is, for example, a diode having an anode connected to the other end of the primary winding L1 and a cathode connected to the first load terminal TL1, as shown in FIG.
  • the main switch SW has one end connected to the other end of the primary winding L1 and the other end connected to the second load terminal TL2. That is, the main switch SW is controlled to be turned on / off by the pulse signal SQ which is a control signal.
  • the main switch SW has a drain connected to the other end of the primary winding L1, a source connected to the second load terminal TL2, and a pulse signal SQ applied to the gate. It is an nMOS transistor.
  • the main switch SW is turned on, for example, when the pulse signal SQ shown in FIG. 4 is at “High” level, and turned off when the pulse signal SQ is at “Low” level.
  • an nMOS transistor is used for the main switch SW.
  • a SiC power device, a GaN power device, a silicon power device, an IGBT, or the like can be assumed.
  • the control capacitor CM has one end connected to one end (drain) of the main switch SW and the other end connected to the other end (source) of the main switch SW.
  • the error amplifier X1 outputs an error voltage SX1 corresponding to the difference between the output side detection voltage VDO and a preset reference voltage VB.
  • the output side detection voltage VDO is supplied to the inverting input terminal, and the reference voltage VB is supplied to the non-inverting input terminal.
  • SX1 output from the error amplifier X1 is constant because the output voltage Vout (output-side detection voltage VDO) is constant.
  • the subtractor Z outputs a subtraction result signal SZ based on the result of subtracting the input side detection voltage SDI from the error voltage SX1 (FIG. 4).
  • the subtractor Z includes an amplifier XZ, a first resistor R1, a second resistor R2, a third resistor R3, and a fourth resistor R4.
  • one end of the first resistor R1 is connected to the input side voltage dividing node NI (input terminal Za of the subtractor Z) of the input side voltage detection circuit DI.
  • one end of the second resistor R2 is connected to the output of the error amplifier X1 (the input terminal Zb of the subtractor Z).
  • the amplifier XZ has an inverting output terminal connected to the other end of the first resistor R1, a non-inverting input terminal connected to the other end of the second resistor R2, and an output terminal inverting input terminal of the output comparator X2 ( It is connected to the output terminal Zc) of the subtractor Z.
  • the third resistor R3 has one end connected to the inverting input terminal of the amplifier XZ and the other end connected to the output terminal of the amplifier XZ.
  • the fourth resistor R4 has one end connected to the non-inverting input terminal of the amplifier XZ and the other end grounded.
  • the subtractor Z having the configuration shown in FIG. 2 is a subtracter obtained by subtracting the input-side detection voltage SDI supplied to the input terminal Za from the error voltage SX1 supplied to the input terminal Zb.
  • the result signal SZ is output from the output terminal Zc.
  • the output comparator X2 outputs a comparison result signal SX2 corresponding to the result of comparing the subtraction result signal SZ and the timer signal STC.
  • the timer signal STC is supplied to the non-inverting input terminal via the output terminal TCb of the timer circuit TC, and the output terminal Zc of the subtractor Z is connected to the inverting input terminal.
  • the subtraction result signal SZ is supplied via.
  • the output comparator X2 when the voltage of the timer signal STC is lower than the voltage of the subtraction result signal SZ, the output comparator X2 outputs the “Low” level comparison result signal SX2. On the other hand, when the voltage of the timer signal STC is equal to or higher than the voltage of the subtraction result signal SZ, the output comparator X2 outputs the “High” level comparison result signal SX2.
  • the set terminal S is connected to the other end of the secondary winding L2, and the reset terminal R is connected to the output of the output comparator X2.
  • the signal at the other end of the secondary winding L2 is input to the set terminal S, and the comparison result signal SX2 is input from the output comparator X2 to the reset terminal R.
  • the signal at the other end of the secondary winding L2 changes according to the current flowing through the primary winding L1 (that is, the current ISW flowing through the main switch SW (FIG. 4)).
  • the non-inverting output terminal Q of the flip-flop circuit FF is connected to the control terminal (gate) of the main switch SW, and the inverting output terminal / Q of the flip-flop circuit FF is connected to the input terminal TCa of the timer circuit TC. Yes.
  • the flip-flop circuit FF outputs a pulse signal SQ for controlling on / off of the main switch SW from the output terminal Q, and outputs an inverted signal / SQ from the inverted output terminal / Q.
  • the timer circuit TC outputs the timer signal STC based on the inverted signal / SQ obtained by inverting the logic of the pulse signal SQ.
  • the timer circuit TC includes, for example, a constant current source IS, a switch (timer switch) TR, and a timer capacitor CX as shown in FIG.
  • the constant current source IS has an output connected to a non-inverting input terminal (output terminal TCb of the timer circuit TC) of the output comparator X2, and outputs a constant current.
  • the switch TR is an nMOS transistor (hereinafter, “switch TR” is replaced by “nMOS transistor TR”).
  • the nMOS transistor TR has a drain connected to the non-inverting input terminal of the output comparator X2, a source grounded, and a gate. Is connected to the inverting output terminal / Q of the flip-flop circuit FF (the input terminal TCa of the timer circuit TC).
  • an nMOS transistor is used for the switch TR.
  • a SiC power device, a GaN power device, a silicon power device, an IGBT, or the like can be assumed.
  • One end of the timer capacitor CX is connected to the drain of the nMOS transistor TR (the output terminal TCb of the timer circuit TC).
  • the timer circuit TC is configured as described above.
  • a timer resistor is provided, one end is connected to the other end of the timer capacitor CX, and the other end is connected to the source of the nMOS transistor TR ( It is also possible to connect to ground. It is also possible to provide a power supply voltage instead of the timer resistor. Furthermore, it is possible to provide a timer resistor or power supply voltage between the connection point between the source of the nMOS transistor TR and the timer capacitor CX and the ground.
  • the timer circuit TC includes a timer capacitor CX by a constant current output from the constant current source IS during a period in which the nMOS transistor TR is turned off by the inversion signal / SQ (“Low” level).
  • the timer signal STC is output in accordance with the voltage charged to.
  • the nMOS transistor TR is turned on by the pulse (“High” level) of the inversion signal / SQ, the charge charged in the timer capacitor CX is discharged and reset, and the timer signal STC becomes the ground voltage.
  • the error amplifier X1 outputs the error voltage SX1 corresponding to the difference between the output-side detection voltage VDO and a preset reference voltage VB.
  • SX1 output from the error amplifier X1 is constant because the output voltage Vout (output-side detection voltage VDO) is constant.
  • the subtracter Z outputs a subtraction result signal SZ, which is obtained by subtracting the input side detection voltage SDI supplied to the input terminal Za from the error voltage SX1 supplied to the input terminal Zb, from the output terminal Zc (FIG. 4). ).
  • the output comparator X2 outputs a comparison result signal SX2 corresponding to the result of comparing the subtraction result signal SZ and the timer signal STC.
  • the signal at the other end of the secondary winding L2 (a signal corresponding to the current ISW) is input to the set terminal S, the comparison result signal SX2 is input to the reset terminal R, and the main switch SW A pulse signal SQ for controlling ON / OFF of the signal is output, and an inverted signal / SQ for controlling the timer signal STC is output.
  • the input voltage (power supply voltage VI) value is detected by the input side voltage detection circuit DI, and the comparison voltage (error voltage) for comparison with the on-timer (timer signal STC) for determining the on-time of the main switch SW. SX1) is subtracted according to the input voltage value.
  • the input voltage waveform (power supply voltage VI waveform) can be shaped to reduce the total harmonic distortion (FIG. 4).
  • the power supply apparatus 100 can reduce total harmonic distortion while applying on-time control.
  • the power supply device includes the AC power supply ACS that outputs the AC voltage VAC between the first input terminal TI1 and the second input terminal TI2, and the first input terminal TI1. Between the first power supply terminal TS1 and the second power supply terminal TS2, and outputs a power supply voltage VI obtained by rectifying the AC voltage VAC supplied from the AC power supply ACS between the first power supply terminal TS1 and the second power supply terminal TS2.
  • the input side voltage detection circuit DI for detecting the input side detection voltage SDI is connected between the first load terminal TL1 and the second load terminal TL2, and the first load terminal TL1 and the second load terminal are connected.
  • An output-side voltage detection circuit DO that detects an output-side detection voltage VDO based on an output voltage between TL2 and an output capacitor connected between the first load terminal TL1 and the second load terminal TL2, One end is connected to the first power supply terminal TS1, the primary side winding L1 constituting the transformer, one end is connected to the other end of the primary side winding L1, and the other end is connected to the first load terminal TL1, A rectifying element D in which the direction from the other end of the primary side winding L1 toward the first load terminal TL1 is a forward direction, and one end is connected to the second power supply terminal TS2, and the secondary side winding L2 constituting the transformer.
  • the output comparator X2 a signal at the other end of the secondary winding L2 is input to the set terminal, a comparison result signal SX2 is input to the reset terminal, and a pulse signal SQ that controls on / off of the main switch SW from the output terminal
  • a flip-flop circuit FF that outputs a timer signal TC based on an inverted signal obtained by inverting the logic of the pulse signal SQ, and .
  • the input voltage (power supply voltage VI) value is detected by the input side voltage detection circuit DI, and the comparison voltage (error voltage) for comparison with the on-timer (timer signal STC) for determining the on-time of the main switch SW. SX1) is subtracted according to the input voltage value.
  • an input voltage waveform power supply voltage VI waveform
  • total harmonic distortion can be reduced.
  • the power supply device can reduce total harmonic distortion while applying on-time control.
  • FIG. 5 is a diagram illustrating an example of the configuration of the power supply apparatus 200 according to the second embodiment which is an aspect of the present invention.
  • FIG. 6 is a diagram showing an example of a specific configuration of timer circuit TC2 of power supply device 200 shown in FIG.
  • FIG. 7 is a diagram showing an example of a specific configuration of adder Z2 of power supply device 200 shown in FIG.
  • FIG. 8 is a waveform diagram showing an example of each operation waveform of the power supply apparatus 200 shown in FIG.
  • the same reference numerals as those in FIG. 1 indicate the same configurations as those in the first embodiment.
  • the power supply device 200 includes an AC power supply ACS, a first input terminal TI1, a second input terminal TI2, a rectifier circuit RE, a first power supply terminal TS1, and a second power supply.
  • Terminal TS2 input capacitor CI, first load terminal TL1, second load terminal TL2, input side voltage detection circuit DI, output side voltage detection circuit DO, output capacitor CO, and transformer T (primary Side winding L1, secondary winding L2), rectifying element D, main switch SW, adder Z2, output comparator X2, flip-flop circuit FF, timer circuit TC2, error amplifier X1, Is provided.
  • the power supply device 200 according to the second embodiment shown in FIG. 5 includes an adder Z2 instead of the subtractor Z, as compared with the power supply device 100 shown in FIG.
  • the error amplifier X1 outputs an error voltage SX1 corresponding to a difference between the output side detection voltage VDO and a preset reference voltage VB.
  • the output side detection voltage VDO is supplied to the inverting input terminal, and the reference voltage VB is supplied to the non-inverting input terminal.
  • SX1 output from the error amplifier X1 is constant because the output voltage Vout (output-side detection voltage VDO) is constant.
  • the timer circuit TC2 outputs a timer signal STC2 based on an inverted signal / SQ obtained by inverting the logic of the pulse signal SQ that is a control signal.
  • the timer circuit TC2 includes a constant current source IS2, a switch (timer switch) TR2, and a timer capacitor CX2, for example, as shown in FIG.
  • the output of the constant current source IS2 is connected to the input of the adder Z2 (the output terminal TC2b of the timer circuit TC2) and outputs a constant current.
  • the switch TR2 is an nMOS transistor (hereinafter, “switch TR2” is replaced with “nMOS transistor TR2”).
  • the nMOS transistor TR2 has a drain connected to the input of the adder Z2, a source grounded, and a gate connected to the gate.
  • the flip-flop circuit FF is connected to the inverting output terminal / Q (the input terminal TC2a of the timer circuit TC2).
  • an nMOS transistor is used for the switch TR2.
  • a SiC power device, a GaN power device, a silicon power device, an IGBT, or the like can be assumed.
  • one end of the timer capacitor CX2 is connected to the drain of the nMOS transistor TR2 (the output terminal TC2b of the timer circuit TC2).
  • a timer resistor may be provided in the timer circuit TC2, one end connected to the other end of the timer capacitor CX2, and the other end connected to the source (ground) of the nMOS transistor TR2.
  • a power supply voltage instead of the timer resistor.
  • the timer circuit TC2 includes a timer capacitor CX2 by a constant current output from the constant current source IS2 while the nMOS transistor TR2 is turned off by the inversion signal / SQ ("Low" level).
  • the timer signal STC2 is output in accordance with the voltage charged to.
  • the nMOS transistor TR2 is turned on by the pulse (“High” level) of the inverted signal / SQ, the charge charged in the timer capacitor CX2 is discharged and reset, and the timer signal STC2 becomes the ground voltage.
  • the adder Z2 outputs an addition result signal SZ2 based on the result of adding the timer signal STC2 and the input side detection voltage SDI.
  • the adder Z2 includes a first resistor R12, a second resistor R22, a third resistor R32, a fourth resistor R42, an amplifier XZ2, and a fifth resistor And a resistor R52.
  • One end of the first resistor R12 is grounded.
  • one end of the second resistor R22 is connected to the input side voltage dividing node NI (input terminal Z2a of the adder Z2) of the input side voltage detection circuit DI.
  • one end of the third resistor R32 is connected to the output of the timer circuit TC (the input terminal Z2b of the adder Z2).
  • the amplifier XZ2 has an inverting output terminal connected to the other end of the first resistor R12, a non-inverting input terminal connected to the other ends of the second and third resistors R22 and R32, and an output terminal inverting the output comparator X2. It is connected to the input terminal (the output terminal Z2c of the adder Z2).
  • the fourth resistor R42 has one end connected to the inverting input terminal of the amplifier XZ2 (the other end of the first resistor R12) and the other end connected to the output terminal of the amplifier XZ2 (the output terminal Z2c of the adder Z2). Has been.
  • the fifth resistor R52 has one end connected to the non-inverting input terminal (the other end of the second and third resistors R22 and R32) of the amplifier XZ2 and the other end grounded.
  • the adder Z2 having the configuration shown in FIG. 7 is obtained by adding the input side detection voltage SDI supplied to the input terminal Z2a to the timer signal STC supplied to the input terminal Z2b.
  • the result signal SZ2 is output from the output terminal Z2c.
  • the output comparator X2 outputs a comparison result signal SX2 corresponding to the result of comparing the addition result signal SZ2 and the error voltage SX1.
  • the addition result signal SZ2 is supplied to the non-inverting input terminal via the output terminal Z2c of the adder Z2, and the output comparator X1 outputs to the inverting input terminal.
  • An error signal SX1 is supplied.
  • the output comparator X2 when the voltage of the addition result signal SZ2 is less than the voltage of the error signal SX1, the output comparator X2 outputs the “Low” level comparison result signal SX2. On the other hand, when the voltage of the addition result signal SZ2 is equal to or higher than the voltage of the error signal SX1, the output comparator X2 outputs the “High” level comparison result signal SX2.
  • the set terminal S is connected to the other end of the secondary winding L2, and the reset terminal R is connected to the output of the output comparator X2.
  • the signal at the other end of the secondary winding L2 is input to the set terminal S, and the comparison result signal SX2 is input from the output comparator X2 to the reset terminal R.
  • the signal at the other end of the secondary winding L2 changes according to the current flowing through the primary winding L1 (that is, the current ISW flowing through the main switch SW (FIG. 8)).
  • the non-inverting output terminal Q of the flip-flop circuit FF is connected to the control terminal (gate) of the main switch SW, and the inverting output terminal / Q of the flip-flop circuit FF is connected to the input terminal TCa of the timer circuit TC. Yes.
  • the flip-flop circuit FF outputs a pulse signal SQ for controlling on / off of the main switch SW from the output terminal Q, and outputs an inverted signal / SQ from the inverted output terminal / Q.
  • the error amplifier X1 outputs the error voltage SX1 corresponding to the difference between the output-side detection voltage VDO and a preset reference voltage VB.
  • SX1 output from the error amplifier X1 is constant because the output voltage Vout (output-side detection voltage VDO) is constant.
  • the adder Z2 outputs an addition result signal SZ2 based on the result of adding the timer signal STC2 and the input side detection voltage SDI.
  • the output comparator X2 outputs a comparison result signal SX2 corresponding to the result of comparing the addition result signal SZ2 and the error voltage SX1.
  • the signal at the other end of the secondary winding L2 (a signal corresponding to the current ISW) is input to the set terminal S, the comparison result signal SX2 is input to the reset terminal R, and the main switch SW A pulse signal SQ for controlling ON / OFF of the signal is output, and an inverted signal / SQ for controlling the timer signal STC is output.
  • an on-timer for determining the on-time of the main switch SW for detecting the input voltage (power supply voltage VI) value by the input-side voltage detection circuit DI and comparing it with the comparison voltage (error voltage SX1).
  • STC comparison voltage
  • the power supply apparatus 200 can reduce the total harmonic distortion while applying the on-time control, as in the first embodiment.

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Abstract

本発明に係る電源装置は、入力電圧（電源電圧）値を入力側電圧検出回路で検出し、スイッチ素子のオン時間を決定するためのオンタイマ（タイマ信号）と比較するための比較電圧（誤差電圧）を、該入力電圧値に応じて減算する。電源装置は、オン時間制御を適用しつつ、全高調波歪みの低減を図ることができる。

Description

電源装置、および、電源装置の制御方法
　本発明は、電源装置、および、電源装置の制御方法に関する発明である。
　例えば、従来の電源装置には、力率改善（ＰＦＣ:Ｐｏｗｅｒ　Ｆａｃｔｏｒ　Ｃｏｒｒｅｃｔｉｏｎ）回路を含むものがある（例えば、特許文献１参照。）。
　そして、力率改善回路の制御には、電流検出制御とオン時間制御がある。このオン時間制御は、電流検出閾値を入力電圧波形により生成するため、電流検出制御と比較して、マルチプライアが不要となり、制御のための集積回路の回路面積を縮小して安価にできるというメリットがある。
　一方、このオン時間制御は、電流検出制御と比較して、全高調波歪み（ＴＨＤ：Ｔｏｔａｌ　Ｈａｒｍｏｎｉｃ　Ｄｉｓｔｏｒｔｉｏｎ）が大きくなる問題がある。
特開２００８－１９９８９６号公報
　本発明では、オン時間制御を適用しつつ、全高調波歪みの低減を図ることが可能な電源装置を提供することを目的とする。
　本発明の一態様に係る実施例に従った電源装置は、　
　力率改善回路を含み、負荷に電源を供給する電源装置であって、
　交流電圧を第１の入力端子と第２の入力端子との間に出力する交流電源と、
　前記第１の入力端子と前記第２の入力端子との間に接続され、前記交流電源から供給された交流電圧を整流した電源電圧を、第１の電源端子と第２の電源端子との間に出力する整流回路と、
　前記負荷の高電位側の端子が接続される第１の負荷端子、および、前記第２の電源端子に接続され且つ前記負荷の低電位側の端子が接続される第２の負荷端子と、
　前記第１の電源端子と前記第２の電源端子との間に接続され、前記電源電圧に基づいて入力側検出電圧を検出する入力側電圧検出回路と、
　前記第１の負荷端子と前記第２の負荷端子との間に接続され、前記第１の負荷端子と前記第２の負荷端子との間の出力電圧に基づいて出力側検出電圧を検出する出力側電圧検出回路と、
　一端が前記第１の電源端子に接続され、トランスを構成する一次側巻線と、
　一端が前記第２の電源端子に接続され、前記トランスを構成する二次側巻線と、
　一端が前記一次側巻線の他端に接続され、他端が前記第２の負荷端子に接続されたメインスイッチと、
　前記出力側検出電圧と予め設定された基準電圧との差に応じた誤差電圧を出力する誤差アンプと、
　前記誤差電圧から前記入力側検出電圧を減算した結果に基づいた減算結果信号を出力する減算器と、
　前記減算結果信号とタイマ信号とを比較した結果に応じた比較結果信号を出力する出力コンパレータと、
　セット端子に前記二次側巻線の他端の信号が入力され、リセット端子に前記比較結果信号が入力され、出力端子から前記メインスイッチのオン／オフを制御する制御信号を出力するフリップフロップ回路と、を備えることを特徴とする。
　前記電源装置において、
　前記制御信号に基づいて、前記タイマ信号を出力するタイマ回路と、を備える
　ことを特徴とする。
　前記電源装置において、
　前記タイマ回路は、
　出力が前記出力コンパレータの反転入力端子に接続され且つ定電流を出力する定電流源と、
　一方の入出力端子が前記出力コンパレータの反転入力端子に接続され、他方の入出力端子が接地され、制御端子が前記フリップフロップ回路の反転出力端子に接続されたタイマ用スイッチと、
　一端が前記タイマ用スイッチの一方の入出力端子に接続されたタイマ用コンデンサと、を備える
　ことを特徴とする。
　前記電源装置において、
　前記減算器は、
　一端が前記入力側電圧検出回路に接続された第１の抵抗と、
　一端が前記誤差アンプの出力に接続された第２の抵抗と、
　反転出力端子が前記第１の抵抗の他端に接続され且つ非反転入力端子に前記第２の抵抗の他端に接続され、出力端子が前記出力コンパレータの反転入力端子に接続されたアンプと、
　一端が前記アンプの反転入力端子に接続され且つ他端が前記アンプの出力端子に接続された第３の抵抗と、
　一端が前記アンプの非反転入力端子に接続され且つ他端が接地された第４の抵抗と、を備える
　ことを特徴とする。
　前記電源装置において、
　力率改善回路を含み、負荷に電源を供給する電源装置であって、
　交流電圧を第１の入力端子と第２の入力端子との間に出力する交流電源と、
　前記第１の入力端子と前記第２の入力端子との間に接続され、前記交流電源から供給された交流電圧を整流した電源電圧を、第１の電源端子と第２の電源端子との間に出力する整流回路と、
　前記負荷の高電位側の端子が接続される第１の負荷端子、および、前記第２の電源端子に接続され且つ前記負荷の低電位側の端子が接続される第２の負荷端子と、
　前記第１の電源端子と前記第２の電源端子との間に接続され、前記電源電圧に基づいて入力側検出電圧を検出する入力側電圧検出回路と、
　前記第１の負荷端子と前記第２の負荷端子との間に接続され、前記第１の負荷端子と前記第２の負荷端子との間の出力電圧に基づいて出力側検出電圧を検出する出力側電圧検出回路と、
　一端が前記第１の電源端子に接続され、トランスを構成する一次側巻線と、
　一端が前記第２の電源端子に接続され、前記トランスを構成する二次側巻線と、
　一端が前記一次側巻線の他端に接続され、他端が前記第２の負荷端子に接続されたメインスイッチと、
　前記出力側検出電圧と予め設定された基準電圧との差に応じた誤差電圧を出力する誤差アンプと、
　タイマ信号と前記入力側検出電圧を加算した結果に基づいた加算結果信号を出力する加算器と、
　前記加算結果信号と前記誤差電圧とを比較した結果に応じた比較結果信号を出力する出力コンパレータと、
　セット端子に前記二次側巻線の他端の信号が入力され、リセット端子に前記比較結果信号が入力され、出力端子から前記メインスイッチのオン／オフを制御する制御信号を出力するフリップフロップ回路と、を備える
　ことを特徴とする。
　前記電源装置において、
　前記制御信号に基づいて、前記タイマ信号を出力するタイマ回路と、を備える
　ことを特徴とする。
　前記電源装置において、
　前記タイマ回路は、
　出力が前記加算器の入力に接続され且つ定電流を出力する定電流源と、
　一方の入出力端子が前記加算器の入力に接続され、他方の入出力端子が接地され、制御端子が前記フリップフロップ回路の反転出力端子に接続されたスイッチと、
　一端が前記スイッチの一方の入出力端子に接続されたタイマ用コンデンサと、を備える
　ことを特徴とする。
　前記電源装置において、
　前記加算器は、
　一端が接地された第１の抵抗と、
　一端が前記入力側電圧検出回路に接続された第２の抵抗と、
　一端が前記タイマ回路の出力に接続された第３の抵抗と、
　反転出力端子が前記第１の抵抗の他端に接続され且つ非反転入力端子に前記第２及び第３の抵抗の他端に接続され、出力端子が前記出力コンパレータの反転入力端子に接続されたアンプと、
　一端が前記アンプの反転入力端子に接続され且つ他端が前記アンプの出力端子に接続された第４の抵抗と、
　一端が前記アンプの非反転入力端子に接続され且つ他端が接地された第５の抵抗と、を備える
　ことを特徴とする。
　本発明の一態様に係る実施例に従った電源装置の制御方法は、
　力率改善回路を含み、負荷に電源を供給する電源装置であって、交流電圧を第１の入力端子と第２の入力端子との間に出力する交流電源と、前記第１の入力端子と前記第２の入力端子との間に接続され、前記交流電源から供給された交流電圧を整流した電源電圧を、第１の電源端子と第２の電源端子との間に出力する整流回路と、前記負荷の高電位側の端子が接続される第１の負荷端子、および、前記第２の電源端子に接続され且つ前記負荷の低電位側の端子が接続される第２の負荷端子と、前記第１の電源端子と前記第２の電源端子との間に接続され、前記電源電圧に基づいて入力側検出電圧を検出する入力側電圧検出回路と、前記第１の負荷端子と前記第２の負荷端子との間に接続され、前記第１の負荷端子と前記第２の負荷端子との間の出力電圧に基づいて出力側検出電圧を検出する出力側電圧検出回路と、一端が前記第１の電源端子に接続され、トランスを構成する一次側巻線と、一端が前記第２の電源端子に接続され、前記トランスを構成する二次側巻線と、一端が前記一次側巻線の他端に接続され、他端が前記第２の負荷端子に接続されたメインスイッチと、前記出力側検出電圧と予め設定された基準電圧との差に応じた誤差電圧を出力する誤差アンプと、前記誤差電圧から前記入力側検出電圧を減算した結果に基づいた減算結果信号を出力する減算器と、前記減算結果信号とタイマ信号とを比較した結果に応じた比較結果信号を出力する出力コンパレータと、セット端子に前記二次側巻線の他端の信号が入力され、リセット端子に前記比較結果信号が入力され、出力端子から前記メインスイッチのオン／オフを制御する制御信号を出力するフリップフロップ回路と、を備える電源装置の制御方法であって、
　前記減算器により、前記誤差電圧から前記入力側検出電圧を減算した結果に基づいた前記減算結果信号を出力し、
　前記出力コンパレータにより、前記減算結果信号と前記タイマ信号とを比較した結果に応じた前記比較結果信号を出力する
　ことを特徴とする。
　前記電源装置の制御方法において、
　力率改善回路を含み、負荷に電源を供給する電源装置であって、交流電圧を第１の入力端子と第２の入力端子との間に出力する交流電源と、前記第１の入力端子と前記第２の入力端子との間に接続され、前記交流電源から供給された交流電圧を整流した電源電圧を、第１の電源端子と第２の電源端子との間に出力する整流回路と、前記負荷の高電位側の端子が接続される第１の負荷端子、および、前記第２の電源端子に接続され且つ前記負荷の低電位側の端子が接続される第２の負荷端子と、前記第１の電源端子と前記第２の電源端子との間に接続され、前記電源電圧に基づいて入力側検出電圧を検出する入力側電圧検出回路と、前記第１の負荷端子と前記第２の負荷端子との間に接続され、前記第１の負荷端子と前記第２の負荷端子との間の出力電圧に基づいて出力側検出電圧を検出する出力側電圧検出回路と、一端が前記第１の電源端子に接続され、トランスを構成する一次側巻線と、一端が前記第２の電源端子に接続され、前記トランスを構成する二次側巻線と、一端が前記一次側巻線の他端に接続され、他端が前記第２の負荷端子に接続されたメインスイッチと、前記出力側検出電圧と予め設定された基準電圧との差に応じた誤差電圧を出力する誤差アンプと、タイマ信号と前記入力側検出電圧を加算した結果に基づいた加算結果信号を出力する加算器と、前記加算結果信号と前記誤差電圧とを比較した結果に応じた比較結果信号を出力する出力コンパレータと、セット端子に前記二次側巻線の他端の信号が入力され、リセット端子に前記比較結果信号が入力され、出力端子から前記メインスイッチのオン／オフを制御する制御信号を出力するフリップフロップ回路と、を備える電源装置の制御方法であって、
　前記加算器により、前記タイマ信号と前記入力側検出電圧を加算した結果に基づいた前記加算結果信号を出力し、
　前記出力コンパレータにより、前記加算結果信号と前記誤差電圧とを比較した結果に応じた前記比較結果信号を出力する
　ことを特徴とする。
　本発明の一態様に係る電源装置は、力率改善回路を含み、負荷に電源を供給する電源装置であって、交流電圧を第１の入力端子と第２の入力端子との間に出力する交流電源と、第１の入力端子と第２の入力端子との間に接続され、交流電源から供給された交流電圧を整流した電源電圧を、第１の電源端子と第２の電源端子との間に出力する整流回路と、負荷の高電位側の端子が接続される第１の負荷端子、および、第２の電源端子に接続され且つ負荷の低電位側の端子が接続される第２の負荷端子と、第１の電源端子と第２の電源端子との間に接続され、電源電圧に基づいて入力側検出電圧を検出する入力側電圧検出回路と、第１の負荷端子と第２の負荷端子との間に接続され、第１の負荷端子と第２の負荷端子との間の出力電圧に基づいて出力側検出電圧を検出する出力側電圧検出回路と、一端が第１の電源端子に接続され、トランスを構成する一次側巻線と、一端が第２の電源端子に接続され、トランスを構成する二次側巻線と、一端が一次側巻線の他端に接続され、他端が第２の負荷端子に接続されたメインスイッチと、出力側検出電圧と予め設定された基準電圧との差に応じた誤差電圧を出力する誤差アンプと、誤差電圧から入力側検出電圧を減算した結果に基づいた減算結果信号を出力する減算器と、減算結果信号とタイマ信号とを比較した結果に応じた比較結果信号を出力する出力コンパレータと、セット端子に二次側巻線の他端の信号が入力され、リセット端子に比較結果信号が入力され、出力端子からメインスイッチのオン／オフを制御する制御信号を出力するフリップフロップ回路と、を備える。
　このように、入力電圧（電源電圧）値を入力側電圧検出回路で検出し、メインスイッチのオン時間を決定するためのオンタイマ（タイマ信号）と比較するための比較電圧（誤差電圧）を、該入力電圧値に応じて減算する。これにより、入力電圧波形（電源電圧波形）を整形して全高調波歪みを低減することができる。
　すなわち、本発明に係る電源装置はオン時間制御を適用しつつ、全高調波歪みの低減を図ることができる。
図１は、本発明の一態様である第１の実施形態に係る電源装置１００の構成の一例を示す図である。 図２は、図１に示す電源装置１００の減算器Ｚの具体的な構成の一例を示す図である。 図３は、図１に示す電源装置１００のタイマ回路ＴＣの具体的な構成の一例を示す図である。 図４は、図１に示す電源装置１００の各動作波形の一例を示す波形図である。 図５は、本発明の一態様である第２の実施形態に係る電源装置２００の構成の一例を示す図である。 図６は、図５に示す電源装置２００のタイマ回路ＴＣ２の具体的な構成の一例を示す図である。 図７は、図４に示す電源装置２００の加算器Ｚ２の具体的な構成の一例を示す図である。 図８は、図５に示す電源装置２００の各動作波形の一例を示す波形図である。
　以下、本発明に係る各実施例について図面に基づいて説明する。
第１の実施形態
　図１は、本発明の一態様である第１の実施形態に係る電源装置１００の構成の一例を示す図である。また、図２は、図１に示す電源装置１００の減算器Ｚの具体的な構成の一例を示す図である。また、図３は、図１に示す電源装置１００のタイマ回路ＴＣの具体的な構成の一例を示す図である。また、図４は、図１に示す電源装置１００の各動作波形の一例を示す波形図である。
　この電源装置１００は、例えば、図１に示すように、力率改善回路を含み、負荷Ｌｏａｄに電源を供給するようになっている。　　
　この電源装置１００は、例えば、図１に示すように、交流電源ＡＣＳと、第１の入力端子ＴＩ１と、第２の入力端子ＴＩ２と、整流回路ＲＥと、第１の電源端子ＴＳ１と、第２の電源端子ＴＳ２と、入力コンデンサＣＩと、第１の負荷端子ＴＬ１と、第２の負荷端子ＴＬ２と、入力側電圧検出回路ＤＩと、出力側電圧検出回路ＤＯと、出力コンデンサＣＯと、トランスＴ（一次側巻線Ｌ１、二次側巻線Ｌ２）と、整流素子Ｄと、メインスイッチＳＷと、減算器Ｚと、出力コンパレータＸ２と、フリップフロップ回路ＦＦと、タイマ回路ＴＣと、誤差アンプＸ１と、を備える。
　例えば、交流電源ＡＣＳは、交流電圧ＶＡＣ（図４）を、第１の入力端子ＴＩ１と第２の入力端子ＴＩ２との間に、出力するようになっている。
　また、整流回路ＲＥは、例えば、図１に示すように、第１の入力端子ＴＩ１と第２の入力端子ＴＩ２との間に接続されている。この整流回路ＲＥは、交流電源ＡＣＳから供給された交流電圧ＶＡＣを整流した電源電圧ＶＩ（図４）を、第１の電源端子ＴＳ１と第２の電源端子ＴＳ２との間に出力するようになっている。
　また、第１の負荷端子ＴＬ１は、例えば、図１に示すように、該負荷Ｌｏａｄの高電位側の端子が接続されている。
　また、第２の負荷端子ＴＬ２は、例えば、図１に示すように、第２の電源端子ＴＳ２に接続され且つ該負荷Ｌｏａｄの低電位側の端子が接続されている。この第２の負荷端子ＴＬ２は、接地されている。
　また、入力側電圧検出回路ＤＩは、第１の電源端子ＴＳ１と第２の電源端子ＴＳ２との間に接続されている。この入力側電圧検出回路ＤＩは、第１の電源端子ＴＳ１と第２の電源端子ＴＳ２との間の電源電圧ＶＩに基づいて、入力側検出電圧ＳＤＩを検出し、この入力側検出電圧ＳＤＩを入力側分圧ノードＮＩから出力するようになっている。ここでは、入力側検出電圧ＳＤＩは、例えば、図１に示すように、電源電圧ＶＩの分圧電圧である（図４）。
　この入力側電圧検出回路ＤＩは、例えば、図１に示すように、第１の入力側分圧抵抗ＲＩ１と、第２の入力側分圧抵抗ＲＩ２と、を備える。
　第１の入力側分圧抵抗ＲＩ１は、一端が第１の電源端子ＴＳ１に接続され且つ他端が入力側分圧ノードＮＩに接続されている。
　また、第２の入力側分圧抵抗ＲＩ２は、一端が第２の電源端子ＴＳ２に接続され且つ他端が入力側分圧ノードＮＩに接続されている。
　このように、入力側電圧検出回路ＤＩは、例えば、電源電圧ＶＩの分圧電圧である入力側検出電圧ＳＤＩを入力側分圧ノードＮＩから出力する入力側分圧回路である。
　また、出力側電圧検出回路ＤＯは、第１の負荷端子ＴＬ１と第２の負荷端子ＴＬ２との間に接続されている。この出力側電圧検出回路ＤＯは、第１の負荷端子ＴＬ１と第２の負荷端子ＴＬ２との間の出力電圧Ｖｏｕｔに基づいて、出力側検出電圧ＶＤＯを検出し、この出力側検出電圧ＶＤＯを出力側分圧ノードＮＯから出力するようになっている。ここでは、出力側検出電圧ＶＤＯは、例えば、図１に示すように、第１の負荷端子ＴＬ１と第２の負荷端子ＴＬ２との間の出力電圧Ｖｏｕｔの分圧電圧である。
　この出力側電圧検出回路ＤＯは、例えば、図１に示すように、第１の出力側分圧抵抗ＲＯ１と、第２の出力側分圧抵抗ＲＯ２と、を備える。
　第１の出力側分圧抵抗ＲＯ１は、一端が第１の負荷端子ＴＬ１に接続され且つ他端が出力側分圧ノードＮＯに接続されている。
　また、第２の出力側分圧抵抗ＲＯ２は、一端が第２の負荷端子ＴＬ２に接続され且つ他端が出力側分圧ノードＮＯに接続されている。
　このように、出力側電圧検出回路ＤＯは、例えば、出力電圧Ｖｏｕｔの分圧電圧である出力側検出電圧ＶＤＯを出力側分圧ノードＮＯから出力する出力側分圧回路である。
　また、出力コンデンサＣＯは、第１の負荷端子ＴＬ１と第２の負荷端子ＴＬ２との間に接続されている。この出力コンデンサＣＯは、出力電圧Ｖｏｕｔを平滑化するようになっている。
　また、一次側巻線Ｌ１は、一端が第１の電源端子ＴＳ１に接続され、トランスＴを構成する。
　また、二次側巻線Ｌ２は、一端が第２の電源端子ＴＳ２に接続され、一次側巻線Ｌ１とともにトランスＴを構成する。
　また、整流素子Ｄは、一端が一次側巻線Ｌ１の他端に接続され、他端が第１の負荷端子ＴＬ１に接続されている。この整流素子Ｄは、一次側巻線Ｌ１の他端から第１の負荷端子ＴＬ１に向かう方向が順方向となる。
　この整流素子Ｄは、例えば、図１に示すように、アノードが一次側巻線Ｌ１の他端に接続され、カソードが第１の負荷端子ＴＬ１に接続されたダイオードである。
　メインスイッチＳＷは、一端が一次側巻線Ｌ１の他端に接続され、他端が第２の負荷端子ＴＬ２に接続されている。すなわち、このメインスイッチＳＷは、制御信号であるパルス信号ＳＱにより、オン／オフが制御されるようになっている。
　このメインスイッチＳＷは、例えば、図１に示すように、ドレインが一次側巻線Ｌ１の他端に接続され、ソースが第２の負荷端子ＴＬ２に接続され、ゲートにパルス信号ＳＱが印加されるｎＭＯＳトランジスタである。このメインスイッチＳＷは、例えば、図４に示すパルス信号ＳＱが“Ｈｉｇｈ”レベルのとき、オンし、パルス信号ＳＱが“Ｌｏｗ”レベルのときオフするようになっている。本実施形態ではメインスイッチＳＷにｎＭＯＳトランジスタを用いているが、例えば、ＳｉＣパワーデバイス、ＧａＮパワーデバイス、シリコンパワーデバイス、ＩＧＢＴなども想定できる。
　また、制御コンデンサＣＭは、一端がメインスイッチＳＷの一端（ドレイン）に接続され、他端がメインスイッチＳＷの他端（ソース）に接続されている。
　また、誤差アンプＸ１は、出力側検出電圧ＶＤＯと予め設定された基準電圧ＶＢとの差に応じた誤差電圧ＳＸ１を出力するようになっている。
　この誤差アンプＸ１は、例えば、図１に示すように、反転入力端子に出力側検出電圧ＶＤＯが供給され、非反転入力端子に基準電圧ＶＢが供給されるようになっている。
　なお、図４の例では、誤差アンプＸ１が出力するＳＸ１は、出力電圧Ｖｏｕｔ（出力側検出電圧ＶＤＯ）が一定であるため、一定である。
　また、減算器Ｚは、誤差電圧ＳＸ１から入力側検出電圧ＳＤＩを減算した結果に基づいた減算結果信号ＳＺを出力するようになっている（図４）。
　この減算器Ｚは、例えば、図２に示すように、アンプＸＺと、第１の抵抗Ｒ１と、第２の抵抗Ｒ２と、第３の抵抗Ｒ３と、第４の抵抗Ｒ４と、を備える。
　また、第１の抵抗Ｒ１は、一端が入力側電圧検出回路ＤＩの入力側分圧ノードＮＩ（減算器Ｚの入力端子Ｚａ）に接続されている。
　また、第２の抵抗Ｒ２は、一端が誤差アンプＸ１の出力（減算器Ｚの入力端子Ｚｂ）に接続されている。
　また、アンプＸＺは、反転出力端子が第１の抵抗Ｒ１の他端に接続され且つ非反転入力端子に第２の抵抗Ｒ２の他端に接続され、出力端子が出力コンパレータＸ２の反転入力端子（減算器Ｚの出力端子Ｚｃ）に接続されている。
　また、第３の抵抗Ｒ３は、一端がアンプＸＺの反転入力端子に接続され且つ他端がアンプＸＺの出力端子に接続されている。
　また、第４の抵抗Ｒ４は、一端がアンプＸＺの非反転入力端子に接続され且つ他端が接地されている。
　既述のように、この図２に示すような構成を有する減算器Ｚは、入力端子Ｚｂに供給された誤差電圧ＳＸ１から、入力端子Ｚａに供給された入力側検出電圧ＳＤＩを減算した、減算結果信号ＳＺを、出力端子Ｚｃから出力するようになっている。
　また、出力コンパレータＸ２は、減算結果信号ＳＺとタイマ信号ＳＴＣとを比較した結果に応じた比較結果信号ＳＸ２を出力するようになっている。
　この出力コンパレータＸ２は、例えば、図１に示すように、非反転入力端子にタイマ回路ＴＣの出力端子ＴＣｂを介してタイマ信号ＳＴＣが供給されるとともに、反転入力端子に減算器Ｚの出力端子Ｚｃを介して減算結果信号ＳＺが供給されるようになっている。
　この出力コンパレータＸ２は、例えば、タイマ信号ＳＴＣの電圧が減算結果信号ＳＺの電圧未満の場合は、“Ｌｏｗ”レベルの比較結果信号ＳＸ２を出力する。一方、出力コンパレータＸ２は、タイマ信号ＳＴＣの電圧が減算結果信号ＳＺの電圧以上の場合は、“Ｈｉｇｈ”レベルの比較結果信号ＳＸ２を出力する。
　また、フリップフロップ回路ＦＦは、例えば、図１に示すように、セット端子Ｓが二次側巻線Ｌ２の他端に接続され、リセット端子Ｒが出力コンパレータＸ２の出力に接続されている。そして、フリップフロップ回路ＦＦは、セット端子Ｓに二次側巻線Ｌ２の他端の信号が入力され、リセット端子Ｒに出力コンパレータＸ２から比較結果信号ＳＸ２が入力されるようになっている。なお、上記二次側巻線Ｌ２の他端の信号は、一次側巻線Ｌ１に流れる電流（すなわち、メインスイッチＳＷに流れる電流ＩＳＷ（図４））に応じて変化する。
　さらに、フリップフロップ回路ＦＦの非反転出力端子Ｑは、メインスイッチＳＷの制御端子（ゲート）に接続され、フリップフロップ回路ＦＦの反転出力端子／Ｑは、タイマ回路ＴＣの入力端子ＴＣａに接続されている。そして、フリップフロップ回路ＦＦは、出力端子ＱからメインスイッチＳＷのオン／オフを制御するパルス信号ＳＱを出力するとともに、反転出力端子／Ｑから反転信号／ＳＱを出力するようになっている。
　また、タイマ回路ＴＣは、パルス信号ＳＱの論理を反転させた反転信号／ＳＱに基づいて、タイマ信号ＳＴＣを出力するようになっている。
　このタイマ回路ＴＣは、例えば、図３に示すように、定電流源ＩＳと、スイッチ（タイマ用スイッチ）ＴＲと、タイマ用コンデンサＣＸと、を備える。
　定電流源ＩＳは、出力が出力コンパレータＸ２の非反転入力端子（タイマ回路ＴＣの出力端子ＴＣｂ）に接続され、定電流を出力するようになっている。
　スイッチＴＲはｎＭＯＳトランジスタであり（以下、「スイッチＴＲ」を「ｎＭＯＳトランジスタＴＲ」に置き換える。）、ｎＭＯＳトランジスタＴＲは、ドレインが出力コンパレータＸ２の非反転入力端子に接続され、ソースが接地され、ゲートがフリップフロップ回路ＦＦの反転出力端子／Ｑ（タイマ回路ＴＣの入力端子ＴＣａ）に接続されている。本実施形態ではスイッチＴＲにｎＭＯＳトランジスタを用いているが、例えば、ＳｉＣパワーデバイス、ＧａＮパワーデバイス、シリコンパワーデバイス、ＩＧＢＴなども想定できる。
　タイマ用コンデンサＣＸは、一端がｎＭＯＳトランジスタＴＲのドレイン（タイマ回路ＴＣの出力端子ＴＣｂ）に接続されている。
　なお、本実施形態では以上のようにタイマ回路ＴＣを構成してあるが、例えば、タイマ用抵抗を設け、一端をタイマ用コンデンサＣＸの他端に接続し且つ他端をｎＭＯＳトランジスタＴＲのソース（接地）に接続することも可能である。また、タイマ用抵抗の代わりに電源電圧を設けることも可能である。さらに、タイマ用抵抗や電源電圧をｎＭＯＳトランジスタＴＲのソースとタイマ用コンデンサＣＸとの接続点と、接地との間に設けることも可能である。
　このタイマ回路ＴＣは、例えば、図４に示すように、反転信号／ＳＱ（“Ｌｏｗ”レベル）によりｎＭＯＳトランジスタＴＲがオフしている期間、定電流源ＩＳが出力する定電流によりタイマ用コンデンサＣＸに充電された電圧に応じて、タイマ信号ＳＴＣを出力する。そして、反転信号／ＳＱのパルス（“Ｈｉｇｈ”レベル）によりｎＭＯＳトランジスタＴＲがオンすると、タイマ用コンデンサＣＸに充電された電荷が放電されて、リセットされ、タイマ信号ＳＴＣが接地電圧になる。
　次に、以上のような構成を有する電源装置１００の動作の一例について説明する。
　例えば、既述のように、誤差アンプＸ１は、出力側検出電圧ＶＤＯと予め設定された基準電圧ＶＢとの差に応じた誤差電圧ＳＸ１を出力する。なお、図４の例では、誤差アンプＸ１が出力するＳＸ１は、出力電圧Ｖｏｕｔ（出力側検出電圧ＶＤＯ）が一定であるため、一定である。
　そして、減算器Ｚは、入力端子Ｚｂに供給された誤差電圧ＳＸ１から、入力端子Ｚａに供給された入力側検出電圧ＳＤＩを減算した、減算結果信号ＳＺを、出力端子Ｚｃから出力する（図４）。
　そして、出力コンパレータＸ２は、減算結果信号ＳＺとタイマ信号ＳＴＣとを比較した結果に応じた比較結果信号ＳＸ２を出力する。
　そして、フリップフロップ回路ＦＦは、セット端子Ｓに二次側巻線Ｌ２の他端の信号（電流ＩＳＷに応じた信号）が入力され、リセット端子Ｒに比較結果信号ＳＸ２が入力され、メインスイッチＳＷのオン／オフを制御するパルス信号ＳＱを出力するとともに、タイマ信号ＳＴＣを制御する反転信号／ＳＱを出力する。
　このように、入力電圧（電源電圧ＶＩ）値を入力側電圧検出回路ＤＩで検出し、メインスイッチＳＷのオン時間を決定するためのオンタイマ（タイマ信号ＳＴＣ）と比較するための比較電圧（誤差電圧ＳＸ１）を、該入力電圧値に応じて減算する。これにより、入力電圧波形（電源電圧ＶＩ波形）を整形して全高調波歪みを低減することができる（図４）。
　すなわち、電源装置１００はオン時間制御を適用しつつ、全高調波歪みの低減を図ることができる。
　以上のように、本発明の一態様に係る電源装置は、交流電圧ＶＡＣを第１の入力端子ＴＩ１と第２の入力端子ＴＩ２との間に出力する交流電源ＡＣＳと、第１の入力端子ＴＩ１と第２の入力端子ＴＩ２との間に接続され、交流電源ＡＣＳから供給された交流電圧ＶＡＣを整流した電源電圧ＶＩを、第１の電源端子ＴＳ１と第２の電源端子ＴＳ２との間に出力する整流回路ＲＥと、第１の電源端子ＴＳ１と第２の電源端子ＴＳ２との間に接続された入力コンデンサＣＩと、負荷Ｌｏａｄの高電位側の端子が接続される第１の負荷端子ＴＬ１、および、第２の電源端子ＴＳ２に接続され且つ負荷Ｌｏａｄの低電位側の端子が接続される第２の負荷端子ＴＬ２と、第１の電源端子ＴＳ１と第２の電源端子ＴＳ２との間に接続され、電源電圧ＶＩに基づいて入力側検出電圧ＳＤＩを検出する入力側電圧検出回路ＤＩと、第１の負荷端子ＴＬ１と第２の負荷端子ＴＬ２との間に接続され、第１の負荷端子ＴＬ１と第２の負荷端子ＴＬ２との間の出力電圧に基づいて出力側検出電圧ＶＤＯを検出する出力側電圧検出回路ＤＯと、第１の負荷端子ＴＬ１と第２の負荷端子ＴＬ２との間に接続された出力コンデンサと、一端が第１の電源端子ＴＳ１に接続され、トランスを構成する一次側巻線Ｌ１と、一端が一次側巻線Ｌ１の他端に接続され、他端が第１の負荷端子ＴＬ１に接続され、一次側巻線Ｌ１の他端から第１の負荷端子ＴＬ１に向かう方向が順方向となる整流素子Ｄと、一端が第２の電源端子ＴＳ２に接続され、トランスを構成する二次側巻線Ｌ２と、一端が一次側巻線Ｌ１の他端に接続され、他端が第２の負荷端子ＴＬ２に接続されたメインスイッチＳＷと、入力側検出電圧ＳＤＩと予め設定された基準電圧との差に応じた誤差電圧ＳＸ１を出力する誤差アンプＸ１と、誤差電圧ＳＸ１から出力側検出電圧ＶＤＯを減算した結果に基づいた減算結果信号ＳＺを出力する減算器Ｚと、減算結果信号ＳＺとタイマ信号ＳＴＣとを比較した結果に応じた比較結果信号ＳＸ２を出力する出力コンパレータＸ２と、セット端子に二次側巻線Ｌ２の他端の信号が入力され、リセット端子に比較結果信号ＳＸ２が入力され、出力端子からメインスイッチＳＷのオン／オフを制御するパルス信号ＳＱを出力するフリップフロップ回路ＦＦと、パルス信号ＳＱの論理を反転させた反転信号に基づいて、タイマ信号ＳＴＣを出力するタイマ回路ＴＣと、を備える。
　このように、入力電圧（電源電圧ＶＩ）値を入力側電圧検出回路ＤＩで検出し、メインスイッチＳＷのオン時間を決定するためのオンタイマ（タイマ信号ＳＴＣ）と比較するための比較電圧（誤差電圧ＳＸ１）を、該入力電圧値に応じて減算する。これにより、入力電圧波形（電源電圧ＶＩ波形）を整形して全高調波歪みを低減することができる。
　すなわち、本発明に係る電源装置はオン時間制御を適用しつつ、全高調波歪みの低減を図ることができる。
第２の実施形態
　図５は、本発明の一態様である第２の実施形態に係る電源装置２００の構成の一例を示す図である。また、図６は、図５に示す電源装置２００のタイマ回路ＴＣ２の具体的な構成の一例を示す図である。また、図７は、図４に示す電源装置２００の加算器Ｚ２の具体的な構成の一例を示す図である。また、図８は、図５に示す電源装置２００の各動作波形の一例を示す波形図である。なお、図５において、図１と同じ符号は、第１の実施形態と同様の構成を示す。
　図５に示すように、電源装置２００は、交流電源ＡＣＳと、第１の入力端子ＴＩ１と、第２の入力端子ＴＩ２と、整流回路ＲＥと、第１の電源端子ＴＳ１と、第２の電源端子ＴＳ２と、入力コンデンサＣＩと、第１の負荷端子ＴＬ１と、第２の負荷端子ＴＬ２と、入力側電圧検出回路ＤＩと、出力側電圧検出回路ＤＯと、出力コンデンサＣＯと、トランスＴ（一次側巻線Ｌ１、二次側巻線Ｌ２）と、整流素子Ｄと、メインスイッチＳＷと、加算器Ｚ２と、出力コンパレータＸ２と、フリップフロップ回路ＦＦと、タイマ回路ＴＣ２と、誤差アンプＸ１と、を備える。
　すなわち、図５に示す第２の実施形態に係る電源装置２００は、図１に示す電源装置１００と比較して、減算器Ｚに代えて、加算器Ｚ２を備えている。
　ここで、誤差アンプＸ１は、出力側検出電圧ＶＤＯと予め設定された基準電圧ＶＢとの差に応じた誤差電圧ＳＸ１を出力するようになっている。
　この誤差アンプＸ１は、例えば、図５に示すように、反転入力端子に出力側検出電圧ＶＤＯが供給され、非反転入力端子に基準電圧ＶＢが供給されるようになっている。
　なお、図８の例では、誤差アンプＸ１が出力するＳＸ１は、出力電圧Ｖｏｕｔ（出力側検出電圧ＶＤＯ）が一定であるため、一定である。
　また、タイマ回路ＴＣ２は、制御信号であるパルス信号ＳＱの論理を反転させた反転信号／ＳＱに基づいて、タイマ信号ＳＴＣ２を出力するようになっている。
　このタイマ回路ＴＣ２は、例えば、図６に示すように、定電流源ＩＳ２と、スイッチ（タイマ用スイッチ）ＴＲ２と、タイマ用コンデンサＣＸ２と、を備える。
　定電流源ＩＳ２は、出力が加算器Ｚ２の入力（タイマ回路ＴＣ２の出力端子ＴＣ２ｂ）に接続され、定電流を出力するようになっている。
　また、スイッチＴＲ２はｎＭＯＳトランジスタであり（以下、「スイッチＴＲ２」を「ｎＭＯＳトランジスタＴＲ２」に置き換える。）、ｎＭＯＳトランジスタＴＲ２は、ドレインが加算器Ｚ２の入力に接続され、ソースが接地され、ゲートがフリップフロップ回路ＦＦの反転出力端子／Ｑ（タイマ回路ＴＣ２の入力端子ＴＣ２ａ）に接続されている。本実施形態ではスイッチＴＲ２にｎＭＯＳトランジスタを用いているが、例えば、ＳｉＣパワーデバイス、ＧａＮパワーデバイス、シリコンパワーデバイス、ＩＧＢＴなども想定できる。
　また、タイマ用コンデンサＣＸ２は、一端がｎＭＯＳトランジスタＴＲ２のドレイン（タイマ回路ＴＣ２の出力端子ＴＣ２ｂ）に接続されている。
　なお、本実施形態においても、タイマ回路ＴＣ２に、例えば、タイマ用抵抗を設け、一端をタイマ用コンデンサＣＸ２の他端に接続し且つ他端をｎＭＯＳトランジスタＴＲ２のソース（接地）に接続することも可能である。また、タイマ用抵抗の代わりに電源電圧を設けることも可能である。さらに、タイマ用抵抗や電源電圧をｎＭＯＳトランジスタＴＲ２のソースとタイマ用コンデンサＣＸ２との接続点と、接地との間に設けることも可能である。
　このタイマ回路ＴＣ２は、例えば、図８に示すように、反転信号／ＳＱ（“Ｌｏｗ”レベル）によりｎＭＯＳトランジスタＴＲ２がオフしている期間、定電流源ＩＳ２が出力する定電流によりタイマ用コンデンサＣＸ２に充電された電圧に応じて、タイマ信号ＳＴＣ２を出力する。そして、反転信号／ＳＱのパルス（“Ｈｉｇｈ”レベル）によりｎＭＯＳトランジスタＴＲ２がオンすると、タイマ用コンデンサＣＸ２に充電された電荷が放電されて、リセットされ、タイマ信号ＳＴＣ２が接地電圧になる。
　また、加算器Ｚ２は、タイマ信号ＳＴＣ２と入力側検出電圧ＳＤＩを加算した結果に基づいた加算結果信号ＳＺ２を出力するようになっている。
　この加算器Ｚ２は、例えば、図７に示すように、第１の抵抗Ｒ１２と、第２の抵抗Ｒ２２と、第３の抵抗Ｒ３２と、第４の抵抗Ｒ４２と、アンプＸＺ２と、第５の抵抗Ｒ５２と、を備える。
　第１の抵抗Ｒ１２は、一端が接地されている。
　また、第２の抵抗Ｒ２２は、一端が、入力側電圧検出回路ＤＩの入力側分圧ノードＮＩ（加算器Ｚ２の入力端子Ｚ２ａ）に接続されている。
　また、第３の抵抗Ｒ３２は、一端がタイマ回路ＴＣの出力（加算器Ｚ２の入力端子Ｚ２ｂ）に接続されている。
　アンプＸＺ２は、反転出力端子が第１の抵抗Ｒ１２の他端に接続され且つ非反転入力端子に第２及び第３の抵抗Ｒ２２、Ｒ３２の他端に接続され、出力端子が出力コンパレータＸ２の反転入力端子（加算器Ｚ２の出力端子Ｚ２ｃ）に接続されている。
　また、第４の抵抗Ｒ４２は、一端がアンプＸＺ２の反転入力端子（第１の抵抗Ｒ１２の他端）に接続され且つ他端がアンプＸＺ２の出力端子（加算器Ｚ２の出力端子Ｚ２ｃ）に接続されている。
　また、第５の抵抗Ｒ５２は、一端がアンプＸＺ２の非反転入力端子（第２及び第３の抵抗Ｒ２２、Ｒ３２の他端）に接続され且つ他端が接地されている。
　既述のように、この図７に示すような構成を有する加算器Ｚ２は、入力端子Ｚ２ｂに供給されたタイマ信号ＳＴＣに、入力端子Ｚ２ａに供給された入力側検出電圧ＳＤＩを加算した、加算結果信号ＳＺ２を、出力端子Ｚ２ｃから出力するようになっている。
　また、出力コンパレータＸ２は、加算結果信号ＳＺ２と誤差電圧ＳＸ１とを比較した結果に応じた比較結果信号ＳＸ２を出力するようになっている。
　この出力コンパレータＸ２は、例えば、図５に示すように、非反転入力端子に加算器Ｚ２の出力端子Ｚ２ｃを介して加算結果信号ＳＺ２が供給されるとともに、反転入力端子に出力コンパレータＸ１が出力した誤差信号ＳＸ１が供給されるようになっている。
　この出力コンパレータＸ２は、例えば、加算結果信号ＳＺ２の電圧が誤差信号ＳＸ１の電圧未満の場合は、“Ｌｏｗ”レベルの比較結果信号ＳＸ２を出力する。一方、出力コンパレータＸ２は、加算結果信号ＳＺ２の電圧が誤差信号ＳＸ１の電圧以上の場合は、“Ｈｉｇｈ”レベルの比較結果信号ＳＸ２を出力する。
　また、フリップフロップ回路ＦＦは、例えば、図５に示すように、セット端子Ｓが二次側巻線Ｌ２の他端に接続され、リセット端子Ｒが出力コンパレータＸ２の出力に接続されている。そして、フリップフロップ回路ＦＦは、セット端子Ｓに二次側巻線Ｌ２の他端の信号が入力され、リセット端子Ｒに出力コンパレータＸ２から比較結果信号ＳＸ２が入力されるようになっている。なお、上記二次側巻線Ｌ２の他端の信号は、一次側巻線Ｌ１に流れる電流（すなわち、メインスイッチＳＷに流れる電流ＩＳＷ（図８））に応じて変化する。
　さらに、フリップフロップ回路ＦＦの非反転出力端子Ｑは、メインスイッチＳＷの制御端子（ゲート）に接続され、フリップフロップ回路ＦＦの反転出力端子／Ｑは、タイマ回路ＴＣの入力端子ＴＣａに接続されている。そして、フリップフロップ回路ＦＦは、出力端子ＱからメインスイッチＳＷのオン／オフを制御するパルス信号ＳＱを出力するとともに、反転出力端子／Ｑから反転信号／ＳＱを出力するようになっている。
　この電源装置２００のその他の構成は、図１に示す第１の実施形態に係る電源装置１００と同様である。
　次に、以上のような構成を有する電源装置２００の動作の一例について説明する。
　例えば、既述のように、誤差アンプＸ１は、出力側検出電圧ＶＤＯと予め設定された基準電圧ＶＢとの差に応じた誤差電圧ＳＸ１を出力する。なお、図８の例では、誤差アンプＸ１が出力するＳＸ１は、出力電圧Ｖｏｕｔ（出力側検出電圧ＶＤＯ）が一定であるため、一定である。
　そして、加算器Ｚ２は、タイマ信号ＳＴＣ２と入力側検出電圧ＳＤＩを加算した結果に基づいた加算結果信号ＳＺ２を出力する。
　そして、出力コンパレータＸ２は、加算結果信号ＳＺ２と誤差電圧ＳＸ１とを比較した結果に応じた比較結果信号ＳＸ２を出力する。
　そして、フリップフロップ回路ＦＦは、セット端子Ｓに二次側巻線Ｌ２の他端の信号（電流ＩＳＷに応じた信号）が入力され、リセット端子Ｒに比較結果信号ＳＸ２が入力され、メインスイッチＳＷのオン／オフを制御するパルス信号ＳＱを出力するとともに、タイマ信号ＳＴＣを制御する反転信号／ＳＱを出力する。
　このように、入力電圧（電源電圧ＶＩ）値を入力側電圧検出回路ＤＩで検出し、比較電圧（誤差電圧ＳＸ１）と比較するためのメインスイッチＳＷのオン時間を決定するためのオンタイマ（タイマ信号ＳＴＣ）を、該入力電圧値に応じて加算する。これにより、入力電圧波形（電源電圧ＶＩ波形）を整形して全高調波歪みを低減することができる（図８）。
　すなわち、本実施形態に係る電源装置２００は、第１の実施形態と同様に、オン時間制御を適用しつつ、全高調波歪みの低減を図ることができる。
　本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１００、２００　電源装置
ＡＣＳ　交流電源
ＴＩ１　第１の入力端子
ＴＩ２　第２の入力端子
ＲＥ　整流回路
ＴＳ１　第１の電源端子
ＴＳ２　第２の電源端子
ＣＩ　入力コンデンサ
ＴＬ１　第１の負荷端子
ＴＬ２　第２の負荷端子
ＤＩ　入力側電圧検出回路
ＤＯ　出力側電圧検出回路
ＣＯ　出力コンデンサ
Ｔ　トランス
Ｌ１　一次側巻線
Ｌ２　二次側巻線
Ｄ　整流素子
ＳＷ　メインスイッチ
Ｚ　減算器
Ｚ２　加算器
Ｘ２　出力コンパレータ
ＦＦ　フリップフロップ回路
ＴＣ　タイマ回路
Ｘ１　誤差アンプ

Claims (12)

  1. 　力率改善回路を含み、負荷に電源を供給する電源装置であって、
    　交流電圧を第１の入力端子と第２の入力端子との間に出力する交流電源と、
    　前記第１の入力端子と前記第２の入力端子との間に接続され、前記交流電源から供給された交流電圧を整流した電源電圧を、第１の電源端子と第２の電源端子との間に出力する整流回路と、
    　前記負荷の高電位側の端子が接続される第１の負荷端子、および、前記第２の電源端子に接続され且つ前記負荷の低電位側の端子が接続される第２の負荷端子と、
    　前記第１の電源端子と前記第２の電源端子との間に接続され、前記電源電圧に基づいて入力側検出電圧を検出する入力側電圧検出回路と、
    　前記第１の負荷端子と前記第２の負荷端子との間に接続され、前記第１の負荷端子と前記第２の負荷端子との間の出力電圧に基づいて出力側検出電圧を検出する出力側電圧検出回路と、
    　一端が前記第１の電源端子に接続され、トランスを構成する一次側巻線と、
    　一端が前記第２の電源端子に接続され、前記トランスを構成する二次側巻線と、
    　一端が前記一次側巻線の他端に接続され、他端が前記第２の負荷端子に接続されたメインスイッチと、
    　前記出力側検出電圧と予め設定された基準電圧との差に応じた誤差電圧を出力する誤差アンプと、
    　前記誤差電圧から前記入力側検出電圧を減算した結果に基づいた減算結果信号を出力する減算器と、
    　前記減算結果信号とタイマ信号とを比較した結果に応じた比較結果信号を出力する出力コンパレータと、
    　セット端子に前記二次側巻線の他端の信号が入力され、リセット端子に前記比較結果信号が入力され、出力端子から前記メインスイッチのオン／オフを制御する制御信号を出力するフリップフロップ回路と、を備えることを特徴とする電源装置。
  2. 　前記制御信号に基づいて、前記タイマ信号を出力するタイマ回路と、を備える
    　ことを特徴とする請求項１に記載の電源装置。
  3. 　前記タイマ回路は、
    　出力が前記出力コンパレータの反転入力端子に接続され且つ定電流を出力する定電流源と、
    　一方の入出力端子が前記出力コンパレータの反転入力端子に接続され、他方の入出力端子が接地され、制御端子が前記フリップフロップ回路の反転出力端子に接続されたタイマ用スイッチと、
    　一端が前記タイマ用スイッチの一方の入出力端子に接続されたタイマ用コンデンサと、を備える
    　ことを特徴とする請求項２に記載の電源装置。
  4. 　前記減算器は、
    　一端が前記入力側電圧検出回路に接続された第１の抵抗と、
    　一端が前記誤差アンプの出力に接続された第２の抵抗と、
    　反転出力端子が前記第１の抵抗の他端に接続され且つ非反転入力端子に前記第２の抵抗の他端に接続され、出力端子が前記出力コンパレータの反転入力端子に接続されたアンプと、
    　一端が前記アンプの反転入力端子に接続され且つ他端が前記アンプの出力端子に接続された第３の抵抗と、
    　一端が前記アンプの非反転入力端子に接続され且つ他端が接地された第４の抵抗と、を備える
    　ことを特徴とする請求項１に記載の電源装置。
  5. 　前記入力側電圧検出回路は、
    　前記第１の電源端子と前記第２の電源端子との間に接続され、前記電源電圧の分圧電圧である入力側検出電圧を入力側分圧ノードから出力する入力側分圧回路であって、
    　一端が前記第１の電源端子に接続され且つ他端が前記入力側分圧ノードに接続された第１の入力側分圧抵抗と、
    　一端が前記第２の電源端子に接続され且つ他端が前記入力側分圧ノードに接続された第２の入力側分圧抵抗と、を備え、
    　前記出力側電圧検出回路は、
    　前記第１の負荷端子と前記第２の負荷端子との間に接続され、前記第１の負荷端子と前記第２の負荷端子との間の出力電圧の分圧電圧である出力側検出電圧を出力側分圧ノードから出力する出力側分圧回路であって、
    　一端が前記第１の負荷端子に接続され且つ他端が前記出力側分圧ノードに接続された第１の出力側分圧抵抗と、
    　一端が前記第２の負荷端子に接続され且つ他端が前記出力側分圧ノードに接続された第２の出力側分圧抵抗と、を備える
    　ことを特徴とする請求項１に記載の電源装置。
  6. 　力率改善回路を含み、負荷に電源を供給する電源装置であって、
    　交流電圧を第１の入力端子と第２の入力端子との間に出力する交流電源と、
    　前記第１の入力端子と前記第２の入力端子との間に接続され、前記交流電源から供給された交流電圧を整流した電源電圧を、第１の電源端子と第２の電源端子との間に出力する整流回路と、
    　前記負荷の高電位側の端子が接続される第１の負荷端子、および、前記第２の電源端子に接続され且つ前記負荷の低電位側の端子が接続される第２の負荷端子と、
    　前記第１の電源端子と前記第２の電源端子との間に接続され、前記電源電圧に基づいて入力側検出電圧を検出する入力側電圧検出回路と、
    　前記第１の負荷端子と前記第２の負荷端子との間に接続され、前記第１の負荷端子と前記第２の負荷端子との間の出力電圧に基づいて出力側検出電圧を検出する出力側電圧検出回路と、
    　一端が前記第１の電源端子に接続され、トランスを構成する一次側巻線と、
    　一端が前記第２の電源端子に接続され、前記トランスを構成する二次側巻線と、
    　一端が前記一次側巻線の他端に接続され、他端が前記第２の負荷端子に接続されたメインスイッチと、
    　前記出力側検出電圧と予め設定された基準電圧との差に応じた誤差電圧を出力する誤差アンプと、
    　タイマ信号と前記入力側検出電圧を加算した結果に基づいた加算結果信号を出力する加算器と、
    　前記加算結果信号と前記誤差電圧とを比較した結果に応じた比較結果信号を出力する出力コンパレータと、
    　セット端子に前記二次側巻線の他端の信号が入力され、リセット端子に前記比較結果信号が入力され、出力端子から前記メインスイッチのオン／オフを制御する制御信号（例えば、ＰＷＭ信号）を出力するフリップフロップ回路と、を備える
    　ことを特徴とする電源装置。
  7. 　前記制御信号に基づいて、前記タイマ信号を出力するタイマ回路と、を備える
    　ことを特徴とする請求項６に記載の電源装置。
  8. 　前記タイマ回路は、
    　出力が前記加算器の入力に接続され且つ定電流を出力する定電流源と、
    　一方の入出力端子が前記加算器の入力に接続され、他方の入出力端子が接地され、制御端子が前記フリップフロップ回路の反転出力端子に接続されたタイマ用スイッチと、
    　一端が前記タイマ用スイッチの一方の入出力端子に接続されたタイマ用コンデンサと、を備える
    　ことを特徴とする請求項７に記載の電源装置。
  9. 　前記加算器は、
    　一端が接地された第１の抵抗と、
    　一端が前記入力側電圧検出回路に接続された第２の抵抗と、
    　一端が前記タイマ回路の出力に接続された第３の抵抗と、
    　反転出力端子が前記第１の抵抗の他端に接続され且つ非反転入力端子に前記第２及び第３の抵抗の他端に接続され、出力端子が前記出力コンパレータの反転入力端子に接続されたアンプと、
    　一端が前記アンプの反転入力端子に接続され且つ他端が前記アンプの出力端子に接続された第４の抵抗と、
    　一端が前記アンプの非反転入力端子に接続され且つ他端が接地された第５の抵抗と、を備える
    　ことを特徴とする請求項６に記載の電源装置。
  10. 　前記入力側電圧検出回路は、
    　前記第１の電源端子と前記第２の電源端子との間に接続され、前記電源電圧の分圧電圧である入力側検出電圧を入力側分圧ノードから出力する入力側分圧回路であって、
    　一端が前記第１の電源端子に接続され且つ他端が前記入力側分圧ノードに接続された第１の入力側分圧抵抗と、
    　一端が前記第２の電源端子に接続され且つ他端が前記入力側分圧ノードに接続された第２の入力側分圧抵抗と、を備え、
    　前記出力側電圧検出回路は、
    　前記第１の負荷端子と前記第２の負荷端子との間に接続され、前記第１の負荷端子と前記第２の負荷端子との間の出力電圧の分圧電圧である出力側検出電圧を出力側分圧ノードから出力する出力側分圧回路であって、
    　一端が前記第１の負荷端子に接続され且つ他端が前記出力側分圧ノードに接続された第１の出力側分圧抵抗と、
    　一端が前記第２の負荷端子に接続され且つ他端が前記出力側分圧ノードに接続された第２の出力側分圧抵抗と、を備える
    　ことを特徴とする請求項６に記載の電源装置。
  11. 　力率改善回路を含み、負荷に電源を供給する電源装置であって、交流電圧を第１の入力端子と第２の入力端子との間に出力する交流電源と、前記第１の入力端子と前記第２の入力端子との間に接続され、前記交流電源から供給された交流電圧を整流した電源電圧を、第１の電源端子と第２の電源端子との間に出力する整流回路と、前記負荷の高電位側の端子が接続される第１の負荷端子、および、前記第２の電源端子に接続され且つ前記負荷の低電位側の端子が接続される第２の負荷端子と、前記第１の電源端子と前記第２の電源端子との間に接続され、前記電源電圧に基づいて入力側検出電圧を検出する入力側電圧検出回路と、前記第１の負荷端子と前記第２の負荷端子との間に接続され、前記第１の負荷端子と前記第２の負荷端子との間の出力電圧に基づいて出力側検出電圧を検出する出力側電圧検出回路と、一端が前記第１の電源端子に接続され、トランスを構成する一次側巻線と、一端が前記第２の電源端子に接続され、前記トランスを構成する二次側巻線と、一端が前記一次側巻線の他端に接続され、他端が前記第２の負荷端子に接続されたメインスイッチと、前記出力側検出電圧と予め設定された基準電圧との差に応じた誤差電圧を出力する誤差アンプと、前記誤差電圧から前記入力側検出電圧を減算した結果に基づいた減算結果信号を出力する減算器と、前記減算結果信号とタイマ信号とを比較した結果に応じた比較結果信号を出力する出力コンパレータと、セット端子に前記二次側巻線の他端の信号が入力され、リセット端子に前記比較結果信号が入力され、出力端子から前記メインスイッチのオン／オフを制御する制御信号を出力するフリップフロップ回路と、を備える電源装置の制御方法であって、
    　前記減算器により、前記誤差電圧から前記入力側検出電圧を減算した結果に基づいた前記減算結果信号を出力し、
    　前記出力コンパレータにより、前記減算結果信号と前記タイマ信号とを比較した結果に応じた前記比較結果信号を出力する
    　ことを特徴とする電源装置の制御方法。
  12. 　力率改善回路を含み、負荷に電源を供給する電源装置であって、交流電圧を第１の入力端子と第２の入力端子との間に出力する交流電源と、前記第１の入力端子と前記第２の入力端子との間に接続され、前記交流電源から供給された交流電圧を整流した電源電圧を、第１の電源端子と第２の電源端子との間に出力する整流回路と、前記負荷の高電位側の端子が接続される第１の負荷端子、および、前記第２の電源端子に接続され且つ前記負荷の低電位側の端子が接続される第２の負荷端子と、前記第１の電源端子と前記第２の電源端子との間に接続され、前記電源電圧に基づいて入力側検出電圧を検出する入力側電圧検出回路と、前記第１の負荷端子と前記第２の負荷端子との間に接続され、前記第１の負荷端子と前記第２の負荷端子との間の出力電圧に基づいて出力側検出電圧を検出する出力側電圧検出回路と、一端が前記第１の電源端子に接続され、トランスを構成する一次側巻線と、一端が前記第２の電源端子に接続され、前記トランスを構成する二次側巻線と、一端が前記一次側巻線の他端に接続され、他端が前記第２の負荷端子に接続されたメインスイッチと、前記出力側検出電圧と予め設定された基準電圧との差に応じた誤差電圧を出力する誤差アンプと、タイマ信号と前記入力側検出電圧を加算した結果に基づいた加算結果信号を出力する加算器と、前記加算結果信号と前記誤差電圧とを比較した結果に応じた比較結果信号を出力する出力コンパレータと、セット端子に前記二次側巻線の他端の信号が入力され、リセット端子に前記比較結果信号が入力され、出力端子から前記メインスイッチのオン／オフを制御する制御信号を出力するフリップフロップ回路と、を備える電源装置の制御方法であって、
    　前記加算器により、前記タイマ信号と前記入力側検出電圧を加算した結果に基づいた前記加算結果信号を出力し、
    　前記出力コンパレータにより、前記加算結果信号と前記誤差電圧とを比較した結果に応じた前記比較結果信号を出力する
    　ことを特徴とする電源装置の制御方法。
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