JP2019068049A - イメージセンシング装置及びその製造方法 - Google Patents

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Abstract

【課題】小型化が可能で且つイメージ処理速度を向上させたイメージセンシング装置及びその製造方法を提供する。【解決手段】イメージセンシング装置１０において、第１接続ビアＣＶ１は、第１基板構造物１００と第２基板構造物２００とを電気的に連結するために配置される。第１接続ビアＣＶ１は、第１基板１０１及び第１層間絶縁層１２０の両方を貫通し、第２基板構造物２００の第２層間絶縁層２２０の一部まで延びる。第１接続ビアＣＶ１は、下部において第２層間絶縁層２２０内の第２配線層２４０に連結されるように配置される。第１接続ビアＣＶ１は、第１層間絶縁層１２０内の第１配線層１４０に連結されるように配置される。パッド領域ＰＡＤにおいて、第１接続ビアＣＶ１は上部のパッド層１９７に連結されるように配置される。【選択図】図３

Description

本発明は、イメージセンシング装置及びその製造方法に関する。
画像を撮影して電気的信号に変換するイメージセンサは、デジタルカメラ、携帯電話用カメラ、携帯用ビデオカメラなどのような一般消費者用の電子機器だけでなく、自動車、セキュリティ装置、ロボットなどに装着されるカメラにも用いられている。このようなイメージセンシング装置は、小型化及び高解像度が要求されており、このような要求を充足させるために様々な研究が行われている。
特開２０１７−０１１２７３号公報
本発明は、上記従来技術に鑑みてなされたものであって、本発明の目的は、小型化が可能で且つイメージ処理速度を向上させたイメージセンシング装置及びその製造方法を提供することにある。
上記目的を達成するためになされた本発明の一態様によるイメージセンシング装置の製造方法は、ピクセル領域の第１領域を含み、第１面及び前記第１面に相対する第２面を有する第１基板構造物を形成する段階と、前記ピクセル領域を駆動するための回路領域を含み、第３面及び前記第３面に相対する第４面を有する第２基板構造物を形成する段階と、前記第１基板構造物の第１面と前記第２基板構造物の第３面とが連結されるように前記第１基板構造物と前記第２基板構造物とをボンディングする段階と、前記第１基板構造物の第２面上に前記ピクセル領域の第２領域を形成する段階と、前記第１基板構造物の第２面から延びて前記第１基板構造物を貫通する第１接続ビアを形成する段階と、前記第２基板構造物の第４面上に導電性バンプを用いて半導体チップを実装する段階と、前記第１基板構造物、前記第２基板構造物、及び前記半導体チップの積層構造物を単位イメージセンシング装置に分離する段階と、を有する。
上記目的を達成するためになされた本発明の他の態様によるイメージセンシング装置の製造方法は、ピクセル領域の光電変換素子を含み、第１面及び前記第１面に相対する第２面を有する第１基板構造物を形成する段階と、前記ピクセル領域を駆動するための回路領域を含み、第３面及び前記第３面に相対する第４面を有する第２基板構造物を形成する段階と、前記第１基板構造物の第１面と前記第２基板構造物の第３面とが連結されるように前記第１基板構造物と前記第２基板構造物とをボンディングする段階と、前記第１基板構造物の第２面上に前記ピクセル領域のカラーフィルタ及びマイクロレンズを形成する段階と、前記第２基板構造物の第４面上に導電性バンプを用いて半導体チップを実装する段階と、を有する。
上記目的を達成するためになされた本発明の更に他の態様によるイメージセンシング装置の製造方法は、ピクセル領域を含む第１基板構造物及び前記ピクセル領域を駆動するための回路領域を含む第２基板構造物の積層構造物を形成する段階と、前記第１基板構造物の一面上にキャリア基板をボンディングする段階と、前記第２基板構造物を一面から一部除去する段階と、前記第２基板構造物の一面上に、再配線層及び前記再配線層上に配置される導電性の接続パッドを形成する段階と、前記第２基板構造物の一面上に導電性バンプを用いて半導体チップを連結する段階と、前記半導体チップを封止する封止部を形成する段階と、前記第１基板構造物の一面上から前記キャリア基板を除去する段階と、前記第１基板構造物、前記第２基板構造物、及び前記半導体チップの積層構造物を単位イメージセンシング装置に分離する段階と、を有する。
上記目的を達成するためになされた本発明の一態様によるイメージセンシング装置は、光電変換素子を有するピクセル領域が配置された第１基板構造物と、前記第１基板構造物に連結された第１面及び前記第１面に相対する第２面を有し、前記第１基板構造物を貫通する第１接続ビアを介して前記ピクセル領域に電気的に連結されて前記ピクセル領域を駆動する回路領域を含む第２基板構造物と、前記第２基板構造物の第２面上に実装されて導電性バンプによって前記第２基板構造物に連結され、前記第２基板構造物の第２面から延びて前記第２基板構造物の一部を貫通する第２接続ビアを介して前記回路領域に電気的に連結されたメモリチップと、を備える。
一実施形態によるイメージセンシング装置は、光電変換素子を有するピクセル領域を含む第１基板構造物と、前記第１基板構造物のピクセル領域に電気的に連結されて前記ピクセル領域を駆動する回路領域を含む第２基板構造物と、前記第２基板構造物上に実装されて導電性バンプによって前記第２基板に連結され、前記第２基板構造物の一部を貫通する第２接続ビアを介して前記回路領域に電気的に連結された少なくとも一つの半導体チップと、を備える。
本発明によれば、ピクセル領域、回路領域、及び半導体チップを積層することにより、小型化が可能であり、且つイメージ処理速度を向上させたイメージセンシング装置及びその製造方法を提供することができる。
本発明の多様で有益な利点と効果は、上述した内容に限定されず、本発明の具体的な実施形態を説明する過程で、より容易に理解される。
本発明の一実施形態によるイメージ処理装置の概略的なブロック図である。 本発明の一実施形態によるイメージセンシング装置の概略的なレイアウトを示す図である。 本発明の第１実施形態によるイメージセンシング装置を示す概略的な断面図である。 図３に示すイメージセンシング装置の一部領域を示す一例の概略的な断面図である。 図３に示すイメージセンシング装置の一部領域を示す他の例の概略的な断面図である。 図３に示すイメージセンシング装置のピクセル領域を構成するピクセルを示す一例の概略的な断面図である。 図３に示すイメージセンシング装置のピクセル領域を構成するピクセルを示す他の例の概略的な断面図である。 本発明の一実施形態によるイメージセンシング装置のピクセル回路を示す一例の回路図である 本発明の一実施形態によるイメージセンシング装置のピクセル回路を示す他の例の回路図である。 本発明の第２実施形態によるイメージセンシング装置を示す一例の概略的な断面図である。 本発明の第２実施形態によるイメージセンシング装置を示す他の例の概略的な断面図である。 本発明の第３実施形態によるイメージセンシング装置を示す概略的な断面図である。 本発明の第４実施形態によるイメージセンシング装置を示す概略的な断面図である。 本発明の一実施形態によるイメージセンシング装置の製造方法を示す概略的なフローチャートである。 本発明の一実施形態によるイメージセンシング装置の製造方法を示す概略的なフローチャートである。 本発明の一実施形態によるイメージセンシング装置の製造方法を示す概略的な断面図である。 本発明の一実施形態によるイメージセンシング装置の製造方法を示す概略的な断面図である。 本発明の一実施形態によるイメージセンシング装置の製造方法を示す概略的な断面図である。 本発明の一実施形態によるイメージセンシング装置の製造方法を示す概略的な断面図である。 本発明の一実施形態によるイメージセンシング装置の製造方法を示す概略的な断面図である。 本発明の一実施形態によるイメージセンシング装置の製造方法を示す概略的な断面図である。 本発明の一実施形態によるイメージセンシング装置の製造方法を示す概略的な断面図である。 本発明の一実施形態によるイメージセンシング装置の製造方法を示す概略的な断面図である。 本発明の一実施形態によるイメージセンシング装置の製造方法を示す概略的な断面図である。 本発明の一実施形態によるイメージセンシング装置の製造方法を示す概略的な断面図である。 本発明の一実施形態によるイメージセンシング装置の製造方法を示す概略的な断面図である。 本発明の一実施形態によるイメージセンシング装置の製造方法を示す概略的な断面図である。 本発明の一実施形態によるイメージセンシング装置の製造方法を説明するための図である。 本発明の一実施形態によるイメージセンシング装置の製造方法を説明するための図である。 図９に示すイメージセンシング装置の製造方法を示す概略的な断面図である。 図９に示すイメージセンシング装置の製造方法を示す概略的な断面図である。 図９に示すイメージセンシング装置の製造方法を示す概略的な断面図である。 本発明の一実施形態によるイメージ処理装置を含むシステムを示すブロック図である。
以下、図面を参照しながら本発明を実施するための形態の具体例を詳細に説明する。本明細書において、「上」、「上部」、「上面」、「下」、「下部」、「下面」、「側面」などの用語は、図面符号で表記されて別に称される場合を除き、図面を基準に称するものと理解される。
図１は、本発明の一実施形態によるイメージ処理装置の概略的なブロック図である。
図１を参照すると、イメージ処理装置１０００は、イメージセンシング部１１００と、メモリ１２００と、を含む。
イメージセンシング部１１００は、コントロールレジスタブロック１１１０と、タイミングジェネレータ１１２０と、ランプジェネレータ１１３０と、バッファ部１１４０と、アクティブピクセルセンサ（ＡＰＳ）アレイ１１５０と、ロードライバ１１６０と、相関二重サンプラ１１７０と、比較器１１８０と、アナログ−デジタル変換部１１９０と、を含む。
コントロールレジスタブロック１１１０は、イメージセンシング部１１００の動作を全体的に制御する。特に、タイミングジェネレータ１１２０、ランプジェネレータ１１３０、及びバッファ部１１４０に動作信号を直接送信する。タイミングジェネレータ１１２０は、イメージセンシング部１１００の様々な構成要素に対する動作タイミングの基準となる信号を発生する。タイミングジェネレータ１１２０で発生した動作タイミング基準信号は、ロードライバ１１６０、相関二重サンプラ１１７０、比較器１１８０、及び／又はアナログ−デジタル変換部１１９０などに伝達される。ランプジェネレータ１１３０は、相関二重サンプラ１１７０及び／又は比較器１１８０などに用いられるランプ信号を生成して送信する。バッファ部１１４０は、ラッチ部を含む。バッファ部１１４０は、外部に送信するイメージ信号を一時記憶し、イメージデータをメモリ１２００及び外部装置に送信する。
ＡＰＳアレイ１１５０は、外部イメージをセンシングする。ＡＰＳアレイ１１５０は、多数個のアクティブピクセルを含む。ロードライバ１１６０は、ＡＰＳアレイ１１５０のローを選択的に活性化させる。相関二重サンプラ１１７０は、ＡＰＳアレイ１１５０で発生したアナログ信号をサンプリングして出力する。比較器１１８０は、相関二重サンプラ１１７０から送信されたデータと、アナログ基準電圧によりフィードバックされたランプ信号の傾きなどとを比較して、様々な参照信号を発生する。アナログ−デジタル変換部１１９０は、アナログイメージデータをデジタルイメージデータに変換する。
メモリ１２００は、イメージセンシング部１１００からイメージデータを受信して、それを記憶／処理し、イメージセンシング部１１００に再送信する。メモリ１２００は、ＤＲＡＭ（ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）素子、ＳＲＡＭ（ｓｔａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）素子、ＳＴＴ−ＭＲＡＭ（ｓｐｉｎ ｔｒａｎｓｆｅｒ ｔｏｒｑｕｅ ｍａｇｎｅｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）素子、及びフラッシュ（ｆｌａｓｈ）メモリ素子のようなメモリ素子を含む。メモリ１２００がＤＲＡＭ素子を含む場合、イメージデータを相対的に高速で受信して処理することができる。
図２は、本発明の一実施形態によるイメージセンシング装置の概略的なレイアウトを示す図である。
図２を参照すると、イメージセンシング装置１０Ａは、垂直方向に積層された第１〜第３領域（Ｒ１、Ｒ２、Ｒ３）を含む。第１領域Ｒ１及び第２領域Ｒ２は図１のイメージセンシング部１１００を構成し、第３領域Ｒ３はメモリ１２００を構成する。
第１領域Ｒ１はセンサアレイ領域ＳＡと第１パッド領域ＰＡ１とを含み、第２領域Ｒ２はロジック回路領域ＬＣと第２パッド領域ＰＡ２とを含む。第３領域Ｒ３はメモリチップＭＣとダミーチップＤＣとを含む。第１〜第３領域（Ｒ１、Ｒ２、Ｒ３）は、上下に順次積層されて配置される。
第１領域Ｒ１において、センサアレイ領域ＳＡは、図１を参照して上述したＡＰＳアレイ１１５０に該当する領域である。センサアレイ領域ＳＡは、マトリックス（ｍａｔｒｉｘ）状に配列された複数の単位ピクセルＰを含む。各ピクセルＰは、フォトダイオード及びトランジスタで構成される。これについては、下記の図５Ａ〜図６Ｂを参照して詳細に説明する。第１パッド領域ＰＡ１は、複数のパッドＰＡＤを含み、センサアレイ領域ＳＡの周辺に配置される。複数のパッドＰＡＤは、外部装置などと電気的信号を送受信するように構成される。
第２領域Ｒ２において、ロジック回路領域ＬＣは、複数のトランジスタを含む電子素子として具現される。ロジック回路領域ＬＣは、センサアレイ領域ＳＡに電気的に連結されて、センサアレイ領域ＳＡの各単位ピクセルＰに一定の信号を提供し、また出力信号を制御するように構成される。
ロジック回路領域ＬＣは、図１を参照して上述したコントロールレジスタブロック１１１０、タイミングジェネレータ１１２０、ランプジェネレータ１１３０、バッファ部１１４０、ロードライバ１１６０、相関二重サンプラ１１７０、比較器１１８０、及びアナログ−デジタル変換部１１９０に該当する領域を含む。即ち、ロジック回路領域ＬＣは、図１のイメージセンシング部１１００において、ＡＰＳアレイ１１５０以外の領域を含む。第２領域Ｒ２も、第１領域Ｒ１の第１パッド領域ＰＡ１に対応する領域に第２パッド領域ＰＡ２を含むが、これに限定されない。
第３領域Ｒ３において、メモリチップＭＣは、ダミーチップＤＣと共に封止部ＥＮによって封止されて第３領域Ｒ３を構成する。第１及び第２領域（Ｒ１、Ｒ２）は半導体ウェハをベースにした構造物であり、第３領域Ｒ３は半導体チップを含む構造物に該当する。メモリチップＭＣは、第２領域Ｒ２のロジック回路領域ＬＣに電気的に連結されてイメージデータを送受信する。ダミーチップＤＣは、メモリチップＭＣが配置された領域を除外した領域に選択的に配置され、放熱機能を果たす。
図３は、本発明の第１実施形態によるイメージセンシング装置を示す概略的な断面図である。
図３を参照すると、イメージセンシング装置１０は、一方向、例えばＹ方向に積層されて配置された第１基板構造物１００と、第２基板構造物２００と、第３チップ構造物３００と、を含む。第１基板構造物１００はピクセルを含み、第２基板構造物２００はピクセルを駆動する回路を含み、第３チップ構造物３００はピクセルを駆動する回路に連結されたメモリチップを含む。第１基板構造物１００、第２基板構造物２００、及び第３チップ構造物３００は、それぞれ図２を参照して上述した第１〜第３領域（Ｒ１、Ｒ２、Ｒ３）に対応する。
第１基板構造物１００は、ピクセルＰがマトリックス状に配置されたピクセル領域ＰＩＸＥＬと、外部装置などと電気的信号を送受信するパッド層１９７が配置されたパッド領域ＰＡＤと、第１基板構造物１００のピクセル領域ＰＩＸＥＬを下部の第２基板構造物２００に電気的に連結する連結領域ＣＯＮＮＥＣＴと、を含む。ピクセル領域ＰＩＸＥＬ、パッド領域ＰＡＤ、及び連結領域ＣＯＮＮＥＣＴは、説明の便宜のために、それぞれ一部領域のみを選択して概略的に示した。第１基板構造物１００は、第１基板１０１と、第１層間絶縁層１２０と、第１ボンディング層１９５と、を含む。
第１基板１０１は、半導体基板である。例えば、基板１０１は、ｐ型シリコン基板からなる。一実施形態において、基板１０１は、ｐ型バルク基板と、その上に成長させたｐ型又はｎ型エピタキシャル層と、を含む。或いは、基板１０１は、ｎ型バルク基板と、その上に成長させたｐ型又はｎ型エピタキシャル層と、を含む。一実施形態において、基板１０１は有機プラスチック基板からなる。
第１層間絶縁層１２０は、絶縁性材料からなり、単一層又は複数の層からなる。例えば、第１層間絶縁層１２０は、シリコン酸化物及び／又はシリコン窒化物を含む。
第１ボンディング層１９５は、第１基板構造物１００と第２基板構造物２００とをボンディングするための層である。第１ボンディング層１９５は、絶縁性材料からなり、例えばＳｉＯ、ＳｉＮ、ＳｉＣＮ、ＳｉＯＣ、ＳｉＯＮ、及びＳｉＯＣＮのうちの少なくとも一つを含む。
ピクセル領域ＰＩＸＥＬは、第１基板１０１内に配置されたストレージノード領域１０５及びフォトダイオード１３０と、第１層間絶縁層１２０内に配置されたピクセルゲート層１１０と、第１配線層１４０及び第１ビア１５０と、第１基板１０１の上部に配置されたカラーフィルタ１８０及びマイクロレンズ１９０と、を含む。ピクセル領域ＰＩＸＥＬは、第１基板１０１内に配置されたピクセル分離領域１６５と、第１基板１０１上に配置されたバッファ層１７０と、グリッド１７５と、下部平坦化層１７７と、上部平坦化層１８５と、を更に含む。ピクセル領域ＰＩＸＥＬの構造については、下記の図５Ａ〜図６Ｂを参照してより詳細に説明する。
パッド領域ＰＡＤ及び連結領域ＣＯＮＮＥＣＴは、ピクセル領域ＰＩＸＥＬの周辺に配置され、第１基板１０１上に配置された上部絶縁層１９２と、第１基板１０１及び第１層間絶縁層１２０を貫通するように配置された第１接続ビアＣＶ１と、第１接続ビアＣＶ１の側壁の一部に配置された第１ビア絶縁層１７２と、を含む。パッド領域ＰＡＤは、第１基板１０１上において上部絶縁層１９２から露出するように配置されたパッド層１９７を更に含む。
上部絶縁層１９２は、絶縁性材料からなり、例えばシリコン酸化物及び／又はシリコン窒化物を含む。パッド層１９７は、導電性材料からなり、例えばタングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、銀（Ａｇ）、及びその合金のうちの少なくとも一つを含む。
第１接続ビアＣＶ１は、第１基板構造物１００と第２基板構造物２００とを電気的に連結するために配置される。第１接続ビアＣＶ１は、第１基板１０１及び第１層間絶縁層１２０の両方を貫通し、第２基板構造物２００の第２層間絶縁層２２０の一部まで延びる。第１接続ビアＣＶ１は、下部において第２層間絶縁層２２０内の第２配線層２４０に連結されるように配置される。第１接続ビアＣＶ１は、第１層間絶縁層１２０内の第１配線層１４０に連結されるように配置される。パッド領域ＰＡＤにおいて、第１接続ビアＣＶ１は上部のパッド層１９７に連結されるように配置される。第１接続ビアＣＶ１は、円筒状を有し、上部から下部に向かうほど幅が狭くなる形状を有するように示されているが、これに限定されない。第１接続ビアＣＶ１は、導電性材料からなり、例えばタングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、銀（Ａｇ）、及びその合金のうちの少なくとも一つを含む。
第１ビア絶縁層１７２は、第１基板１０１内に配置されて、第１基板１０１と第１接続ビアＣＶ１とを電気的に分離する。図３において、第１ビア絶縁層１７２は第１接続ビアＣＶ１に接して配置されるように示されているが、これに限定されず、実施形態に応じて第１接続ビアＣＶ１から離隔して配置され得る。第１ビア絶縁層１７２は、絶縁性材料からなり、例えばシリコン酸化物及び／又はシリコン窒化物を含む。
第２基板構造物２００は、第２基板２０１と、第２層間絶縁層２２０と、第２ボンディング層２９５と、を含む。第２基板構造物２００は、第２層間絶縁層２２０内に配置された回路ゲート層２１０と、第２配線層２４０及び第２ビア２５０と、第２基板２０１内に配置された第２接続ビアＣＶ２及び第２ビア絶縁層２７２と、を更に含む。また、第２基板構造物２００は、第２基板２０１の下面に配置された第１再配線層２６０と、第１接続パッド２７０と、を更に含む。
第２基板２０１は、半導体基板である。例えば、半導体材料、例えばＩＶ族半導体を含む。例えば、ＩＶ族半導体は、シリコン、ゲルマニウム、又はシリコン−ゲルマニウムを含む。第２基板２０１は、バルクウェーハ、エピタキシャル層、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）層、ＳｅＯＩ（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｏｎ Ｉｎｓｕｌａｔｏｒ）層などとして提供される。
第２層間絶縁層２２０は、絶縁性材料からなり、単一層又は複数の層からなる。例えば、第２層間絶縁層２２０は、シリコン酸化物及び／又はシリコン窒化物を含む。
第２ボンディング層２９５は、第１基板構造物１００と第２基板構造物２００とをボンディングするための層である。第２ボンディング層２９５は、絶縁性材料からなり、例えばＳｉＯ、ＳｉＮ、ＳｉＣＮ、ＳｉＯＣ、ＳｉＯＮ、及びＳｉＯＣＮのうちの少なくとも一つを含む。
回路ゲート層２１０は、回路素子のゲート電極層である。回路ゲート層２１０は、ドープされた半導体材料及び／又は金属材料を含む。第２配線層２４０及び第２ビア２５０は、導電性材料からなり、例えばタングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、銀（Ａｇ）、及びその合金のうちの少なくとも一つを含む。第２配線層２４０の層数並びに第２ビア２５０の個数及び配置は、図示するものに限定されない。
第２接続ビアＣＶ２は、第２基板構造物２００と第３チップ構造物３００とを電気的に連結するために配置される。第２接続ビアＣＶ２は、第２基板２０１の全体を貫通し、第２層間絶縁層２２０内に延びる。第２接続ビアＣＶ２は、上部において第２層間絶縁層２２０内の第２配線層２４０に連結されるように配置される。第２接続ビアＣＶ２は、下部において第１再配線層２６０又は第１接続パッド２７０に連結される。第２接続ビアＣＶ２は、円筒状を有するが、上部から下部に向かうほど幅が狭くなる形状を有してもよく、或いは下部から上部に向かうほど幅が狭くなる形状を有してもよい。第２接続ビアＣＶ２は、導電性材料からなり、例えばタングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、銀（Ａｇ）、及びその合金のうちの少なくとも一つを含む。
第２ビア絶縁層２７２は、第２基板２０１及び第２層間絶縁層２２０内に配置されて、第２基板２０１と第２接続ビアＣＶ２とを電気的に分離する。第２ビア絶縁層２７２は、絶縁性材料からなり、例えばシリコン酸化物及び／又はシリコン窒化物を含む。
第１再配線層２６０及び第１接続パッド２７０は、第２基板構造物２００と第３チップ構造物３００とをボンディングするための連結構造物である。第１再配線層２６０及び第１接続パッド２７０については、下記の図４Ａ及び図４Ｂを参照してより詳細に説明する。一実施形態において、第１再配線層２６０は省略されることもあり、この場合、第２接続ビアＣＶ２は、第１接続パッド２７０に直接連結される。
第３チップ構造物３００は、メモリチップ３１０と、ダミーチップ３２０と、封止部３５０と、を含み、封止部３５０内に配置された第２接続パッド３３０と、バンプ３４０と、接着層３７０と、を含む。
メモリチップ３１０は、ＤＲＡＭ（ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）、ＳＲＡＭ（ｓｔａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）、ＳＴＴ−ＭＲＡＭ（ｓｐｉｎ ｔｒａｎｓｆｅｒ ｔｏｒｑｕｅ ｍａｇｎｅｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）、及びフラッシュ（ｆｌａｓｈ）メモリのようなメモリ素子を含む。メモリチップ３１０は、上面が活性面であり、第２基板２０１の下面にフリップチップボンディング方式でボンディングされるが、これに限定されない。ダミーチップ３２０は、Ｘ方向に沿ってメモリチップの側面に平行に配置される。メモリチップ３１０の大きさが第２基板２０１に比べて相対的に小さい場合に、ダミーチップ３２０は、封止部３５０内に配置されることで、イメージセンシング装置１０の放熱特性及び機械的強度を向上させる。メモリチップ３１０及びダミーチップ３２０の個数及び配置は、実施形態に応じて様々に変更される。一実施形態において、ダミーチップ３２０は省略され、この場合、メモリチップ３１０のみが配置される。
封止部３５０は、樹脂材料からなり、単一層又は複数の層からなる。封止部３５０は、例えばエポキシ樹脂又はシリコン（ｓｉｌｉｃｏｎｅ）樹脂からなる。封止部３５０は、第２接続パッド３３０、バンプ３４０、及び接着層３７０を封止する。封止部３５０は、メモリチップ３１０の活性面及び／又はダイ、例えばメモリチップ３１０の半導体ダイの側面及び／又は後面に直接接触する。封止部３５０は、メモリチップ３１０及びダミーチップ３２０の下面が露出するように配置されるか、又はメモリチップ３１０及びダミーチップ３２０の下面を覆うように配置される。
第２接続パッド３３０及びバンプ３４０は、導電性材料からなる。バンプ３４０は、円筒形、球形、又は球形の一部の形状を有する。例えば、バンプ３４０は、Ｓｎ、Ｐｂ、Ｓｎ−Ｐｂ、Ｓｎ−Ａｇ、Ｓｎ−Ａｕ、Ｓｎ−Ｃｕ、Ｓｎ−Ｂｉ、Ｓｎ−Ｚｎ、Ｓｎ−Ａｇ−Ｃｕ、Ｓｎ−Ａｇ−Ｂｉ、Ｓｎ−Ａｇ−Ｚｎ、Ｓｎ−Ｃｕ−Ｂｉ、Ｓｎ−Ｃｕ−Ｚｎ、Ｓｎ−Ｂｉ−Ｚｎなどを含む。
接着層３７０は、ダミーチップ３２０を第２基板構造物２００に接着させる。接着層３７０は、例えば非導電性フィルム（Ｎｏｎ−Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ：ＮＣＦ）又は非導電性ペースト（Ｎｏｎ−Ｃｏｎｄｕｃｔｉｖｅ Ｐａｓｔｅ：ＮＣＰ）を含む。一実施形態において、接着層３７０の厚さは、第２接続パッド３３０の厚さとバンプ３４０の厚さの合計に比べて相対的に薄い。この場合、ダミーチップ３２０の下面は封止部３５０で覆われる。
本実施形態では、第３チップ構造物３００が最下部に配置される場合を示したが、一実施形態において、第３チップ構造物３００は第１基板構造物１００と第２基板構造物２００との間に配置される。この場合、第１接続ビアＣＶ１は、封止部３５０を貫通して第２基板構造物２００に連結される。
図４Ａ及び図４Ｂは、本発明の一実施形態によるイメージセンシング装置の一部領域を示す概略的な断面図である。図４Ａ及び図４Ｂには図３のＡ領域に対応する領域を拡大表示する。
図４Ａは、第２基板２０１とメモリチップ３１０との間の連結部を示す。第２基板２０１とメモリチップ３１０とは、第１再配線部ＲＬ１、第１接続パッド２７０、バンプ３４０、第２接続パッド３３０、及び第２再配線部ＲＬ２によって連結される。
第１再配線部ＲＬ１は、第２基板２０１の下面から順次積層された第１再配線絶縁層２６２と、バリア層２６１と、第１再配線層２６０と、第１パッシベーション層２６５と、を含む。第２再配線部ＲＬ２は、メモリチップ３１０の上面から順次積層された第２再配線絶縁層３５２と、第２再配線層３５１と、第３再配線絶縁層３６２と、第３再配線層３６０と、第２パッシベーション層３６５と、を含む。
第１〜第３再配線絶縁層（２６２、３５２、３６２）は、絶縁性材料からなる。第１再配線絶縁層２６２は、導電性の第１再配線層２６０を第２基板２０１から電気的に分離する。第２再配線絶縁層３５２は、第２再配線層３５１が配置されていない領域に配置される。第３再配線絶縁層３６２は、第２再配線層３５１と第３再配線層３６０との間に配置される。
バリア層２６１及び第１〜第３再配線層（２６０、３５０、３６０）は、導電性材料からなり、例えばタングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、銀（Ａｇ）、及びその合金のうちの少なくとも一つを含む。第１再配線層２６０は、第２接続ビアＣＶ２と第１接続パッド２７０とを連結する。第１再配線層２６０により、第２接続ビアＣＶ２の位置に拘らずに、第１接続パッド２７０を配置することができる。バリア層２６１及び第１再配線層２６０はパターニング工程により形成された層であり、バリア層２６１は第１再配線層２６０の上面上にのみ配置される。第２再配線層３５１は、メモリチップ３１０と第３再配線層３６０とを連結する。第３再配線層３６０は、第２再配線層３５１と第２接続パッド３３０とを連結し、ビアＶＡを含む構造を有する。メモリチップ３１０は、第２及び第３再配線層（３５１、３６０）によって第２接続パッド３３０に電気的に連結される。第１再配線部ＲＬ１及び第２再配線部ＲＬ２における再配線層と、それに伴う再配線絶縁層の個数は、実施形態に応じて様々に変更される。
第１及び第２パッシベーション層（２６５、３６５）は、絶縁性材料からなり、例えば感光性樹脂からなる。
第１及び第２接続パッド（２７０、３３０）は、単一層又は複数の層からなる。第１及び第２接続パッド（２７０、３３０）は、導電性材料からなり、例えばＷ、Ｃｕ、Ｓｎ、Ｎｉ、Ａｌ、Ａｕ、Ａｇ、及びその合金のうちの少なくとも一つを含む。
一実施形態において、第２基板２０１とメモリチップ３１０とは、第１及び第２再配線部（ＲＬ１、ＲＬ２）がない状態で、第１接続パッド２７０、バンプ３４０、及び第２接続パッド３３０のみによって連結され得る。
図４Ｂを参照すると、第２基板２０１とメモリチップ３１０とは、第１再配線部ＲＬ１ａ、第１接続パッド２７０ａ、バンプ３４０ａ、第２接続パッド３３０ａ、及び第２再配線部ＲＬ２ａによって連結される。
第１再配線部ＲＬ１ａは、第２基板２０１の下面から順次積層された第１再配線絶縁層２６２ａと、バリア層２６１ａと、第１再配線層２６０ａと、第１パッシベーション層２６５ａと、を含む。第２再配線部ＲＬ２ａは、メモリチップ３１０の上面から順次積層された第３再配線絶縁層３６２ａと、第３再配線層３６０ａと、第２パッシベーション層３６５ａと、を含む。
本実施形態は、図４Ａの実施形態とは異なり、バリア層２６１ａ及び第１再配線層２６０ａがダマシン工程により形成された層であり、バリア層２６１ａは、第１再配線層２６０ａの上面及び側面に沿って配置される。第１再配線層２６０ａは、ビアＶＡを含む構造を有する。また、第１接続パッド２７０ａは、第１パッシベーション層２６５ａの下面から第１再配線層２６０ａに延びる構造を有し、ＵＢＭ（Ｕｎｄｅｒ Ｂｕｍｐ Ｍｅｔａｌｌｕｒｇｙ）層を含む。また、第２再配線部ＲＬ２ａも図４Ａの実施形態とは異なり、第２パッシベーション層３６５ａが第２接続パッド３３０ａの周辺に配置され、単一の再配線層である第３再配線層３６０ａのみを含む。
このような第２基板２０１とメモリチップ３１０との間の連結部の構造は、実施形態に応じて様々に変更され、図４Ａ及び図４Ｂに示したそれぞれの構造は、実施形態に応じて選択的に組み合わされる。例えば、一実施形態において、第１再配線部ＲＬ１と第２配線部ＲＬ２との構造が互いに逆に配置され得る。
図５Ａ及び図５Ｂは、本発明の一実施形態によるイメージセンシング装置のピクセル領域を構成するピクセルを示す概略的な断面図である。図５Ａ及び図５Ｂには図３のＰ領域に対応する領域を拡大表示する。
図５Ａを参照すると、ピクセルＰａは、第１基板１０１内に配置されたストレージノード領域１０５と、素子分離領域１０７と、フォトダイオード１３０と、ピクセル分離領域１６５と、を含む。ピクセルＰａは、第１層間絶縁層１２０内に配置されたピクセルゲート層１１０と、第１配線層１４０と、第１ビア１５０と、を含む。ピクセルＰａは、第１基板１０１の上部に配置されたバッファ層１７０と、グリッド１７５と、下部平坦化層１７７と、カラーフィルタ１８０と、上部平坦化層１８５と、マイクロレンズ１９０と、を含む。
ストレージノード領域１０５は、第１基板１０１内において素子分離領域１０７によってフォトダイオード１３０から離隔して配置される。ストレージノード領域１０５は、第１基板１０１と異なる導電型の不純物を含む。ストレージノード領域１０５は、図６Ａ及び図６Ｂを参照して後述するフローティングディフュージョンＦＤに該当する領域である。
素子分離領域１０７は、第１基板１０１の一面から第１基板１０１内に延びるように配置され、絶縁性材料からなる領域である。
フォトダイオード１３０は、第１基板１０１内に配置され、光電変換素子として、入射する光を吸収して光量に対応する電荷を生成し蓄積する。フォトダイオード１３０は、互いに異なる導電型を有する二つの不純物領域を含む。不純物領域は、互いに異なる導電型を有する。
ピクセル分離領域１６５は、それぞれのピクセル領域Ｐａの境界の下部に配置される。ピクセル分離領域１６５は、フォトダイオード１３０を囲むように配置される。ピクセル分離領域１６５とフォトダイオード１３０との相対的な配置関係は、図示するものに限定されず、実施形態に応じて様々に変更される。例えば、ピクセル分離領域１６５の下面は、フォトダイオード１３０の下面よりも高いか又は低い位置にある。ピクセル分離領域１６５は、絶縁性材料を含む。例えば、ピクセル分離領域１６５は、シリコン酸化物又はシリコン窒化物を含む。
ピクセルゲート層１１０は、第１配線層１４０とフォトダイオード１３０との間に配置される。ピクセルゲート層１１０は、ピクセルＰａ内に配置されたピクセル回路素子のゲート電極を構成する。
第１配線層１４０及び第１ビア１５０は、第１層間絶縁層１２０内に配置されて、第１基板１０１内のストレージノード領域１０５やフォトダイオード１３０などに電気的に連結される。第１配線層１４０は第１基板１０１の一面に平行に配置され、第１ビア１５０は、第１基板１０１の一面に対して垂直に配置されて、円筒状又は円錐台状を有する。第１配線層１４０及び第１ビア１５０は、導電性材料からなり、例えばタングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、銀（Ａｇ）、及びその合金のうちの少なくとも一つを含む。第１配線層１４０の層数並びに第１ビア１５０の個数及び配置は、図示するものに限定されない。
バッファ層１７０は、フォトダイオード１３０及びピクセル分離領域１６５上に配置される。バッファ層１７０は、絶縁性材料を含み、例えばＳｉＯ２、ＳｉＯＮ、Ａｌ２Ｏ３、ＨｆＯ２、Ｔａ２Ｏ５、及びＺｒＯ２のうちの少なくとも一つを含み、それぞれ異なる物質からなる多層膜で構成されるが、これに限定されない。一実施形態において、バッファ層１７０の下部に反射防止層が更に配置される。反射防止層は、入射した光が高い透過率でフォトダイオード１３０に進むように屈折率を調節する。
グリッド１７５は、バッファ層１７０上に配置され、それぞれのピクセル領域Ｐａの境界の下部に配置される。グリッド１７５は、第１基板１０１の一面に対して垂直方向にピクセル分離領域１６５の上部を越えて配置される。グリッド１７５は、金属を含み、例えばＡｌ、Ｃｒ、Ｍｏ、Ｔｉ、又はＷを含む。一実施形態において、グリッド１７５はカラーフィルタ１８０内に配置され、この場合、下部平坦化層１７７は省略される。
下部平坦化層１７７は、バッファ層１７０及びグリッド１７５上に配置される。下部平坦化層１７７はグリッド１７５を完全に覆い、その上面は、グリッド１７５の上面よりも高いが、これに限定されない。下部平坦化層１７７は、絶縁性材料を含み、例えばシリコン酸化物を含む。
カラーフィルタ１８０は、下部平坦化層１７７上に配置される。カラーフィルタ１８０は、フォトダイオード１３０の上部に配置される。カラーフィルタ１８０は、特定の波長帯域の光を通過させて下部のフォトダイオード１３０に到達させる。カラーフィルタ１８０は、赤色（Ｒ）フィルタ、緑色（Ｇ）フィルタ、及び青色（Ｂ）フィルタからなるカラーフィルタアレイとして具現される。カラーフィルタ１８０は、例えば樹脂と、金属又は金属酸化物を含む顔料（ｐｉｇｍｅｎｔ）とを混合した物質からなる。
上部平坦化層１８５は、カラーフィルタ１８０上に配置される。上部平坦化層１８５は、絶縁性材料を含み、例えばシリコン酸化物を含む。
マイクロレンズ１９０は、フォトダイオード１３０以外の領域に入射する光の経路を変更させて、フォトダイオード１３０内に光を集光させる。マイクロレンズ１９０は、例えばＴＭＲ系の樹脂（Ｔｏｋｙｏ Ｏｈｋａ Ｋｏｇｙｏ、Ｃｏ．製）又はＭＦＲ系の樹脂（Ｊａｐａｎ Ｓｙｎｔｈｅｔｉｃ Ｒｕｂｂｅｒ Ｃｏｒｐｏｒａｔｉｏｎ製）からなる。
図５Ｂを参照すると、ピクセルＰｂは、図５Ａの実施形態とは異なり、フォトダイオード１３０ａの他に、有機フォトダイオードＯＰＤを更に含む構造を有する。具体的に、ピクセルＰｂは、第１基板１０１内に配置されたストレージノード領域１０５と、素子分離領域１０７と、フォトダイオード１３０ａと、ピクセルビア１６０と、を含む。ピクセルＰｂは、第１層間絶縁層１２０内に配置されたピクセルゲート層１１０と、第１配線層１４０と、第１ビア１５０と、を含む。ピクセルＰｂは、第１基板１０１の上部に配置されたバッファ層１７０と、有機フォトダイオードＯＰＤと、カラーフィルタ１８０と、マイクロレンズ１９０と、を含む。以下、図５ＡのピクセルＰａと異なる構成について説明する。
フォトダイオード１３０ａは、図５Ａの実施形態と同様に、半導体材料からなる。本実施形態のフォトダイオード１３０ａは、下面が第１基板１０１の下面と同一面をなすが、これに限定されない。
ピクセルビア１６０は、ピクセルビア絶縁層１６２によって第１基板１０１及びフォトダイオード１３０ａから電気的に分離される。ピクセルビア１６０は、導電性材料からなり、有機フォトダイオードＯＰＤと第１ビア１５０とを連結する。一実施形態において、ピクセルビア１６０は上下に積層された二つ以上の層からなる。
有機フォトダイオードＯＰＤは、フォトダイオード１３０ａの上部に配置され、フォトダイオード１３０ａと異なる色の光を受光して電荷を生成する。有機フォトダイオードＯＰＤは、互いに対向する第１及び第２電極層（１８２、１８６）と、第１電極層１８２の間の電極絶縁層１８１と、を含み、第１電極層１８２は、ピクセルビア１６０に連結される。第１電極層１８２と第２電極層１８６との間には、光電効果により電荷を生成するカラー選択層１８４が配置される。カラー選択層１８４は、有機物質を含み、主キャリアが正孔であるｐ型層と主キャリアが電子であるｎ型層を含む。カラー選択層１８４は、特定の波長帯域の光に反応して電荷を生成し、一例として緑色の光に反応して電荷を生成する。この場合、緑色以外の他の色の光は、カラーフィルタ１８０を介してフォトダイオード１３０ａに伝達される。
第１及び第２電極層（１８２、１８６）は、ＩＴＯ、ＩＺＯ、ＺｎＯ、ＳｎＯ２などのような透明な導電性材料、又は金属薄膜などの半透明な導電性材料で形成される。一実施形態において、第２電極層１８６は第１電極層１８２よりも大きいか又は同一の仕事関数（ｗｏｒｋ ｆｕｎｃｔｉｏｎ）を有する物質からなる。
図５Ａ及び図５Ｂにおけるそれぞれのピクセル（Ｐａ、Ｐｂ）は、一つ以上のフォトダイオード１３０のような光電変換素子を含み、光電変換素子で生成された電荷を処理するためのピクセル回路を含む。このようなピクセル回路については、図６Ａ及び図６Ｂを参照して説明する。
図６Ａ及び図６Ｂは、本発明の一実施形態によるイメージセンシング装置のピクセル回路を示す回路図である。
図６Ａを参照すると、ピクセル回路は、有機フォトダイオードＯＰＤで生成される電荷を用いて電気信号を生成する回路である。
ピクセル回路は、複数のトランジスタ（ＲＸ、ＤＸ、ＳＸ）を含み、三つのトランジスタを含む３Ｔ回路構造を有する。ピクセル回路は、リセットトランジスタＲＸと、駆動トランジスタＤＸと、選択トランジスタＳＸと、を含む。駆動トランジスタＤＸのゲート端子は、フローティングディフュージョンＦＤに連結され、フローティングディフュージョンＦＤには、有機フォトダイオードＯＰＤで生成された電荷が蓄積される。有機フォトダイオードＯＰＤは、互いに平行に配置された第１、第２電極と、その間に設けられた有機光変換層と、を含み、有機光変換層は、所定の波長帯域の光を受光して電荷を生成する。
駆動トランジスタＤＸは、フローティングディフュージョンＦＤに蓄積される電荷によって、ソースフォロワーバッファ増幅器（Ｓｏｕｒｃｅ Ｆｏｌｌｏｗｅｒ Ｂｕｆｆｅｒ Ａｍｐｌｉｆｉｅｒ）として動作する。駆動トランジスタＤＸは、フローティングディフュージョンＦＤに蓄積された電荷を増幅して選択トランジスタＳＸに伝達する。
選択トランジスタＳＸは、ロードライバから入力される選択制御信号ＳＥＬによって動作し、スイッチング及びアドレッシング動作を行う。ロードライバから選択制御信号ＳＥＬが印加されると、選択トランジスタＳＸに連結された第１カラムラインに第１ピクセル信号ＶＯｐｉｘが出力される。第１ピクセル信号ＶＯｐｉｘは、カラムドライバ及び読み出し回路によって検出される。
リセットトランジスタＲＸは、ロードライバから入力されるリセット制御信号ＲＧによって動作する。リセット制御信号ＲＧにより、リセットトランジスタＲＸはフローティングディフュージョンＦＤの電圧を読み出し電圧ＶＲＤにリセットする。
本実施形態において、有機フォトダイオードＯＰＤは正孔（ｈｏｌｅ）を主キャリアとして用いる。正孔が主キャリアとして用いられる場合、有機フォトダイオードＯＰＤのカソードはフローティングディフュージョンＦＤに連結され、有機フォトダイオードＯＰＤのアノードは上部電極電圧Ｖｔｏｐに連結される。上部電極電圧Ｖｔｏｐは、数ボルト、例えば３．０Ｖ内外の電圧を有する。有機フォトダイオードＯＰＤでは、主キャリアとして正孔が生成されるため、リセットトランジスタＲＸのドレイン端子は、電源電圧ＶＤＤと異なる値を有する読み出し電圧ＶＲＤに連結される。正孔を主キャリアとして用いるようにピクセル回路を具現することにより、暗電流特性を改善することができる。一実施形態において、有機フォトダイオードＯＰＤは、電子を主キャリアとして生成することもでき、それに伴う回路構造を有する。
図６Ｂを参照すると、ピクセル回路は、半導体フォトダイオードＳＰＤで生成される電荷を用いて電気信号を生成する回路である。
ピクセル回路は、四つのトランジスタを含む４Ｔ回路構造である。ピクセル回路は、リセットトランジスタＲＸ、駆動トランジスタＤＸ、及び選択トランジスタＳＸの他に、転送トランジスタＴＸを更に含む。ピクセル回路に連結された半導体フォトダイオードＳＰＤは、シリコンなどを含む半導体基板に形成された半導体フォトダイオードであり、転送トランジスタＴＸを介してフローティングディフュージョンＦＤに連結される。即ち、図６Ａを参照して説明した実施形態とは異なり、半導体フォトダイオードＳＰＤのカソード又はアノードがフローティングディフュージョンＦＤに直接連結されない。
転送トランジスタＴＸは、ロードライバから伝達される転送制御信号ＴＧに基づいて、半導体フォトダイオードＳＰＤに蓄積された電荷をフローティングディフュージョンＦＤに伝達する。半導体フォトダイオードＳＰＤは、電子を主キャリアとして生成する。リセットトランジスタＲＸ、駆動トランジスタＤＸ、及び選択トランジスタＳＸの動作は、図６Ａを参照して上述したものと同様であり、選択トランジスタＳＸに連結された第２カラムラインを介して第２ピクセル信号ＶＳｐｉｘが出力される。第２ピクセル信号ＶＳｐｉｘは、カラムドライバ及び読み出し回路によって検出される。
図７Ａ及び図７Ｂは、本発明の第２実施形態によるイメージセンシング装置を示す概略的な断面図である。
図７Ａを参照すると、イメージセンシング装置１０ａは、図３の実施形態とは異なり、第１接続ビアＣＶ１を含まない。イメージセンシング装置１０ａは、第１基板構造物１００と第２基板構造物２００とを電気的に連結するために、第１層間絶縁層１２０の下部に配置された第１接続部１９８と、第２層間絶縁層２２０の上部に配置された第２接続部２９８と、を含む。第１接続部１９８は第１配線層１４０に連結され、第２接続部２９８は第２配線層２４０に連結される。第１及び第２接続部（１９８、２９８）は、それぞれ第１及び第２ボンディング層（１９５、２９５）を貫通するように配置される。
第１及び第２接続部（１９８、２９８）、はそれぞれ柱形状を有する。第１及び第２接続部（１９８、２９８）は、導電性材料からなり、特に金属材料からなる金属層である。例えば、第１及び第２接続部（１９８、２９８）は、銅（Ｃｕ）からなる。第１接続部１９８の幅Ｗ１と第２接続部２９８の幅Ｗ２は互いに同一であるか又はどちらかがより大きく、第１及び第２接続部（１９８、２９８）の幅及び厚さは図示するものに限定されない。
パッド領域ＰＡＤ及び連結領域ＣＯＮＮＥＣＴには基板ビアＴＶが配置され、基板ビアＴＶは第１基板１０１を貫通して第１層間絶縁層１２０内の第１配線層１４０及び第１ビア１５０に連結される。基板ビアＴＶは、図示するように、複数個が一つのグループとして配列されるが、これに限定されない。基板ビアＴＶは、導電性材料からなり、側面には絶縁層が更に配置される。
図７Ｂを参照すると、イメージセンシング装置１０ｂは、図７Ａの実施形態とは異なり、第１及び第２接続部（１９８、２９８）の他に、第１及び第２ダミー接続部（１９８Ｄ、２９８Ｄ）を更に含む。
第１及び第２ダミー接続部（１９８Ｄ、２９８Ｄ）は、それぞれ第１層間絶縁層１２０の下部及び第２層間絶縁層２２０の上部に配置され、第１及び第２接続部（１９８、２９８）と同一の物質からなる。第１及び第２ダミー接続部（１９８Ｄ、２９８Ｄ）は、第１及び第２配線層（１４０、２４０）に電気的に連結されていない状態である。即ち、第１及び第２ダミー接続部（１９８Ｄ、２９８Ｄ）は、フローティング状態である。このために、第１及び第２ダミー接続部（１９８Ｄ、２９８Ｄ）は、それぞれ第１及び第２接続部（１９８、２９８）よりも薄い厚さを有するように形成されるが、これに限定されない。例えば、第１及び第２ダミー接続部（１９８Ｄ、２９８Ｄ）が、それぞれ最下部の第１配線層１４０及び最上部の第２配線層２４０が配置されていない領域に配置される場合、第１及び第２ダミー接続部（１９８Ｄ、２９８Ｄ）は、第１及び第２接続部（１９８、２９８）と同一の形状を有するように配置される。
図８は、本発明の第３実施形態によるイメージセンシング装置を示す概略的な断面図である。
図８を参照すると、イメージセンシング装置１０ｃは、図３の実施形態とは異なり、第３チップ構造物３００がメモリチップ３１０の他にロジックチップ３２０ａを含む。ロジックチップ３２０ａは、上面が活性面であり、第２基板２０１の下面にフリップチップボンディング方式でボンディングされるが、これに限定されない。ロジックチップ３２０ａは、メモリチップ３１０の側面に平行に配置され、封止部３５０によって側面及び上面が覆われる。
ロジックチップ３２０ａは、マイクロプロセッサ（ｍｉｃｒｏ−ｐｒｏｃｅｓｓｏｒ）チップであり、例えば中央処理装置（ｃｅｎｔｒａｌ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ：ＣＰＵ）、コントローラ（ｃｏｎｔｒｏｌｌｅｒ）、特定用途向け集積回路（ａｐｐｌｉｃａｔｉｏｎ ｓｐｅｃｉｆｉｃ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ：ＡＳＩＣ）チップなどを含む。ロジックチップ３２０ａは、第２基板構造物２００からイメージデータを受信して処理する。ロジックチップ３２０ａは、第２接続パッド３３０ａ及びバンプ３４０ａを介して第２基板構造物２００に電気的に連結される。一実施形態において、ロジックチップ３２０ａは再配線構造を介してメモリチップ３１０に直接連結される。
一実施形態において、イメージセンシング装置１０ｃは、ロジックチップ３２０ａと、図３の実施形態におけるダミーチップ３２０と、を両方含むこともある。
図９は、本発明の第４実施形態によるイメージセンシング装置を示す概略的な断面図である。
図９を参照すると、イメージセンシング装置１０ｄは、図３の実施形態とは異なり、第２接続ビアＣＶ２が第２基板２０１の上面まで延びる。この場合、第２接続ビアＣＶ２は、別途の連結ビア２４５によって第２配線層２４０に連結される。このような第２接続ビアＣＶ２の構造は、第２接続ビアＣＶ２の形成工程により形成されたものである。例えば、第２接続ビアＣＶ２は、回路素子の形成前に形成されるビア−ファースト（Ｖｉａ−ｆｉｒｓｔ）工程又は配線構造物が形成された後に形成されるビア−ラスト（Ｖｉａ−ｌａｓｔ）工程により形成される。第２接続ビアＣＶ２の形成工程に関する実施形態については、図１３Ａ〜図１３Ｃを参照してより詳細に説明する。
連結ビア２４５は、導電性材料からなり、第２接続ビアＣＶ２と同様の大きさを有する。但し、実施形態に応じて、接続ビア２４５の形態は図示するものに限定されず、様々に変形される。例えば、連結ビア２４５は、複数の第２ビア２５０を含む構造を有する。
図１０Ａ及び図１０Ｂは、本発明の一実施形態によるイメージセンシング装置の製造方法を示す概略的なフローチャートである。
図１１Ａ〜図１１Ｌは、本発明の一実施形態によるイメージセンシング装置の製造方法を示す概略的な断面図である。
図１０Ａ及び図１１Ａを参照すると、第１基板構造物１００ｐにピクセル領域の第１領域を形成する（段階Ｓ１１０）。本段階において、図３のピクセル領域ＰＩＸＥＬに第１基板１０１内の構成及び第１層間絶縁層１２０内の構成が形成される。
第１基板１０１は、第１厚さＴ１を有し、これは、図３における第１基板１０１の最終厚さよりも厚い。第１基板１０１内にストレージノード領域１０５と、フォトダイオード１３０と、を含み、第１基板１０１内に配置される構成要素を形成する。ストレージノード領域１０５及びフォトダイオード１３０は、イオン注入工程を介して第１基板１０１上に不純物を注入することにより形成される。例えば、ストレージノード領域１０５はｎ型の不純物を注入して形成され、それぞれのフォトダイオード１３０はｎ型の不純物領域及びｐ型の不純物領域を含むように形成される。
次に、第１基板１０１上にピクセル回路を構成するためのピクセルゲート層１１０、第１配線層１４０、及び第１ビア１５０を形成する。ピクセルゲート層１１０の形成後、第１基板１０１の上面に第１層間絶縁層１２０の少なくとも一部を形成する。第１層間絶縁層１２０は、第１配線層１４０及び第１ビア１５０を形成する過程で一部分ずつ形成され、最終的には、第１基板１０１上の上記構成を覆うように形成される。第１層間絶縁層１２０の上面には、第１ボンディング層１９５が形成される。
本段階において、ピクセル領域の一部である第１領域が形成された第１基板１０１及び第１層間絶縁層１２０を含む第１基板構造物１００ｐは、第１面１００Ａ及び第２面１００Ｂを有する。
図１０Ａ及び図１１Ｂを参照すると、第２基板構造物２００に回路領域及び第２接続ビアＣＶ２を形成する（段階Ｓ１２０）。
第２基板２０１は、第２厚さＴ２を有し、これは、図３における第２基板２０１の最終厚さよりも大きい。第２基板２０１内に素子分離領域及び不純物領域のような回路構成に必要な領域を形成した後、第２基板２０１上に回路ゲート層２１０を形成する。
次に、回路ゲート層２１０を覆う第２層間絶縁層２２０の一部を形成する。形成された第２層間絶縁層２２０及び第２基板２０１を上面から所定の深さだけエッチングしてホールを形成した後、ホール内に絶縁性材料及び導電性材料を順次充填して、第２ビア絶縁層２７２及び第２接続ビアＣＶ２を形成する。本実施形態において、第２接続ビアＣＶ２は、回路素子の形成後から配線の形成前に形成されるビア−ミドル（Ｖｉａ−ｍｉｄｄｌｅ）工程により形成される。
第２基板２０１上に第２層間絶縁層２２０の少なくとも一部を形成し、第２配線層２４０及び第２ビア２５０を形成する。最終的に、第２層間絶縁層２２０は、回路ゲート層２１０、第２配線層２４０、及び第２ビア２５０を全て覆うように形成される。第２層間絶縁層２２０の上面には、第２ボンディング層２９５が形成される。
本段階において、ピクセルを駆動する回路が形成された第２基板２０１及び第２層間絶縁層２２０を含む第２基板構造物２００は、第１面２００Ａ及び第２面２００Ｂを有する。
図１０Ａ及び図１１Ｃを参照すると、第１基板構造物１００ｐと第２基板構造物２００とをボンディングする（段階Ｓ１３０）。
具体的に、第１基板構造物１００ｐの第１面１００Ａと第２基板構造物２００の第１面２００Ａとをボンディングすることにより、第１基板構造物１００ｐと第２基板構造物２００とがボンディングされる。第１基板構造物１００ｐの第１ボンディング層１９５と第２基板構造物２００の第２ボンディング層２９５とは、互いにボンディングされる。例えば、第１及び第２ボンディング層（１９５、２９５）が同一の物質からなる場合、別途の接着層無しに加圧によって接着される。但し、第１基板構造物１００ｐ及び第２基板構造物２００のボンディング方式は、これに限定されない。
図７Ａ及び図７Ｂを参照して上述した第２実施形態によるイメージセンシング装置（１０ａ、１０ｂ）は、図１１Ａ及び図１１Ｂを参照して上述した前段階において、それぞれ第１及び第２ボンディング層（１９５、２９５）を貫通するように第１及び第２接続部（１９８、２９８）を形成した後、本段階において第１及び第２接続部（１９８、２９８）が互いに連結されるようにボンディングすることにより形成される。
図１０Ａ及び図１１Ｄを参照すると、第１基板構造物１００ｐの一面上にピクセル領域の第２領域を形成する（段階Ｓ１４０）。本段階においては、図３のピクセル領域ＰＩＸＥＬに第１基板１０１上の構成が主に形成される。
先ず、第１基板１０１に対する薄型化（ｔｈｉｎｎｉｎｇ）工程が行われる。第１基板１０１は、第１基板構造物１００ｐの第２面１００Ｂから所定の厚さだけ除去されて、図１１Ａの第１厚さＴ１よりも薄い第３厚さＴ３を有する。第１基板１０１は、研磨工程又は裏面研削（ｂａｃｋ ｇｒｉｎｄｉｎｇ）工程により一部が除去される。
一部が除去された第１基板１０１の上面から所定の厚さにピクセル分離領域１６５を形成する。次に、第１基板１０１の上面上にバッファ層１７０を形成し、ピクセルの境界を含む領域にグリッド１７５を形成する。下部平坦化層１７７は、グリッド１７５を覆うように形成される。カラーフィルタ１８０は、それぞれのピクセルにおいて、例えば緑色フィルタ、青色フィルタ、赤色フィルタとして形成される。カラーフィルタ１８０上に上部平坦化層１８５を形成し、マイクロレンズ１９０を形成する。
図１０Ａ及び図１１Ｅを参照すると、第１基板構造物１００ｐの一面から延びる第１接続ビアＣＶ１を形成する（段階Ｓ１５０）。
第１接続ビアＣＶ１は、第１基板１０１の上面から第１基板１０１及び第１層間絶縁層１２０を貫通し、第２層間絶縁層２２０内に延びるように形成される。第１接続ビアＣＶ１は、第２層間絶縁層２２０において最上部の第２配線層２４０に連結されるように形成されるが、これに限定されない。一実施形態において、第１接続ビアＣＶ１が延長される長さは、互いに同一ではない。例えば、図３の連結領域ＣＯＮＮＥＣＴに形成される第１接続ビアＣＶ１は、第１層間絶縁層１２０内の少なくとも一つの第１配線層１４０まで延び、パッド領域ＰＡＤに形成される第１接続ビアＣＶ１は、第２層間絶縁層２２０内に延びるように形成される。
第１基板１０１の上面から延びるホールを形成し、ホール内に導電性材料を蒸着することで、第１接続ビアＣＶ１を形成する。第１基板１０１内において第１接続ビアＣＶ１の側面には、第１ビア絶縁層１７２が形成される。
次に、第１基板１０１の上面を覆う上部絶縁層１９２を形成し、図３のパッド領域ＰＡＤに第１接続ビアＣＶ１に連結されるパッド層１９７を形成する。
本段階により、第１基板１０１を含む第１基板構造物１００を完成させる。一実施形態において、第１及び第２構造物（１００、２００）からなるイメージセンシング部、即ちイメージセンサに対するテスト段階が更に行われる。
図１０Ａを参照すると、第２基板構造物２００の一面上に半導体チップを実装する工程が行われる（段階Ｓ１６０）。半導体チップを実装する工程を行うための段階は、図１０Ｂにより細分化して示す。
図１０Ｂ及び図１１Ｆを参照すると、第１基板構造物１００の一面にキャリア基板４００をボンディングする（段階Ｓ１６１）。
キャリア基板４００は、後続の工程中に第１及び第２基板構造物（１００、２００）の積層構造を支持するためにボンディングされる。キャリア基板４００は、第１基板構造物１００の第２面１００Ｂ上に付着され、接着層により付着される。接着層は、後続の工程でキャリア基板４００の着脱を可能にする材料を使用して形成され、フィルムタイプ又は液状タイプを使用する。キャリア基板４００は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、シリコン−ゲルマニウム（ＳｉＧｅ）、ガリウム−ヒ素（ＧａＡｓ）、ガラス、プラスチック、セラミックなどを含む。
図１０Ｂ及び図１１Ｇを参照すると、第２基板構造物２００の一部を除去して第２接続ビアＣＶ２を露出させる（段階Ｓ１６２）。第２基板構造物２００から第２基板２０１の一部が除去され、第２基板２０１は、第２基板構造物２００の第２面２００Ｂに該当する上面から厚さが減少して薄型化される。これにより、第２基板２０１は、図１１Ｂの第２厚さＴ２よりも薄い第４厚さＴ４を有する。
図１０Ｂ及び図１１Ｈを参照すると、露出した第２接続ビアＣＶ２に連結される第１接続パッド２７０を形成する（段階Ｓ１６３）。第１接続パッド２７０の他に、図４Ａ及び図４Ｂを参照して上述した第１再配線絶縁層（２６２、２６２ａ）、第１再配線層（２６０、２６０ａ）、及び第１パッシベーション層（２６５、２６５ａ）が、本段階で形成される。
図１０Ｂ及び図１１Ｉを参照すると、一面に第２接続パッド３３０が形成された半導体チップを用意する（段階Ｓ１６４）。半導体チップは、メモリチップ３１０を含む。メモリチップ３１０はテストされたチップであり、メモリチップ３１０の上面に第２接続パッド３３０が形成される。第２接続パッド３３０の他に、再配線層、例えば図４Ａ及び図４Ｂを参照して上述した第２再配線絶縁層３５２、第２再配線層３５１、第３再配線絶縁層（３６２、３６２ａ）、第３再配線層（３６０、３６０ａ）、及び第２パッシベーション層（３６５、３６５ａ）が、本段階で形成される。
図１０Ｂ及び図１１Ｊを参照すると、バンプ３４０を用いて半導体チップを第２基板構造物２００に連結する（段階Ｓ１６５）。バンプ３４０によって第１接続パッド２７０と第２接続パッド３３０とが連結されることにより、メモリチップ３１０が第１及び第２基板構造物（１００、２００）の積層構造物上に実装される。本段階において、ダミーチップ３２０も共に実装され、ダミーチップ３２０は、接着層３７０によって第２基板２０１に連結される。但し、ダミーチップ３２０もメモリチップ３１０の実装方式と同様の方式を用いて、ダミーバンプによって連結され得る。図８を参照して上述した第３実施形態によるイメージセンシング装置１０ｃは、本段階においてロジックチップ３２０ａをメモリチップ３１０の実装方式と同様の方式で実装することにより形成される。
図１０Ｂ及び図１１Ｋを参照すると、半導体チップを封止する封止部３５０を形成する（段階Ｓ１６６）。封止部３５０は、メモリチップ３１０及びダミーチップ３２０を覆い、バンプ３４０の間を充填するように形成される。一実施形態において、封止部３５０は多層構造を有し、バンプ３４０の間を充填するアンダーフィル部を含む。
図１０Ｂ及び図１１Ｌを参照すると、キャリア基板４００を第１基板構造物１００から除去する（段階Ｓ１６７）。キャリア基板４００を第１基板構造物１００から分離した後、キャリア基板４００のボンディング時に用いられた接着層を除去し、洗浄工程を行う。一実施形態において、メモリチップ３１０を含むイメージセンシング装置に対するテスト段階が更に行われる。
図１０Ｂ及び図３を参照すると、半導体チップの一面が露出するように封止部３５０の一部が除去される（段階Ｓ１６８）。封止部３５０は研削（ｇｒｉｎｄｉｎｇ）工程により一部が除去され、これによりメモリチップ３１０及びダミーチップ３２０の下面が露出する。
図１０Ａ及び図３を参照すると、半導体チップが実装された第１及び第２基板構造物（１００、２００）の積層構造物を単位イメージセンシング装置１０に分離する工程が行われる（段階Ｓ１７０）。
メモリチップ３１０が実装された第１及び第２基板構造物（１００、２００）の積層構造物は、ブレード切断（ｂｌａｄｅ ｃｕｔｔｉｎｇ）工程又はレーザー切断（ｌａｓｅｒ ｃｕｔｔｉｎｇ）工程などにより、個別の単位イメージセンシング装置１０に分離される。
図１２Ａ及び図１２Ｂは、本発明の一実施形態によるイメージセンシング装置の製造方法を説明するための図である。
図１２Ａ及び図１２Ｂは、図１１Ａ〜図１１Ｌを参照して上述したイメージセンシング装置の製造方法をウェハスケールで概略的に示す。第１ウェハＷＦ１は、図３の第１基板構造物１００を含むウェハである。第２ウェハＷＦ２は、図３の第２基板構造物２００を含むウェハである。チップＣＰは、図３のメモリチップ３１０と、ダミーチップ３２０と、を含む。
図１２Ａに示すように、第１ウェハＷＦ１と第２ウェハＷＦ２とは、ウェハレベルでボンディングが行われる。チップＣＰは、第２ウェハＷＦ２にＣｏＷ（Ｃｈｉｐ ｏｎ ｗａｆｅｒ）方式でボンディングされる。次に、図１２Ｂに示すように、第１及び第２ウェハ（ＷＦ１、ＷＦ２）とチップＣＰとがボンディングされた状態で、個別のイメージセンシング装置１０に分離される。それぞれのイメージセンシング装置１０は、第１基板構造物１００と、第２基板構造物２００と、第３チップ構造物３００と、を含む。
図１３Ａ〜図１３Ｃは、図９に示す第４実施形態によるイメージセンシング装置の製造方法を示す概略的な断面図である。図１３Ａ〜図１３Ｃは、図１１Ｂを参照して上述した工程とは異なり、第２接続ビアＣＶ２が、第１基板１０１と第２基板２０１とをボンディングする段階Ｓ１３０の後にビア−ラスト（Ｖｉａ−ｌａｓｔ）工程により形成される工程を示す。
図１３Ａを参照すると、図１１Ｂを参照して上述した段階Ｓ１２０において第２基板構造物２００に回路領域のみを形成した状態で、第１基板構造物１００ｐと第２基板構造物２００とをボンディングする段階Ｓ１３０を行う。
図１３Ｂを参照すると、図１１Ｄを参照して上述したように、第１基板構造物１００ｐの一面上にピクセル領域の第２領域を形成する（段階Ｓ１４０）。
図１３Ｃを参照すると、図１１Ｅ〜図１１Ｇを参照して上述したように、第１基板構造物１００ｐの一面から延びる第１接続ビアＣＶ１を形成し（段階Ｓ１５０）、第１基板構造物１００の一面にキャリア基板４００をボンディング（段階Ｓ１６１）した後、第２基板２０１の一部を除去する。次に、第２基板構造物２００内に第２接続ビアＣＶ２を形成するためのビアホールＣＶ２ｐを形成する。ビアホールＣＶ２ｐ内に絶縁性材料及び導電性材料を順次充填して、第２ビア絶縁層２７２及び第２接続ビアＣＶ２を形成する。
次に、図１１Ｈ〜図１１Ｌを参照して上述した工程が同様に行われる。
図１４は、本発明の一実施形態によるイメージ処理装置を含むシステムを示すブロック図である。
図１４を参照すると、システム２０００は、イメージデータを必要とするコンピューティングシステム、カメラシステム、スキャナ、車両ナビゲーション、ビデオフォン、警備システム、又は動き検出システムのいずれかである。
システム２０００は、イメージセンシング装置２０１０、入出力装置２０２０、メモリ装置２０３０、プロセッサ２０４０、及びパワーサプライ２０５０を含む。また、システム２０００は、ビデオカード、サウンドカード、メモリカード、ＵＳＢ装置などと通信するか又は他の電子機器と通信可能なポート（ｐｏｒｔ）を更に含む。
プロセッサ２０４０は、特定の計算又はタスク（ｔａｓｋ）を実行する。実施形態に応じて、プロセッサ２０４０は、マイクロプロセッサ（ｍｉｃｒｏ−ｐｒｏｃｅｓｓｏｒ）、中央処理装置（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ：ＣＰＵ）である。プロセッサ２０４０は、バス２０６０を介してイメージセンシング装置２０１０、メモリ装置２０３０、及び入出力装置２０２０と通信を行う。実施形態に応じて、プロセッサ２０４０は、周辺構成要素相互接続（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ：ＰＣＩ）バスのような拡張バスにも連結される。
イメージセンシング装置２０１０は、イメージセンサとメモリとが個々に独立した半導体チップとして具現される。イメージセンシング装置２０１０は、図１〜図１３Ｃを参照して上述した実施形態により具現される。
入出力装置２０２０は、キーボード、キーパッド、マウスなどのような入力手段と、プリンタ、ディスプレイなどの出力手段と、を含む。メモリ装置２０３０は、システム２０００の動作に必要なデータを記憶する。例えば、メモリ装置２０３０は、ＤＲＡＭ、モバイルＤＲＡＭ、ＳＲＡＭ、ＰＲＡＭ、ＦｅＲＡＭ、ＲｅＲＡＭ、及び／又はＭＲＡＭとして具現される。その他にも、システム２０００は、ソリッドステートドライブ（ｓｏｌｉｄ ｓｔａｔｅ ｄｒｉｖｅ）、ハードディスクドライブ（ｈａｒｄ ｄｉｓｋ ｄｒｉｖｅ）、ＣＤ−ＲＯＭなどの記憶装置を更に含む。パワーサプライ２０５０は、システム２０００の動作に必要な動作電圧を供給する。
以上、本発明の実施形態について図面を参照しながら詳細に説明したが、本発明は、上述の実施形態に限定されるものではなく、本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
１０、１０ａ、１０ｂ、１０ｃ、１０ｄ、１０Ａ イメージセンシング装置
１００、１００ｐ 第１基板構造物
１００Ａ、１００Ｂ 第１基板構造物の第１、第２面
１０１ 第１基板
１０５ ストレージノード領域
１０７ 素子分離領域
１１０ ピクセルゲート層
１２０ 第１層間絶縁層
１３０、１３０ａ フォトダイオード
１４０ 第１配線層
１５０ 第１ビア
１６０ ピクセルビア
１６２ ピクセルビア絶縁層
１６５ ピクセル分離領域
１７０ バッファ層
１７２ 第１ビア絶縁層
１７５ グリッド
１７７ 下部平坦化層
１８０ カラーフィルタ
１８１ 電極絶縁層
１８２、１８６ 第１、第２電極層
１８４ カラー選択層
１８５ 上部平坦化層
１９０ マイクロレンズ
１９２ 上部絶縁層
１９５ 第１ボンディング層
１９７ パッド層
１９８ 第１接続部
１９８Ｄ 第１ダミー接続部
２００ 第２基板構造物
２００Ａ、２００Ｂ 第２基板構造物の第１、第２面
２０１ 第２基板
２１０ 回路ゲート層
２２０ 第２層間絶縁層
２４０ 第２配線層
２４５ 連結ビア
２５０ 第２ビア
２６０、２６０ａ 第１再配線層
２６１、２６１ａ バリア層
２６２、２６２ａ 第１再配線絶縁層
２６５、２６５ａ 第１パッシベーション層
２７０、２７０ａ 第１接続パッド
２７２ 第２ビア絶縁層
２９５ 第２ボンディング層
２９８ 第２接続部
２９８Ｄ 第２ダミー接続部
３００ 第３チップ構造物
３１０ メモリチップ
３２０ ダミーチップ
３２０ａ ロジックチップ
３３０、３３０ａ 第２接続パッド
３４０、３４０ａ バンプ
３５０ 封止部
３５１ 第２再配線層
３５２ 第２再配線絶縁層
３６０、３６０ａ 第３再配線層
３６２、３６２ａ 第３再配線絶縁層
３６５、３６５ａ 第２パッシベーション層
３７０ 接着層
４００ キャリア基板
１０００ イメージ処理装置
１１００ イメージセンシング部
１１１０ コントロールレジスタブロック
１１２０ タイミングジェネレータ
１１３０ ランプジェネレータ
１１４０ バッファ部
１１５０ アクティブピクセルセンサ（ＡＰＳ）アレイ
１１６０ ロードライバ
１１７０ 相関二重サンプラ
１１８０ 比較器
１１９０ アナログ−デジタル変換部
１２００ メモリ
２０００ システム
２０１０ イメージセンシング装置
２０２０ 入出力装置
２０３０ メモリ装置
２０４０ プロセッサ
２０５０ パワーサプライ
２０６０ バス
ＣＯＮＮＥＣＴ 連結領域
ＣＰ チップ
ＣＶ１、ＣＶ２ 第１、第２接続ビア
ＣＶ２ｐ ビアホール
ＤＣ ダミーチップ
ＤＸ 駆動トランジスタ
ＥＮ 封止部
ＦＤ フローティングディフュージョン
ＬＣ ロジック回路領域
ＭＣ メモリチップ
ＯＰＤ 有機フォトダイオード
Ｐ、Ｐａ、Ｐｂ ピクセル
ＰＡ１、ＰＡ２ 第１、第２パッド領域
ＰＡＤ パッド
ＰＩＸＥＬ ピクセル領域
Ｒ１〜Ｒ３ 第１〜第３領域
ＲＬ１、ＲＬ１ａ 第１再配線部
ＲＬ２、ＲＬ２ａ 第２再配線部
ＲＸ リセットトランジスタ
ＳＡ センサアレイ領域
ＳＰＤ 半導体フォトダイオード
ＳＸ 選択トランジスタ
ＴＶ 基板ビア
ＴＸ 転送トランジスタ
ＶＡ ビア
ＶＤＤ 電源電圧
ＶＯｐｉｘ、ＶＳｐｉｘ 第１、第２ピクセル信号
ＶＲＤ 読み出し電圧
Ｖｔｏｐ 上部電極電圧
ＷＦ１、ＷＦ２ 第１、第２ウェハ

Claims (25)

  1. ピクセル領域の第１領域を含み、第１面及び前記第１面に相対する第２面を有する第１基板構造物を形成する段階と、
    前記ピクセル領域を駆動するための回路領域を含み、第３面及び前記第３面に相対する第４面を有する第２基板構造物を形成する段階と、
    前記第１基板構造物の第１面と前記第２基板構造物の第３面とが連結されるように前記第１基板構造物と前記第２基板構造物とをボンディングする段階と、
    前記第１基板構造物の第２面上に前記ピクセル領域の第２領域を形成する段階と、
    前記第１基板構造物の第２面から延びて前記第１基板構造物を貫通する第１接続ビアを形成する段階と、
    前記第２基板構造物の第４面上に導電性バンプを用いて半導体チップを実装する段階と、
    前記第１基板構造物、前記第２基板構造物、及び前記半導体チップの積層構造物を単位イメージセンシング装置に分離する段階と、を有することを特徴とするイメージセンシング装置の製造方法。
  2. 前記第２基板構造物の一部を貫通する第２接続ビアを形成する段階を更に含むことを特徴とする請求項１に記載のイメージセンシング装置の製造方法。
  3. 前記第２接続ビアを形成する段階は、前記第１基板構造物と前記第２基板構造物とをボンディングする段階の前に行われ、
    前記第１基板構造物と前記第２基板構造物とをボンディングする段階の後に、
    前記第２基板構造物を前記第４面から一部除去して前記第２接続ビアを露出させる段階を更に含むことを特徴とする請求項２に記載のイメージセンシング装置の製造方法。
  4. 前記第２接続ビアを形成する段階は、前記第１基板構造物と前記第２基板構造物とをボンディングする段階の後に行われることを特徴とする請求項２に記載のイメージセンシング装置の製造方法。
  5. 前記第１基板構造物と前記第２基板構造物とをボンディングする段階の後に、
    前記第１基板構造物の第２面上にキャリア基板をボンディングする段階と、
    前記第１基板構造物の第２面上から前記キャリア基板を除去する段階と、を更に含むことを特徴とする請求項１に記載のイメージセンシング装置の製造方法。
  6. 前記半導体チップを実装する段階の前に、
    前記第２基板構造物の第４面上に、再配線層及び前記再配線層上に配置されて前記導電性バンプに連結される導電性の接続パッドを形成する段階を更に含むことを特徴とする請求項１に記載のイメージセンシング装置の製造方法。
  7. 前記半導体チップを封止する封止部を形成する段階を更に含むことを特徴とする請求項１に記載のイメージセンシング装置の製造方法。
  8. 前記半導体チップの一面が露出するように前記封止部の一部を除去する段階を更に含むことを特徴とする請求項７に記載のイメージセンシング装置の製造方法。
  9. 前記半導体チップは、
    前記第２基板構造物の第４面に連結される面上に配置される再配線層と、
    前記再配線層上に配置されて前記導電性バンプに連結される接続パッドと、を更に含むことを特徴とする請求項１に記載のイメージセンシング装置の製造方法。
  10. 前記半導体チップを実装する段階において、前記回路領域から電気的に分離されるダミーチップが前記半導体チップと共に実装されることを特徴とする請求項１に記載のイメージセンシング装置の製造方法。
  11. 前記半導体チップを実装する段階において、前記回路領域に電気的に連結されるロジックチップが前記半導体チップと共に実装されることを特徴とする請求項１に記載のイメージセンシング装置の製造方法。
  12. 前記第２基板構造物は、
    前記回路領域を構成する素子が配置される第２基板と、
    前記第２基板上に配置されて内部に配線構造物が配置される層間絶縁層と、を含み、
    前記第１接続ビアは、前記層間絶縁層の一部に延びるように形成されることを特徴とする請求項１に記載のイメージセンシング装置の製造方法。
  13. 前記第２基板構造物の一部を貫通する第２接続ビアを形成する段階を更に含み、
    前記第２接続ビアは、前記第２基板を貫通するように配置されて前記層間絶縁層内の配線構造物に連結されることを特徴とする請求項１２に記載のイメージセンシング装置の製造方法。
  14. 前記第１接続ビアと前記第２接続ビアとは、平面上において互いに異なる位置に配置されることを特徴とする請求項１３に記載のイメージセンシング装置の製造方法。
  15. 前記第１基板構造物は、前記ピクセル領域の光電変換素子が配置され、第５面及び第６面を含む第１基板を含み、
    前記ピクセル領域の第１領域は、前記第１基板の第５面から形成される領域を含み、
    前記ピクセル領域の前記第２領域は、前記第１基板の第６面から形成される領域を含むことを特徴とする請求項１に記載のイメージセンシング装置の製造方法。
  16. ピクセル領域の光電変換素子を含み、第１面及び前記第１面に相対する第２面を有する第１基板構造物を形成する段階と、
    前記ピクセル領域を駆動するための回路領域を含み、第３面及び前記第３面に相対する第４面を有する第２基板構造物を形成する段階と、
    前記第１基板構造物の第１面と前記第２基板構造物の第３面とが連結されるように前記第１基板構造物と前記第２基板構造物とをボンディングする段階と、
    前記第１基板構造物の第２面上に前記ピクセル領域のカラーフィルタ及びマイクロレンズを形成する段階と、
    前記第２基板構造物の第４面上に導電性バンプを用いて半導体チップを実装する段階と、を有することを特徴とするイメージセンシング装置の製造方法。
  17. 前記半導体チップを実装する段階は、
    前記第１基板構造物の第２面上にキャリア基板をボンディングする段階と、
    前記第２基板構造物を前記第４面から一部除去する段階と、
    前記第２基板構造物の第４面上に、再配線層及び前記再配線層上に配置されて前記導電性バンプに連結される導電性の接続パッドを形成する段階と、
    前記第２基板構造物の第４面上に導電性バンプを用いて半導体チップを連結する段階と、
    前記半導体チップを封止する封止部を形成する段階と、
    前記第１基板構造物の第２面上から前記キャリア基板を除去する段階と、を含むことを特徴とする請求項１６に記載のイメージセンシング装置の製造方法。
  18. 前記第１基板構造物と前記第２基板構造物とをボンディングする段階は、
    前記第１基板構造物の第１面上に第１金属接続部を形成する段階と、
    前記第２基板構造物の第３面上に第２金属接続部を形成する段階と、
    前記第１金属接続部と前記第２金属接続部とをボンディングする段階と、を含むことを特徴とする請求項１６に記載のイメージセンシング装置の製造方法。
  19. 前記第１金属接続部及び前記第２金属接続部は、柱形状を有し、
    前記第１基板構造物と前記第２基板構造物とは、前記第１金属接続部及び前記第２金属接続部によって電気的に連結されることを特徴とする請求項１８に記載のイメージセンシング装置の製造方法。
  20. ピクセル領域を含む第１基板構造物及び前記ピクセル領域を駆動するための回路領域を含む第２基板構造物の積層構造物を形成する段階と、
    前記第１基板構造物の一面上にキャリア基板をボンディングする段階と、
    前記第２基板構造物を一面から一部除去する段階と、
    前記第２基板構造物の一面上に、再配線層及び前記再配線層上に配置される導電性の接続パッドを形成する段階と、
    前記第２基板構造物の一面上に導電性バンプを用いて半導体チップを連結する段階と、
    前記半導体チップを封止する封止部を形成する段階と、
    前記第１基板構造物の一面上から前記キャリア基板を除去する段階と、
    前記第１基板構造物、前記第２基板構造物、及び前記半導体チップの積層構造物を単位イメージセンシング装置に分離する段階と、を有することを特徴とするイメージセンシング装置の製造方法。
  21. 光電変換素子を有するピクセル領域が配置された第１基板構造物と、
    前記第１基板構造物に連結された第１面及び前記第１面に相対する第２面を有し、前記第１基板構造物を貫通する第１接続ビアを介して前記ピクセル領域に電気的に連結されて前記ピクセル領域を駆動する回路領域を含む第２基板構造物と、
    前記第２基板構造物の第２面上に実装されて導電性バンプによって前記第２基板構造物に連結され、前記第２基板構造物の第２面から延びて前記第２基板構造物の一部を貫通する第２接続ビアを介して前記回路領域に電気的に連結されたメモリチップと、を備えることを特徴とするイメージセンシング装置。
  22. 前記第２基板構造物は、前記第２面上に配置された再配線層と、前記再配線層上に配置されて前記導電性バンプに連結された接続パッドと、を更に含むことを特徴とする請求項２１に記載のイメージセンシング装置。
  23. 前記メモリチップは、前記第２基板構造物に連結される面上に配置された再配線層と、前記再配線層上に配置されて前記導電性バンプに連結された接続パッドと、を更に含むことを特徴とする請求項２１に記載のイメージセンシング装置。
  24. 前記第２基板構造物の第２面上に実装されて前記回路領域から電気的に分離されたダミーチップを更に含むことを特徴とする請求項２１に記載のイメージセンシング装置。
  25. 前記第２基板構造物の第２面上に実装されて前記回路領域に電気的に連結されたロジックチップを更に含むことを特徴とする請求項２１に記載のイメージセンシング装置。

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