WO2023243669A1 - 半導体装置および撮像装置 - Google Patents

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WO2023243669A1
WO2023243669A1 PCT/JP2023/022129 JP2023022129W WO2023243669A1 WO 2023243669 A1 WO2023243669 A1 WO 2023243669A1 JP 2023022129 W JP2023022129 W JP 2023022129W WO 2023243669 A1 WO2023243669 A1 WO 2023243669A1
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layer
circuit chip
circuit
imaging device
semiconductor
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PCT/JP2023/022129
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孝司 横山
雅希 羽根田
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ソニーセミコンダクタソリューションズ株式会社
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H—ELECTRICITY
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    • H04N25/70—SSIS architectures; Circuits associated therewith
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    • H04N25/703—SSIS architectures incorporating pixels for producing signals other than image signals
    • H04N25/705—Pixels for depth measurement, e.g. RGBZ

Definitions

  • the present disclosure relates to a semiconductor device and an imaging device having a three-dimensional structure.
  • a first semiconductor device includes a first structure layer having a chip-on-wafer structure on which a first circuit chip and a second circuit chip having different technology nodes are mounted;
  • the second structure layer has a chip-on-wafer structure and is laminated on the first structure layer.
  • An imaging device includes a sensor substrate having one or more sensor pixels that perform photoelectric conversion, and a semiconductor device according to an embodiment of the present disclosure stacked on the sensor substrate.
  • a second semiconductor device includes a first structure layer on which a first circuit chip and a second circuit chip having different technology nodes are mounted, and the first structure layer. and a second structure layer on which a plurality of chips are mounted.
  • the first semiconductor device has a chip-on-wafer structure in which a first circuit chip and a second circuit chip having different technology nodes are mounted.
  • the structure layer is stacked on a second structure layer having a chip-on-wafer structure.
  • a plurality of chips are mounted on the first structure layer on which the first circuit chip and the second circuit chip having different technology nodes are mounted.
  • the second structure layer was then laminated on the second structure layer. This allows multiple chips with different functions to be mounted.
  • FIG. 1 is a schematic cross-sectional view showing the configuration of an imaging device according to an embodiment of the present disclosure.
  • FIG. 2 is an exploded perspective view showing an example of a schematic configuration of the imaging device shown in FIG. 1.
  • FIG. 2 is a diagram illustrating an example of a circuit configuration of the imaging device shown in FIG. 1.
  • FIG. 1 is a schematic diagram illustrating different technology nodes;
  • FIG. FIG. 2 is an exploded perspective view showing a mode of connection of a pixel array section of the imaging device shown in FIG. 1.
  • FIG. 5A is a diagram illustrating connections between the sensor pixel, the analog circuit of the first CoW layer, and the logic circuit of the second CoW layer shown in FIG. 5A.
  • FIG. 8E is a schematic cross-sectional view showing a step following FIG. 8E.
  • FIG. 3 is a schematic cross-sectional diagram showing the configuration of an imaging device according to Modification 1 of the present disclosure.
  • 10 is a schematic cross-sectional view illustrating an example of the manufacturing process of the imaging device shown in FIG. 9.
  • FIG. 10A is a schematic cross-sectional view showing a step following FIG. 10A. It is a cross-sectional schematic diagram showing the process following FIG. 10B. It is a cross-sectional schematic diagram showing the process following FIG. 10C.
  • FIG. 10D is a schematic cross-sectional view showing a step following FIG. 10D.
  • FIG. 10 is a schematic cross-sectional view showing a step following FIG. 10E.
  • FIG. 10 is a schematic cross-sectional view showing a step following FIG. 10E.
  • FIG. 10F is a schematic cross-sectional view showing a step following FIG. 10F.
  • FIG. 10 is a schematic cross-sectional view showing a step following FIG. 10G.
  • FIG. 7 is an exploded perspective view showing an example of a schematic configuration of an imaging device according to Modification 2 of the present disclosure.
  • FIG. 12 is an exploded perspective view showing an example of connection of peripheral parts of the imaging device shown in FIG. 11;
  • FIG. 7 is an exploded perspective view showing an example of a schematic configuration of an imaging device according to Modification 3 of the present disclosure.
  • FIG. 7 is an exploded perspective view illustrating an example of a schematic configuration of an imaging device according to Modification 4 of the present disclosure.
  • FIG. 7 is an exploded perspective view showing an example of a schematic configuration of an imaging device according to Modification Example 5 of the present disclosure.
  • FIG. 7 is an exploded perspective view showing another example of the schematic configuration of an imaging device according to Modification 5 of the present disclosure.
  • FIG. 7 is a schematic cross-sectional view showing the configuration of an imaging device according to Modification Example 6 of the present disclosure.
  • FIG. 2 is a diagram illustrating an example of a schematic configuration of an imaging system including an imaging device according to the above embodiment and Modifications 1 to 6.
  • 19 is a diagram illustrating an example of an imaging procedure in the imaging system of FIG. 18.
  • FIG. FIG. 1 is a block diagram showing an example of a schematic configuration of a vehicle control system.
  • Modification example 2 (an example in which a circuit chip with a different technology node is further mounted on the chip-on-wafer layer directly below the sensor board) 2-3.
  • Modification example 3 (example where a memory chip is further mounted on the chip-on-wafer layer directly below the sensor board) 2-4.
  • Modification Example 4 (Example where part of the analog circuit provided on the chip-on-wafer layer directly below the sensor board is mounted on the chip-on-wafer layer further below) 2-5.
  • Modification Example 5 (Example with chip wafer layer of multilayer structure mounted) 2-6.
  • Modification 6 (example in which three or more chip-on-wafer layers are stacked) 2-7.
  • Modification 7 (other example of structure of imaging device) 2-8.
  • Modification 8 (other example of the structure of the imaging device) 2-9.
  • Modification 9 (other example of structure of imaging device) 2-10.
  • Modification 10 (other example of structure of imaging device) 3.
  • FIG. 1 schematically shows an example of a cross-sectional configuration of an imaging device (imaging device 1) according to an embodiment of the present disclosure.
  • FIG. 2 is an exploded perspective view showing a schematic configuration of the imaging device 1 shown in FIG.
  • FIG. 3 shows an example of the circuit configuration of the imaging device 1.
  • the imaging device 1 is an imaging device having a three-dimensional structure in which two layers (a first CoW layer 200 and a second CoW layer 300) having a chip-on-wafer (CoW) structure are laminated below a sensor substrate 100.
  • the first CoW layer 200 and the second CoW layer 300 are laminated in this order below the sensor substrate 100, and the first CoW layer 200 disposed directly below the sensor substrate 100 includes circuit chips C1, C1, and C1 having different technology nodes. It is equipped with C2.
  • the first CoW layer 200 corresponds to a specific example of a "first structure layer” in an embodiment of the present disclosure
  • the second CoW layer 300 corresponds to a "second structure layer” in an embodiment of the present disclosure.
  • This corresponds to a specific example of "body layer”.
  • an insulating film 85 At least a portion of the plurality of chips is embedded with an insulating film 85, and in this embodiment, the insulating film 85 is embedded between adjacent chips.
  • the first CoW layer 200 includes a circuit chip C1 and a circuit chip C2 stacked on the second CoW layer 300, and an insulating film 73.
  • circuit chip C1 and circuit chip C2 are embedded with an insulating film 73, and in this embodiment, an insulating film 85 is embedded between adjacent circuit chip C1 and circuit chip C2.
  • the circuit chip C1 and the circuit chip C2 each include, for example, a semiconductor layer 20 and wiring layers 60 and 70.
  • the circuit chip C1 and the circuit chip C2 have different sizes. For example, the circuit chip C1 is larger than the circuit chip C2.
  • the imaging device 1 is a so-called back-illuminated imaging device that receives light from the back side of the sensor substrate 100 (for example, the back surface (second surface 10S2) of the semiconductor substrate 10 constituting the sensor substrate 100). As described above, the imaging device 1 includes the sensor substrate 100, the first CoW layer 200, and the second CoW layer 300 stacked in this order.
  • the sensor substrate 100 includes a semiconductor substrate 10 having a first surface (front surface) 10S1 and a second surface (back surface) 10S2 that face each other, and a multilayer wiring layer 40 provided on the first surface 10S1 side of the semiconductor substrate 10. ing.
  • the semiconductor substrate 10 has a pixel array section 110 in which a plurality of sensor pixels 11 are arranged in an array, and a peripheral section 120 provided around the pixel array section 110.
  • a photodiode PD light receiving element 12
  • the first surface 10S1 of the semiconductor substrate 10 for example, one floating diffusion FD, one transfer transistor TR, etc. are provided for each sensor pixel 11 or for a plurality of sensor pixels 11.
  • a pad electrode 13 for electrical connection with the outside is provided on the first surface 10S1 side of the semiconductor substrate 10. This pad electrode 13 is exposed on the second surface 10S2 side through an opening H provided on the second surface 10S2 side of the semiconductor substrate 10.
  • the multilayer wiring layer 40 for example, wiring connected to the floating diffusion FD, wiring including the gate of the transfer transistor TR, etc. are formed within the interlayer insulating layer 41.
  • On the surface of the multilayer wiring layer 40 (specifically, the surface of the interlayer insulating layer 41), one or more pad portions 42 used for bonding and electrical connection with, for example, the first CoW layer 200 are exposed. .
  • this pad portion 42 is connected, for example, to the floating diffusion FD and the gate of the transfer transistor TR via a via V1.
  • a color filter 51 and a light receiving lens 52 are provided on the second surface 10S2 side of the semiconductor substrate 10.
  • the first CoW layer 200 is equipped with circuit chips C1 and C2 having different technology nodes.
  • the technology nodes are different from each other” means, for example, the minimum power supply voltage (Vdd), the thickness of the gate insulating film of the transistors configuring each circuit shown in FIG. At least one of the gate length (lg) and minimum gate pitch (Pg) of the transistors, and the wiring width and minimum wiring pitch (Pm) of the wiring provided in each circuit are different.
  • Table 1 shows the minimum power supply voltage (Vdd), gate insulating film thickness, gate length (lg), minimum gate pitch (Pg), wiring for each technology node (22nm node, 12nm node, 7nm node, 5nm node).
  • An example of width and minimum wiring pitch (Pm) is summarized.
  • the first CoW layer 200 is equipped with, for example, an analog circuit 210 and four interface (IF) circuits 220, 230, 240, and 250.
  • the analog circuit 210 includes a circuit configuration that amplifies pixel signals generated in the plurality of sensor pixels 11 and converts them into digital signals.
  • the analog circuit 210 is a part of the imaging device 1, such as an analog-to-digital converter (ADC) or a control section that controls various parts in the imaging device 1, and the analog circuit 210 has a power supply voltage for the analog circuit. It has the supplied circuit configuration.
  • ADC analog-to-digital converter
  • the analog circuit 210 includes various transistors (pixel circuits) that read analog pixel signals from the sensor pixels 11, a vertical drive circuit that drives the sensor pixels 11 arranged in a two-dimensional grid in the matrix direction, row by row, and the like. , an ADC comparator and counter, a reference voltage supply unit that supplies a reference voltage to the comparator, a Phase Locked Loop (PLL) circuit, and the like.
  • the IF circuits 220, 230, 240, and 250 include a circuit configuration that outputs data (digital signals) processed in a logic circuit 310, etc., which will be described later, to the outside.
  • the analog circuit 210 is configured as a circuit chip C1 of a technology node of an older generation than the 22 nm node, for example, which can mount a high voltage drive transistor for analog processing.
  • the IF circuits 220, 230, 240, and 250 are configured as a circuit chip C2 of a cutting-edge technology node, such as a 7 nm node or later, which is capable of low voltage operation.
  • the analog circuit 210 (circuit chip C1) is arranged, for example, in the pixel array section 110 in plan view.
  • the IF circuits 220, 230, 240, and 250 (circuit chip C2) are arranged, for example, in the peripheral portion 120 in plan view.
  • the circuit chips C1 and C2 each have a semiconductor layer 20 and wiring layers 60 and 70.
  • the semiconductor layer 20 has a front surface 20S1 and a back surface 20S2 that face each other, and a wiring layer 60 is provided on the front surface 20S1 side and a wiring layer 70 is provided on the back surface 20S2 side.
  • the sensor substrate 100 and the first CoW layer 200 are laminated with the multilayer wiring layer 40 provided on the first surface 10S1 side of the semiconductor substrate 10 and the wiring layer 70 provided on the back surface 20S2 side of the semiconductor layer 20 in between. has been done. That is, the sensor substrate 100 and the first CoW layer 200 are stacked face-to-back.
  • the transistors provided in the circuit chips C1 and C2 have, for example, a Fin-FET structure.
  • the Fin-FET has a plurality of fins 21 made of, for example, a semiconductor layer 20 and a gate 611.
  • Each of the plurality of fins 21 has a flat plate shape.
  • the plurality of fins 21 are arranged, for example, in the X-axis direction and erected in the Y-axis direction.
  • the plurality of fins 21 penetrate the element isolation region 22 from an insulating film made of, for example, SiO 2 , and the side surfaces and upper surfaces of the plurality of penetrating fins 21 are covered with gates made of, for example, HfSiO, HfSiON, TaO, TaON, or the like. It is covered with an insulating film (not shown).
  • the gate 611 extends across the plurality of fins 21 in the X-axis direction that intersects the direction in which the fins 21 are erected (Y-axis direction).
  • a channel region is formed in the fin 21 at the intersection with the gate 611, and source/drain regions are formed at both ends sandwiching the channel region.
  • the semiconductor layer 20 is divided into a plurality of parts by element isolation regions 22 having, for example, a Shallow Trench Isolation (STI) structure, a Deep Trench Isolation (DTI) structure, or a Full Trench Isolation (FTI) structure.
  • STI Shallow Trench Isolation
  • DTI Deep Trench Isolation
  • FTI Full Trench Isolation
  • a wiring 61 including the gate 611 is formed in an interlayer insulating layer 62.
  • On the surface of the wiring layer 60 (specifically, the surface of the interlayer insulating layer 62), one or more pad portions 63 used for bonding and electrical connection with, for example, the second CoW layer 300 are exposed.
  • This pad portion 63 is connected to a wiring 61 such as a gate 611 via a via V3, for example.
  • In the wiring layer 70 for example, one or more pad portions 72 used for bonding and electrical connection with the sensor substrate 100 are exposed on the surface of the interlayer insulating layer 71.
  • This pad portion 72 is connected to the wiring 61 via, for example, a via V2.
  • a logic circuit 310 includes, for example, a circuit configuration for correcting and signal modulating the digital signal converted in analog circuit 210.
  • the application processor (AP) 320 includes, for example, a circuit configuration capable of machine learning such as a deep neural network (DNN).
  • the memory 330 includes, for example, a circuit configuration such as Dynamic Random Access Memory (DRAM) that stores data obtained by machine learning of the application processor (AP) 320.
  • DRAM Dynamic Random Access Memory
  • the circuit chips that constitute the logic circuit 310, the application processor (AP) 320, and the memory 330 each have a semiconductor layer 30 and wiring layers 80 and 90.
  • the semiconductor layer 30 has a front surface 30S1 and a back surface 30S2 that face each other, and a wiring layer 80 is provided on the front surface 30S1 side and a wiring layer 90 is provided on the back surface 30S2 side.
  • the first CoW layer 200 and the second CoW layer 300 are stacked with the wiring layer 60 provided on the front surface 20S1 side of the semiconductor layer 20 and the wiring layer 90 provided on the back surface 30S2 side of the semiconductor layer 30 in between. There is. That is, the first CoW layer 200 and the second CoW layer 300 are stacked face-to-back.
  • a wiring 81 including a gate 811, a wiring 82, a via V5 connecting the wiring 81 and the wiring 82 are formed in an interlayer insulating layer 83, and an insulating layer 84 is provided on the interlayer insulating layer 83.
  • the wiring layer 90 for example, one or more pad portions 92 used for bonding and electrical connection with the first CoW layer 200 are exposed on the surface of the interlayer insulating layer 91. This pad portion 92 is connected to the wiring 81 via the via 4, for example.
  • a multilayer wiring layer 400 is further provided on the wiring layer 90 as a common layer for the plurality of circuit chips mounted on the second CoW layer 300.
  • a pad portion 411 is exposed on the surface of the multilayer wiring layer 40 on the first CoW layer 200 side.
  • the sensor substrate 100, the first CoW layer 200, and the second CoW layer 300 are each electrically connected to each other by metal bonding (eg, Cu--Cu bonding). Specifically, the sensor substrate 100 and the first CoW layer 200 are electrically connected by bonding one or more pad portions 42 and 72 provided on each, and the first CoW layer 200 and the second CoW layer 300 (details) are connected.
  • the multilayer wiring layer 400 provided on the second CoW layer 300 is electrically connected by bonding one or more pad portions 63 and 411 provided respectively.
  • FIGS. 5A and 5B illustrate the connection of each circuit chip mounted on the first CoW layer 200 and the second CoW layer 300, which correspond to the pixel array section 110.
  • the imaging device 1 has a configuration that allows analog conversion on a pixel-by-pixel basis. Specifically, for example, the signal output from the sensor pixel 11 is converted pixel by pixel in the 22 nm node analog circuit 210 (circuit chip C1) of the first CoW layer 200, and The correction process is executed in the logic circuit 310 of the node.
  • the second CoW layer 300 is equipped with, for example, a 3 nm node logic circuit (application processor (AP) 320) and memory (e.g., memory 330) that support AI processing, and is capable of linking with learning functions such as DNN. It has become.
  • AP application processor
  • memory e.g., memory 330
  • FIG. 6 shows an example of how the circuit chips mounted on the first CoW layer 200 and the second CoW layer 300 corresponding to the peripheral section 120 are connected.
  • the data processed in the logic circuit 310 and application processor (AP) 320 of the second CoW layer 300 are processed by, for example, 5 nm node logic circuits (IF circuits 220, 250 and IF circuits 230, 240). ) and output to the outside via the pad electrode 13 provided on the sensor substrate 100.
  • the application processor (AP) 320 for example, mounted on the second CoW layer 300 and the IF circuit 230, mounted on the first CoW layer 200, are connected by a plurality of connection wirings. may have been done.
  • the imaging device 1 of this embodiment can be manufactured, for example, as follows.
  • a plurality of circuit chips constituting the logic circuit 310, the application processor (AP) 320, and the memory 330 are mounted face down on the support substrate 340. Thereafter, a second CoW layer 300 is formed by filling the spaces between the circuit chips with an insulating film, and then a multilayer wiring layer 400 common to a plurality of circuit chips is formed.
  • circuit chips C1 and C2 constituting the analog circuit 210 and IF circuits 220, 230, 240, and 250 are formed, and as shown in FIG. 8C, the circuit chips C1 and C2 are formed. It is mounted face down on the multilayer wiring layer 400.
  • the semiconductor layer 20 is thinned by, for example, chemical mechanical polishing (CMP). Thereafter, a wiring layer 70 having a pad portion 72 on its surface is formed.
  • CMP chemical mechanical polishing
  • a sensor substrate 100 is separately formed on the first surface 10S1 of the semiconductor substrate 10, in which a multilayer wiring layer 40 having a pad portion 42 on the surface is formed.
  • the sensor substrate 100 is connected face down to the first CoW layer 200.
  • the semiconductor substrate 10 is thinned from the second surface 10S2 side by, for example, CMP, and then an opening H exposing the pad electrode 13, a color filter 51, and a light receiving lens 52 are formed.
  • the imaging device 1 shown in FIG. 1 is completed.
  • two layers having a chip-on-wafer (CoW) structure are provided below the sensor substrate 100 (on the opposite side to the light incident surface side).
  • the layers are stacked in this order from the substrate 100 side, so that circuit chips C1 and C2 having different technology nodes can be mounted on the first CoW layer 200. This allows multiple chips with different functions to be mounted. This will be explained below.
  • a circuit chip of a single technology node of an older generation than the 22 nm node is placed below the sensor chip, which can embed analog circuits including transistors with a high power supply voltage of 2.5 V or higher. has been done.
  • the IF circuit be placed close to the external extraction pad electrode formed on the sensor side.
  • the second CoW layer 300 is regarded as a wafer.
  • Circuit chips C1 and C2 having different technology nodes were mounted, and this was used as the first CoW layer 200.
  • a circuit chip C1 analog circuit 210 of a technology node older than the 22 nm node, for example, and a circuit chip C2 (IF circuit) of a cutting-edge technology node after the 7 nm node, for example. 220, 230, 240, 250).
  • analog processing using transistors that apply a high power supply voltage and high-speed external processing using cutting-edge logic circuits.
  • FIG. 9 schematically represents an example of a cross-sectional configuration of an imaging device 1A according to Modification 1 of the present disclosure.
  • the imaging device 1A has a first CoW layer 200 and a second CoW layer 300 stacked in this order below a sensor substrate 100, as in the above embodiment.
  • the first CoW layer 200 is equipped with circuit chips C1 and C2 having different technology nodes.
  • This modification is different from the above embodiment in that the circuit chips C1 and C2 of the first CoW layer 200 are stacked face-up and the circuit chips of the second CoW layer 300 are stacked face-down with respect to the support substrate 340. different.
  • the plurality of circuit chips C1 and C2 forming the second CoW layer 300 are placed face-up with different technology nodes forming the first CoW layer 200 with respect to the support substrate 340.
  • the circuit chips are now stacked face down.
  • memory access with the application processor (AP) 320 mounted on the second CoW layer 300 can be three-dimensionally connected. Therefore, since the wiring length can be shortened, signal delay due to wiring resistance (R) and wiring capacitance (C) can be reduced, and power consumption can be reduced.
  • FIG. 14 is an exploded perspective view showing a schematic configuration of an imaging device 1D according to Modification 4 of the present disclosure.
  • a part of the circuit chip mounted on the first CoW layer 200 may be mounted on the second CoW layer 300.
  • circuit chips having different functions for example, the IF circuit 250 and the memory 330
  • circuit chips having the same function for example, logic circuits at the same time
  • circuit chips having the same function for example, logic circuits at the same time
  • FIG. 17 schematically represents an example of a cross-sectional configuration of an imaging device 1F according to Modification 6 of the present disclosure.
  • an example was shown in which two layers having a chip-on-wafer (CoW) structure (the first CoW layer 200 and the second CoW layer 300) were laminated below the sensor substrate 100, but the present invention is not limited to this. It's not a thing.
  • CoW chip-on-wafer
  • the imaging device 1 of the above embodiment an example has been shown in which the semiconductor layers 20 and 30 are entirely removed except for the fins 21 and 31 in the circuit chips mounted on the first CoW layer 200 and the second CoW layer 300, respectively. , but not limited to this.
  • the imaging device 1F of this modification is characterized in that continuous semiconductor layers 20 and 30 remain below the plurality of fins 21 and 31 in the circuit chips mounted on the first CoW layer 200 and the second CoW layer 300, respectively. This is different from the above embodiment.
  • this modification differs from the above embodiment in that through wirings 23 and 33 are provided that penetrate the semiconductor layers 20 and 30 of the first CoW layer 200 and the second CoW layer 300, respectively.
  • One or more through wirings 23 are provided for each sensor pixel 11 or for each plurality of sensor pixels 11.
  • 25 and 26 show examples of equivalent circuit diagrams in the pixel array section 110.
  • one sensor pixel 11 includes, for example, four transistors, specifically an amplification transistor AMP, a selection transistor SEL, a reset transistor RST, and an FD conversion gain switching transistor FDG.
  • the analog circuit 210 for example, a pixel circuit
  • one through wiring 23 connecting the floating diffusion FD and, for example, the gate of the amplification transistor AMP is provided for each sensor pixel 11.
  • FIG. 26 when a plurality of sensor pixels 11 (four sensor pixels 11A, 11B, 11C, and 11D in FIG.
  • the through wiring 23 is not limited to wiring that connects the floating diffusion FD and the analog circuit 210, but is, for example, a wiring that connects the semiconductor substrate 10 and the reference voltage in order to supply a reference potential to the semiconductor substrate 10 that constitutes the sensor substrate 100. It also includes wiring that connects to potential lines. Further, like the through wiring 23 described above, one or more vias V2 in the above embodiments are provided for each sensor pixel 11 or for each plurality of sensor pixels 11.
  • the through wirings 23 and 33 are made of, for example, a conductive layer and a barrier layer that also serves as an adhesive layer.
  • Examples of the material for the conductive layer include tungsten (W), cobalt (Co), ruthenium (Ru), copper (Cu), aluminum (Al), and molybdenum (Mo).
  • the barrier layer is formed containing, for example, any or all of tantalum (Ta), titanium (Ti), and nitrogen (N).
  • the through wirings 23 and 33 are formed by, for example, forming a barrier layer and then forming a conductive layer using, for example, a CVD method to fill the through holes.
  • the diameter of the through wirings 23, 33 is generally 70 nm, for example, but may be in the range of 10 nm to 500 nm.
  • the through wiring 23 is connected to the wiring 61 including the gate 611, but the present invention is not limited to this.
  • the through wiring 23 is provided in a layer above the wiring 61 and is formed using a metal material such as Cu, W, Co, Ru, Mo, Al, etc., and the sensor A pad portion 72 used for bonding with the substrate 100 is connected.
  • FIG. 28 schematically represents an example of a cross-sectional configuration of an imaging device 1H according to Modification 9 of the present disclosure.
  • the imaging device 1H has a first CoW layer 200 and a second CoW layer 300 stacked in this order below the sensor substrate 100, as in the above embodiment.
  • the first CoW layer 200 is equipped with circuit chips C1 and C2 having different technology nodes.
  • the imaging device 1H of this modification is different from the above embodiment in that the circuit chips C1 and C2 of the first CoW layer 200 and the circuit chips of the second CoW layer 300 are stacked face-up on the support substrate 340. is different.
  • the sensor substrate 100 and the first CoW layer 200 are stacked face-to-face such that the first surface 10S1 of the semiconductor substrate 10 and the surface 20S1 of the semiconductor layer 20 face each other.
  • the first CoW layer 200 and the second CoW layer 300 are stacked back-to-face so that the back surface 20S2 of the semiconductor layer 20 and the front surface 30S1 of the semiconductor layer 30 face each other.
  • FIG. 29 schematically represents an example of a cross-sectional configuration of an imaging device 1I according to Modification 10 of the present disclosure.
  • the imaging device 1I has a first CoW layer 200 and a second CoW layer 300 stacked in this order below the sensor substrate 100, as in the above embodiment.
  • the first CoW layer 200 is equipped with circuit chips C1 and C2 having different technology nodes.
  • the imaging device 1F of this modification in addition to the effects of the above embodiment, as in the seventh modification, it is possible to form a contact region for applying a reference potential to each semiconductor layer 20, 30. Therefore, it is possible to use a ground potential on each circuit.
  • the display unit 245 is composed of a panel type display device such as a liquid crystal panel or an organic EL (Electro Luminescence) panel, and displays moving images or still images captured by the imaging device 1.
  • the storage unit 246 records image data of moving images or still images captured by the imaging device 1 on a recording medium such as a semiconductor memory or a hard disk.
  • the operation unit 247 issues operation commands regarding various functions of the imaging system 2 according to user operations.
  • the power supply unit 248 appropriately supplies various power supplies that serve as operating power for the imaging device 1, the DSP circuit 243, the frame memory 244, the display unit 245, the storage unit 246, and the operation unit 247 to these supply targets.
  • the imaging device for example, the imaging device 1 according to the above embodiment and its modifications 1 to 10 is applied to the imaging system 2.
  • the imaging device 1 can be made smaller or have higher definition, so it is possible to provide a smaller or more precise imaging system 2.
  • FIG. 20 is a block diagram illustrating a schematic configuration example of a vehicle control system, which is an example of a mobile body control system to which the technology according to the present disclosure can be applied.
  • the vehicle control system 12000 includes a plurality of electronic control units connected via a communication network 12001.
  • the vehicle control system 12000 includes a drive system control unit 12010, a body system control unit 12020, an outside vehicle information detection unit 12030, an inside vehicle information detection unit 12040, and an integrated control unit 12050.
  • a microcomputer 12051, an audio/image output section 12052, and an in-vehicle network I/F (interface) 12053 are illustrated.
  • the drive system control unit 12010 controls the operation of devices related to the drive system of the vehicle according to various programs.
  • the drive system control unit 12010 includes a drive force generation device such as an internal combustion engine or a drive motor that generates drive force for the vehicle, a drive force transmission mechanism that transmits the drive force to wheels, and a drive force transmission mechanism that controls the steering angle of the vehicle. It functions as a control device for a steering mechanism to adjust and a braking device to generate braking force for the vehicle.
  • the body system control unit 12020 controls the operations of various devices installed in the vehicle body according to various programs.
  • the body system control unit 12020 functions as a keyless entry system, a smart key system, a power window device, or a control device for various lamps such as a headlamp, a back lamp, a brake lamp, a turn signal, or a fog lamp.
  • radio waves transmitted from a portable device that replaces a key or signals from various switches may be input to the body control unit 12020.
  • the body system control unit 12020 receives input of these radio waves or signals, and controls the door lock device, power window device, lamp, etc. of the vehicle.
  • the microcomputer 12051 controls the driving force generating device, steering mechanism, braking device, etc. based on information about the surroundings of the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040. It is possible to perform cooperative control for the purpose of autonomous driving, etc., which does not rely on operation.
  • FIG. 21 is a diagram showing an example of the installation position of the imaging section 12031.
  • the vehicle 12100 has imaging units 12101, 12102, 12103, 12104, and 12105 as the imaging unit 12031.
  • FIG. 21 shows an example of the imaging range of the imaging units 12101 to 12104.
  • An imaging range 12111 indicates the imaging range of the imaging unit 12101 provided on the front nose
  • imaging ranges 12112 and 12113 indicate imaging ranges of the imaging units 12102 and 12103 provided on the side mirrors, respectively
  • an imaging range 12114 shows the imaging range of the imaging unit 12101 provided on the front nose.
  • the imaging range of the imaging unit 12104 provided in the rear bumper or back door is shown. For example, by overlapping the image data captured by the imaging units 12101 to 12104, an overhead image of the vehicle 12100 viewed from above can be obtained.
  • the microcomputer 12051 determines the distance to each three-dimensional object within the imaging ranges 12111 to 12114 and the temporal change in this distance (relative speed with respect to the vehicle 12100) based on the distance information obtained from the imaging units 12101 to 12104. In particular, by determining the three-dimensional object that is closest to the vehicle 12100 on its path and that is traveling at a predetermined speed (for example, 0 km/h or more) in approximately the same direction as the vehicle 12100, it is possible to extract the three-dimensional object as the preceding vehicle. can.
  • a predetermined speed for example, 0 km/h or more
  • the microcomputer 12051 can set an inter-vehicle distance to be secured in advance in front of the preceding vehicle, and perform automatic brake control (including follow-up stop control), automatic acceleration control (including follow-up start control), and the like. In this way, it is possible to perform cooperative control for the purpose of autonomous driving, etc., in which the vehicle travels autonomously without depending on the driver's operation.
  • the microcomputer 12051 transfers three-dimensional object data to other three-dimensional objects such as two-wheeled vehicles, regular vehicles, large vehicles, pedestrians, and utility poles based on the distance information obtained from the imaging units 12101 to 12104. It can be classified and extracted and used for automatic obstacle avoidance. For example, the microcomputer 12051 identifies obstacles around the vehicle 12100 into obstacles that are visible to the driver of the vehicle 12100 and obstacles that are difficult to see. Then, the microcomputer 12051 determines a collision risk indicating the degree of risk of collision with each obstacle, and when the collision risk exceeds a set value and there is a possibility of a collision, the microcomputer 12051 transmits information via the audio speaker 12061 and the display unit 12062. By outputting a warning to the driver via the vehicle control unit 12010 and performing forced deceleration and avoidance steering via the drive system control unit 12010, driving support for collision avoidance can be provided.
  • the microcomputer 12051 determines a collision risk indicating the degree of risk of collision with each obstacle, and when the collision risk exceed
  • At least one of the imaging units 12101 to 12104 may be an infrared camera that detects infrared rays.
  • the microcomputer 12051 can recognize a pedestrian by determining whether the pedestrian is present in the images captured by the imaging units 12101 to 12104.
  • pedestrian recognition involves, for example, a procedure for extracting feature points in images captured by the imaging units 12101 to 12104 as infrared cameras, and a pattern matching process is performed on a series of feature points indicating the outline of an object to determine whether it is a pedestrian or not.
  • the audio image output unit 12052 creates a rectangular outline for emphasis on the recognized pedestrian.
  • the display unit 12062 is controlled to display the .
  • the audio image output unit 12052 may control the display unit 12062 to display an icon or the like indicating a pedestrian at a desired position.
  • the technology according to the present disclosure can be applied to the imaging unit 12031 among the configurations described above.
  • the imaging device 1 according to the above embodiment and its modifications can be applied to the imaging section 12031.
  • the technology according to the present disclosure (this technology) can be applied to various products.
  • the technology according to the present disclosure may be applied to an endoscopic surgery system.
  • FIG. 22 is a diagram illustrating an example of a schematic configuration of an endoscopic surgery system to which the technology according to the present disclosure (present technology) can be applied.
  • FIG. 22 shows an operator (doctor) 11131 performing surgery on a patient 11132 on a patient bed 11153 using the endoscopic surgery system 11000.
  • the endoscopic surgery system 11000 includes an endoscope 11100, other surgical instruments 11110 such as a pneumoperitoneum tube 11111 and an energy treatment instrument 11112, and a support arm device 11120 that supports the endoscope 11100. , and a cart 11200 loaded with various devices for endoscopic surgery.
  • the endoscope 11100 is composed of a lens barrel 11101 whose distal end is inserted into a body cavity of a patient 11132 over a predetermined length, and a camera head 11102 connected to the proximal end of the lens barrel 11101.
  • an endoscope 11100 configured as a so-called rigid scope having a rigid tube 11101 is shown, but the endoscope 11100 may also be configured as a so-called flexible scope having a flexible tube. good.
  • An opening into which an objective lens is fitted is provided at the tip of the lens barrel 11101.
  • a light source device 11203 is connected to the endoscope 11100, and the light generated by the light source device 11203 is guided to the tip of the lens barrel by a light guide extending inside the lens barrel 11101, and the light is guided to the tip of the lens barrel. Irradiation is directed toward an observation target within the body cavity of the patient 11132 through the lens.
  • the endoscope 11100 may be a direct-viewing mirror, a diagonal-viewing mirror, or a side-viewing mirror.
  • An optical system and an image sensor are provided inside the camera head 11102, and reflected light (observation light) from an observation target is focused on the image sensor by the optical system.
  • the observation light is photoelectrically converted by the image sensor, and an electric signal corresponding to the observation light, that is, an image signal corresponding to the observation image is generated.
  • the image signal is transmitted as RAW data to a camera control unit (CCU) 11201.
  • CCU camera control unit
  • the CCU 11201 is configured with a CPU (Central Processing Unit), a GPU (Graphics Processing Unit), and the like, and centrally controls the operations of the endoscope 11100 and the display device 11202. Further, the CCU 11201 receives an image signal from the camera head 11102, and performs various image processing on the image signal, such as development processing (demosaic processing), for displaying an image based on the image signal.
  • a CPU Central Processing Unit
  • GPU Graphics Processing Unit
  • the display device 11202 displays an image based on an image signal subjected to image processing by the CCU 11201 under control from the CCU 11201.
  • the light source device 11203 is composed of a light source such as an LED (Light Emitting Diode), and supplies irradiation light to the endoscope 11100 when photographing the surgical site or the like.
  • a light source such as an LED (Light Emitting Diode)
  • LED Light Emitting Diode
  • the input device 11204 is an input interface for the endoscopic surgery system 11000.
  • the user can input various information and instructions to the endoscopic surgery system 11000 via the input device 11204.
  • the user inputs an instruction to change the imaging conditions (type of irradiation light, magnification, focal length, etc.) by the endoscope 11100.
  • a treatment tool control device 11205 controls driving of an energy treatment tool 11112 for cauterizing tissue, incising, sealing blood vessels, or the like.
  • the pneumoperitoneum device 11206 injects gas into the body cavity of the patient 11132 via the pneumoperitoneum tube 11111 in order to inflate the body cavity of the patient 11132 for the purpose of ensuring a field of view with the endoscope 11100 and a working space for the operator. send in.
  • the recorder 11207 is a device that can record various information regarding surgery.
  • the printer 11208 is a device that can print various types of information regarding surgery in various formats such as text, images, or graphs.
  • the light source device 11203 that supplies irradiation light to the endoscope 11100 when photographing the surgical site can be configured, for example, from a white light source configured by an LED, a laser light source, or a combination thereof.
  • a white light source configured by a combination of RGB laser light sources
  • the output intensity and output timing of each color (each wavelength) can be controlled with high precision, so the white balance of the captured image is adjusted in the light source device 11203. It can be carried out.
  • the laser light from each RGB laser light source is irradiated onto the observation target in a time-sharing manner, and the drive of the image sensor of the camera head 11102 is controlled in synchronization with the irradiation timing, thereby supporting each of RGB. It is also possible to capture images in a time-division manner. According to this method, a color image can be obtained without providing a color filter in the image sensor.
  • the driving of the light source device 11203 may be controlled so that the intensity of the light it outputs is changed at predetermined time intervals.
  • the drive of the image sensor of the camera head 11102 in synchronization with the timing of changes in the light intensity to acquire images in a time-division manner and compositing the images, a high dynamic It is possible to generate an image of a range.
  • the light source device 11203 may be configured to be able to supply light in a predetermined wavelength band compatible with special light observation.
  • Special light observation uses, for example, the wavelength dependence of light absorption in body tissues to illuminate the mucosal surface layer by irradiating a narrower band of light than the light used for normal observation (i.e., white light). So-called narrow band imaging is performed in which predetermined tissues such as blood vessels are photographed with high contrast.
  • fluorescence observation may be performed in which an image is obtained using fluorescence generated by irradiating excitation light.
  • Fluorescence observation involves irradiating body tissues with excitation light and observing the fluorescence from the body tissues (autofluorescence observation), or locally injecting reagents such as indocyanine green (ICG) into the body tissues and It is possible to obtain a fluorescence image by irradiating excitation light corresponding to the fluorescence wavelength of the reagent.
  • the light source device 11203 may be configured to be able to supply narrowband light and/or excitation light compatible with such special light observation.
  • FIG. 23 is a block diagram showing an example of the functional configuration of the camera head 11102 and CCU 11201 shown in FIG. 22.
  • the camera head 11102 includes a lens unit 11401, an imaging section 11402, a driving section 11403, a communication section 11404, and a camera head control section 11405.
  • the CCU 11201 includes a communication section 11411, an image processing section 11412, and a control section 11413. Camera head 11102 and CCU 11201 are communicably connected to each other by transmission cable 11400.
  • the imaging unit 11402 does not necessarily have to be provided in the camera head 11102.
  • the imaging unit 11402 may be provided inside the lens barrel 11101 immediately after the objective lens.
  • the above imaging conditions such as the frame rate, exposure value, magnification, focus, etc. may be appropriately specified by the user, or may be automatically set by the control unit 11413 of the CCU 11201 based on the acquired image signal. good.
  • the endoscope 11100 is equipped with so-called AE (Auto Exposure) function, AF (Auto Focus) function, and AWB (Auto White Balance) function.
  • the communication unit 11411 transmits a control signal for controlling the drive of the camera head 11102 to the camera head 11102.
  • the image signal and control signal can be transmitted by electrical communication, optical communication, or the like.
  • the image processing unit 11412 performs various image processing on the image signal, which is RAW data, transmitted from the camera head 11102.
  • control unit 11413 causes the display device 11202 to display a captured image showing the surgical site, etc., based on the image signal subjected to image processing by the image processing unit 11412.
  • the control unit 11413 may recognize various objects in the captured image using various image recognition techniques. For example, the control unit 11413 detects the shape and color of the edge of an object included in the captured image to detect surgical tools such as forceps, specific body parts, bleeding, mist when using the energy treatment tool 11112, etc. can be recognized.
  • the control unit 11413 may use the recognition result to superimpose and display various types of surgical support information on the image of the surgical site. By displaying the surgical support information in a superimposed manner and presenting it to the surgeon 11131, it becomes possible to reduce the burden on the surgeon 11131 and allow the surgeon 11131 to proceed with the surgery reliably.
  • the transmission cable 11400 connecting the camera head 11102 and the CCU 11201 is an electrical signal cable compatible with electrical signal communication, an optical fiber compatible with optical communication, or a composite cable thereof.
  • communication is performed by wire using the transmission cable 11400, but communication between the camera head 11102 and the CCU 11201 may be performed wirelessly.
  • the second structure layer further includes a sixth circuit chip including a second logic circuit that performs machine learning and a first memory chip that stores data obtained by the machine learning.
  • the sensor substrate includes a semiconductor substrate on which the one or more sensor pixels are provided, the semiconductor substrate having a first surface serving as a light incidence surface and a second surface opposite to the first surface; a multilayer wiring layer provided on the surface side of the In the first structure layer, a back surface of a first semiconductor layer constituting a transistor provided in the first circuit chip and the second circuit chip faces the second surface of the semiconductor substrate.
  • the second structure layer is arranged such that the back surface of the second semiconductor layer constituting the transistor provided on the mounted chip faces the surface of the first semiconductor layer.
  • the imaging device includes a semiconductor substrate on which the one or more sensor pixels are provided, the semiconductor substrate having a first surface serving as a light incidence surface and a second surface opposite to the first surface; a multilayer wiring layer provided on the surface side of the In the first structure layer, a surface of a first semiconductor layer constituting a transistor provided in the first circuit chip and the second circuit chip faces the second surface of the semiconductor substrate.
  • the second structure layer is arranged so that the surface of the second semiconductor layer constituting the transistor provided on the mounted chip faces the back surface of the first semiconductor layer.
  • the first circuit chip includes at least a first semiconductor layer and a first wiring layer.
  • the second circuit chip includes at least a second semiconductor layer and a second wiring layer.

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Abstract

本開示の一実施形態の第１の半導体装置は、テクノロジー・ノードが互いに異なる第１の回路チップおよび第２の回路チップが搭載されたチップオンウェハ構造を有する第１の構造体層と、第１の構造体層に積層されたチップオンウェハ構造を有する第２の構造体層と備える。

Description

半導体装置および撮像装置
　本開示は、３次元構造を有する半導体装置および撮像装置に関する。
　例えば特許文献１では、ピクセル領域を有する第１基板構造物と、ロジック回路を有する第２基板構造物とをボンディングし、第２基板構造物と半導体チップとを導電性バンプを用いて実装したイメージセンシング装置が開示されている。
特開２０１９－６８０４９号公報
　ところで、撮像装置では高機能化が望まれている。
　高機能化が可能な半導体装置および撮像装置を提供することが望ましい。
　本開示の一実施形態の第１の半導体装置は、テクノロジー・ノードが互いに異なる第１の回路チップおよび第２の回路チップが搭載されたチップオンウェハ構造を有する第１の構造体層と、第１の構造体層に積層されたチップオンウェハ構造を有する第２の構造体層とを備えたものである。
　本開示の一実施形態の撮像装置は、光電変換を行う１または複数のセンサ画素を有するセンサ基板と、センサ基板に積層される上記本開示の一実施形態の半導体装置を備えたものである。
　本開示の一実施形態の第２の半導体装置は、テクノロジー・ノードが互いに異なる第１の回路チップおよび第２の回路チップが搭載された第１の構造体層と、前記第１の構造体層に積層されると共に、複数のチップが搭載された第２の構造体層とを備えたものである。
　本開示の一実施形態の第１の半導体装置および一実施形態の撮像装置では、テクノロジー・ノードが互いに異なる第１の回路チップおよび第２の回路チップが搭載されたチップオンウェハ構造を有する第１の構造体層を、チップオンウェハ構造を有する第２の構造体層に積層するようにした。また、本開示の一実施形態の第２の半導体装置では、テクノロジー・ノードが互いに異なる第１の回路チップおよび第２の回路チップが搭載された第１の構造体層を、複数のチップが搭載された第２の構造体層に積層するようにした。これにより、異なる機能を有する複数のチップが搭載される。
本開示の一実施の形態に係る撮像装置の構成を表す断面模式図である。 図１に示した撮像装置の概略構成の一例を表す分解斜視図である。 図１に示したに示した撮像装置の回路構成の一例を表す図である。 異なるテクノロジー・ノードについて説明する模式図である。 図１に示した撮像装置の画素アレイ部の接続の態様を表す分解斜視図である。 図５Ａに示したセンサ画素、第１ＣｏＷ層のアナログ回路および第２ＣｏＷ層のロジック回路のそれぞれの接続を説明する図である。 図１に示した撮像装置の周辺部の接続の態様の一例を表す分解斜視図である。 図１に示した撮像装置の周辺部の接続の態様の他の例を表す分解斜視図である。 図１に示した撮像装置の製造工程の一例を説明する断面模式図である。 図８Ａに続く工程を表す断面模式図である。 図８Ｂに続く工程を表す断面模式図である。 図８Ｃに続く工程を表す断面模式図である。 図８Ｄに続く工程を表す断面模式図である。 図８Ｅに続く工程を表す断面模式図である。 本開示の変形例１に係る撮像装置の構成を表す断面模式図である。 図９に示した撮像装置の製造工程の一例を説明する断面模式図である。 図１０Ａに続く工程を表す断面模式図である。 図１０Ｂに続く工程を表す断面模式図である。 図１０Ｃに続く工程を表す断面模式図である。 図１０Ｄに続く工程を表す断面模式図である。 図１０Ｅに続く工程を表す断面模式図である。 図１０Ｆに続く工程を表す断面模式図である。 図１０Ｇに続く工程を表す断面模式図である。 本開示の変形例２に係る撮像装置の概略構成の一例を表す分解斜視図である。 図１１に示した撮像装置の周辺部の接続の態様例を表す分解斜視図である。 本開示の変形例３に係る撮像装置の概略構成の一例を表す分解斜視図である。 本開示の変形例４に係る撮像装置の概略構成の一例を表す分解斜視図である。 本開示の変形例５に係る撮像装置の概略構成の一例を表す分解斜視図である。 本開示の変形例５に係る撮像装置の概略構成の他の例を表す分解斜視図である。 本開示の変形例６に係る撮像装置の構成を表す断面模式図である。 上記実施の形態および変形例１～６に係る撮像装置を備えた撮像システムの概略構成の一例を表す図である。 図１８の撮像システムにおける撮像手順の一例を表す図である。 車両制御システムの概略的な構成の一例を示すブロック図である。 車外情報検出部及び撮像部の設置位置の一例を示す説明図である。 内視鏡手術システムの概略的な構成の一例を示す図である。 カメラヘッド及びＣＣＵの機能構成の一例を示すブロック図である。 本開示の変形例７に係る撮像装置の構成を表す断面模式図である。 図２４に示した撮像装置の画素アレイ部における等価回路図の一例である。 図２４に示した撮像装置の画素アレイ部における等価回路図の他の例である。 本開示の変形例８に係る撮像装置の構成を表す断面模式図である。 本開示の変形例９に係る撮像装置の構成を表す断面模式図である。 本開示の変形例１０に係る撮像装置の構成を表す断面模式図である。
　以下、本開示における一実施形態について、図面を参照して詳細に説明する。以下の説明は本開示の一具体例であって、本開示は以下の態様に限定されるものではない。また、本開示は、各図に示す各構成要素の配置や寸法、寸法比等についても、それらに限定されるものではない。なお、説明する順序は、下記の通りである。
　１．実施の形態（センサ基板の直下にテクノロジー・ノードの異なる複数の回路チップを搭載したチップオンウェハを有する撮像装置の例）
　　　１－１．撮像装置の構成
　　　１－２．撮像装置の製造方法
　　　１－３．作用・効果
　２．変形例
　　　２－１．変形例１（撮像装置の構造の他の例）
　　　２－２．変形例２（センサ基板直下のチップオンウェハ層にさらにテクノロジー・ノードの異なる回路チップを搭載した例）
　　　２－３．変形例３（センサ基板直下のチップオンウェハ層にさらにメモリチップを搭載した例）
　　　２－４．変形例４（センサ基板直下のチップオンウェハ層に設けられたアナログ回路の一部をさらに下層のチップオンウェハ層に搭載した例）
　　　２－５．変形例５（多層構造のチップウェハ層を搭載した例）
　　　２－６．変形例６（３層以上のチップオンウェハ層を積層した例）
　　　２－７．変形例７（撮像装置の構造の他の例）
　　　２－８．変形例８（撮像装置の構造の他の例）
　　　２－９．変形例９（撮像装置の構造の他の例）
　　　２－１０．変形例１０（撮像装置の構造の他の例）
　３．適用例
　４．応用例
＜１．実施の形態＞
　図１は、本開示の一実施の形態に係る撮像装置（撮像装置１）の断面構成の一例を模式的に表したものである。図２は、図１に示した撮像装置１の概略構成を表した分解斜視図である。図３は、撮像装置１の回路構成の一例を表したものである。撮像装置１は、センサ基板１００の下方に、チップオンウェハ（ＣｏＷ）構造を有する２つの層（第１ＣｏＷ層２００および第２ＣｏＷ層３００）が積層された３次元構造を有する撮像装置である。第１ＣｏＷ層２００および第２ＣｏＷ層３００は、センサ基板１００の下方にこの順に積層されており、センサ基板１００の直下に配置される第１ＣｏＷ層２００には、テクノロジー・ノードが互いに異なる回路チップＣ１，Ｃ２が搭載されている。
　ここで、第１ＣｏＷ層２００は、本開示の一実施形態における「第１の構造体層」の一具体例に相当し、第２ＣｏＷ層３００は、本開示の一実施形態における「第２の構造体層」の一具体例に相当するものである。図１および後述する図８Ａ～図８Ｆ、図９，図１０Ａ～図１０Ｈから明らかなように、第２ＣｏＷ層３００は、例えば、支持基板３４０と、支持基板３４０上に積層された複数のチップと、絶縁膜８５とを有する。複数のチップの少なくとも一部は絶縁膜８５によって埋め込まれており、本実施の形態では、隣り合うチップ間に絶縁膜８５が埋め込まれている。第１ＣｏＷ層２００は、第２ＣｏＷ層３００上に積層された回路チップＣ１および回路チップＣ２と、絶縁膜７３とを有する。回路チップＣ１および回路チップＣ２の少なくとも一部は絶縁膜７３によって埋め込まれており、本実施の形態では、隣り合う回路チップＣ１と回路チップＣ２との間に絶縁膜８５が埋め込まれている。また、図１および後述する図８Ａ～図８Ｆから明らかなように、回路チップＣ１および回路チップＣ２は、それぞれ、例えば、半導体層２０および配線層６０，７０を有する。回路チップＣ１と回路チップＣ２とは、図１から明らかなようにサイズが異なり、例えば、回路チップＣ１は、回路チップＣ２よりも大きい。
（１－１．撮像装置の構成）
　撮像装置１は、センサ基板１００の裏面側（例えば、センサ基板１００を構成する半導体基板１０の裏面（第２面１０Ｓ２））から光を受光する、所謂裏面照射型の撮像装置である。撮像装置１は、上記のように、センサ基板１００、第１ＣｏＷ層２００および第２ＣｏＷ層３００がこの順に積層されたものである。
　センサ基板１００は、対向する第１面（表面）１０Ｓ１および第２面（裏面）１０Ｓ２を有する半導体基板１０と、半導体基板１０の第１面１０Ｓ１側に設けられた多層配線層４０とを有している。
　半導体基板１０は、複数のセンサ画素１１がアレイ状に配置された画素アレイ部１１０と、画素アレイ部１１０の周囲に設けられた周辺部１２０とを有している。画素アレイ部１１０には、例えば、光電変換を行うフォトダイオードＰＤ（受光素子１２）が複数のセンサ画素１１のそれぞれに埋め込み形成されている。更に、半導体基板１０の第１面１０Ｓ１には、図示していないが、例えば１つのセンサ画素１１毎あるいは複数のセンサ画素１１に対して１つのフローティングディフュージョンＦＤや転送トランジスタＴＲ等が設けられている。周辺部１２０には、例えば、外部との電気的に接続を行うためのパッド電極１３が半導体基板１０の第１面１０Ｓ１側に設けられている。このパッド電極１３は、半導体基板１０の第２面１０Ｓ２側に設けられた開口Ｈによって第２面１０Ｓ２側に露出している。
　多層配線層４０には、例えば、フローティングディフュージョンＦＤと接続される配線や、転送トランジスタＴＲのゲートを含む配線等が層間絶縁層４１の層内に形成されている。多層配線層４０の表面（具体的には、層間絶縁層４１の表面）には、例えば第１ＣｏＷ層２００との接合および電気的な接続に用いられる１または複数のパッド部４２が露出している。このパッド部４２は、図示していないが、例えば、ビアＶ１を介してフローティングディフュージョンＦＤや転送トランジスタＴＲのゲートと接続されている。
　半導体基板１０の第２面１０Ｓ２側には、例えば、カラーフィルタ５１および受光レンズ５２が設けられている。
　第１ＣｏＷ層２００には、上記のように、テクノロジー・ノードが互いに異なる回路チップＣ１，Ｃ２が搭載されている。ここで、「テクノロジー・ノードが互いに異なる」とは、例えば、最小電源電圧（Ｖｄｄ）、図４に示した、それぞれの回路を構成するトランジスタのゲート絶縁膜の膜厚、それぞれの回路を構成するトランジスタのゲート長（ｌｇ）および最小ゲートピッチ（Ｐｇ）、それぞれの回路に設けられた配線の配線幅および最小配線ピッチ（Ｐｍ）の少なくともいずれかが異なるものである。表１は、各テクノロジー・ノード（２２ｎｍノード、１２ｎｍノード、７ｎｍノード、５ｎｍノード）における最小電源電圧（Ｖｄｄ）、ゲート絶縁膜の膜厚、ゲート長（ｌｇ）、最小ゲートピッチ（Ｐｇ）、配線幅および最小配線ピッチ（Ｐｍ）の一例をまとめたものである。
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　第１ＣｏＷ層２００には、図２に示したように、例えば、アナログ回路２１０および４つのインタフェース（ＩＦ）回路２２０，２３０，２４０，２５０が搭載されている。アナログ回路２１０は、複数のセンサ画素１１において生成された画素信号を増幅し、デジタル信号に変換する回路構成を含むものである。具体的には、アナログ回路２１０とは、撮像装置１の、例えばアナログデジタルコンバータ（ＡＤＣ）や撮像装置１内の各部を制御する制御部等の一部であって、アナログ回路用の電源電圧が供給される回路構成を有している。一例として、アナログ回路２１０には、センサ画素１１からアナログの画素信号を読み出す各種トランジスタ（画素回路）や、行列方向の２次元格子状に配列するセンサ画素１１を行単位で駆動する垂直駆動回路や、ＡＤＣのコンパレータおよびカウンタや、コンパレータに参照電圧を供給する参照電圧供給部や、Phase Locked Loop（ＰＬＬ）回路等が含まれる。ＩＦ回路２２０，２３０，２４０，２５０は、後述するロジック回路３１０等において処理されたデータ（デジタル信号）を外部に出力する回路構成を含むものである。
　アナログ回路２１０は、アナログ処理をする高電圧駆動トランジスタを搭載できる、例えば２２ｎｍノードよりも古い世代のテクノロジー・ノードの回路チップＣ１として構成されている。ＩＦ回路２２０，２３０，２４０，２５０は、低電圧動作が可能な、例えば７ｎｍノード以降の最先端のテクノロジー・ノードの回路チップＣ２として構成されている。アナログ回路２１０（回路チップＣ１）は、例えば、平面視において画素アレイ部１１０に配置されている。ＩＦ回路２２０，２３０，２４０，２５０（回路チップＣ２）は、例えば、平面視において周辺部１２０に配置されている。
　回路チップＣ１，Ｃ２は、それぞれ、半導体層２０と配線層６０，７０とを有している。半導体層２０は、対向する表面２０Ｓ１および裏面２０Ｓ２を有し、表面２０Ｓ１側に配線層６０が、裏面２０Ｓ２側に配線層７０がそれぞれ設けられている。センサ基板１００と第１ＣｏＷ層２００とは、半導体基板１０の第１面１０Ｓ１側に設けられた多層配線層４０と、半導体層２０の裏面２０Ｓ２側に設けられた配線層７０とを間にして積層されている。即ち、センサ基板１００と第１ＣｏＷ層２００とは、フェイストゥーバックで積層されている。
　回路チップＣ１，Ｃ２に設けられるトランジスタは、例えばＦｉｎ－ＦＥＴ構造を有する。Ｆｉｎ－ＦＥＴは、例えば半導体層２０よりなる複数のフィン２１とゲート６１１とを有する。
　複数のフィン２１はそれぞれ平板状をなしている。複数のフィン２１は、例えばＸ軸方向に並び、Ｙ軸方向に立設している。複数のフィン２１は、例えばＳｉＯ2等の絶縁膜から素子分離領域２２を貫通しており、貫通する複数のフィン２１の側面および上面は、例えばＨｆＳｉＯ、ＨｆＳｉＯＮ、ＴａＯあるいはＴａＯＮ等によって構成されたゲート絶縁膜（図示せず）によって覆われている。ゲート６１１は、フィン２１の立設方向（Ｙ軸方向）と交差するＸ軸方向に複数のフィン２１を跨ぐように延在している。フィン２１には、ゲート６１１との交差部分にチャネル領域が形成され、このチャネル領域を挟んだ両端にソース／ドレイン領域が形成される。半導体層２０は、例えば、例えばShallow Trench Isolation（ＳＴＩ）構造や、Deep Trench Isolation（ＤＴＩ）あるいはFull Trench Isolation（ＦＴＩ）構造を有する素子分離領域２２によって複数に分割されている。
　配線層６０には、上記ゲート６１１を含む配線６１が層間絶縁層６２内に形成されている。配線層６０の表面（具体的には、層間絶縁層６２の表面）には、例えば第２ＣｏＷ層３００との接合および電気的な接続に用いられる１または複数のパッド部６３が露出している。このパッド部６３は、例えば、ビアＶ３を介してゲート６１１等の配線６１と接続されている。配線層７０には、例えば、センサ基板１００との接合および電気的な接続に用いられる１または複数のパッド部７２が層間絶縁層７１の表面に露出している。このパッド部７２は、例えばビアＶ２を介して配線６１と接続されている。
　第２ＣｏＷ層３００には、図２に示したように、例えば、ロジック回路３１０と、アプリケーションプロセッサ（ＡＰ）３２０と、メモリ３３０が支持基板３４０に搭載されている。ロジック回路３１０は、例えば、アナログ回路２１０において変換されたデジタル信号を補正および信号変調する回路構成を含んでいる。アプリケーションプロセッサ（ＡＰ）３２０は、例えば、ディープニューラルネットワーク（ＤＮＮ）等の機械学習が可能な回路構成を含むものである。メモリ３３０は、例えば、Dynamic Random Access Memory（ＤＲＡＭ）等のアプリケーションプロセッサ（ＡＰ）３２０の機械学習により得られたデータを記憶する回路構成を含むものである。ロジック回路３１０、アプリケーションプロセッサ（ＡＰ）３２０およびメモリ３３０は、例えば、それぞれ互いに異なるテクノロジー・ノードの回路チップからなる。
　ロジック回路３１０、アプリケーションプロセッサ（ＡＰ）３２０およびメモリ３３０を構成する回路チップは、それぞれ、半導体層３０と配線層８０，９０とを有している。半導体層３０は、対向する表面３０Ｓ１および裏面３０Ｓ２を有し、表面３０Ｓ１側に配線層８０が、裏面３０Ｓ２側に配線層９０がそれぞれ設けられている。第１ＣｏＷ層２００と第２ＣｏＷ層３００とは、半導体層２０の表面２０Ｓ１側に設けられた配線層６０と、半導体層３０の裏面３０Ｓ２側に設けられた配線層９０とを間にして積層されている。即ち、第１ＣｏＷ層２００と第２ＣｏＷ層３００とは、フェイストゥーバックで積層されている。
　配線層８０には、ゲート８１１を含む配線８１や配線８２、配線８１と配線８２とを接続するビアＶ５が層間絶縁層８３内に形成され、層間絶縁層８３上には絶縁層８４が設けられている。配線層９０には、例えば、第１ＣｏＷ層２００との接合および電気的な接続に用いられる１または複数のパッド部９２が層間絶縁層９１の表面に露出している。このパッド部９２は、例えばビア４を介して配線８１と接続されている。配線層９０上には、さらに、第２ＣｏＷ層３００に搭載された複数の回路チップに対する共通層として多層配線層４００が設けられている。多層配線層４０の第１ＣｏＷ層２００側の表面には、パッド部４１１が露出している。
　センサ基板１００、第１ＣｏＷ層２００および第２ＣｏＷ層３００は、それぞれ、金属接合（例えば、Ｃｕ－Ｃｕ接合）により互いに電気的に接続されている。具体的には、センサ基板１００と第１ＣｏＷ層２００とは、それぞれに設けられた１または複数のパッド部４２，７２の接合により電気的に接続され、第１ＣｏＷ層２００と第２ＣｏＷ層３００（詳細には、第２ＣｏＷ層３００上に設けられた多層配線層４００）とは、それぞれに設けられた１または複数のパッド部６３，４１１の接合により電気的に接続されている。
　図５Ａおよび図５Ｂは、画素アレイ部１１０に対応する、第１ＣｏＷ層２００および第２ＣｏＷ層３００に搭載された各回路チップの接続の態様を表したものである。撮像装置１では、画素単位でアナログ変換可能な構成を有している。具体的には、例えば、センサ画素１１から出力された信号を、第１ＣｏＷ層２００の、例えば２２ｎｍノードのアナログ回路２１０（回路チップＣ１）において画素単位で変換し、第２ＣｏＷ層３００の、例えば１４ｎｍノードのロジック回路３１０で補正処理を実行する。第２ＣｏＷ層３００には、ＡＩ処理に対応する、例えば３ｎｍノードのロジック回路（アプリケーションプロセッサ（ＡＰ）３２０）やメモリ（例えば、メモリ３３０）が搭載されており、ＤＮＮ等の学習機能と連携できるようになっている。
　図６は、周辺部１２０に対応する第１ＣｏＷ層２００および第２ＣｏＷ層３００に搭載された各回路チップの接続の態様の一例を表したものである。第２ＣｏＷ層３００のロジック回路３１０およびアプリケーションプロセッサ（ＡＰ）３２０において処理されたデータは、図６に示したように、それぞれ、例えば５ｎｍノードのロジック回路（ＩＦ回路２２０，２５０およびＩＦ回路２３０，２４０）に供給され、センサ基板１００に設けられたパッド電極１３を介して外部に出力される。また、第２ＣｏＷ層３００に搭載された、例えばアプリケーションプロセッサ（ＡＰ）３２０と、第１ＣｏＷ層２００に搭載された、例えばＩＦ回路２３０とは、図７に示したように、複数の接続配線によって接続されていてもよい。
（１－２．撮像装置の製造方法）
　本実施の形態の撮像装置１は、例えば次のようにして製造することができる。
　まず、図８Ａに示したように、ロジック回路３１０、アプリケーションプロセッサ（ＡＰ）３２０およびメモリ３３０を構成する複数の回路チップをフェイスダウンで支持基板３４０に搭載する。その後、回路チップ間を絶縁膜で埋め込んで第２ＣｏＷ層３００を形成した後、複数の回路チップに共通する多層配線層４００を形成する。
　次に、図８Ｂに示したように、アナログ回路２１０およびＩＦ回路２２０，２３０，２４０，２５０を構成する回路チップＣ１，Ｃ２を形成し、図８Ｃに示したように、回路チップＣ１，Ｃ２をフェイスダウンで多層配線層４００に搭載する。
　続いて、図８Ｄに示したように、回路チップＣ１，Ｃ２の間に絶縁膜７３を埋め込んだ後、例えば化学機械研磨（ＣＭＰ）によって半導体層２０を薄膜化する。その後、表面にパッド部７２を有する配線層７０を形成する。
　次に、図８Ｅに示したように、半導体基板１０の第１面１０Ｓ１に表面にパッド部４２を有する多層配線層４０が形成されたセンサ基板１００を別途形成する。続いて、図８Ｆに示したように、センサ基板１００をフェイスダウンで第１ＣｏＷ層２００に接続する。その後、例えばＣＭＰにより半導体基板１０を第２面１０Ｓ２側から薄膜化した後、パッド電極１３を露出させる開口Ｈおよびカラーフィルタ５１および受光レンズ５２を形成する。以上により、図１に示した撮像装置１が完成する。
（１－３．作用・効果）
　本実施の形態の撮像装置１では、センサ基板１００の下方（光入射面側とは反対側）に２つのチップオンウェハ（ＣｏＷ）構造を有する層（第１ＣｏＷ層２００および第２ＣｏＷ層）をセンサ基板１００側からこの順に積層し、第１ＣｏＷ層２００にテクノロジー・ノードが互いに異なる回路チップＣ１，Ｃ２を搭載できるようにした。これにより、異なる機能を有する複数のチップが搭載される。以下、これについて説明する。
　近年、イメージセンサでは、センサ内での補正用の信号処理回路等の増加や、処理情報を保持するための必要メモリ数の増加から、センサ部と制御回路部とを３層以上のチップに分けて積層した３次元構造のイメージセンサが開発されている。また、ロジック回路、アナログ回路およびメモリ等の様々な機能を１つのチップにまとめたイメージセンサが考案されている。
　一般的なイメージセンサでは、センサチップの下には、２．５Ｖ以上の高い電源電圧を有するトランジスタを含むアナログ回路を混載できる２２ｎｍノードよりも古い世代の単一のテクノロジー・ノードの回路チップが配置されている。
　ところで、アナログ回路やロジック回路内で処理した信号を外部に高速で出力する場合には、２２ｎｍノードのロジック回路で実現することは難しく、５ｎｍノードのような最先端のロジック回路（ＩＦ回路）が必要となる。しかしながら、５ｎｍノード以降の、Ｆｉｎ－ＦＥＴ構造やゲート・オール・アラウンド（ＧＡＡ）構造等のトランジスタでは、電源電圧が２．５Ｖ以上となるような厚いゲート絶縁膜を有するトランジスタを形成することは構造上難しい。
　また、ＩＦ回路は、信号の劣化を低減するために、センサ側に形成した外部取り出し用のパッド電極に近い位置に配置することが望まれる。
　つまり、１つの回路チップに、５ｎｍノードのような低電源電圧を適用するコアトランジスタを含む最先端のロジック回路と、高い電源電圧を適用するトランジスタを含むアナログ回路とを混載させることはできないため、センサチップの下にはテクノロジー・ノードの異なる回路ブロックを配置できないという課題がある。
　これに対して本実施の形態では、例えば、支持基板３４０上にロジック回路３１０等の複数の回路チップが搭載された第２ＣｏＷ層３００上に、この第２ＣｏＷ層３００をウェハと見做して、テクノロジー・ノードが互いに異なる回路チップＣ１，Ｃ２を搭載し、これを第１ＣｏＷ層２００とした。これにより、センサ基板１００の下に、例えば２２ｎｍノードよりも古い世代のテクノロジー・ノードの回路チップＣ１（アナログ回路２１０）と、例えば７ｎｍノード以降の最先端のテクノロジー・ノードの回路チップＣ２（ＩＦ回路２２０，２３０，２４０，２５０）を配置することが可能となる。つまり、高電源電圧を適用するトランジスタを用いるアナログ処理と、最先端のロジック回路による高速外部処理とを実現することが可能となる。
　以上により、本実施の形態の撮像装置１では、センサ基板１００の下に、テクノロジー・ノードが互いに異なる、異なる機能を有する複数のチップを搭載できるようになる。よって、高機能な撮像装置を実現することが可能となる。
　以下に、上記実施の形態の変形例（変形例１～１０）について説明する。なお、以下の説明において上記実施の形態と同一の構成要素については同一符号を付してその説明は適宜省略する。
＜２．変形例＞
（２－１．変形例１）
　図９は、本開示の変形例１に係る撮像装置１Ａの断面構成の一例を模式的に表したものである。撮像装置１Ａは、上記実施の形態と同様に、センサ基板１００の下方に、第１ＣｏＷ層２００および第２ＣｏＷ層３００がこの順に積層されたものである。第１ＣｏＷ層２００には、テクノロジー・ノードが互いに異なる回路チップＣ１，Ｃ２が搭載されている。本変形例では、支持基板３４０に対して第１ＣｏＷ層２００の回路チップＣ１，Ｃ２がフェイスアップで、第２ＣｏＷ層３００の回路チップがフェイスダウンで積層されている点が、上記実施の形態とは異なる。
　撮像装置１Ａは、例えば次のようにして製造することができる。
　まず、図１０Ａに示したように、ロジック回路３１０、アプリケーションプロセッサ（ＡＰ）３２０およびメモリ３３０を構成する複数の回路チップをフェイスダウンで支持基板３４０に搭載する。次に、図１０Ｂに示したように、回路チップ間を絶縁膜で埋め込んだ後、例えばＣＭＰによって半導体層３０を薄膜化する。
　続いて、図１０Ｃに示したように、半導体層３０上に、表面にパッド部９２を有する配線層９０を形成し、第２ＣｏＷ層３００を形成する。次に、図１０Ｄに示したように、半導体基板１０の第１面１０Ｓ１に表面にパッド部４２を有する多層配線層４０が形成されたセンサ基板１００を別途形成する。
　続いて、図１０Ｅに示したように、アナログ回路２１０およびＩＦ回路２２０，２３０，２４０，２５０を構成する回路チップＣ１，Ｃ２を形成し、図１０Ｆに示したように、回路チップＣ１，Ｃ２をフェイスダウンでセンサ基板１００に搭載する。次に、回路チップＣ１，Ｃ２の間に絶縁膜７３を埋め込んだ後、例えばＣＭＰによって半導体層２０を薄膜化した後、表面にパッド部７２を有する配線層７０を形成する。
　続いて、図１０Ｇに示したように、センサ基板１００が積層された第１ＣｏＷ層２００と、第２ＣｏＷ層３００とを貼り合わせる。その後、図１０Ｈに示したように、例えばＣＭＰにより半導体基板１０を第２面１０Ｓ２側から薄膜化した後、パッド電極１３を露出させる開口Ｈおよびカラーフィルタ５１および受光レンズ５２を形成する。以上により、図９に示した撮像装置１Ａが完成する。
　このように本変形例の撮像装置１Ａでは、支持基板３４０に対して、第１ＣｏＷ層２００を構成するテクノロジー・ノードが互いに異なる回路チップＣ１，Ｃ２をフェイスアップで、第２ＣｏＷ層３００を構成する複数の回路チップをフェイスダウンで積層するようにした。これにより、上記実施の形態と同様の効果を得ることができる。
　また、配線層数が多い場合には、上記実施の形態のように、支持基板３４０に対して第１ＣｏＷ層２００を構成する回路チップＣ１，Ｃ２をフェイスダウンで、第２ＣｏＷ層３００を構成する回路チップをフェイスダウンで搭載した撮像装置１の方が、画素側との寄生容量や抵抗を減らすことができる。一方、配線層数が少ない場合には、本変形例のように、第１ＣｏＷ層を構成する回路チップＣ１，Ｃ２をフェイスアップで、第２ＣｏＷ層３００を構成する回路チップをフェイスダウンで積層した撮像装置１Ａの方が、製造工程を簡略化することができる。
（２－２．変形例２）
　図１１は、本開示の変形例２に係る撮像装置１Ｂの概略構成を表した分解斜視図である。上記実施の形態では、第１ＣｏＷ層２００に、例えば２２ｎｍノードよりも古い世代のテクノロジー・ノードの回路チップＣ１（アナログ回路２１０）と、例えば５ｎｍノードの最先端のテクノロジー・ノードのチップＣ２（ＩＦ回路２２０，２３０，２４０，２５０）とを搭載した例を示したが、これに限定されるものではない。
　例えば、図１１に示したように、第２ＣｏＷ層３００に設けられたメモリ３３０の上方には、ＩＦ回路２２０，２３０，２４０とは異なるテクノロジー・ノードの回路チップ（例えば、最先端のロジック回路２６０）を搭載するようにしてもよい。
　また、ロジック回路２６０は、図１２に示したように、第２ＣｏＷ層３００に搭載されたメモリ３３０と１または複数の接続配線によって接続されるようにしてもよい。
　これにより、上記実施の形態のように、ロジック回路とメモリ回路とを横方向（ＸＹ平面方向）で信号処理するよりも、縦方向（Ｚ軸方向）に接続する方が配線長を短くすることができるため、ロジック回路とメモリ回路との間の信号の遅延を縮小すると共に、消費電力を削減することが可能となる。
（２－３．変形例３）
　図１３は、本開示の変形例３に係る撮像装置１Ｃの概略構成を表した分解斜視図である。上記実施の形態では、第１ＣｏＷ層２００に、アナログ回路２１０（回路チップＣ１）と、ＩＦ回路２２０，２３０，２４０，２５０（回路チップＣ２）とを搭載した例を示したが、第１ＣｏＷ層２００にはその他の機能を有する回路チップを搭載するようにしてもよい。
　例えば、図１３に示したように、Magnetoresistive Random Access Memory（ＭＲＡＭ）等のメモリ（メモリ２７０）をチップ化して搭載するようにしてもよい。
　これにより、メモリ不足を解消することができる。また、第２ＣｏＷ層３００に搭載されたアプリケーションプロセッサ（ＡＰ）３２０とのメモリアクセスを３次元的に接続できるようになる。よって、配線長を短くすることができるため、配線抵抗（Ｒ）および配線容量（Ｃ）による信号の遅延を縮小すると共に、消費電力を削減することが可能となる。
（２－４．変形例４）
　図１４は、本開示の変形例４に係る撮像装置１Ｄの概略構成を表した分解斜視図である。第１ＣｏＷ層２００に搭載された回路チップの一部を第２ＣｏＷ層３００に搭載するようにしてもよい。
　一例として、例えばＩＦ回路２５０の形成面積が大きく第１ＣｏＷ層２００に載りきらない場合には、図１４に示したように、ＩＦ回路２５０の回路チップを、例えば２つの回路チップ（ＩＦ回路２５０－１，２５０－２）に分け、一方を第２ＣｏＷ層３００に搭載し、それぞれを１または複数の接続配線にて接続するようにしてもよい。その際には、ＩＦ回路２５０－１，２５０－２は最短となるように配置することが好ましく、図１４に示したように、平面視において重畳されるように上下に配置することが好ましい。
（２－５．変形例５）
　図１５は、本開示の変形例５に係る撮像装置１Ｅの概略構成の一例を表した分解斜視図である。例えば、上記実施の形態等において第１ＣｏＷ層２００に搭載されたＩＦ回路２５０は、図１５に示したように、予め、メモリ３３０に積層された２層チップとして第２ＣｏＷ層３００に搭載するようにしてもよい。
　あるいは、図１６に示したように、予め、ＩＦ回路２５０とメモリ３３０とを積層して第１ＣｏＷ層２００に搭載するようにしてもよい。
　なお、上記のように２層チップとして形成されるチップの種類は限定されず、上記のように互いに異なる機能を有する回路チップ（例えば、ＩＦ回路２５０とメモリ３３０）を積層するようにしてもよいし、同じ機能を有する回路チップ（例えば、ロジック回路同時）を積層するようにしてもよい。
（２－６．変形例６）
　図１７は、本開示の変形例６に係る撮像装置１Ｆの断面構成の一例を模式的に表したものである。上記実施の形態では、センサ基板１００の下方に、２つのチップオンウェハ（ＣｏＷ）構造を有する層（第１ＣｏＷ層２００および第２ＣｏＷ層３００）を積層した例を示したが、これに限定されるものではない。
　例えば、図１７に示したように、第１ＣｏＷ層２００と第２ＣｏＷ層３００との間に、テクノロジー・ノードが互いに異なる回路チップＣ３，Ｃ４が搭載された第３ＣｏＷ層５００を配設するようにしてもよい。
（２－７．変形例７）
　図２４は、本開示の変形例７に係る撮像装置１Ｆの断面構成の一例を模式的に表したものである。撮像装置１Ｆは、上記実施の形態と同様に、センサ基板１００の下方に、第１ＣｏＷ層２００および第２ＣｏＷ層３００がこの順に積層されたものである。第１ＣｏＷ層２００には、テクノロジー・ノードが互いに異なる回路チップＣ１，Ｃ２が搭載されている。
　上記実施の形態の撮像装置１では、第１ＣｏＷ層２００および第２ＣｏＷ層３００に搭載された回路チップそれぞれにおいて、半導体層２０，３０がフィン２１，３１部分以外全て除去されている例を示したが、これに限定されるものではない。本変形例の撮像装置１Ｆは、第１ＣｏＷ層２００および第２ＣｏＷ層３００に搭載された回路チップそれぞれにおいて、複数のフィン２１，３１の下部に連続する半導体層２０，３０が残っている点が、上記実施の形態とは異なる。更に、本変形例では、第１ＣｏＷ層２００および第２ＣｏＷ層３００それぞれの半導体層２０，３０を貫通する貫通配線２３，３３が設けられている点が上記実施の形態とは異なる。
　貫通配線２３は、半導体層２０の表面２０Ｓ１側に設けられたゲート６１１を含む配線６１と、センサ基板１００との貼り合わせに用いられるパッド部７２とを電気的に接続するものである。半導体層２０を貫通する貫通配線２３は、その周囲に設けられた絶縁膜２４によって半導体層２０と電気的に絶縁されている。貫通配線３３は、半導体層３０の表面３０Ｓ１側に設けられたゲート８１１を含む配線８１と、第１ＣｏＷ層２００との貼り合わせに用いられるパッド部９２とを電気的に接続するものである。半導体層３０を貫通する貫通配線３３は、その周囲に設けられた絶縁膜３４によって半導体層３０と電気的に絶縁されている。
　貫通配線２３は、センサ画素１１毎、あるいは、複数のセンサ画素１１毎に１または複数設けられている。図２５および図２６は、画素アレイ部１１０における等価回路図の一例を表したものである。例えば、図２５に示したように、１つのセンサ画素１１に対して、例えば、４つのトランジスタ、具体的には、増幅トランジスタＡＭＰ、選択トランジスタＳＥＬ、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧを含むアナログ回路２１０（例えば、画素回路）が設けられる場合には、フローティングディフュージョンＦＤと、例えば増幅トランジスタＡＭＰのゲートとを接続する貫通配線２３が、センサ画素１１毎に１つ設けられる。例えば、図２６に示したように、複数のセンサ画素１１（図２６では、４つのセンサ画素１１Ａ，１１Ｂ，１１Ｃ，１１Ｄ）が１つのアナログ回路２１０を共有する場合には、それぞれのセンサ画素１１Ａ，１１Ｂ，１１Ｃ，１１ＤのフローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４と、例えば増幅トランジスタＡＭＰのゲートとを接続する貫通配線２３が、４つのセンサ画素１１毎に１つ設けられる。貫通配線３３についても同様である。なお、貫通配線２３は、フローティングディフュージョンＦＤとアナログ回路２１０とを接続する配線に限らず、例えば、センサ基板１００を構成する半導体基板１０に対して基準電位を供給するために、半導体基板１０と基準電位線とを接続する配線等も含まれる。また、上記実施の形態等のビアＶ２も上述した貫通配線２３と同様に、センサ画素１１毎、あるいは、複数のセンサ画素１１毎に１または複数設けられている。
　貫通配線２３，３３は、例えば、導電層と密着層を兼ねたバリア層とからなる。導電層の材料としては、例えば、タングステン（Ｗ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、銅（Ｃｕ）、アルミニウム（Ａｌ）またはモリブデン（Ｍｏ）が挙げられる。バリア層は、例えば、タンタル（Ｔａ）、チタン（Ｔｉ）および窒素（Ｎ）のいずれかまたは全て含んで形成される。貫通配線２３，３３は、例えば、バリア層を成膜した後、導電層を例えばＣＶＤ法を用いて成膜して貫通孔を充填することにより形成される。貫通配線２３，３３の直径は、例えば、７０ｎｍが一般的であるが、１０ｎｍ～５００ｎｍの大きさとしてもよい。
　このように本変形例の撮像装置１Ｆでは、第１ＣｏＷ層２００および第２ＣｏＷ層３００に搭載された回路チップそれぞれにおいて、複数のフィン２１，３１の下部に連続する半導体層２０，３０が残すようにした。これにより、上記実施の形態の効果に加えて、各半導体層２０，３０に対して基準電位を印加するコンタクト領域を形成できるようになるため、各回路上でグラウンド電位を用いることが可能となる。
（２－８．変形例８）
　図２７は、本開示の変形例８に係る撮像装置１Ｇの断面構成の一例を模式的に表したものである。撮像装置１Ｇは、上記実施の形態と同様に、センサ基板１００の下方に、第１ＣｏＷ層２００および第２ＣｏＷ層３００がこの順に積層されたものである。第１ＣｏＷ層２００には、テクノロジー・ノードが互いに異なる回路チップＣ１，Ｃ２が搭載されている。
　上記変形例７の撮像装置１Ｆでは、貫通配線２３がゲート６１１を含む配線６１に接続されている例を示したが、これに限定されるものではない。本変形例の撮像装置１Ｇでは、貫通配線２３が配線６１よりも上層に設けられる、例えば、Ｃｕ，Ｗ，Ｃｏ，Ｒｕ，Ｍｏ，Ａｌ等の金属材料を用いて形成された配線６４と、センサ基板１００との貼り合わせに用いられるパッド部７２とを接続するようにした。
　このような構成においても、上記実施の形態と同様の効果を得ることができる。
（２－９．変形例９）
　図２８は、本開示の変形例９に係る撮像装置１Ｈの断面構成の一例を模式的に表したものである。撮像装置１Ｈは、上記実施の形態と同様に、センサ基板１００の下方に、第１ＣｏＷ層２００および第２ＣｏＷ層３００がこの順に積層されたものである。第１ＣｏＷ層２００には、テクノロジー・ノードが互いに異なる回路チップＣ１，Ｃ２が搭載されている。
　本変形例の撮像装置１Ｈでは、支持基板３４０に対して第１ＣｏＷ層２００の回路チップＣ１，Ｃ２および第２ＣｏＷ層３００の回路チップがそれぞれフェイスアップで積層されている点が、上記実施の形態とは異なる。換言すると、センサ基板１００と第１ＣｏＷ層２００とは、半導体基板１０の第１面１０Ｓ１と半導体層２０の表面２０Ｓ１とが向かい合うようにフェイストゥーフェイスで積層されている。第１ＣｏＷ層２００と第２ＣｏＷ層３００とは、半導体層２０の裏面２０Ｓ２と半導体層３０の表面３０Ｓ１とが向かい合うようにバックトゥーフェイスで積層されている。
　このような構成においても、上記実施の形態と同様の効果を得ることができる。
（２－１０．変形例１０）
　図２９は、本開示の変形例１０に係る撮像装置１Ｉの断面構成の一例を模式的に表したものである。撮像装置１Ｉは、上記実施の形態と同様に、センサ基板１００の下方に、第１ＣｏＷ層２００および第２ＣｏＷ層３００がこの順に積層されたものである。第１ＣｏＷ層２００には、テクノロジー・ノードが互いに異なる回路チップＣ１，Ｃ２が搭載されている。
　上記変形例９では、第１ＣｏＷ層２００に搭載された回路チップそれぞれにおいて、半導体層２０がフィン２１部分以外全て除去されている例を示したが、これに限定されるものではない。本変形例の撮像装置１Ｉは、上記変形例７と同様に、第１ＣｏＷ層２００に搭載された回路チップそれぞれにおいて、複数のフィン２１の下部に連続する半導体層２０を残し、半導体層２０を貫通する貫通配線２３を用いて第１ＣｏＷ層２００と第２ＣｏＷ層３００とを電気的に接続するようにしたものである。
　これにより、本変形例の撮像装置１Ｆでは、上記変形例７と同様に、上記実施の形態の効果に加えて、各半導体層２０，３０に対して基準電位を印加するコンタクト領域を形成できるようになるため、各回路上でグラウンド電位を用いることが可能となる。
＜３．適用例＞
　図１８は、上記実施の形態および変形例１～１０に係る撮像装置（例えば、撮像装置１）を備えた撮像システム２の概略構成の一例を表したものである。
　撮像システム２は、例えば、デジタルスチルカメラやビデオカメラ等のカメラや、スマートフォンやタブレット型端末等の携帯端末装置等の電子機器である。撮像システム２は、例えば、上記実施の形態およびその変形例に係る撮像装置（例えば、撮像装置１）、光学系２４１、シャッタ装置２４２、ＤＳＰ回路２４３、フレームメモリ２４４、表示部２４５、記憶部２４６、操作部２４７および電源部２４８を備えている。撮像システム２において、上記実施の形態およびその変形例に係る撮像装置１、ＤＳＰ回路２４３、フレームメモリ２４４、表示部２４５、記憶部２４６、操作部２４７および電源部２４８は、バスライン２４９を介して相互に接続されている。
　上記実施の形態およびその変形例に係る撮像装置（例えば、撮像装置１）は、入射光に応じた画像データを出力する。光学系２４１は、１枚または複数枚のレンズを有して構成され、被写体からの光（入射光）を撮像装置１に導き、撮像装置１の受光面に結像させる。シャッタ装置２４２は、光学系２４１および撮像装置１の間に配置され、駆動回路の制御に従って、撮像装置１への光照射期間および遮光期間を制御する。ＤＳＰ回路２４３は、撮像装置１から出力される信号（画像データ）を処理する信号処理回路である。フレームメモリ２４４は、ＤＳＰ回路２４３により処理された画像データを、フレーム単位で一時的に保持する。表示部２４５は、例えば、液晶パネルや有機ＥＬ（Electro Luminescence）パネル等のパネル型表示装置からなり、撮像装置１で撮像された動画又は静止画を表示する。記憶部２４６は、撮像装置１で撮像された動画又は静止画の画像データを、半導体メモリやハードディスク等の記録媒体に記録する。操作部２４７は、ユーザによる操作に従い、撮像システム２が有する各種の機能についての操作指令を発する。電源部２４８は、撮像装置１、ＤＳＰ回路２４３、フレームメモリ２４４、表示部２４５、記憶部２４６および操作部２４７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
　次に、撮像システム２における撮像手順について説明する。
　図１９は、撮像システム２における撮像動作のフローチャートの一例を表す。ユーザは、操作部２４７を操作することにより撮像開始を指示する（ステップＳ１０１）。すると、操作部２４７は、撮像指令を撮像装置１に送信する（ステップＳ１０２）。撮像装置１（具体的にはシステム制御回路）は、撮像指令を受けると、所定の撮像方式での撮像を実行する（ステップＳ１０３）。
　撮像装置１は、撮像により得られた画像データをＤＳＰ回路２４３に出力する。ここで、画像データとは、フローティングディフュージョンＦＤに一時的に保持された電荷に基づいて生成された画素信号の全画素分のデータである。ＤＳＰ回路２４３は、撮像装置１から入力された画像データに基づいて所定の信号処理（例えばノイズ低減処理など）を行う（ステップＳ１０４）。ＤＳＰ回路２４３は、所定の信号処理がなされた画像データをフレームメモリ２４４に保持させ、フレームメモリ２４４は、画像データを記憶部２４６に記憶させる（ステップＳ１０５）。このようにして、撮像システム２における撮像が行われる。
　本適用例では、上記実施の形態およびその変形例１～１０に係る撮像装置（例えば、撮像装置１）が撮像システム２に適用される。これにより、撮像装置１を小型化もしくは高精細化することができるので、小型もしくは高精細な撮像システム２を提供することができる。
＜４．応用例＞
（移動体への応用例）
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図２０は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図２０に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（ｉｎｔｅｒｆａｃｅ）１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Ａｄｖａｎｃｅｄ　Ｄｒｉｖｅｒ　Ａｓｓｉｓｔａｎｃｅ　Ｓｙｓｔｅｍ）の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図５７の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図２１は、撮像部１２０３１の設置位置の例を示す図である。
　図２１では、車両１２１００は、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
　撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。撮像部１２１０１及び１２１０５で取得される前方の画像は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図２１には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　以上、本開示に係る技術が適用され得る移動体制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部１２０３１に適用され得る。具体的には、上記実施の形態およびその変形例に係る撮像装置１は、撮像部１２０３１に適用することができる。撮像部１２０３１に本開示に係る技術を適用することにより、ノイズの少ない高精細な撮影画像を得ることができるので、移動体制御システムにおいて撮影画像を利用した高精度な制御を行うことができる。
（内視鏡手術システムへの応用例）
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、内視鏡手術システムに適用されてもよい。
　図２２は、本開示に係る技術（本技術）が適用され得る内視鏡手術システムの概略的な構成の一例を示す図である。
　図２２では、術者（医師）１１１３１が、内視鏡手術システム１１０００を用いて、患者ベッド１１１５３上の患者１１１３２に手術を行っている様子が図示されている。図示するように、内視鏡手術システム１１０００は、内視鏡１１１００と、気腹チューブ１１１１１やエネルギー処置具１１１１２等の、その他の術具１１１１０と、内視鏡１１１００を支持する支持アーム装置１１１２０と、内視鏡下手術のための各種の装置が搭載されたカート１１２００と、から構成される。
　内視鏡１１１００は、先端から所定の長さの領域が患者１１１３２の体腔内に挿入される鏡筒１１１０１と、鏡筒１１１０１の基端に接続されるカメラヘッド１１１０２と、から構成される。図示する例では、硬性の鏡筒１１１０１を有するいわゆる硬性鏡として構成される内視鏡１１１００を図示しているが、内視鏡１１１００は、軟性の鏡筒を有するいわゆる軟性鏡として構成されてもよい。
　鏡筒１１１０１の先端には、対物レンズが嵌め込まれた開口部が設けられている。内視鏡１１１００には光源装置１１２０３が接続されており、当該光源装置１１２０３によって生成された光が、鏡筒１１１０１の内部に延設されるライトガイドによって当該鏡筒の先端まで導光され、対物レンズを介して患者１１１３２の体腔内の観察対象に向かって照射される。なお、内視鏡１１１００は、直視鏡であってもよいし、斜視鏡又は側視鏡であってもよい。
　カメラヘッド１１１０２の内部には光学系及び撮像素子が設けられており、観察対象からの反射光（観察光）は当該光学系によって当該撮像素子に集光される。当該撮像素子によって観察光が光電変換され、観察光に対応する電気信号、すなわち観察像に対応する画像信号が生成される。当該画像信号は、ＲＡＷデータとしてカメラコントロールユニット（ＣＣＵ：　Ｃａｍｅｒａ　Ｃｏｎｔｒｏｌ　Ｕｎｉｔ）１１２０１に送信される。
　ＣＣＵ１１２０１は、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）やＧＰＵ（Ｇｒａｐｈｉｃｓ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）等によって構成され、内視鏡１１１００及び表示装置１１２０２の動作を統括的に制御する。さらに、ＣＣＵ１１２０１は、カメラヘッド１１１０２から画像信号を受け取り、その画像信号に対して、例えば現像処理（デモザイク処理）等の、当該画像信号に基づく画像を表示するための各種の画像処理を施す。
　表示装置１１２０２は、ＣＣＵ１１２０１からの制御により、当該ＣＣＵ１１２０１によって画像処理が施された画像信号に基づく画像を表示する。
　光源装置１１２０３は、例えばＬＥＤ（Ｌｉｇｈｔ　Ｅｍｉｔｔｉｎｇ　Ｄｉｏｄｅ）等の光源から構成され、術部等を撮影する際の照射光を内視鏡１１１００に供給する。
　入力装置１１２０４は、内視鏡手術システム１１０００に対する入力インタフェースである。ユーザは、入力装置１１２０４を介して、内視鏡手術システム１１０００に対して各種の情報の入力や指示入力を行うことができる。例えば、ユーザは、内視鏡１１１００による撮像条件（照射光の種類、倍率及び焦点距離等）を変更する旨の指示等を入力する。
　処置具制御装置１１２０５は、組織の焼灼、切開又は血管の封止等のためのエネルギー処置具１１１１２の駆動を制御する。気腹装置１１２０６は、内視鏡１１１００による視野の確保及び術者の作業空間の確保の目的で、患者１１１３２の体腔を膨らめるために、気腹チューブ１１１１１を介して当該体腔内にガスを送り込む。レコーダ１１２０７は、手術に関する各種の情報を記録可能な装置である。プリンタ１１２０８は、手術に関する各種の情報を、テキスト、画像又はグラフ等各種の形式で印刷可能な装置である。
　なお、内視鏡１１１００に術部を撮影する際の照射光を供給する光源装置１１２０３は、例えばＬＥＤ、レーザ光源又はこれらの組み合わせによって構成される白色光源から構成することができる。ＲＧＢレーザ光源の組み合わせにより白色光源が構成される場合には、各色（各波長）の出力強度及び出力タイミングを高精度に制御することができるため、光源装置１１２０３において撮像画像のホワイトバランスの調整を行うことができる。また、この場合には、ＲＧＢレーザ光源それぞれからのレーザ光を時分割で観察対象に照射し、その照射タイミングに同期してカメラヘッド１１１０２の撮像素子の駆動を制御することにより、ＲＧＢそれぞれに対応した画像を時分割で撮像することも可能である。当該方法によれば、当該撮像素子にカラーフィルタを設けなくても、カラー画像を得ることができる。
　また、光源装置１１２０３は、出力する光の強度を所定の時間ごとに変更するようにその駆動が制御されてもよい。その光の強度の変更のタイミングに同期してカメラヘッド１１１０２の撮像素子の駆動を制御して時分割で画像を取得し、その画像を合成することにより、いわゆる黒つぶれ及び白とびのない高ダイナミックレンジの画像を生成することができる。
　また、光源装置１１２０３は、特殊光観察に対応した所定の波長帯域の光を供給可能に構成されてもよい。特殊光観察では、例えば、体組織における光の吸収の波長依存性を利用して、通常の観察時における照射光（すなわち、白色光）に比べて狭帯域の光を照射することにより、粘膜表層の血管等の所定の組織を高コントラストで撮影する、いわゆる狭帯域光観察（Ｎａｒｒｏｗ　Ｂａｎｄ　Ｉｍａｇｉｎｇ）が行われる。あるいは、特殊光観察では、励起光を照射することにより発生する蛍光により画像を得る蛍光観察が行われてもよい。蛍光観察では、体組織に励起光を照射し当該体組織からの蛍光を観察すること（自家蛍光観察）、又はインドシアニングリーン（ＩＣＧ）等の試薬を体組織に局注するとともに当該体組織にその試薬の蛍光波長に対応した励起光を照射し蛍光像を得ること等を行うことができる。光源装置１１２０３は、このような特殊光観察に対応した狭帯域光及び／又は励起光を供給可能に構成され得る。
　図２３は、図２２に示すカメラヘッド１１１０２及びＣＣＵ１１２０１の機能構成の一例を示すブロック図である。
　カメラヘッド１１１０２は、レンズユニット１１４０１と、撮像部１１４０２と、駆動部１１４０３と、通信部１１４０４と、カメラヘッド制御部１１４０５と、を有する。ＣＣＵ１１２０１は、通信部１１４１１と、画像処理部１１４１２と、制御部１１４１３と、を有する。カメラヘッド１１１０２とＣＣＵ１１２０１とは、伝送ケーブル１１４００によって互いに通信可能に接続されている。
　レンズユニット１１４０１は、鏡筒１１１０１との接続部に設けられる光学系である。鏡筒１１１０１の先端から取り込まれた観察光は、カメラヘッド１１１０２まで導光され、当該レンズユニット１１４０１に入射する。レンズユニット１１４０１は、ズームレンズ及びフォーカスレンズを含む複数のレンズが組み合わされて構成される。
　撮像部１１４０２は、撮像素子で構成される。撮像部１１４０２を構成する撮像素子は、１つ（いわゆる単板式）であってもよいし、複数（いわゆる多板式）であってもよい。撮像部１１４０２が多板式で構成される場合には、例えば各撮像素子によってＲＧＢそれぞれに対応する画像信号が生成され、それらが合成されることによりカラー画像が得られてもよい。あるいは、撮像部１１４０２は、３Ｄ（Ｄｉｍｅｎｓｉｏｎａｌ）表示に対応する右目用及び左目用の画像信号をそれぞれ取得するための１対の撮像素子を有するように構成されてもよい。３Ｄ表示が行われることにより、術者１１１３１は術部における生体組織の奥行きをより正確に把握することが可能になる。なお、撮像部１１４０２が多板式で構成される場合には、各撮像素子に対応して、レンズユニット１１４０１も複数系統設けられ得る。
　また、撮像部１１４０２は、必ずしもカメラヘッド１１１０２に設けられなくてもよい。例えば、撮像部１１４０２は、鏡筒１１１０１の内部に、対物レンズの直後に設けられてもよい。
　駆動部１１４０３は、アクチュエータによって構成され、カメラヘッド制御部１１４０５からの制御により、レンズユニット１１４０１のズームレンズ及びフォーカスレンズを光軸に沿って所定の距離だけ移動させる。これにより、撮像部１１４０２による撮像画像の倍率及び焦点が適宜調整され得る。
　通信部１１４０４は、ＣＣＵ１１２０１との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４０４は、撮像部１１４０２から得た画像信号をＲＡＷデータとして伝送ケーブル１１４００を介してＣＣＵ１１２０１に送信する。
　また、通信部１１４０４は、ＣＣＵ１１２０１から、カメラヘッド１１１０２の駆動を制御するための制御信号を受信し、カメラヘッド制御部１１４０５に供給する。当該制御信号には、例えば、撮像画像のフレームレートを指定する旨の情報、撮像時の露出値を指定する旨の情報、並びに／又は撮像画像の倍率及び焦点を指定する旨の情報等、撮像条件に関する情報が含まれる。
　なお、上記のフレームレートや露出値、倍率、焦点等の撮像条件は、ユーザによって適宜指定されてもよいし、取得された画像信号に基づいてＣＣＵ１１２０１の制御部１１４１３によって自動的に設定されてもよい。後者の場合には、いわゆるＡＥ（Ａｕｔｏ　Ｅｘｐｏｓｕｒｅ）機能、ＡＦ（Ａｕｔｏ　Ｆｏｃｕｓ）機能及びＡＷＢ（Ａｕｔｏ　Ｗｈｉｔｅ　Ｂａｌａｎｃｅ）機能が内視鏡１１１００に搭載されていることになる。
　カメラヘッド制御部１１４０５は、通信部１１４０４を介して受信したＣＣＵ１１２０１からの制御信号に基づいて、カメラヘッド１１１０２の駆動を制御する。
　通信部１１４１１は、カメラヘッド１１１０２との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４１１は、カメラヘッド１１１０２から、伝送ケーブル１１４００を介して送信される画像信号を受信する。
　また、通信部１１４１１は、カメラヘッド１１１０２に対して、カメラヘッド１１１０２の駆動を制御するための制御信号を送信する。画像信号や制御信号は、電気通信や光通信等によって送信することができる。
　画像処理部１１４１２は、カメラヘッド１１１０２から送信されたＲＡＷデータである画像信号に対して各種の画像処理を施す。
　制御部１１４１３は、内視鏡１１１００による術部等の撮像、及び、術部等の撮像により得られる撮像画像の表示に関する各種の制御を行う。例えば、制御部１１４１３は、カメラヘッド１１１０２の駆動を制御するための制御信号を生成する。
　また、制御部１１４１３は、画像処理部１１４１２によって画像処理が施された画像信号に基づいて、術部等が映った撮像画像を表示装置１１２０２に表示させる。この際、制御部１１４１３は、各種の画像認識技術を用いて撮像画像内における各種の物体を認識してもよい。例えば、制御部１１４１３は、撮像画像に含まれる物体のエッジの形状や色等を検出することにより、鉗子等の術具、特定の生体部位、出血、エネルギー処置具１１１１２の使用時のミスト等を認識することができる。制御部１１４１３は、表示装置１１２０２に撮像画像を表示させる際に、その認識結果を用いて、各種の手術支援情報を当該術部の画像に重畳表示させてもよい。手術支援情報が重畳表示され、術者１１１３１に提示されることにより、術者１１１３１の負担を軽減することや、術者１１１３１が確実に手術を進めることが可能になる。
　カメラヘッド１１１０２及びＣＣＵ１１２０１を接続する伝送ケーブル１１４００は、電気信号の通信に対応した電気信号ケーブル、光通信に対応した光ファイバ、又はこれらの複合ケーブルである。
　ここで、図示する例では、伝送ケーブル１１４００を用いて有線で通信が行われていたが、カメラヘッド１１１０２とＣＣＵ１１２０１との間の通信は無線で行われてもよい。
　以上、本開示に係る技術が適用され得る内視鏡手術システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、内視鏡１１１００のカメラヘッド１１１０２に設けられた撮像部１１４０２に好適に適用され得る。撮像部１１４０２に本開示に係る技術を適用することにより、撮像部１１４０２を小型化もしくは高精細化することができるので、小型もしくは高精細な内視鏡１１１００を提供することができる。
　以上、実施の形態および変形例１～１０ならびに適用例および応用例を挙げて本開示を説明したが、本開示は上記実施の形態等に限定されるものではなく、種々変形が可能である。
　なお、本明細書中に記載された効果は、あくまで例示である。本開示の効果は、本明細書中に記載された効果に限定されるものではない。本開示が、本明細書中に記載された効果以外の効果を持っていてもよい。
　なお、本開示は以下のような構成をとることも可能である。以下の構成の本技術によれば、テクノロジー・ノードが互いに異なる第１の回路チップおよび第２の回路チップが搭載されたチップオンウェハ構造を有する第１の構造体層を、チップオンウェハ構造を有する第２の構造体層に積層するようにした。これにより、異なる機能を有する複数のチップが搭載される。よって、高機能化が可能な半導体装置および撮像装置を実現することが可能となる。
（１）
　テクノロジー・ノードが互いに異なる第１の回路チップおよび第２の回路チップが搭載されたチップオンウェハ構造を有する第１の構造体層と、
　前記第１の構造体層に積層されたチップオンウェハ構造を有する第２の構造体層と
　を備えた半導体装置。
（２）
　前記第１の回路チップと前記第２の回路チップとは、最小電源電圧が互いに異なる、前記（１）に記載の半導体装置。
（３）
　前記第１の回路チップと前記第２の回路チップとは、それぞれを構成する１または複数のトランジスタの絶縁膜の膜厚が互いに異なる、前記（１）または（２）に記載の半導体装置。
（４）
　前記第１の回路チップと前記第２の回路チップとは、それぞれを構成する複数のトランジスタの最小ゲートピッチが互いに異なる、前記（１）乃至（３）のうちのいずれか１つに記載の半導体装置。
（５）
　前記第１の回路チップと前記第２の回路チップとは、それぞれの最小配線ピッチが互いに異なる、前記（１）乃至（４）のうちのいずれか１つに記載の半導体装置。
（６）
　前記第１の構造体層は、同一または異なる機能を有する回路が積層形成された多層構造を有する第３の回路チップをさらに含む、前記（１）乃至（５）のうちのいずれか１つに記載の撮像装置。
（７）
　前記第２の構造体層は、同一または異なる機能を有する回路が積層形成された多層構造を有する第４の回路チップをさらに含む、前記（１）乃至（６）のうちのいずれか１つに記載の撮像装置。
（８）
　光電変換を行う１または複数のセンサ画素を有するセンサ基板と、
　前記センサ基板に積層され、テクノロジー・ノードが互いに異なる第１の回路チップおよび第２の回路チップが搭載された第１の構造体層と、
　前記第１の構造体層に積層されたチップオンウェハ構造を有する第２の構造体層と
　を備えた撮像装置。
（９）
　前記センサ基板は、前記１または複数のセンサ画素がアレイ状に配置されてなる画素アレイ部と、前記画素アレイ部の周囲に設けられた周辺部とをさらに有し、
　前記第１の回路チップは、平面視において前記画素アレイ部に配置され、
　前記第２の回路チップは、平面視において前記周辺部に配置されている、前記（８）に記載の撮像装置。
（１０）
　前記第１の回路チップには、前記１または複数のセンサ画素において生成された画素信号を増幅し、デジタル信号に変換するアナログ回路が設けられ、
　前記第２の回路チップには、前記デジタル信号を外部に出力するインタフェース回路が設けられている、前記（９）に記載の撮像装置。
（１１）
　前記アナログ回路は、画素単位または前記センサ画素から出力された電荷を一時的に保持する電荷保持部を共有する共有画素単位で設けられている、前記（１０）に記載の撮像装置。
（１２）
　前記第１の回路チップを貫通する１または複数の貫通配線をさらに有し、
　前記アナログ回路は、前記画素単位または前記共有画素単位で前記１または複数の貫通配線を介して電気的に接続されている、前記（１１）に記載の撮像装置。
（１３）
　前記第２の構造体層は、前記アナログ回路において変換された前記デジタル信号を補正および信号変調処理する第１のロジック回路が設けられた第５の回路チップを有する、前記（１０）乃至（１２）のうちのいずれか１つに記載の撮像装置。
（１４）
　前記第２の構造体層は、機械学習する第２のロジック回路を含む第６の回路チップおよび前記機械学習により得られたデータを記憶する第１のメモリチップをさらに有する、前記（１３）に記載の撮像装置。
（１５）
　前記センサ基板は、光入射面となる第１の面および前記第１の面とは反対側の第２の面を有する、前記１または複数のセンサ画素が設けられた半導体基板と、前記第２の面側に設けられた多層配線層とを有し、
　前記第１の構造体層は、前記第１の回路チップおよび前記第２の回路チップに設けられたトランジスタを構成する第１の半導体層の裏面が前記半導体基板の前記第２の面と対向するように積層され、
　前記第２の構造体層は、搭載されたチップに設けられたトランジスタを構成する第２の半導体層の裏面が、前記第１の半導体層の表面と対向するように前記第１の構造体層に積層されている、前記（８）乃至（１４）のうちのいずれか１つに記載の撮像装置。
（１６）
　前記センサ基板は、光入射面となる第１の面および前記第１の面とは反対側の第２の面を有する、前記１または複数のセンサ画素が設けられた半導体基板と、前記第２の面側に設けられた多層配線層とを有し、
　前記第１の構造体層は、前記第１の回路チップおよび前記第２の回路チップに設けられたトランジスタを構成する第１の半導体層の表面が前記半導体基板の前記第２の面と対向するように積層され、
　前記第２の構造体層は、搭載されたチップに設けられたトランジスタを構成する第２の半導体層の裏面が、前記第１の半導体層の裏面と対向するように、前記第１の構造体層に積層されている、前記（８）乃至（１４）のうちのいずれか１つに記載の撮像装置。
（１７）
　前記センサ基板は、光入射面となる第１の面および前記第１の面とは反対側の第２の面を有する、前記１または複数のセンサ画素が設けられた半導体基板と、前記第２の面側に設けられた多層配線層とを有し、
　前記第１の構造体層は、前記第１の回路チップおよび前記第２の回路チップに設けられたトランジスタを構成する第１の半導体層の表面が前記半導体基板の前記第２の面と対向するように積層され、
　前記第２の構造体層は、搭載されたチップに設けられたトランジスタを構成する第２の半導体層の表面が、前記第１の半導体層の裏面と対向するように、前記第１の構造体層に積層されている、前記（８）乃至（１４）のうちのいずれか１つに記載の撮像装置。
（１８）
　前記センサ基板と前記第１の構造体層および前記第１の構造体層と前記第２の構造体層は、それぞれ、金属接合により貼り合わされ、互いに電気的に接続されている、前記（８）乃至（１７）のうちのいずれか１つに記載の撮像装置。
（１９）
　前記第１の構造体層は、前記インタフェース回路とは異なるテクノロジー・ノードの異なる第３のロジック回路をさらに有する、前記（１０）乃至（１８）のうちのいずれか１つに記載の撮像装置。
（２０）
　前記第１の構造体層は、第２のメモリチップをさらに有する、前記（８）乃至（１９）のうちのいずれか１つに記載の撮像装置。
（２１）
　テクノロジー・ノードが互いに異なる第１の回路チップおよび第２の回路チップが搭載された第１の構造体層と、
　前記第１の構造体層に積層されると共に、複数のチップが搭載された第２の構造体層と
　を備えた半導体装置。
（２２）
　前記第１の構造体層は、前記第１の回路チップと前記第２の回路チップとの間に設けられた絶縁膜をさらに有する、前記（２１）に記載の半導体装置。
（２３）
　前記第１の回路チップは、少なくとも第１の半導体層および第１の配線層を含む、前記（２１）または（２２）に記載の半導体装置。
（２４）
　前記第２の回路チップは、少なくとも第２の半導体層および第２の配線層を含む、前記（２１）乃至（２３）のうちのいずれか１つに記載の半導体装置。
　本出願は、日本国特許庁において２０２２年６月１６日に出願された日本特許出願番号２０２２－０９７５５４号を基礎として優先権を主張するものであり、この出願の全ての内容を参照によって本出願に援用する。
　当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

Claims (24)

  1. 　テクノロジー・ノードが互いに異なる第１の回路チップおよび第２の回路チップが搭載されたチップオンウェハ構造を有する第１の構造体層と、
    　前記第１の構造体層に積層されたチップオンウェハ構造を有する第２の構造体層と
    　を備えた半導体装置。
  2. 　前記第１の回路チップと前記第２の回路チップとは、最小電源電圧が互いに異なる、請求項１に記載の半導体装置。
  3. 　前記第１の回路チップと前記第２の回路チップとは、それぞれを構成する１または複数のトランジスタの絶縁膜の膜厚が互いに異なる、請求項１に記載の半導体装置。
  4. 　前記第１の回路チップと前記第２の回路チップとは、それぞれを構成する複数のトランジスタの最小ゲートピッチが互いに異なる、請求項１に記載の半導体装置。
  5. 　前記第１の回路チップと前記第２の回路チップとは、それぞれの最小配線ピッチが互いに異なる、請求項１に記載の半導体装置。
  6. 　前記第１の構造体層は、同一または異なる機能を有する回路が積層形成された多層構造を有する第３の回路チップがさらに搭載されている、請求項１に記載の半導体装置。
  7. 　前記第２の構造体層は、同一または異なる機能を有する回路が積層形成された多層構造を有する第４の回路チップがさらに搭載されている、請求項１に記載の半導体装置。
  8. 　光電変換を行う１または複数のセンサ画素を有するセンサ基板と、
    　前記センサ基板に積層され、テクノロジー・ノードが互いに異なる第１の回路チップおよび第２の回路チップが搭載された第１の構造体層と、
    　前記第１の構造体層に積層されたチップオンウェハ構造を有する第２の構造体層と
    　を備えた撮像装置。
  9. 　前記センサ基板は、前記１または複数のセンサ画素がアレイ状に配置されてなる画素アレイ部と、前記画素アレイ部の周囲に設けられた周辺部とをさらに有し、
    　前記第１の回路チップは、平面視において前記画素アレイ部に配置され、
    　前記第２の回路チップは、平面視において前記周辺部に配置されている、請求項８に記載の撮像装置。
  10. 　前記第１の回路チップには、前記１または複数のセンサ画素において生成された画素信号を増幅し、デジタル信号に変換するアナログ回路が設けられ、
    　前記第２の回路チップには、前記デジタル信号を外部に出力するインタフェース回路が設けられている、請求項９に記載の撮像装置。
  11. 　前記アナログ回路は、画素単位または前記センサ画素から出力された電荷を一時的に保持する電荷保持部を共有する共有画素単位で設けられている、請求項１０に記載の撮像装置。
  12. 　前記第１の回路チップを貫通する１または複数の貫通配線をさらに有し、
    　前記アナログ回路は、前記画素単位または前記共有画素単位で前記１または複数の貫通配線を介して電気的に接続されている、請求項１１に記載の撮像装置。
  13. 　前記第２の構造体層は、前記アナログ回路において変換された前記デジタル信号を補正および信号変調処理する第１のロジック回路が設けられた第５の回路チップを有する、請求項１０に記載の撮像装置。
  14. 　前記第２の構造体層は、機械学習する第２のロジック回路を含む第６の回路チップおよび前記機械学習により得られたデータを記憶する第１のメモリチップをさらに有する、請求項１３に記載の撮像装置。
  15. 　前記センサ基板は、光入射面となる第１の面および前記第１の面とは反対側の第２の面を有する、前記１または複数のセンサ画素が設けられた半導体基板と、前記第２の面側に設けられた多層配線層とを有し、
    　前記第１の構造体層は、前記第１の回路チップおよび前記第２の回路チップに設けられたトランジスタを構成する第１の半導体層の裏面が前記半導体基板の前記第２の面と対向するように積層され、
    　前記第２の構造体層は、搭載されたチップに設けられたトランジスタを構成する第２の半導体層の裏面が、前記第１の半導体層の表面と対向するように前記第１の構造体層に積層されている、請求項８に記載の撮像装置。
  16. 　前記センサ基板は、光入射面となる第１の面および前記第１の面とは反対側の第２の面を有する、前記１または複数のセンサ画素が設けられた半導体基板と、前記第２の面側に設けられた多層配線層とを有し、
    　前記第１の構造体層は、前記第１の回路チップおよび前記第２の回路チップに設けられたトランジスタを構成する第１の半導体層の表面が前記半導体基板の前記第２の面と対向するように積層され、
    　前記第２の構造体層は、搭載されたチップに設けられたトランジスタを構成する第２の半導体層の裏面が、前記第１の半導体層の裏面と対向するように、前記第１の構造体層に積層されている、請求項８に記載の撮像装置。
  17. 　前記センサ基板は、光入射面となる第１の面および前記第１の面とは反対側の第２の面を有する、前記１または複数のセンサ画素が設けられた半導体基板と、前記第２の面側に設けられた多層配線層とを有し、
    　前記第１の構造体層は、前記第１の回路チップおよび前記第２の回路チップに設けられたトランジスタを構成する第１の半導体層の表面が前記半導体基板の前記第２の面と対向するように積層され、
    　前記第２の構造体層は、搭載されたチップに設けられたトランジスタを構成する第２の半導体層の表面が、前記第１の半導体層の裏面と対向するように、前記第１の構造体層に積層されている、請求項８に記載の撮像装置。
  18. 　前記センサ基板と前記第１の構造体層および前記第１の構造体層と前記第２の構造体層は、それぞれ、金属接合により貼り合わされ、互いに電気的に接続されている、請求項８に記載の撮像装置。
  19. 　前記第１の構造体層は、前記インタフェース回路とは異なるテクノロジー・ノードの異なる第３のロジック回路をさらに有する、請求項１０に記載の撮像装置。
  20. 　前記第１の構造体層は、第２のメモリチップをさらに有する、請求項８に記載の撮像装置。
  21. 　テクノロジー・ノードが互いに異なる第１の回路チップおよび第２の回路チップが搭載された第１の構造体層と、
    　前記第１の構造体層に積層されると共に、複数のチップが搭載された第２の構造体層と
    　を備えた半導体装置。
  22. 　前記第１の構造体層は、前記第１の回路チップと前記第２の回路チップとの間に設けられた絶縁膜をさらに有する、請求項２１に記載の半導体装置。
  23. 　前記第１の回路チップは、少なくとも第１の半導体層および第１の配線層を含む、請求項２１に記載の半導体装置。
  24. 　前記第２の回路チップは、少なくとも第２の半導体層および第２の配線層を含む、請求項２１に記載の半導体装置。
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