JP2017537472A5

JP2017537472A5 -

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Publication number: JP2017537472A5
Application number: JP2017525339A
Authority: JP
Filing date: 2015-11-12
Publication date: 2018-04-19
Anticipated expiration: 2035-11-12

Description

寸法１３１０は、能動デバイス１３０４に引き渡されるひずみの程度への、ひずみ層１３０３の相互作用の観点から、特有の重要性を有する。パターン層１３０２のパターンが、掘削された部分からパターン形成される部分に移る点において起こるエッジ効果が、ひずみ層１３０３によって活性層１３０１の中で誘起されるひずみを著しく減少させる。したがって、パターンが変化する点はチャネル領域１３０６の外側に保持される必要があり、寸法１３１０は非０であるべきである。しかしながら、これらのエッジ効果をチャネル領域１３０６の外側に配置することの利点は、寸法１３１０の増大とともに漸近的に低下する。加えて、寸法１３１０をあまりに大きく増大させることは、パターン層とひずみ層との任意の所与の組合せによって与えられるひずみを、チャネルと、デバイスのソース領域およびドレイン領域の両方へ発散させる。チャネルに有益に作用し得るひずみは、デバイスのソースおよびドレインに適用されるとき、局所的レベルに対していかなる目立った悪影響も有しないが、ウエハにおける全体的なひずみは、チャネルへのひずみのより個別の適用が通常は望ましいような、特有の問題を引き起こすことがある。したがって、寸法１３１０を０．２５μｍなどの妥当なレベルまで最小化することが得策である。

チャート１６０１を生成するために使用されたシミュレーションは、チャネル１３０６の長さと寸法１３１１との間の１０の係数の関係を、寸法１３１１を増大させることの利点が著しく減少する点として示す。したがって、いくつかの実施形態では、チャネル長が１μｍよりも短い場合、チャネルの中に誘起されるひずみに対する利点を十分に取り込むために、寸法１３１１は１０μｍよりも大きくすべきである。ただし、ウエハ全体に及ぶ歪曲を防止するように、寸法１３１１は１０μｍ近くに保持されるべきである。

Claims

セミコンダクタオンインシュレータ（ＳＯＩ）構造であって、
絶縁材料から作られたパターン層であって、掘削領域およびパターン領域からなるパターン層と、
前記パターン層の第１の面に配置されたひずみ層であって、前記掘削領域の中および前記パターン領域の上に配置されたひずみ層と、
前記パターン層の前記第１の面に対向する前記パターン層の第２の面に配置された活性層と、
前記活性層の中に形成された電界効果トランジスタであって、横方向に並んで配置されたソース、ドレイン、およびチャネルを備える電界効果トランジスタと、
前記パターン層に面している前記活性層の面とは反対の前記活性層の面に配置されたハンドル層とを備え、
前記チャネルが、前記ソースと前記ドレインとの間にあり、
前記チャネルが、前記横方向において前記パターン領域の範囲内に完全に包含されており、
前記ソースおよび前記ドレインがそれぞれ、前記横方向において前記パターン領域の範囲と部分的に重複しており、
前記ひずみ層が、前記チャネルのキャリア移動度を変化させる、
セミコンダクタオンインシュレータ構造。
前記パターン領域が、前記掘削領域の深さに等しい高さを有し、
前記ひずみ層が、前記パターン層と接触する第１の面、および前記第１の面に対向する第２の面を有し、
前記ひずみ層が、前記ひずみ層の前記第１の面と前記第２の面との間の厚さを有し、
前記ひずみ層の前記厚さに対する前記パターン領域の前記高さの比が、０．７５〜１．５の範囲内にある、
請求項１に記載のセミコンダクタオンインシュレータ構造。
前記パターン層と前記活性層の両方と接触している、前記セミコンダクタオンインシュレータ構造の埋込み絶縁体をさらに備え、
前記埋込み絶縁体は、厚さが１ミクロンよりも薄く、
前記埋込み絶縁体は、前記パターン層と前記活性層との間に位置している、
請求項２に記載のセミコンダクタオンインシュレータ構造。
前記電界効果トランジスタから離れて位置している別のパターン領域であって、前記掘削領域は前記パターン領域と前記別のパターン領域とによって画定されている、別のパターン領域をさらに備え、
前記チャネルの中心から前記別のパターン領域までの前記横方向における寸法は、前記チャネルの前記横方向における寸法よりも１０倍大きい、
請求項１に記載のセミコンダクタオンインシュレータ構造。
前記電界効果トランジスタの前記チャネルの前記横方向における寸法は１ミクロンよりも短く、
前記チャネルの中心から前記別のパターン領域までの前記横方向における寸法は、１０ミクロンよりも大きい、
請求項４に記載のセミコンダクタオンインシュレータ構造。
前記セミコンダクタオンインシュレータ構造の埋込み絶縁体が前記パターン層に対応している、
請求項１に記載のセミコンダクタオンインシュレータ構造。
前記ひずみ層に隣接して形成された逆ひずみ層をさらに備え、
前記逆ひずみ層が、前記ひずみ層のひずみ力とは反対である反対のひずみ力を前記活性層に加える、
請求項６に記載のセミコンダクタオンインシュレータ構造。
半導体構造であって、
ハンドル層にボンディングされた活性層であって、前記ハンドル層が、前記活性層の第１の面上にある、活性層と、
前記第１の面に対向する前記活性層の第２の面上の絶縁材料のパターン層であって、掘削領域およびパターン領域からなるパターン層と、
前記パターン領域の上および前記掘削領域の中に配置されたひずみ層であって、前記活性層の中のデバイスにおけるひずみを示すひずみ層とを備え、
前記デバイスが、横方向に並んで配置されたソース、ドレイン、およびチャネルを有する電界効果トランジスタであり、前記チャネルが、前記ソースと前記ドレインとの間にあり、
前記パターン領域が、前記チャネルを前記横方向において少なくとも完全に包含し、
前記ソースおよび前記ドレインがそれぞれ、前記横方向において前記パターン領域と部分的に重複している、
半導体構造。
前記パターン領域が、前記掘削領域の深さに等しい高さを有し、
前記ひずみ層が、前記パターン層と接触する第１の面、および前記第１の面に対向する第２の面を有し、
前記ひずみ層が、前記ひずみ層の前記第１の面と前記第２の面との間の厚さを有し、
前記ひずみ層の前記厚さに対する前記パターン領域の前記高さの比が、０．７５〜１．５の範囲内にある、
請求項８に記載の半導体構造。
前記比が１である、請求項９に記載の半導体構造。
前記電界効果トランジスタから離れて位置している別のパターン領域であって、前記掘削領域は前記パターン領域と前記別のパターン領域とによって画定されている、別のパターン領域をさらに備え、
前記チャネルの中心から前記別のパターン領域までの前記横方向における寸法は、前記横方向における前記チャネルの寸法よりも１０倍大きい、
請求項８に記載の半導体構造。
前記電界効果トランジスタの前記チャネルの前記横方向における寸法は１ミクロンよりも短く、
前記チャネルの中心から前記別のパターン領域までの前記横方向における寸法は、１０ミクロンよりも大きい、
請求項１１に記載の半導体構造。
前記パターン層は、埋込み絶縁体に対応している、請求項８に記載の半導体構造。