JP2016201797A - 撮像装置および電子機器 - Google Patents

撮像装置および電子機器 Download PDF

Info

Publication number
JP2016201797A
JP2016201797A JP2016077727A JP2016077727A JP2016201797A JP 2016201797 A JP2016201797 A JP 2016201797A JP 2016077727 A JP2016077727 A JP 2016077727A JP 2016077727 A JP2016077727 A JP 2016077727A JP 2016201797 A JP2016201797 A JP 2016201797A
Authority
JP
Japan
Prior art keywords
transistor
wiring
layer
oxide semiconductor
electrically connected
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2016077727A
Other languages
English (en)
Other versions
JP6689121B2 (ja
Inventor
黒川　義元
Yoshimoto Kurokawa
義元 黒川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of JP2016201797A publication Critical patent/JP2016201797A/ja
Application granted granted Critical
Publication of JP6689121B2 publication Critical patent/JP6689121B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14665—Imagers using a photoconductor layer
    • H01L27/14667—Colour imagers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H01L27/14612—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor
    • H01L27/14616—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor characterised by the channel of the transistor, e.g. channel having a doping gradient
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14636—Interconnect structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/14692—Thin film technologies, e.g. amorphous, poly, micro- or nanocrystalline silicon
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
    • H04N25/75—Circuitry for providing, modifying or processing image signals from the pixel array
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
    • H04N25/771—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components comprising storage means other than floating diffusion
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
    • H04N25/772—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components comprising A/D, V/T, V/F, I/T or I/F converters
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/78—Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Electromagnetism (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Signal Processing (AREA)
  • Multimedia (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Nanotechnology (AREA)
  • Thin Film Transistor (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

【課題】演算処理機能を有する半導体装置を提供する。【解決手段】撮像用の画素２０および画像処理用の参照画素２２がマトリクス状配列された画素アレイ２１、ならびに行デコーダ２５を有する撮像部と、記憶素子３０および参照記憶素子３２がマトリクス状配列された記憶素子アレイ３１、アナログ処理回路３４、行デコーダ３５および列デコーダ３６を有する演算部を、アナログ処理回路２４を介して電気的に接続する構成とする。【選択図】図１

Description

本発明の一態様は、酸化物半導体を用いた撮像装置に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、照明装置、蓄電装置、記憶装置、撮像装置、それらの駆動方法、または、それらの製造方法、を一例として挙げることができる。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタ、半導体回路は半導体装置の一態様である。また、記憶装置、表示装置、撮像装置、電子機器は、半導体装置を有する場合がある。
絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が注目されている。当該トランジスタは集積回路（ＩＣ）や表示装置のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体材料として、シリコン系半導体が広く知られているが、その他の材料として酸化物半導体が注目されている。
例えば、酸化物半導体として酸化亜鉛、またはＩｎ−Ｇａ−Ｚｎ系酸化物半導体を用いてトランジスタを作製する技術が開示されている（特許文献１および特許文献２参照）。
また、特許文献３では、酸化物半導体を有するオフ電流が極めて低いトランジスタを画素回路の一部に用い、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）回路が作製可能なシリコンを有するトランジスタを周辺回路に用いる構成の撮像装置が開示されている。
特開２００７−１２３８６１号公報 特開２００７−９６０５５号公報 特開２０１１−１１９７１１号公報
撮像装置で取得したデータを伝送する場合、当該データを圧縮処理することにより伝送データ量を低減することができる。静止画の圧縮方式では、離散コサイン変換によりデータ量を圧縮するＪＰＥＧ形式などが知られている。また、動画の圧縮方式では、数フレーム毎に撮像画像を離散コサイン変換し、間のフレームでは差分データを離散コサイン変換するＭＰＥＧ形式などが知られている。
一方で、撮像装置で取得したデータを圧縮することで、データ伝送の負荷は低減するが、データの圧縮に要するデジタル画像処理に膨大な電力を費やすことになる。
したがって、本発明の一態様では、画像処理機能が付加された撮像装置を提供することを目的の一つとする。または、画像処理後のデータを出力することのできる撮像装置を提供することを目的の一つとする。または、撮像データをデジタルデータに変換するＡ／Ｄ変換処理を行わずに離散コサイン変換することが可能な撮像装置を提供することを目的の一つとする。または、低消費電力の撮像装置を提供することを目的の一つとする。または、高速動作に適した撮像装置を提供することを目的の一つとする。または、解像度の高い撮像装置を提供することを目的の一つとする。または、集積度の高い撮像装置を提供することを目的の一つとする。または、低照度下で撮像することができる撮像装置を提供することを目的の一つとする。または、ダイナミックレンジの広い撮像装置を提供することを目的の一つとする。または、広い温度範囲において使用可能な撮像装置を提供することを目的の一つとする。または、高開口率の撮像装置を提供することを目的の一つとする。または、信頼性の高い撮像装置を提供することを目的の一つとする。または、新規な撮像装置などを提供することを目的の一つとする。または、新規な半導体装置などを提供することを目的の一つとする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、画像処理機能が付加された撮像装置に関する。
本発明の一態様は、画素アレイと、記憶素子アレイと、を有する撮像装置であって、画素アレイは、マトリクス状に配置された第１の画素と、端部一列に配置され、遮光された第２の画素と、を有し、第１の画素は、第１の配線を介して第１の行デコーダと電気的に接続されており、第１の画素は、第２の配線を介して第１のアナログ処理回路と電気的に接続されており、第２の画素は、第１の配線を介して第１の行デコーダと電気的に接続されており、第２の画素は、第３の配線を介して第１のアナログ処理回路と電気的に接続されており、記憶素子アレイは、マトリクス状に配置された第１の記憶素子と、端部一行に配置された第２の記憶素子を有し、第１の記憶素子は、第４の配線を介して第１のアナログ処理回路と電気的に接続されており、第１の記憶素子は、第５の配線を介して列デコーダと電気的に接続されており、第１の記憶素子は、第６の配線を介して第２の行デコーダと電気的に接続されており、第１の記憶素子は、第７の配線を介して第２のアナログ処理回路と電気的に接続されており、第２の記憶素子は、第４の配線を介して第１のアナログ処理回路と電気的に接続されており、第２の記憶素子は、第５の配線を介して列デコーダと電気的に接続されており、第２の記憶素子は、第８の配線を介して第２の行デコーダと電気的に接続されており、第２の記憶素子は、第９の配線を介して第２のアナログ処理回路と電気的に接続されていることを特徴とする撮像装置である。
第１の画素および第２の画素は、第１乃至第３のトランジスタ、第１の容量素子および光電変換素子を有し、光電変換素子の一方の電極は、第１のトランジスタのソース電極またはドレイン電極の一方と電気的に接続され、第１のトランジスタのソース電極またはドレイン電極の他方は、第２のトランジスタのソース電極またはドレイン電極の一方と電気的に接続され、第１のトランジスタのソース電極またはドレイン電極の他方は、第３のトランジスタのゲート電極と電気的に接続され、第１のトランジスタのソース電極またはドレイン電極の他方は、第１の容量素子の一方の電極と電気的に接続されている構成とすることができる。
また、第１の記憶素子および第２の記憶素子は、第４のトランジスタ、第５のトランジスタおよび第２の容量素子を有し、第４のトランジスタのソース電極またはドレイン電極の一方は、第５のトランジスタのゲート電極と電気的に接続され、第５のトランジスタのゲート電極は、第２の容量素子の一方の電極と電気的に接続されている構成とすることができる。
また、第１の画素と、第１の記憶素子とが互いに重なる領域を有する構成とすることができる。
また、第１のトランジスタ乃至前記第４のトランジスタには、活性層に酸化物半導体を有するトランジスタを用いることができる。当該酸化物半導体は、Ｉｎと、Ｚｎと、Ｍ（ＭはＡｌ、Ｔｉ、Ｇａ、Ｓｎ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）と、を有することが好ましい。
また、光電変換素子は、光電変換層にセレンまたはセレンを含む化合物を用いることができる。例えば、セレンとしてはアモルファスセレンまたは結晶セレンを用いることができる。
本発明の一態様を用いることで、画像処理機能が付加された撮像装置を提供することができる。または、画像処理後のデータを出力することのできる撮像装置を提供することができる。または、撮像データをデジタルデータに変換するＡ／Ｄ変換処理を行わずに離散コサイン変換することが可能な撮像装置を提供することができる。または、低消費電力の撮像装置を提供することができる。または、高速動作に適した撮像装置を提供することができる。または、解像度の高い撮像装置を提供することができる。または、集積度の高い撮像装置を提供することができる。または、低照度下で撮像することができる撮像装置を提供することができる。または、ダイナミックレンジの広い撮像装置を提供することができる。または、広い温度範囲において使用可能な撮像装置を提供することができる。または、高開口率の撮像装置を提供することができる。または、信頼性の高い撮像装置を提供することができる。または、新規な撮像装置などを提供することができる。または、新規な半導体装置などを提供することができる。
なお、本発明の一態様はこれらの効果に限定されるものではない。例えば、本発明の一態様は、場合によっては、または、状況に応じて、これらの効果以外の効果を有する場合もある。または、例えば、本発明の一態様は、場合によっては、または、状況に応じて、これらの効果を有さない場合もある。
撮像装置を説明するブロック図。 画素および参照画素を説明する回路図。 アナログ処理回路を説明する図。 記憶素子および参照記憶素子を説明する回路図。 アナログ処理回路を説明する図。 撮像および画像処理の動作を説明するタイミングチャート。 撮像および画像処理の動作を説明するタイミングチャート。 画素を説明する回路図。 画素を説明する回路図。 画素を説明する回路図。 撮像装置の構成を説明する断面図。 ローリングシャッタ方式およびグローバルシャッタ方式の動作を説明する図。 光電変換素子の接続形態を説明する断面図。 光電変換素子の接続形態を説明する断面図。 撮像装置を説明する断面図。 光電変換素子の接続形態を説明する断面図。 撮像装置を説明する断面図。 撮像装置を説明する断面図。 撮像装置を説明する断面図および回路図。 撮像装置を説明する断面図。 撮像装置を説明する断面図。 撮像装置を説明する断面図。 撮像装置を説明する断面図。 撮像装置の構成を説明する断面図。 撮像装置を説明するブロック図。 撮像装置の構成を説明する断面図。 記憶素子を説明する回路図。 記憶素子の構成を説明する断面図。 記憶素子の構成を説明する断面図。 撮像装置の構成を説明する断面図。 撮像装置の構成を説明する断面図。 湾曲した撮像装置を説明する図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタのチャネル幅方向の断面を説明する図。 トランジスタのチャネル長方向の断面を説明する図。 半導体層を説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタのチャネル幅方向の断面を説明する図。 トランジスタのチャネル長方向の断面を説明する図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図。 撮像装置を収めたパッケージの斜視図および断面図。 電子機器を説明する図。
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略することがある。なお、図を構成する同じ要素のハッチングを異なる図面間で適宜省略または変更する場合もある。
例えば、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に記載されているものとする。
ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に接続されていない場合であり、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さずに、ＸとＹとが、接続されている場合である。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択して切り替える機能を有している。なお、ＸとＹとが電気的に接続されている場合は、ＸとＹとが直接的に接続されている場合を含むものとする。
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。なお、ＸとＹとが機能的に接続されている場合は、ＸとＹとが直接的に接続されている場合と、ＸとＹとが電気的に接続されている場合とを含むものとする。
なお、ＸとＹとが電気的に接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とが、本明細書等に開示されているものとする。つまり、電気的に接続されている、と明示的に記載されている場合は、単に、接続されている、とのみ明示的に記載されている場合と同様な内容が、本明細書等に開示されているものとする。
なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することが出来る。
例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。または、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。
または、別の表現方法として、例えば、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の接続経路を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した、トランジスタのソース（又は第１の端子など）とトランジスタのドレイン（又は第２の端子など）との間の経路であり、前記第１の接続経路は、Ｚ１を介した経路であり、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の接続経路を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有しておらず、前記第３の接続経路は、Ｚ２を介した経路である。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の接続経路によって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した接続経路を有し、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の接続経路によって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有していない。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の電気的パスによって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の電気的パスは、第２の電気的パスを有しておらず、前記第２の電気的パスは、トランジスタのソース（又は第１の端子など）からトランジスタのドレイン（又は第２の端子など）への電気的パスであり、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の電気的パスによって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の電気的パスは、第４の電気的パスを有しておらず、前記第４の電気的パスは、トランジスタのドレイン（又は第２の端子など）からトランジスタのソース（又は第１の端子など）への電気的パスである。」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続経路について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。
なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
なお、「膜」という言葉と、「層」という言葉とは、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
なお、一般的に、電位（電圧）は、相対的なものであり、基準の電位からの相対的な大きさによって大きさが決定される。したがって、「接地」「ＧＮＤ」「グラウンド」などと記載されている場合であっても、必ずしも、電位が０ボルトであるとは限らないものとする。例えば、回路で最も低い電位を基準として、「接地」や「ＧＮＤ」を定義する場合もある。または、回路で中間くらいの電位を基準として、「接地」や「ＧＮＤ」を定義する場合もある。その場合には、その電位を基準として、正の電位と負の電位が規定されることとなる。
（実施の形態１）
本実施の形態では、本発明の一態様である撮像装置について、図面を参照して説明する。
図１は、本発明の一態様の撮像装置を説明するブロック図である。当該撮像装置は、主に撮像動作を行う撮像部１０および主にデータ変換動作を行う演算部１１を有する。
撮像部１０は、撮像用の画素２０および画像処理用の参照画素２２がマトリクス状配列された画素アレイ２１、行デコーダ２５およびＡ／Ｄコンバータ２６を有する。また、演算部１１は、記憶素子３０および参照記憶素子３２がマトリクス状配列された記憶素子アレイ３１、アナログ処理回路３４、行デコーダ３５および列デコーダ３６を有する。なお、撮像部１０および演算部１１は、アナログ処理回路２４を介して電気的に接続されている。したがって、アナログ処理回路２４は、撮像部１０および演算部１１のそれぞれの要素であるということができる。
なお、撮像部１０と演算部１１とは、それぞれが重なる領域を有する構成であることが好ましい。例えば、撮像部を第１の層に設け、演算部を第２の層に設け、第１の層および第２の層が重なる領域を有する構成とすることができる。または、画素アレイ２１などの一部の要素を第１の層に設け、撮像部のその他の要素および演算部を第２の層に設ける構成とすることができる。または、上記要素を３層以上に振り分けて配置してもよい。当該構成とすることで、撮像装置を小型化することができる。また、上記それぞれの要素に適切なデバイス構成を適用することができる。
行デコーダ２５は信号ＷＰを出力することができ、配線７６を介して画素２０および参照画素２２と接続されている。また、行デコーダ３５は信号ＷＷを出力することができ、配線２７２を介して記憶素子３０と接続されている。また、行デコーダ３５は信号ＷＷＲを出力することができ、配線２７６を介して参照記憶素子３２と接続されている。また、列デコーダ３６は信号ＲＷを出力することができ、配線２７１を介して記憶素子３０および参照記憶素子３２と接続されている。
なお、本発明の一態様の撮像装置は、画素２０から撮像データを出力し、当該撮像データをＡ／Ｄコンバータ２６において、デジタル変換する機能を有する構成とすることができるが、Ａ／Ｄコンバータ２６を省く構成とすることもできる。
なお、画素２０および参照画素２２を構成する回路は同一の形態であり、マトリクス状に形成した複数の画素を有する画素アレイ２１において、端部の一列を参照画素２２として機能させ、それ以外の画素は画素２０として機能させる。また、参照画素２２は、遮光層１５で遮光された形態とする。
図１に示す本発明の一態様の撮像装置において、画素２０は撮像データを保持する機能を有する。複数の行の画素２０に各々異なる電位の選択信号を印加することで、各々の画素２０から撮像データの電位と選択信号の電位との積に依存した電流が流れる。ここで、それらの電流の和に応じた第１の出力データを取得する。
記憶素子３０は、上記第１の出力データを保持する機能を有する。複数の行の記憶素子３０に各々異なる電位の選択信号を印加することで、各々の記憶素子３０から第１の出力データの電位と選択信号の電位との積に依存した電流が流れる。ここで、それらの電流の和に応じた第２の出力データを取得する。
第１の出力データは、撮像データをＸ軸方向に１次元離散コサイン変換したデータに相当する。また、第２の出力データは、第１の出力データをＹ軸方向に１次元離散コサイン変換したデータ、すなわち、撮像データをＸ、Ｙ軸方向に２次元離散コサイン変換したデータに相当する。
図２は、画素アレイ２１の具体的な構成を示す回路図である。画素２０および参照画素２２が有する回路は、光電変換素子ＰＤ、トランジスタ４１、トランジスタ４２、トランジスタ４３および容量素子Ｃ１を有する。
光電変換素子ＰＤ（フォトダイオード）の一方の電極は、トランジスタ４１のソース電極またはドレイン電極の一方と電気的に接続され、トランジスタ４１のソース電極またはドレイン電極の他方は、トランジスタ４２のソース電極またはドレイン電極の一方と電気的に接続され、トランジスタ４１のソース電極またはドレイン電極の他方は、トランジスタ４３のゲート電極と電気的に接続され、トランジスタ４１のソース電極またはドレイン電極の他方は、容量素子Ｃ１の一方の電極と電気的に接続される。
ここで、光電変換素子ＰＤの他方の電極は、配線７１（ＶＰＤ）に電気的に接続され、トランジスタ４２のソース電極またはドレイン電極の他方は配線７２（ＶＰＲ）に電気的に接続され、トランジスタ４３のソース電極またはドレイン電極の一方は、配線７３（ＶＯ）に電気的に接続される。配線７１（ＶＰＤ）、配線７２（ＶＰＲ）および配線７３（ＶＯ）は、電源線としての機能を有することができ、例えば、配線７１（ＶＰＤ）および配線７３（ＶＯ）は低電位電源線、配線７２（ＶＰＲ）は高電位電源線として機能させることができる。また、配線７４（ＴＸ）および配線７５（ＰＲ）は、トランジスタのオンオフを制御する信号線として機能させることができる。
また、容量素子Ｃ１の他方の電極は配線７６と電気的に接続され、トランジスタ４３のソース電極またはドレイン電極の他方は、配線７７（参照画素２２においては配線７８）と電気的に接続される。配線７６は、電荷蓄積部（ＦＤ）に任意の電位を供給するための信号線として機能させることができる。また、配線７７および配線７８は、電荷蓄積部（ＦＤ）の電位に従った信号電流をトランジスタ４３が流すための信号線として機能させることができる。
ここで、トランジスタ４１は、光電変換素子ＰＤの出力に応じて電荷蓄積部（ＦＤ）の電位を制御するための転送トランジスタとして機能させることができる。また、トランジスタ４２は、電荷蓄積部（ＦＤ）の電位を初期化するリセットトランジスタとして機能させることができる。また、トランジスタ４３は、電荷蓄積部（ＦＤ）の電位に応じた出力を行う増幅トランジスタとして機能させることができる。
図２において、画素アレイ２１は、画素２０［ｉ，ｊ］、画素２０［ｉ，ｊ＋１］、画素２０［ｉ＋１，ｊ］、画素２０［ｉ＋１，ｊ＋１］、参照画素２２［ｉ］、参照画素２２［ｉ＋１］の２行３列で例示しているが、ｎ行ｍ列（ｎおよびｍは２以上の自然数）で構成することができる。なお、参照画素２２は、画素アレイ２１の端部に１列設けられていればよい。
ここで、配線７１（ＶＰＤ）、配線７２（ＶＰＲ）および配線７３（ＶＯ）から電位が供給され、配線７４（ＴＸ）、配線７５（ＰＲ）、配線７６［ｉ］および配線７６［ｉ＋１］から制御信号が供給されると、配線７７［ｊ］、配線７７［ｊ＋１］、配線７８に画素２０もしくは参照画素２２の撮像データが出力される。
また、電荷蓄積部（ＦＤ）［ｉ，ｊ］、電荷蓄積部（ＦＤ）［ｉ，ｊ＋１］、電荷蓄積部（ＦＤ）［ｉ＋１，ｊ］、電荷蓄積部（ＦＤ）［ｉ＋１，ｊ＋１］、電荷蓄積部（ＦＤＲＥＦ）［ｉ］および電荷蓄積部（ＦＤＲＥＦ）［ｉ＋１］には撮像データに対応する電荷が蓄積する。なお、前述したとおり、参照画素２２［ｉ］、参照画素２２［ｉ＋１］は遮光されており、光電変換素子ＰＤには光が当たらない構成とする。
図３は、図１に示すアナログ処理回路２４の構成の一例である。アナログ処理回路２４は複数の列出力回路（ＣＯＵＴ）２７および参照電流回路（ＰＣＲ）２８を有する。なお、図３においては、図１に例示した画素２０の列数にあわせて、列出力回路（ＣＯＵＴ）２７［ｊ］および列出力回路（ＣＯＵＴ）２７［ｊ＋１］を例示している。
列出力回路（ＣＯＵＴ）２７は、トランジスタ４４乃至トランジスタ５２、容量素子Ｃ２、抵抗Ｒ１、抵抗Ｒ２、オペアンプ２９を有する。トランジスタ４４のソース電極またはドレイン電極の一方は、トランジスタ４５のソース電極またはドレイン電極の一方と電気的に接続され、トランジスタ４４のソース電極またはドレイン電極の他方は、容量素子Ｃ２の一方の電極と電気的に接続され、トランジスタ４４のソース電極またはドレイン電極の他方は、配線９１と電気的に接続され、トランジスタ４５のソース電極またはドレイン電極の他方は、トランジスタ４４のゲート電極と電気的に接続され、トランジスタ４５のソース電極またはドレイン電極の他方は、容量素子Ｃ２の他方の電極と電気的に接続され、トランジスタ４５のゲート電極は、配線９３（ＰＣＳＣ）と電気的に接続される。ここで、配線９１は電源線としての機能を有することができ、例えば低電源電位（ＶＳＳ）を供給することができる。また、配線９３（ＰＣＳＣ）はトランジスタ４５、トランジスタ５２、ならびに後述するトランジスタ５５のオンオフを制御する信号線としての機能を有することができる。
また、トランジスタ４６およびトランジスタ４７は、それぞれのゲート電極がトランジスタ４６のソース電極またはドレイン電極の一方と電気的に接続し、カレントミラー回路を構成している。ここで、トランジスタ４６を入力側トランジスタ、トランジスタ４７を出力側トランジスタと呼ぶことができる。
トランジスタ４６のソース電極またはドレイン電極の一方は、トランジスタ４９を介してトランジスタ４４のソース電極またはドレイン電極の一方および配線７７（ＢＰ）と電気的に接続される。また、トランジスタ４７のソース電極またはドレイン電極の一方は、トランジスタ５０を介してオペアンプ２９の一方の入力端子（−）と電気的に接続される。また、オペアンプ２９の一方の入力端子は、抵抗Ｒ１を介してオペアンプ２９の出力端子および配線２７３（ＷＤ）と電気的に接続される。
なお、トランジスタ４６のソース電極またはドレイン電極の他方およびトランジスタ４７のソース電極またはドレイン電極の他方は、配線９２と電気的に接続される。また、トランジスタ４９およびトランジスタ５０のゲート電極は、配線９４（ＰＣＯＣ）と電気的に接続される。ここで、配線９２は電源線としての機能を有することができ、例えば、高電源電位（ＶＤＤ）を供給することができる。また、配線９４（ＰＣＯＣ）はトランジスタ４９、トランジスタ５０、トランジスタ５１、および後述するトランジスタ５４のオンオフを制御する信号線としての機能を有することができる。
また、トランジスタ４８のソース電極またはドレイン電極の一方は、配線９２と電気的に接続され、ソース電極またはドレイン電極の他方は、トランジスタ５１を介してオペアンプ２９の他方の入力端子に電気的に接続される。また、オペアンプ２９の他方の入力端子は、抵抗Ｒ２を介して配線９１と電気的に接続される。また、トランジスタ４８のソース電極またはドレイン電極の他方は、トランジスタ５２を介してトランジスタ４４のソース電極またはドレイン電極の一方、および配線７７（ＢＰ）に電気的に接続することができる。
参照電流回路（ＰＣＲ）２８は、トランジスタ５３乃至トランジスタ５５を有する。トランジスタ５３のソース電極またはドレイン電極の一方は、配線９２と電気的に接続され、ソース電極またはドレイン電極の他方は、トランジスタ５５を介して配線７８（ＢＰＲ）と電気的に接続される。また、トランジスタ５５のソース電極またはドレイン電極の一方は、トランジスタ５４のソース電極またはドレイン電極の一方と電気的に接続され、トランジスタ５５のソース電極またはドレイン電極の他方は、トランジスタ５４のソース電極またはドレイン電極の他方と電気的に接続される。なお、トランジスタ５３およびトランジスタ４８は、カレントミラー回路を構成している。ここで、トランジスタ５３を入力側トランジスタ、トランジスタ４８を出力側トランジスタと呼ぶことができる。
なお、上記構成において、トランジスタ４６、トランジスタ４７、トランジスタ４８およびトランジスタ５３は、ｐ−ｃｈ型トランジスタとすることができる。
ここで、配線９２から電位が供給され、配線９３（ＰＣＳＣ）または配線９４（ＰＣＯＣ）から制御信号が供給されると、配線７８（ＢＰＲ）から参照画素２２に電流が流れ、配線９６において電流源バイアス電圧（ＶＰＣＲ）が得られる。
また、配線９１から電位が供給され、配線９３（ＰＣＳＣ）または配線９４（ＰＣＯＣ）から制御信号が供給されると、配線７７（ＢＰ）［ｊ］、配線７７（ＢＰ）［ｊ＋１］から各列の画素２０に電流が流れ、オペアンプ２９の出力端子と電気的に接続される配線２７３（ＷＤ）［ｊ］および配線２７３（ＷＤ）［ｊ＋１］に出力信号が出力される。
なお、画素アレイ２１とアナログ処理回路２４とは、配線７７（ＢＰ）および配線７８（ＢＰＲ）を介して電気的に接続されている。
図４は、記憶素子アレイ３１の具体的な構成を示す回路図である。記憶素子３０および参照記憶素子３２が有する回路は、トランジスタ５６、トランジスタ５７および容量素子Ｃ３を有する。
トランジスタ５６のソース電極またはドレイン電極の一方は、トランジスタ５７のゲート電極と電気的に接続され、トランジスタ５７のゲート電極は、容量素子Ｃ３の一方の電極と電気的に接続される。
ここで、容量素子Ｃ３の他方の電極は、配線２７１（ＲＷ）と電気的に接続され、トランジスタ５６のゲート電極は、配線２７２（ＷＷ）または配線２７６（ＷＷＲ）と電気的に接続される。また、トランジスタ５６のソース電極またはドレイン電極の他方は、配線２７３（ＷＤ）または配線２７８（ＶＤＭ）と電気的に接続される。また、トランジスタ５７のソース電極またはドレイン電極の一方は、配線２７４（ＶＲ）と電気的に接続される。また、トランジスタ５７のソース電極またはドレイン電極の他方は、配線２７５（ＢＭ）または配線２７７（ＢＭＲ）と電気的に接続される。
配線２７１（ＲＷ）、配線２７２（ＷＷ）および配線２７６（ＷＷＲ）は、例えば、トランジスタのオンオフを制御する信号線として機能させることができる。配線２７３（ＷＤ）は、記憶素子３０に書き込むデータの電位を供給する信号線として機能させることができる、また、配線２７４（ＶＲ）および配線２７８（ＶＤＭ）は、電源線として機能させることができる。また、配線２７５（ＢＭ）および配線２７７（ＢＭＲ）は、例えば、記憶素子３０または参照記憶素子３２からデータを出力するための信号線として機能させることができる。
ここで、トランジスタ５６は、電荷蓄積部（ＳＮ）にデータを書き込むための書き込みトランジスタとして機能させることができる。また、トランジスタ５７は、電荷蓄積部（ＳＮ）の電位に応じた出力を行う読み出しトランジスタとして機能させることができる。
図４において、記憶素子アレイ３１は、記憶素子３０［ｋ，ｊ］、記憶素子３０［ｋ，ｊ＋１］、記憶素子３０［ｋ＋１，ｊ］、記憶素子３０［ｋ＋１，ｊ＋１］、参照記憶素子３２［ｊ］、参照記憶素子３２［ｊ＋１］の３行２列で例示しているが、ｎ行ｍ列（ｎおよびｍは２以上の自然数）で構成することができる。なお、参照記憶素子３２は、記憶素子アレイ３１の端部に１行に設けられていればよい。
ここで、配線２７４（ＶＲ）および配線２７８（ＶＤＭ）から電位が供給され、配線２７１（ＲＷ）［ｊ］、配線２７１（ＲＷ）［ｊ＋１］、配線２７２（ＷＷ）［ｋ］、配線２７２（ＷＷ）［ｋ＋１］、配線２７６（ＷＷＲ）から制御信号が供給され、配線２７３（ＷＤ）［ｊ］、配線２７３（ＷＤ）［ｊ＋１］からデータが入力されると、配線２７５（ＢＭ）［ｋ］、配線２７５（ＢＭ）［ｋ＋１］、配線２７７（ＢＭＲ）に記憶素子３０もしくは参照記憶素子３２のデータが出力される。
また、電荷蓄積部（ＳＮ）［ｋ，ｊ］、電荷蓄積部（ＳＮ）［ｋ，ｊ＋１］、電荷蓄積部（ＳＮ）［ｋ＋１，ｊ］、電荷蓄積部（ＳＮ）［ｋ＋１，ｊ＋１］には、配線２７３（ＷＤ）の電位に対応する電荷が蓄積する。また、電荷蓄積部（ＳＮＲＥＦ）［ｊ］および電荷蓄積部（ＳＮＲＥＦ）［ｊ＋１］には、配線２７８（ＶＤＭ）の電位に対応する電荷が蓄積する。
なお、アナログ処理回路２４と記憶素子アレイ３１とは、配線２７３（ＷＤ）を介して電気的に接続されている。
図５は、図１に示すアナログ処理回路３４の構成の一例である。アナログ処理回路３４は複数の列出力回路（ＯＵＴ）２２７および参照電流回路（ＭＣＲ）２２８を有する。なお、図５においては、図１に例示した記憶素子３０の列数にあわせて、列出力回路（ＯＵＴ）２２７［ｊ］および列出力回路（ＯＵＴ）２２７［ｊ＋１］を例示している。
列出力回路（ＣＯＵＴ）２７は、トランジスタ５８乃至トランジスタ６６、容量素子Ｃ４、抵抗Ｒ３、抵抗Ｒ４、オペアンプ２２９を有する。トランジスタ５８のソース電極またはドレイン電極の一方は、トランジスタ５９のソース電極またはドレイン電極の一方と電気的に接続され、トランジスタ５８のソース電極またはドレイン電極の他方は、容量素子Ｃ４の一方の電極と電気的に接続され、トランジスタ５８のソース電極またはドレイン電極の他方は、配線９１と電気的に接続され、トランジスタ５９のソース電極またはドレイン電極の他方は、トランジスタ５８のゲート電極と電気的に接続され、トランジスタ５９のソース電極またはドレイン電極の他方は、容量素子Ｃ４の他方の電極と電気的に接続され、トランジスタ５９のゲート電極は、配線２９３（ＭＣＳＣ）と電気的に接続される。ここで、配線２９３（ＭＣＳＣ）はトランジスタ５９、トランジスタ６６、ならびに後述するトランジスタ６９のオンオフを制御する信号線としての機能を有することができる。
また、トランジスタ６０およびトランジスタ６１は、それぞれのゲート電極がトランジスタ６０のソース電極またはドレイン電極の一方と電気的に接続し、カレントミラー回路を構成している。ここで、トランジスタ６０を入力側トランジスタ、トランジスタ６１を出力側トランジスタと呼ぶことができる。
トランジスタ６０のソース電極またはドレイン電極の一方は、トランジスタ６３を介してトランジスタ５８のソース電極またはドレイン電極の一方および配線２７５（ＢＭ）と電気的に接続される。また、トランジスタ６１のソース電極またはドレイン電極の一方は、トランジスタ６４を介してオペアンプ２２９の一方の入力端子（−）と電気的に接続される。また、オペアンプ２２９の一方の入力端子は、抵抗Ｒ３を介してオペアンプ２２９の出力端子および配線２９５（ＯＵＴ）と電気的に接続される。
なお、トランジスタ６０のソース電極またはドレイン電極の他方およびトランジスタ６１のソース電極またはドレイン電極の他方は、配線９２と電気的に接続される。また、トランジスタ６３およびトランジスタ６４のゲート電極は、配線２９４（ＭＣＯＣ）と電気的に接続される。ここで、配線２９４（ＭＣＯＣ）はトランジスタ６３、トランジスタ６４、トランジスタ６５、および後述するトランジスタ６８のオンオフを制御する信号線としての機能を有することができる。
また、トランジスタ６２のソース電極またはドレイン電極の一方は、配線９２と電気的に接続され、ソース電極またはドレイン電極の他方は、トランジスタ６５を介してオペアンプ２２９の他方の入力端子に電気的に接続される。また、オペアンプ２２９の他方の入力端子は、抵抗Ｒ４を介して配線９１と電気的に接続される。また、トランジスタ６２のソース電極またはドレイン電極の他方は、トランジスタ６６を介してトランジスタ５８のソース電極またはドレイン電極の一方、および配線２７５（ＢＭ）に電気的に接続することができる。
参照電流回路（ＭＣＲ）２２８は、トランジスタ６７乃至トランジスタ６９を有する。トランジスタ６７のソース電極またはドレイン電極の一方は、配線９２と電気的に接続され、ソース電極またはドレイン電極の他方は、トランジスタ６９を介して配線２７７（ＢＭＲ）と電気的に接続される。また、トランジスタ６９のソース電極またはドレイン電極の一方は、トランジスタ６８のソース電極またはドレイン電極の一方と電気的に接続され、トランジスタ６９のソース電極またはドレイン電極の他方は、トランジスタ６８のソース電極またはドレイン電極の他方と電気的に接続される。なお、トランジスタ６７およびトランジスタ６２は、カレントミラー回路を構成している。ここで、トランジスタ６７を入力側トランジスタ、トランジスタ６２を出力側トランジスタと呼ぶことができる。
なお、上記構成において、トランジスタ６０、トランジスタ６１、トランジスタ６２およびトランジスタ６７は、ｐ−ｃｈ型トランジスタとすることができる。
ここで、配線９２から電位が供給され、配線２９３（ＭＣＳＣ）または配線２９４（ＭＣＯＣ）から制御信号が供給されると、配線２７７（ＢＭＲ）から参照記憶素子３２に電流が流れ、配線２９６において電流源バイアス電圧（ＶＭＣＲ）が得られる。
また、配線９１から電位が供給され、配線２９３（ＭＣＳＣ）または配線２９４（ＭＣＯＣ）から制御信号が供給されると、配線２７５（ＢＭ）［ｊ］、配線２７５（ＢＭ）［ｊ＋１］から各列の記憶素子３０に電流が流れ、オペアンプ２２９の出力端子と電気的に接続される配線２９５（ＯＵＴ）［ｊ］および配線２９５（ＯＵＴ）［ｊ＋１］に出力信号が出力される。
なお、記憶素子アレイ３１とアナログ処理回路３４とは、配線２７５（ＢＭ）を介して電気的に接続されている。
なお、上述した画素２０、参照画素２２、記憶素子３０、参照記憶素子３２、アナログ処理回路２４およびアナログ処理回路３４の構成は一例であり、一部の回路、一部のトランジスタ、一部の容量素子、または一部の配線等が含まれない場合もある。または、上述した構成に含まれない回路、トランジスタ、容量素子、配線等が含まれる場合もある。また、一部の配線の接続形態が上述した構成とは異なる場合もある。
次に、図６および図７に示すタイミングチャートを用いて、本発明の一態様の撮像装置の動作の一例を説明する。なお、図６に示すＩＰ［ｊ］は配線７７（ＢＰ）［ｊ］に流れる電流信号、ＩＰ［ｊ＋１］は配線７７（ＢＰ）［ｊ＋１］に流れる電流信号、ＩＰＲは配線７８（ＢＰＲ）に流れる電流信号である。また、図７に示すＩＭ［ｋ］は配線２７５（ＢＭ）［ｋ］に流れる電流信号、ＩＭ［ｋ＋１］は配線２７５（ＢＭ）［ｋ＋１］に流れる電流信号、ＩＭＲは配線２７７（ＢＭＲ）に流れる電流信号である。また、配線７１（ＶＰＤ）は低電位、配線７２（ＶＰＲ）は高電位、配線７３（ＶＯ）は低電位、配線９１は低電位、配線９２は高電位、配線２７４（ＶＲ）は低電位、配線２７８（ＶＤＭ）は任意の電位とする。
図６において、時刻Ｔ０１乃至時刻Ｔ０３は、各画素２０および各参照画素２２で撮像データを取得する動作に相当する。また、時刻Ｔ０４乃至時刻Ｔ０５は、列出力回路（ＣＯＵＴ）２７に補正電圧を設定する動作に相当する。また、時刻Ｔ０６乃至時刻Ｔ０９は、各画素の撮像データに演算処理を施した第１の出力データを取得する動作に相当する。
また、図７において、時刻Ｔ０６乃至時刻Ｔ１１は各記憶素子３０に上記第１の出力データを格納する動作に相当し、時刻Ｔ１２乃至時刻Ｔ１３は列出力回路２２７（ＯＵＴ）に補正電圧を設定する動作に相当し、時刻Ｔ１４乃至時刻Ｔ１７は各列の記憶素子３０のデータに演算処理を施した第２の出力データを取得する動作に相当する。
なお、トランジスタ４３、トランジスタ４４、トランジスタ４６乃至トランジスタ４８、トランジスタ５２、トランジスタ５７、トランジスタ５８、トランジスタ６０乃至トランジスタ６２およびトランジスタ６７は、特に断りのない場合は飽和領域で動作するものとする。すなわち、当該トランジスタのゲート電圧、ソース電圧、ドレイン電圧は、飽和領域で動作する範囲の電圧に設定されているものとする。なお、当該トランジスタの動作が、理想的な飽和領域での動作からずれていても、出力データの精度が所望の範囲内で得られる場合であれば、当該トランジスタのゲート電圧、ソース電圧、ドレイン電圧は、適切に設定されているものとみなす。なお、その他のトランジスタは、オンオフ制御ができるスイッチ機能を有していればよい。
時刻Ｔ０１乃至時刻Ｔ０２において、配線７５（ＰＲ）の電位を”Ｈ”、配線７４（ＴＸ）の電位を”Ｈ”とする。このとき、電荷蓄積部（ＦＤ）および電荷蓄積部（ＦＤＲＥＦ）の電位は配線７２（ＶＰＲ）の電位に設定される。
時刻Ｔ０２乃至時刻Ｔ０３において、配線７５（ＰＲ）の電位を”Ｌ”、配線７４（ＴＸ）の電位を”Ｈ”とする。このとき、光電変換素子ＰＤに照射する光に応じて、電荷蓄積部（ＦＤ）の電位は低下する。ここで、配線７２（ＶＰＲ）の電位をＶＰＲ、電荷蓄積部（ＦＤ）の電位低下分をＶＰとすると、電荷蓄積部（ＦＤ）の電位は、ＶＰＲ−ＶＰとなる。なお、光電変換素子ＰＤに照射する光が強い程、電荷蓄積部（ＦＤ）の電位は低下する。
なお、参照画素２２において、光電変換素子ＰＤは遮光されているため、理想的には電荷蓄積部（ＦＤＲＥＦ）の電位はＶＰＲに保持される。しかしながら、実際には光電変換素子ＰＤには暗電流が流れるため、電荷蓄積部（ＦＤＲＥＦ）の電位はＶＰＲより僅かながら低下する。ただし、画素２０における電荷蓄積部（ＦＤ）でも同様の暗電流による電位低下は発生する。また、画素２０における電荷蓄積部（ＦＤ）と、参照画素２２における電荷蓄積部（ＦＤＲＥＦ）との電位差が出力データに寄与するため、上記暗電流による低下分を相殺する。したがって、暗電流による電荷蓄積部（ＦＤＲＥＦ）の電位の低下は明示的に考慮しなくてもよい。
さて、配線７６（ＷＰ）［ｉ］の電位をＶＷＰ［ｉ］とした場合、画素２０［ｉ，ｊ］におけるトランジスタ４３のドレイン電流は、ＩＰ［ｉ，ｊ］＝α（ＶＷＰ［ｉ］−Ｖｔｈ＋ＶＰＲ−ＶＰ［ｉ，ｊ］）２となる。また、参照画素２２［ｉ］におけるトランジスタ４３のドレイン電流は、ＩＰＲ［ｉ］＝α（ＶＷＰ［ｉ］−Ｖｔｈ＋ＶＰＲ）２となる。
ここで、αは係数、Ｖｔｈはトランジスタ４３のしきい値電圧である。なお、配線７６（ＷＰ）［ｉ］の電位は容量素子Ｃ１を介してトランジスタ４３のゲート電位に重畳されるため、配線７６（ＷＰ）［ｉ］の電位変化がトランジスタ４３のゲート電位の直接の増加分とはならない。より具体的には、容量素子Ｃ１の容量とトランジスタ４３のゲート容量と寄生容量より算出できる容量結合係数を配線７６（ＷＰ）［ｉ］の電位変化に乗じた電位変化がトランジスタ４３のゲート電位の増加分となる。ここでは、簡単のため、当該容量結合係数を乗じた電位をＶＷＰ［ｉ］とするが、実際に配線７６（ＷＰ）［ｉ］に供給する電位は、当該容量結合係数を用いることで適宜換算すればよい。
ここで、配線７７（ＢＰ）［ｊ］に流れる電流をＩＰ［ｊ］＝ΣｉＩＰ［ｉ，ｊ］、配線７８（ＢＰＲ）に流れる電流ＩＰＲ＝ΣｉＩＰＲ［ｉ］とすると、その差分はΔＩＰ［ｊ］＝ＩＰＲ−ＩＰ［ｊ］＝ΣｉＩＰＲ［ｉ］−ΣｉＩＰ［ｉ，ｊ］＝Σｉ（α（ＶＷＰ［ｉ］−Ｖｔｈ＋ＶＰＲ）２−α（ＶＷＰ［ｉ］−Ｖｔｈ＋ＶＰＲ−ＶＰ［ｉ，ｊ］）２）＝２αΣｉ（ＶＷＰ［ｉ］・ＶＰ［ｉ，ｊ］）−２αΣｉ（Ｖｔｈ−ＶＰＲ）・ＶＰ［ｉ，ｊ］−αΣｉＶＰ［ｉ，ｊ］２である。
第１項２αΣｉ（ＶＷＰ［ｉ］・ＶＰ［ｉ，ｊ］）は、第ｊ列における配線７６（ＷＰ）［ｉ］の電位ＶＷＰ［ｉ］と画素２０［ｉ，ｊ］における電荷蓄積部（ＦＤ）［ｉ，ｊ］の電位変化分ＶＰ［ｉ，ｊ］との積の和に相当し、第２項と第３項との和−２αΣｉ（Ｖｔｈ−ＶＰＲ）・ＶＰ［ｉ，ｊ］−αΣｉＶＰ［ｉ，ｊ］２＝ＩＰｏｆｆｓｅｔ［ｊ］を配線７７（ＢＰ）［ｊ］に流れる電流ＩＰ［ｊ］と配線７８（ＢＰＲ）に流れる電流ＩＰＲとの差分ΔＩＰ［ｊ］から差し引くことで算出することができることになる。
なお、ＩＰｏｆｆｓｅｔ［ｊ］は、ＶＷＰ［ｉ］を０、すなわち、配線７６（ＷＰ）［ｉ］の電位を０としたときの配線７７（ＢＰ）［ｊ］に流れる電流ＩＰ［ｊ］と配線７８（ＢＰＲ）に流れる電流ＩＰＲとの差分に相当する。なお、配線７６（ＷＰ）［ｉ］の電位０とは任意の基準電位に相当し、当該基準電位からの差分で配線７６（ＷＰ）［ｉ］の電位を表すものとする。
時刻Ｔ０４乃至時刻Ｔ０５において、配線９３（ＰＣＳＣ）の電位を”Ｈ”、配線７６（ＷＰ）［ｉ］の電位を０、配線７６（ＷＰ）［ｉ＋１］の電位を０とする。このとき、配線７７（ＢＰ）［ｊ］に電流ＩＰ［ｊ］、配線７７（ＢＰ）［ｊ＋１］に電流ＩＰ［ｊ＋１］、配線７８（ＢＰＲ）に電流ＩＰＲが流れ、列出力回路（ＣＯＵＴ）２７［ｊ］におけるトランジスタ４４には電流ＩＰＣ［ｊ］が流れ、列出力回路（ＣＯＵＴ）２７［ｊ＋１］におけるトランジスタ４４には電流ＩＰＣ［ｊ＋１］が流れる。
さて、トランジスタ４８およびトランジスタ５３で構成されるカレントミラー回路により、トランジスタ４８およびトランジスタ５２を介して流れる電流は、トランジスタ５３およびトランジスタ５５を介して流れる電流、すなわちＩＰＲと等しくなる。したがって、電流ＩＰＲは、電流ＩＰ［ｊ］と電流ＩＰＣ［ｊ］の和に等しいことになる（ＩＰＲ＝ＩＰ［ｊ］＋ＩＰＣ［ｊ］）。
また、容量素子Ｃ２には、電流ＩＰＣ［ｊ］＝ＩＰＲ−ＩＰ［ｊ］を供給しうる電位が格納されることになる。ここで、上述したようにＩＰｏｆｆｓｅｔ［ｊ］＝ＩＰＲ−ＩＰ［ｊ］であり、電流ＩＰＣ［ｊ］は、ＩＰｏｆｆｓｅｔ［ｊ］に等しいことがわかる。したがって、配線９３（ＰＣＳＣ）の電位を”Ｌ”とした後、列出力回路（ＣＯＵＴ）２７［ｊ］におけるトランジスタ４４は、容量素子Ｃ２に保持された電位により、ＩＰｏｆｆｓｅｔ［ｊ］を供給する電流源として機能する。
同様に列出力回路（ＣＯＵＴ）２７［ｊ＋１］において、トランジスタ４４は、容量素子Ｃ２に保持された電位により、ＩＰｏｆｆｓｅｔ［ｊ＋１］を供給する電流源として機能する。
時刻Ｔ０６乃至時刻Ｔ０７において、配線７６（ＷＰ）［ｉ］の電位をＶＷＰ［ｉ，ｋ］、配線７６（ＷＰ）［ｉ＋１］の電位をＶＷＰ［ｉ＋１，ｋ］、配線９４（ＰＣＯＣ）の電位を”Ｈ”とする。このとき、列出力回路（ＣＯＵＴ）２７［ｊ］において、電流ＩＰ［ｊ］と電流ＩＰＣ［ｊ］＝ＩＰｏｆｆｓｅｔ［ｊ］の和に等しい電流がトランジスタ４９を介して流れる。
また、トランジスタ４６とトランジスタ４７で構成されるカレントミラー回路により、トランジスタ４９に流れる電流と等しい電流がトランジスタ４７およびトランジスタ５０を介して抵抗Ｒ１に流れる。一方、電流ＩＰＲは、トランジスタ５４を介して配線７８（ＢＰＲ）に流れる。また、トランジスタ４８とトランジスタ５３で構成されるカレントミラー回路により、電流ＩＰＲと等しい電流がトランジスタ４８およびトランジスタ５１を介して抵抗Ｒ２に流れる。
ここで、抵抗Ｒ１と抵抗Ｒ２の抵抗値を等しくＲとし、配線２７８（ＶＤＭ）の電位をＶＤＭとすると、オペアンプ（ＡＭＰ）２９の出力は、配線２７３（ＷＤ）［ｊ］の電位ＶＷＤ［ｊ］＝ＶＤＭ＋Ｒ・（ＩＰＲ−（ＩＰ［ｊ］＋ＩＰｏｆｆｓｅｔ［ｊ］））となり、上述の議論から、ＶＤＭ＋Ｒ・２αΣｉ（ＶＷＰ［ｉ，ｋ］・ＶＰ［ｉ，ｊ］）＝ＶＤＭ−Ｆｊ［ｋ］となる。
同様に、列出力回路（ＣＯＵＴ）２７［ｊ＋１］におけるオペアンプ（ＡＭＰ）２９の出力は、配線２７３（ＷＤ）［ｊ＋１］の電位ＶＷＤ［ｊ＋１］＝ＶＤＭ＋Ｒ・２αΣｉ（ＶＷＰ［ｉ，ｋ］・ＶＰ［ｉ，ｊ＋１］）＝ＶＤＭ−Ｆｊ＋１［ｋ］となる。
時刻Ｔ０８乃至Ｔ０９において、配線７６（ＷＰ）［ｉ］の電位をＶＷＰ［ｉ，ｋ＋１］、配線７６（ＷＰ）［ｉ＋１］の電位をＶＷＰ［ｉ＋１，ｋ＋１］、配線９４（ＰＣＯＣ）の電位を”Ｈ”とする。このとき、時刻Ｔ０６乃至時刻Ｔ０７と同様に、列出力回路（ＣＯＵＴ）２７［ｊ］におけるオペアンプ（ＡＭＰ）２９の出力は、配線２７３（ＷＤ）［ｊ］の電位ＶＷＤ［ｊ］＝ＶＤＭ＋Ｒ・２αΣｉ（ＶＷＰ［ｉ，ｋ＋１］・ＶＰ［ｉ，ｊ］）＝ＶＤＭ−Ｆｊ［ｋ＋１］となる。また、列出力回路（ＣＯＵＴ）２７［ｊ＋１］におけるオペアンプ（ＡＭＰ）２９の出力は、配線２７３（ＷＤ）［ｊ＋１］の電位ＶＷＤ［ｊ＋１］＝ＶＤＭ＋Ｒ・２αΣｉ（ＶＷＰ［ｉ，ｋ＋１］・ＶＰ［ｉ，ｊ＋１］）＝ＶＤＭ−Ｆｊ＋１［ｋ＋１］となる。
また、時刻Ｔ０６乃至時刻Ｔ０７において、さらに配線２７２（ＷＷ）［ｋ］の電位を”Ｈ”、配線２７２（ＷＷ）［ｋ＋１］の電位を”Ｌ”とすると、配線２７３（ＷＤ）［ｊ］の電位ＶＷＤ［ｊ］＝ＶＤＭ−Ｆｊ［ｋ］、配線２７３（ＷＤ）［ｊ＋１］の電位ＶＷＤ［ｊ＋１］＝ＶＤＭ−Ｆｊ＋１［ｋ］が各々記憶素子３０［ｋ，ｊ］、記憶素子３０［ｋ，ｊ＋１］に書き込まれる。このとき、電荷蓄積部（ＳＮ）［ｋ，ｊ］の電位はＶＤＭ−Ｆｊ［ｋ］、電荷蓄積部（ＳＮ）［ｋ，ｊ＋１］の電位はＶＤＭ−Ｆｊ＋１［ｋ］に設定される。
また、時刻Ｔ０８乃至時刻Ｔ０９において、さらに配線２７２（ＷＷ）［ｋ］の電位を”Ｌ”、配線２７２（ＷＷ）［ｋ＋１］の電位を”Ｈ”とすると、配線２７３（ＷＤ）［ｊ］の電位ＶＷＤ［ｊ］＝ＶＤＭ−Ｆｊ［ｋ＋１］、配線２７３（ＷＤ）［ｊ＋１］の電位ＶＷＤ［ｊ＋１］＝ＶＤＭ−Ｆｊ＋１［ｋ＋１］が各々記憶素子３０［ｋ＋１，ｊ］、記憶素子３０［ｋ＋１，ｊ＋１］に書き込まれる。このとき、電荷蓄積部（ＳＮ）［ｋ＋１，ｊ］の電位はＶＤＭ−Ｆｊ［ｋ＋１］、電荷蓄積部（ＳＮ）［ｋ＋１，ｊ＋１］の電位はＶＤＭ−Ｆｊ＋１［ｋ＋１］に設定される。
時刻Ｔ１０乃至時刻Ｔ１１において、配線２７６（ＷＷＲ）の電位を”Ｈ”とすると、参照記憶素子３２［ｊ］の電荷蓄積部（ＳＮＲＥＦ）［ｊ］の電位はＶＤＭ、参照記憶素子３２［ｊ＋１］の電荷蓄積部（ＳＮＲＥＦ）［ｊ＋１］の電位はＶＤＭに設定される。
さて、配線２７１（ＲＷ）［ｊ］の電位をＶＷＭ［ｊ］とした場合、記憶素子３０［ｋ，ｊ］におけるトランジスタ５７のドレイン電流は、ＩＭ［ｋ，ｊ］＝β（ＶＷＭ［ｊ］−Ｖｔｈ＋ＶＤＭ−Ｆｊ［ｋ］）２となる。また、参照記憶素子３２［ｊ］におけるトランジスタ５７のドレイン電流は、ＩＭＲ［ｉ］＝β（ＶＷＭ［ｊ］−Ｖｔｈ＋ＶＤＭ）２となる。ここで、βは係数、Ｖｔｈはトランジスタ５７のしきい値電圧である。
なお、配線２７１（ＲＷ）［ｊ］の電位は容量素子Ｃ３を介してトランジスタ５７のゲート電位に重畳されるため、配線２７１（ＲＷ）［ｊ］の電位変化がそのままトランジスタ５７のゲート電位の増加分とはならない。より具体的には、容量素子Ｃ３の容量とトランジスタ５７のゲート容量と寄生容量より算出できる容量結合係数を配線２７１（ＲＷ）［ｊ］の電位変化に乗じた電位変化がトランジスタ５７のゲート電位の増加分となる。ここでは、簡単のため、当該容量結合係数を乗じた電位をＶＷＭ［ｊ］とするが、実際に配線２７１（ＲＷ）［ｊ］に供給する電位は、当該容量結合係数を用いることで適宜換算すればよい。
ここで、配線２７５（ＢＭ）［ｋ］に流れる電流ＩＭ［ｋ］＝ΣｉＩＭ［ｋ，ｊ］、配線２７７（ＢＭＲ）に流れる電流ＩＭＲ＝ΣｉＩＭＲ［ｊ］を考えると、その差分はΔＩＭ［ｋ］＝ＩＭＲ−ＩＭ［ｋ］＝ΣｉＩＭＲ［ｊ］−ΣｉＩＭ［ｋ，ｊ］＝Σｉ（β（ＶＷＭ［ｊ］−Ｖｔｈ＋ＶＤＭ）２−β（ＶＷＭ［ｊ］−Ｖｔｈ＋ＶＤＭ−Ｆｊ［ｋ］）２）＝２βΣｉ（ＶＷＭ［ｊ］・Ｆｊ［ｋ］）−２βΣｉ（Ｖｔｈ−ＶＤＭ）・Ｆｊ［ｋ］−βΣｉＦｊ［ｋ］２である。
第１項２βΣｉ（ＶＷＭ［ｊ］・Ｆｊ［ｋ］）は、第ｋ列における配線２７１（ＲＷ）［ｊ］の電位ＶＷＭ［ｊ］と、記憶素子３０［ｋ，ｊ］における電荷蓄積部（ＳＮ）［ｋ，ｊ］の電位とＶＤＭとの差であるＦｊ［ｋ］と、の積の和に相当する。すなわち、第２項と第３項との和−２βΣｉ（Ｖｔｈ−ＶＤＭ）・Ｆｊ［ｋ］−βΣｉＦｊ［ｋ］２＝ＩＭｏｆｆｓｅｔ［ｋ］を配線２７５（ＢＭ）［ｋ］に流れる電流ＩＭ［ｋ］と配線２７７（ＢＭＲ）に流れる電流ＩＭＲとの差分ΔＩＭ［ｋ］から差し引くことで算出することができることになる。なお、ＩＭｏｆｆｓｅｔ［ｋ］は、ＶＷＭ［ｊ］を０、すなわち、配線２７１（ＲＷ）［ｊ］の電位を０とした時の配線２７５（ＢＭ）［ｋ］に流れる電流ＩＭ［ｋ］と配線２７７（ＢＭＲ）に流れる電流ＩＭＲとの差分に相当する。なお、配線２７１（ＲＷ）［ｊ］の電位０とは任意の基準電位に相当し、当該基準電位からの差分で配線２７１（ＲＷ）［ｊ］の電位を表すものとする。
時刻Ｔ１２乃至時刻Ｔ１３において、配線２９３（ＭＣＳＣ）の電位を”Ｈ”、配線２７１（ＲＷ）［ｊ］の電位を０、配線２７１（ＲＷ）［ｊ＋１］の電位を０とする。この時、配線２７５（ＢＭ）［ｋ］に電流ＩＭ［ｋ］が流れ、配線２７７（ＢＭＲ）に電流ＩＭＲが流れ、列出力回路（ＯＵＴ）２２７［ｋ］におけるトランジスタ５８には電流ＩＭＣ［ｋ］が流れる。また、配線２７５（ＢＭ）［ｋ＋１］に電流ＩＭ［ｊ＋１］が流れ、配線２７７（ＢＭＲ）に電流ＩＭＲが流れ、列出力回路（ＯＵＴ）２２７［ｋ＋１］におけるトランジスタ５４には電流ＩＭＣ［ｋ＋１］が流れる。
さて、列出力回路（ＯＵＴ）２２７［ｋ］において、トランジスタ６２とトランジスタ６７で構成されるカレントミラー回路により、トランジスタ６２およびトランジスタ６６を介して流れる電流（ＩＭ［ｋ］＋ＩＭＣ［ｋ］）は、トランジスタ６７およびトランジスタ６９を介して流れる電流、すなわち、電流ＩＭＲと等しくなる。また、容量素子Ｃ４には、当該電流ＩＭＣ［ｋ］を供給しうる電位が格納されることになる。ここで、上述の議論により、電流ＩＭＣ［ｋ］は、ＩＭｏｆｆｓｅｔ［ｋ］に等しいことがわかる。したがって、配線２９３（ＭＣＳＣ）の電位を”Ｌ”とした後、列出力回路（ＯＵＴ）２２７［ｋ］におけるトランジスタ５８は、容量素子Ｃ４に保持された電位により、ＩＭｏｆｆｓｅｔ［ｋ］を供給する電流源として機能する。また、同様に、列出力回路（ＯＵＴ）２２７［ｋ＋１］におけるトランジスタ５８は、容量素子Ｃ４に保持された電位により、ＩＭｏｆｆｓｅｔ［ｋ＋１］を供給する電流源として機能する。
時刻Ｔ１４乃至時刻Ｔ１５において、配線２７１（ＲＷ）［ｊ］の電位をＶＷＭ［ｊ，ｌ］、配線２７１（ＲＷ）［ｊ＋１］の電位をＶＷＭ［ｊ＋１，ｌ］、配線２９４（ＭＣＯＣ）の電位を”Ｈ”とする。このとき、列出力回路（ＯＵＴ）２２７［ｋ］において、電流ＩＭ［ｋ］と電流ＩＭＣ［ｋ］＝ＩＭｏｆｆｓｅｔ［ｋ］の和に等しい電流がトランジスタ６３を介して流れる。
また、トランジスタ６０とトランジスタ６１で構成されるカレントミラー回路により、トランジスタ６３に流れる電流と等しい電流がトランジスタ６１およびトランジスタ６４を介して抵抗Ｒ３を流れる。一方、電流ＩＭＲは、トランジスタ６８を介して配線２７７（ＢＭＲ）に流れる。また、トランジスタ６２とトランジスタ６７で構成されるカレントミラー回路により、電流ＩＭＲと等しい電流がトランジスタ６２およびトランジスタ６５を介して抵抗Ｒ４に流れる。
ここで、抵抗Ｒ３と抵抗Ｒ４の抵抗値を等しくＲとすると、配線２９５（ＯＵＴ）［ｋ］に出力されるオペアンプ（ＡＭＰ）２２９の出力電位は、電位ＶＯＵＴ［ｋ］＝Ｒ・（ＩＭＲ−（ＩＭ［ｋ］＋ＩＭｏｆｆｓｅｔ［ｋ］））となり、上述の議論から、Ｒ・２βΣｉ（ＶＷＭ［ｊ，ｌ］・Ｆｊ［ｋ］）＝Ｆ［ｋ，ｌ］となる。
同様に、列出力回路（ＯＵＴ）２２７［ｋ＋１］において、配線２９５（ＯＵＴ）［ｋ＋１］に出力されるオペアンプ（ＡＭＰ）２２９の出力電位は、電位ＶＯＵＴ［ｋ＋１］＝Ｒ・２βΣｉ（ＶＷＭ［ｊ，ｌ］・Ｆｊ［ｋ＋１］）＝Ｆ［ｋ＋１，ｌ］となる。
時刻Ｔ１６乃至時刻Ｔ１７において、配線２７１（ＲＷ）［ｊ］の電位をＶＷＭ［ｊ，ｌ＋１］、配線２７１（ＲＷ）［ｊ＋１］の電位をＶＷＭ［ｊ＋１，ｌ＋１］、配線２９４（ＭＣＯＣ）の電位を”Ｈ”とする。このとき、時刻Ｔ１４乃至時刻Ｔ１５と同様に、列出力回路（ＯＵＴ）２２７［ｋ］において、配線２９５（ＯＵＴ）［ｋ］に出力されるオペアンプ（ＡＭＰ）２２９の出力電位は、電位ＶＯＵＴ［ｋ］＝Ｒ・２βΣｉ（ＶＷＭ［ｊ，ｌ＋１］・Ｆｊ［ｋ］）＝Ｆ［ｋ，ｌ＋１］となる。また、列出力回路（ＯＵＴ）２２７［ｋ＋１］において、配線２９５（ＯＵＴ）［ｋ＋１］に出力されるオペアンプ（ＡＭＰ）２２９の出力電位は、電位ＶＯＵＴ［ｋ＋１］＝Ｒ・２βΣｉ（ＶＷＭ［ｊ，ｌ＋１］・Ｆｊ［ｋ＋１］）＝Ｆ［ｋ＋１，ｌ＋１］となる。
ここで、Ｆｊ［ｋ］＝−Ｒ・２αΣｉ（ＶＷＰ［ｉ，ｋ］・ＶＰ［ｉ，ｊ］）＝Ｃ［ｋ］／２・ΣｉＶＰ［ｉ，ｊ］・ｃｏｓ（（２ｉ＋１）ｋπ／２（ｉｍａｘ−１））、Ｆ［ｋ，ｌ］＝Ｒ・２βΣｉ（ＶＷＭ［ｊ，ｌ］・Ｆｊ［ｋ］）＝Ｃ［ｌ］／２・ΣｉＦｊ［ｋ］・ｃｏｓ（（２ｊ＋１）ｌπ／２（ｊｍａｘ−１））、Ｃ［ｎ］＝１／√２（ｎ＝０）、１（ｎ≠０）となるようにＶＷＰ［ｉ，ｋ］、ＶＷＭ［ｊ，ｌ］を設定すると、Ｆ［ｋ，ｌ］は、ＶＰ［ｉ，ｊ］を２次元離散コサイン変換して得られる変換係数に相当する。
したがって、当該電位を配線７６（ＷＰ）、配線２７１（ＲＷ）に順次印加することで、２次元離散コサイン変換を実行することができる。すなわち、本発明の一態様では、撮像データをＡ／Ｄ変換して出力した後に２次元離散コサイン変換を実行する必要が無い。また、２次元離散コサイン変換処理中にデジタルメモリへのデータ入出力が不要なため、消費電力を低減することができる。なお、同様に、２次元離散サイン変換を実行することも可能である。
なお、２次元離散コサイン変換を任意の行列単位で実行することも可能である。例えば、８行８列単位で行う場合は、前段落の式でｉｍａｘ＝８、ｊｍａｘ＝８とし、配線７６（ＷＰ）に８行単位で順次所望の電位を印加した後、配線２７１（ＲＷ）に８列単位で所望の電位を印加する、ということを繰り返せばよい。この場合、図４の記憶素子３０は８行分あれば２次元離散コサイン変換が可能となる。
なお、図２の画素２０において、複数の画素２０から同時にデータを出力することを繰り返すため、撮像データは一括して取得する構成が好ましい。したがって、後述するグローバルシャッタ方式で撮像することが好ましい。
このような構成を可能とするためには、トランジスタ４１およびトランジスタ４２をオフ電流が極めて低い酸化物半導体を用いたトランジスタとする構成が好ましい。また、オフセット電流を保持するために、アナログ処理回路２４におけるトランジスタ４５およびアナログ処理回路３４におけるトランジスタ５９をオフ電流が極めて低い酸化物半導体を用いたトランジスタとする構成が好ましい。
以上のような構成とすることで、撮像データをデジタルデータに変換するＡ／Ｄ変換処理を行わずに、アナログデータのまま離散コサイン変換処理を行うことが可能となる。したがって、低消費電力でデータ圧縮処理が可能な撮像装置を提供することができる。
なお、画素２０および参照画素２２の回路は図２に示した構成に限らず、図８（Ａ）乃至図８（Ｄ）に示す構成であってもよい。また、画素回路に用いるトランジスタは、図８（Ｅ）または図８（Ｆ）に示すように、トランジスタ４１、トランジスタ４２、およびトランジスタ４３にバックゲートを設けた構成であってもよい。図８（Ｅ）はバックゲートに定電位を印加する構成であり、しきい値電圧を制御することができる。また、図８（Ｆ）はフロントゲートと同じ電位がバックゲートに印加される構成であり、オン電流を増加させることができる。なお、図８（Ｅ）においては、バックゲートが配線７３と電気的に接続される構成を例示したが、定電位が供給される別の配線と電気的に接続されていてもよい。なお、図８（Ｅ）、（Ｆ）は図２に示す画素回路においてトランジスタにバックゲートを設けた例を示したが、同様の構成を図８（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）に示す回路にも適用することもできる。また、一つの画素回路に含まれるトランジスタに対し、フロントゲートと同じ電位がバックゲートに印加される構成、バックゲートに定電位を印加する構成、またはバックゲートを設けない構成を必要に応じて任意に組み合わせた回路構成としてもよい。
また、図９（Ａ）に示すように、トランジスタ４３と配線７７との間にトランジスタ４０１を設けた構成としてもよい。トランジスタ４０１は配線７０１の電位によって制御されるスイッチングトランジスタとしての機能を有する。また、図９（Ｂ）に示すように、トランジスタ４３と配線７３との間にトランジスタ４０２を設けた構成としてもよい。トランジスタ４０２は配線７０２の電位によって制御されるスイッチングトランジスタとしての機能を有する。
また、画素２０および参照画素２２の回路は、図１０に示すようにトランジスタ４２およびトランジスタ４３を複数の画素で共用する形態としてもよい。図１０は垂直方向の複数の画素でトランジスタ４２およびトランジスタ４３を共用する構成を例示しているが、水平方向または水平垂直方向の複数の画素でトランジスタ４２およびトランジスタ４３を共用してもよい。このような構成とすることで、一画素あたりが有するトランジスタ数を削減させることができる。なお、図１０ではトランジスタ４２およびトランジスタ４３が４画素で共用される形態を図示しているが、２画素、３画素または５画素以上であってもよい。なお、当該構成と図８（Ａ）乃至図８（Ｄ）に示す構成および図９（Ａ）、（Ｂ）に示す構成は任意に組み合すことができる。
次に、本発明の一態様の撮像装置の具体的な構成例について、図面を参照して説明する。図１１（Ａ）は、図２に示す画素２０における光電変換素子ＰＤ、トランジスタ４１、トランジスタ４２および容量素子Ｃ１の具体的な接続形態の一例を示している。なお、図１１（Ａ）にはトランジスタ４３は図示されていない。画素２０は、トランジスタ４１乃至トランジスタ４３および容量素子Ｃ１が設けられる層１１００、および光電変換素子ＰＤが設けられる層１２００を有する。
なお、本実施の形態で説明する断面図において、各配線、各電極および各導電体を個別の要素として図示しているが、それらが電気的に接続している場合においては、同一の要素として設けられる場合もある。また、トランジスタのゲート電極、ソース電極、またはドレイン電極が導電体を介して各配線と接続される形態は一例であり、トランジスタのゲート電極、ソース電極、またはドレイン電極のそれぞれが配線としての機能を有する場合もある。
また、各要素上には保護膜、層間絶縁膜または平坦化膜としての機能を有する絶縁層８２および絶縁層８３等が設けられる。例えば、絶縁層８２および絶縁層８３等は、酸化シリコン膜、酸化窒化シリコン膜などの無機絶縁膜を用いることができる。または、アクリル樹脂、ポリイミド樹脂などの有機絶縁膜などを用いてもよい。絶縁層８２および絶縁層８３等の上面は、必要に応じてＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法等で平坦化処理を行うことが好ましい。
なお、図面に示される配線等の一部が設けられない場合や、図面に示されない配線等やトランジスタ等が各層に含まれる場合もある。また、図面に示されない層が当該積層構造に含まれる場合もある。また、図面に示される層の一部が含まれない場合もある。
トランジスタ４１乃至トランジスタ４３には、酸化物半導体を用いたトランジスタ（以下、ＯＳトランジスタ）を用いることが特に好ましい。
ＯＳトランジスタは極めて低いオフ電流特性を有するため、撮像のダイナミックレンジを拡大することができる。図２に示す画素２０の回路構成では、光電変換素子ＰＤに入射される光の強度が大きいときに電荷蓄積部（ＦＤ）の電位が小さくなる。酸化物半導体を用いたトランジスタは極めてオフ電流が低いため、ゲート電位が極めて小さい場合においても当該ゲート電位に応じた電流を正確に出力することができる。したがって、検出することのできる照度のレンジ、すなわちダイナミックレンジを広げることができる。
また、トランジスタ４１およびトランジスタ４２の低いオフ電流特性によって電荷蓄積部（ＦＤ）で電荷を保持できる期間を極めて長くすることができる。そのため、回路構成や動作方法を複雑にすることなく、全画素で同時に電荷の蓄積動作を行うグローバルシャッタ方式を適用することができる。
一般的に、画素がマトリクス状に配置された撮像装置では、図１２（Ａ）に示す、行毎に撮像動作１２、データ保持動作１３、読み出し動作１４を行う駆動方法であるローリングシャッタ方式が用いられる。ローリングシャッタ方式を用いる場合には、撮像の同時性が失われるため、被写体が移動した場合には、画像に歪が生じてしまう。
したがって、本発明の一態様は、図１２（Ｂ）に示す全行で同時に撮像動作１２、データ保持動作１３を行い、行毎に読み出し動作１４を行うことができるグローバルシャッタ方式を用いることが好ましい。グローバルシャッタ方式を用いることで、撮像装置の各画素における撮像の同時性を確保することができ、被写体が移動する場合であっても歪の小さい画像を容易に得ることができる。また、グローバルシャッタ方式により露光時間（電荷の蓄積動作を行う期間）を長くすることもできることから、低照度環境における撮像にも適する。
また、ＯＳトランジスタは、シリコンを活性領域または活性層に用いたトランジスタ（以下、Ｓｉトランジスタ）よりも電気特性変動の温度依存性が小さいため、極めて広い温度範囲で使用することができる。したがって、ＯＳトランジスタを有する撮像装置および半導体装置は、自動車、航空機、宇宙機などへの搭載にも適している。
また、ＯＳトランジスタは、Ｓｉトランジスタよりもドレイン耐圧の高い特性を有する。セレン系材料を光電変換層とした光電変換素子では、アバランシェ現象が起こりやすいように比較的高い電圧（例えば、１０Ｖ以上）を印加することが好ましい。したがって、ＯＳトランジスタと、セレン系材料を光電変換層とした光電変換素子とを組み合わせることで、信頼性の高い撮像装置とすることができる。
なお、図１１（Ａ）において、各トランジスタはバックゲートを有する形態を例示しているが、図１１（Ｂ）に示すように、バックゲートを有さない形態であってもよい。また、図１１（Ｃ）に示すように一部のトランジスタ、例えばトランジスタ４１のみにバックゲートを有するような形態であってもよい。当該バックゲートは、対向して設けられるトランジスタのフロントゲートと電気的に接続する場合がある。または、当該バックゲートにフロントゲートとは異なる固定電位が供給される場合がある。なお、当該バックゲートの有無に関する形態は、本実施の形態で説明する他の画素の構成にも適用することができる。
層１２００に設けられる光電変換素子ＰＤは、様々な形態の素子を用いることができる。図１１（Ａ）では、セレン系材料を光電変換層５６１に用いた形態を図示している。セレン系材料を用いた光電変換素子ＰＤは、可視光に対する外部量子効率が高い特性を有する。当該光電変換素子では、アバランシェ現象により入射される光量に対する電子の増幅が大きい高感度のセンサとすることができる。また、セレン系材料は光吸収係数が高いため、光電変換層５６１を薄くしやすい利点を有する。
セレン系材料としては、非晶質セレンまたは結晶セレンを用いることができる。結晶セレンは、一例として、非晶質セレンを成膜後、熱処理することで得ることができる。なお、結晶セレンの結晶粒径を画素ピッチより小さくすることで、画素ごとの特性ばらつきを低減させることができる。また、結晶セレンは、非晶質セレンよりも可視光に対する分光感度や光吸収係数が高い特性を有する。
なお、光電変換層５６１は単層として図示しているが、セレン系材料の受光面側に正孔注入阻止層として酸化ガリウムまたは酸化セリウムなどを設け、電極５６６側に電子注入阻止層として酸化ニッケルまたは硫化アンチモンなどを設ける構成とすることもできる。
また、光電変換層５６１は、銅、インジウム、セレンの化合物（ＣＩＳ）を含む層であってもよい。または、銅、インジウム、ガリウム、セレンの化合物（ＣＩＧＳ）を含む層であってもよい。ＣＩＳおよびＣＩＧＳでは、セレンの単体と同様にアバランシェ現象が利用できる光電変換素子を形成することができる。
セレン系材料を用いた光電変換素子ＰＤは、例えば、金属材料などで形成された電極５６６と透光性導電層５６２との間に光電変換層５６１を有する構成とすることができる。また、ＣＩＳおよびＣＩＧＳはｐ型半導体であり、接合を形成するためにｎ型半導体の硫化カドミウムや硫化亜鉛等を接して設けてもよい。
アバランシェ現象を発生させるためには、光電変換素子に比較的高い電圧（例えば、１０Ｖ以上）を印加することが好ましい。ＯＳトランジスタは、Ｓｉトランジスタよりもドレイン耐圧の高い特性を有するため、光電変換素子に比較的高い電圧を印加することが容易である。したがって、ドレイン耐圧の高いＯＳトランジスタと、セレン系材料を光電変換層とした光電変換素子とを組み合わせることで、高感度、かつ信頼性の高い撮像装置とすることができる。
なお、図１１（Ａ）では、光電変換層５６１および透光性導電層５６２を画素回路間で分離しない構成としているが、図１３（Ａ）に示すように回路間で分離する構成としてもよい。また、画素間において、電極５６６を有さない領域には、絶縁体で隔壁５６７を設け、光電変換層５６１および透光性導電層５６２に亀裂が入らないようにすることが好ましいが、図１３（Ｂ）に示すように隔壁５６７を設けない構成としてもよい。また、図１１（Ａ）では、透光性導電層５６２と配線８７との間に配線８８および導電体８１を介する構成を図示しているが、図１３（Ｃ）、（Ｄ）に示すように透光性導電層５６２と配線８７が直接接する形態としてもよい。
また、電極５６６および配線８７等は多層としてもよい。例えば、図１４（Ａ）に示すように、電極５６６を導電層５６６ａおよび導電層５６６ｂの二層とし、配線８７を導電層８７ａおよび導電層８７ｂの二層とすることができる。図１４（Ａ）の構成においては、例えば、導電層５６６ａおよび導電層８７ａを低抵抗の金属等を選択して形成し、導電層５６６ｂおよび導電層８７ｂを光電変換層５６１とコンタクト特性の良い金属等を選択して形成するとよい。このような構成とすることで、光電変換素子ＰＤの電気特性を向上させることができる。また、一部の金属は透光性導電層５６２と接触することにより電蝕を起こすことがある。そのような金属を導電層８７ａに用いた場合でも導電層８７ｂを介することによって電蝕を防止することができる。
導電層５６６ｂおよび導電層８７ｂには、例えば、モリブデンやタングステンなどを用いることができる。また、導電層５６６ａおよび導電層８７ａには、例えば、アルミニウム、チタン、またはアルミニウムをチタンで挟むような積層を用いることができる。
また、絶縁層８２等が多層である構成であってもよい。例えば、図１４（Ｂ）に示すように、絶縁層８２が絶縁層８２ａおよび絶縁層８２ｂを有し、かつ絶縁層８２ａと絶縁層８２ｂとのエッチングレート等が異なる場合は、導電体８１は段差を有するようになる。層間絶縁膜や平坦化膜に用いられるその他の絶縁層が多層である場合も同様に導電体８１は段差を有するようになる。なお、ここでは絶縁層８２が２層である例を示したが、絶縁層８２およびその他の絶縁層は３層以上の構成であってもよい。
なお、隔壁５６７は、無機絶縁体や絶縁有機樹脂などを用いて形成することができる。また、隔壁５６７は、トランジスタ等に対する遮光のため、および／または１画素あたりの受光部の面積を確定するために黒色等に着色されていてもよい。
また、光電変換素子ＰＤには、非晶質シリコン膜や微結晶シリコン膜などを用いたｐｉｎ型ダイオード素子などを用いてもよい。
例えば、図１５は光電変換素子ＰＤにｐｉｎ型の薄膜フォトダイオードを用いた例である。当該フォトダイオードは、ｎ型の半導体層５６５、ｉ型の半導体層５６４、およびｐ型の半導体層５６３が順に積層された構成を有している。ｉ型の半導体層５６４には非晶質シリコンを用いることが好ましい。また、ｐ型の半導体層５６３およびｎ型の半導体層５６５には、それぞれの導電型を付与するドーパントを含む非晶質シリコンまたは微結晶シリコンなどを用いることができる。非晶質シリコンを光電変換層とするフォトダイオードは可視光の波長領域における感度が高く、微弱な可視光を検知しやすい。
図１５に示す光電変換素子ＰＤでは、カソードとして作用するｎ型の半導体層５６５がトランジスタ４１と電気的な接続を有する電極５６６と電気的な接続を有する。また、アノードとして作用するｐ型の半導体層５６３が導電体８１を介して配線８７と電気的な接続を有する。
なお、図２に示す画素２０を説明する回路図では、光電変換素子ＰＤの接続形態が図２に示す向きとは逆となる構成であってもよい。そのため、図１５において、光電変換素子ＰＤのアノードおよびカソードと電極層および配線との接続形態が逆となる場合もある。
なお、いずれの場合においても、ｐ型の半導体層５６３が受光面となるように光電変換素子ＰＤを形成することが好ましい。ｐ型の半導体層５６３を受光面とすることで、光電変換素子ＰＤの出力電流を高めることができる。
また、ｐｉｎ型の薄膜フォトダイオードの形態を有する光電変換素子ＰＤの構成、ならびに光電変換素子ＰＤおよび配線の接続形態は、図１６（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）、（Ｆ）に示す例であってもよい。なお、光電変換素子ＰＤの構成、光電変換素子ＰＤと配線の接続形態はこれらに限定されず、他の形態であってもよい。
図１６（Ａ）は、光電変換素子ＰＤのｐ型の半導体層５６３と接する透光性導電層５６２を設けた構成である。透光性導電層５６２は電極として作用し、光電変換素子ＰＤの出力電流を高めることができる。
透光性導電層５６２には、例えば、インジウム錫酸化物、シリコンを含むインジウム錫酸化物、亜鉛を含む酸化インジウム、酸化亜鉛、ガリウムを含む酸化亜鉛、アルミニウムを含む酸化亜鉛、酸化錫、フッ素を含む酸化錫、アンチモンを含む酸化錫、またはグラフェン等を用いることができる。また、透光性導電層５６２は単層に限らず、異なる膜の積層であっても良い。
図１６（Ｂ）は、光電変換素子ＰＤのｐ型の半導体層５６３と配線８８が電気的な接続を直接有する構成である。
図１６（Ｃ）は、光電変換素子ＰＤのｐ型の半導体層５６３と接する透光性導電層５６２が設けられ、配線８７と透光性導電層５６２が電気的な接続を有する構成である。
図１６（Ｄ）は、光電変換素子ＰＤを覆う絶縁層にｐ型の半導体層５６３が露出する開口部が設けられ、当該開口部を覆う透光性導電層５６２と配線８８が電気的な接続を有する構成である。
図１６（Ｅ）は、光電変換素子ＰＤを貫通する導電体８１が設けられた構成である。当該構成では、配線８７は導電体８１を介してｐ型の半導体層５６３と電気的に接続される。なお、図面上では、配線８７と電極５６６とは、ｎ型の半導体層５６５を介して見かけ上導通してしまう形態を示している。しかしながら、ｎ型の半導体層５６５の横方向の抵抗が高いため、配線８７と電極５６６との間に適切な間隔を設ければ、両者間は極めて高抵抗となる。したがって、光電変換素子ＰＤは、アノードとカソードが短絡することなく、ダイオード特性を有することができる。なお、ｐ型の半導体層５６３と電気的に接続される導電体８１は複数であってもよい。
図１６（Ｆ）は、図１６（Ｅ）の光電変換素子ＰＤに対して、ｐ型の半導体層５６３と接する透光性導電層５６２を設けた構成である。
なお、図１６（Ｄ）、図１６（Ｅ）、および図１６（Ｆ）に示す光電変換素子ＰＤでは、受光領域と配線等が重ならないため、広い受光面積を確保できる利点を有する。
また、光電変換素子ＰＤには、図１７に示すように、シリコン基板６００を光電変換層としたフォトダイオードを用いることもできる。
上述したセレン系材料や非晶質シリコンなどを用いて形成した光電変換素子ＰＤは、成膜工程、リソグラフィ工程、エッチング工程などの一般的な半導体作製工程を用いて作製するこができる。また、セレン系材料は高抵抗であり、図１１（Ａ）に示すように、光電変換層５６１を回路間で分離しない構成とすることもできる。したがって、本発明の一態様の撮像装置は、歩留りが高く、低コストで作製することができる。一方で、シリコン基板６００を光電変換層としたフォトダイオードを形成する場合は、研磨工程や貼り合わせ工程などの難度の高い工程が必要となる。
また、本発明の一態様の撮像装置は、回路が形成されたシリコン基板６００が積層された構成としてもよい。例えば、図１８（Ａ）に示すようにシリコン基板６００に活性領域を有するトランジスタ６１０およびトランジスタ６２０を有する層１４００が画素回路と重なる構成とすることができる。なお、図１８（Ｂ）はトランジスタのチャネル幅方向の断面図に相当する。
ここで、図１８（Ａ）、（Ｂ）において、Ｓｉトランジスタはフィン型の構成を例示しているが、図１９（Ａ）に示すようにプレーナー型であってもよい。または、図１９（Ｂ）に示すように、シリコン薄膜の活性層６５０を有するトランジスタであってもよい。また、活性層６５０は、多結晶シリコンやＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）の単結晶シリコンとすることができる。
シリコン基板６００に形成された回路は、画素回路が出力する信号を読み出す機能や当該信号を変換する処理などを行う機能を有することができ、例えば、図１９（Ｃ）に示す回路図のようなＣＭＯＳインバータを含む構成とすることができる。トランジスタ６１０（ｎ−ｃｈ型）およびトランジスタ６２０（ｐ−ｃｈ型）のゲートは電気的に接続される。また、一方のトランジスタのソースまたはドレインの一方は、他方のトランジスタのソースまたはドレインの一方と電気的に接続される。また、両方のトランジスタのソースまたはドレインの他方はそれぞれ別の配線に電気的に接続される。
なお、シリコン基板６００に形成された回路は、例えば、図１に示すアナログ処理回路２４、行デコーダ２５、Ａ／Ｄコンバータ２６、記憶素子アレイ３１、アナログ処理回路３４、行デコーダ３５および列デコーダ３６などに相当する。
また、シリコン基板６００はバルクのシリコン基板に限らず、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウム、有機半導体を材料とする基板を用いることもできる。
ここで、図１７および図１８（Ａ）に示すように、酸化物半導体を有するトランジスタが形成される領域と、Ｓｉデバイス（ＳｉトランジスタまたはＳｉフォトダイオード）が形成される領域との間には絶縁層８０が設けられる。
トランジスタ６１０およびトランジスタ６２０の活性領域近傍に設けられる絶縁層中の水素はシリコンのダングリングボンドを終端する。したがって、当該水素はトランジスタ６１０およびトランジスタ６２０の信頼性を向上させる効果がある。一方、トランジスタ４１等の活性層である酸化物半導体層の近傍に設けられる絶縁層中の水素は、酸化物半導体層中にキャリアを生成する要因の一つとなる。そのため、当該水素はトランジスタ４１等の信頼性を低下させる要因となる場合がある。したがって、シリコン系半導体材料を用いたトランジスタを有する一方の層と、酸化物半導体を用いたトランジスタを有する他方の層を積層する場合、これらの間に水素の拡散を防止する機能を有する絶縁層８０を設けることが好ましい。絶縁層８０により、一方の層に水素を閉じ込めることでトランジスタ６１０およびトランジスタ６２０の信頼性が向上することができる。また、一方の層から他方の層への水素の拡散が抑制されることでトランジスタ４１等の信頼性も向上させることができる。
絶縁層８０としては、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、イットリア安定化ジルコニア（ＹＳＺ）等を用いることができる。
なお、図１１（Ａ）に示すような構成では、シリコン基板６００に形成される回路（例えば、駆動回路）と、トランジスタ４１等と、光電変換素子ＰＤとを重なるように形成することができるため、画素の集積度を高めることができる。すなわち、撮像装置の解像度を高めることができる。例えば、画素数が４ｋ２ｋ、８ｋ４ｋまたは１６ｋ８ｋなどの撮像装置に用いることが適する。なお、画素２０が有するトランジスタ４３等をＳｉトランジスタで形成し、トランジスタ４１、トランジスタ４２、光電変換素子ＰＤ等と、重なる領域を有する構成とすることもできる。
また、本発明の一態様の撮像装置は、図２０に示す構成とすることができる。
図２０に示す撮像装置は、図１８（Ａ）に示す撮像装置の変形例であり、ＯＳトランジスタおよびＳｉトランジスタでＣＭＯＳインバータを構成する例を図示している。
ここで、層１４００に設けるＳｉトランジスタであるトランジスタ６２０はｐ−ｃｈ型とし、層１１００に設けるＯＳトランジスタであるトランジスタ６１０はｎ−ｃｈ型とする。ｐ−ｃｈ型トランジスタのみをシリコン基板６００に設けることで、ウェル形成やｎ型不純物層形成など工程を省くことができる。
なお、図２０に示す撮像装置は、光電変換素子ＰＤにセレン等を用いた例を示したが、図１５と同様にｐｉｎ型の薄膜フォトダイオードを用いた構成としてもよい。
図２０に示す撮像装置において、トランジスタ６１０は、層１１００に形成するトランジスタ４１およびトランジスタ４２と同一の工程で作製することができる。したがって、撮像装置の製造工程を簡略化することができる。
また、本発明の一態様の撮像装置は、図２１に示すように、シリコン基板６６０に形成されたフォトダイオードおよびその上に形成されたＯＳトランジスタで構成された画素を有する構成と、回路が形成されたシリコン基板６００とを貼り合わせた構成としてもよい。このような構成とすることで、シリコン基板６６０に形成するフォトダイオードの実効的な面積を向上することが容易になる。また、シリコン基板６００に形成する回路を微細化したＳｉトランジスタで高集積化することで高性能な半導体装置を提供することができる。
また、図２１の変形例として、図２２および図２３に示すように、ＯＳトランジスタおよびＳｉトランジスタで回路を構成する形態であってもよい。このような構成とすることで、シリコン基板６６０に形成するフォトダイオードの実効的な面積を向上することが容易になる。また、シリコン基板６００に形成する回路を微細化したＳｉトランジスタで高集積化することで高性能な半導体装置を提供することができる。
図２２の構成は、シリコン基板６００の上のＯＳトランジスタおよびＳｉトランジスタで構成した不揮発性メモリを形成することができ、画像処理回路などを形成する場合に有効である。また、図２２の構成の場合、シリコン基板６００の上のＯＳトランジスタおよびＳｉトランジスタでＣＭＯＳ回路を構成することができる。ＯＳトランジスタは極めてオフ電流が低いため、静的なリーク電流が極めて少ないＣＭＯＳ回路を構成することができる。
図２３の構成は、シリコン基板６６０の上のＯＳトランジスタおよびシリコン基板６００の上のＳｉトランジスタで構成した不揮発性メモリを形成することができ、画像処理回路などを形成する場合に有効である。また、図２３の構成の場合、シリコン基板６６０の上のＯＳトランジスタおよびシリコン基板６００の上のＳｉトランジスタでＣＭＯＳ回路を構成することができる。
なお、本実施の形態における撮像装置が有するトランジスタおよび光電変換素子の構成は一例である。したがって、例えば、トランジスタ４１乃至トランジスタ４３のいずれか、または一つ以上を活性領域または活性層にシリコン等を有するトランジスタで構成することもできる。また、トランジスタ６１０およびトランジスタ６２０の両方また一方を活性層に酸化物半導体層を有するトランジスタで構成することもできる。
図２４（Ａ）は、撮像装置にカラーフィルタ等を付加した形態の一例の断面図である。当該断面図は、３画素分の画素回路を有する領域の一部を示している。光電変換素子ＰＤが形成される層１２００上には、絶縁層２５００が形成される。絶縁層２５００は可視光に対して透光性の高い酸化シリコン膜などを用いることができる。また、パッシベーション膜として窒化シリコン膜を積層する構成としてもよい。また、反射防止膜として、酸化ハフニウムなどの誘電体膜を積層する構成としてもよい。
絶縁層２５００上には、遮光層２５１０が形成されてもよい。遮光層２５１０は、上部のカラーフィルタを通る光の混色を防止する機能を有する。遮光層２５１０には、アルミニウム、タングステンなどの金属層や当該金属層と反射防止膜としての機能を有する誘電体膜を積層する構成とすることができる。
絶縁層２５００および遮光層２５１０上には平坦化膜として有機樹脂層２５２０を設ける構成とすることができる。また、画素別にカラーフィルタ２５３０（カラーフィルタ２５３０ａ、カラーフィルタ２５３０ｂ、カラーフィルタ２５３０ｃ）が形成される。例えば、カラーフィルタ２５３０ａ、カラーフィルタ２５３０ｂおよびカラーフィルタ２５３０ｃに、Ｒ（赤）、Ｇ（緑）、Ｂ（青）、Ｙ（黄）、Ｃ（シアン）、Ｍ（マゼンタ）などの色を割り当てることにより、カラー画像を得ることができる。
カラーフィルタ２５３０上には、透光性を有する絶縁層２５６０などを設けることができる。
また、図２４（Ｂ）に示すように、カラーフィルタ２５３０の代わりに光学変換層２５５０を用いてもよい。このような構成とすることで、様々な波長領域における画像が得られる撮像装置とすることができる。
例えば、光学変換層２５５０に可視光線の波長以下の光を遮るフィルタを用いれば赤外線撮像装置とすることができる。また、光学変換層２５５０に近赤外線の波長以下の光を遮るフィルタを用いれば遠赤外線撮像装置とすることができる。また、光学変換層２５５０に可視光線の波長以上の光を遮るフィルタを用いれば紫外線撮像装置とすることができる。
また、光学変換層２５５０にシンチレータを用いれば、Ｘ線撮像装置などに用いる、放射線の強弱を可視化した画像を得る撮像装置とすることができる。被写体を透過したＸ線等の放射線がシンチレータに入射されると、フォトルミネッセンスと呼ばれる現象により可視光線や紫外光線などの光（蛍光）に変換される。そして、当該光を光電変換素子ＰＤで検知することにより画像データを取得する。また、放射線検出器などに当該構成の撮像装置を用いてもよい。
シンチレータは、Ｘ線やガンマ線などの放射線が照射されると、そのエネルギーを吸収して可視光や紫外光を発する物質、または当該物質を含む材料からなる。例えば、Ｇｄ２Ｏ２Ｓ：Ｔｂ、Ｇｄ２Ｏ２Ｓ：Ｐｒ、Ｇｄ２Ｏ２Ｓ：Ｅｕ、ＢａＦＣｌ：Ｅｕ、ＮａＩ、ＣｓＩ、ＣａＦ２、ＢａＦ２、ＣｅＦ３、ＬｉＦ、ＬｉＩ、ＺｎＯなどの材料や、それらを樹脂やセラミクスに分散させたもの用いることができる。
なお、セレン系材料を用いた光電変換素子ＰＤにおいては、Ｘ線等の放射線を電荷に直接変換することができるため、シンチレータを不要とする構成とすることもできる。
また、図２４（Ｃ）に示すように、カラーフィルタ２５３０ａ、カラーフィルタ２５３０ｂおよびカラーフィルタ２５３０ｃ上にマイクロレンズアレイ２５４０を設けてもよい。マイクロレンズアレイ２５４０が有する個々のレンズを通る光が直下のカラーフィルタを通り、光電変換素子ＰＤに照射されるようになる。なお、図２４（Ａ）、（Ｂ）、（Ｃ）に示す層１２００以外の領域を層１６００とする。
なお、図１において、参照画素２２が遮光層１５で遮光されている形態を示したが、図２５に示すように、参照画素２２、アナログ処理回路２４、行デコーダ２５およびＡ／Ｄコンバータ２６を遮光層１５で覆う形態としてもよい。このようにすることで、光照射されることによるトランジスタの電気特性の劣化を抑制することができる。また、図２６は、画素２０、参照画素２２および遮光層１５の位置関係を示す断面図である。遮光層１５は、例えば、マイクロレンズアレイ２５４０の上方に設けてもよいが、図示するように参照画素２２の遮光層２５１０を拡大することにより設けてもよい。
演算部１１が有する記憶素子３０および参照記憶素子３２の回路は、図４に示した構成に限らず、図２７（Ａ）、（Ｂ）に示すように、トランジスタ５６、トランジスタ５７にバックゲートを設けた構成であってもよい。図２７（Ａ）は、トランジスタ５６のフロントゲートとバックゲートを同電位にする構成およびトランジスタ５７のバックゲートに定電位を供給する構成である。また、図２７（Ｂ）はトランジスタ５６およびトランジスタ５７ともにバックゲートに定電位を供給する構成である。フロントゲートと同じ電位がバックゲートに印加される構成では、オン電流を増加させることができる。また、バックゲートに定電位を印加する構成では、しきい値電圧を制御することができる。なお、一つの記憶素子に含まれるトランジスタに対し、フロントゲートと同じ電位がバックゲートに印加される構成、バックゲートに定電位を印加する構成、またはバックゲートを設けない構成を必要に応じて任意に組み合わせた回路構成としてもよい。
また、図２７（Ｃ）に示すように、トランジスタ５７と配線２７５との間にスイッチング機能を有するトランジスタ４０３を設けた構成としてもよい。また、図２７（Ｄ）に示すように、トランジスタ５７と配線２７２との間にスイッチング機能を有するトランジスタ４０４を設けた構成としてもよい。
図２８（Ａ）は、記憶素子３０が形成される領域の断面の一例を示している。なお、参照記憶素子３２も同様の構成とすることができる。
記憶素子３０は、酸化物半導体を有するトランジスタ５６、および容量素子Ｃ３を有する層２２００と、シリコン基板６７０に設けられたトランジスタ５７を有する層２３００を備える構成とすることができる。
なお、図２８（Ａ）において、トランジスタ５６はバックゲートを有する形態を例示しているが、図２８（Ｂ）に示すように、バックゲートを有さない形態であってもよい。当該バックゲートは、対向して設けられるトランジスタのフロントゲートと電気的に接続する場合がある。または、当該バックゲートにフロントゲートとは異なる固定電位が供給される場合がある。なお、当該バックゲート有無に関する形態は、本実施の形態で説明する他の回路構成にも適用することができる。
また、シリコン基板６７０としては、代表的に単結晶シリコン基板を用いることができるが、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウム、有機半導体を材料とする基板を用いることもできる。
また、トランジスタ５７は、図２８（Ｃ）に示すように、シリコン薄膜の活性層６７８を有するトランジスタであってもよい。また、活性層６７８は、多結晶シリコンやＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）の単結晶シリコンとすることができる。この構成の場合、基板６７１にはガラス基板などの絶縁表面を有する基板を用いることができる。また、図２８（Ａ）において、Ｓｉトランジスタはフィン型の構成を例示しているが、撮像部と同様にプレーナー型であってもよい（図１９（Ａ）参照）。
ＯＳトランジスタは極めて低いオフ電流特性を有するため、例えば、記憶素子３０のトランジスタ５６にＯＳトランジスタを用いた場合には、電荷蓄積部（ＦＤ）で電荷を保持できる期間を極めて長くすることができる。そのため、書き込んだ情報のリフレッシュの頻度を少なくすることができ、半導体装置の消費電力を抑えることができる。または、当該半導体装置を実質的に不揮発性の記憶装置として用いることもできる。
また、ＯＳトランジスタは、Ｓｉトランジスタよりもドレイン耐圧の高い特性を有するため、信頼性の高い半導体装置とすることができる。
また、図２９は、図２８（Ａ）に示した形態に加えて、シリコン基板６７０にアナログ処理回路３４が有するカレントミラー回路を設けた構成である。なお、図２９では、アナログ処理回路３４が有するトランジスタ６９およびトランジスタ６１からなるカレントミラー回路を例示したが、本発明の一態様の撮像装置を構成するその他のトランジスタや容量素子などがシリコン基板６７０に設けられていてもよい。
上記記憶素子３０は、ＯＳトランジスタとＳｉトランジスタが重なる領域を有する構成とすることができるため、装置の小型化することができる。
図４に示す記憶素子３０が有する回路は、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い回路の一例である。
酸化物半導体を用いたトランジスタは、オフ電流が極めて低い電気特性を有するため、長時間の電荷保持を可能とする。例えば、ソースとドレインとの間の電圧を０．１Ｖ、５Ｖ、または、１０Ｖ程度とした場合、トランジスタのチャネル幅で規格化したオフ電流は、数ｙＡ／μｍから数ｚＡ／μｍにまで低減することができる。一方、酸化物半導体以外の材料、例えば結晶シリコンなどを用いたトランジスタは、高速動作が容易である。したがって、両者を組み合わせることにより、データの保持能力が高く、動作が高速な記憶装置を構成することができる。
記憶素子３０が有する回路では、トランジスタ５７のゲート電極の電位が保持可能という特徴を活かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
情報の書き込みおよび保持について説明する。まず、配線２７２（ＷＷ）の電位をトランジスタ５６がオン状態となる電位にして、トランジスタ５６をオン状態とする。
上記動作により、配線２７３（ＷＤ）の電位が、トランジスタ５７のゲート電極、および容量素子Ｃ３に与えられる。すなわち、電荷蓄積部（ＳＮ）には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。
その後、配線２７２（ＷＷ）の電位をトランジスタ５６がオフ状態となる電位にして、トランジスタ５６をオフ状態とすることにより、電荷蓄積部（ＳＮ）に与えられた電荷が保持される（保持）。トランジスタ５６のオフ電流は極めて小さいため、電荷蓄積部（ＳＮ）の電荷は長時間にわたって保持される。
次に情報の読み出しについて説明する。配線２７４（ＶＲ）に所定の電位（定電位）を与えた状態で、配線２７１（ＲＷ）に適切な電位（読み出し電位）を与えると、電荷蓄積部（ＳＮ）に保持された電荷量に応じて、配線２７５（ＢＭ）は異なる電位をとる。
一般に、トランジスタ５７をｎチャネル型とすると、トランジスタ５７のゲート電極（電荷蓄積部（ＳＮ））にＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値電圧Ｖｔｈ＿Ｈは、トランジスタ５７のゲート電極（電荷蓄積部（ＳＮ））にＬｏｗレベル電荷が与えられている場合の見かけのしきい値電圧Ｖｔｈ＿Ｌより低くなる。
ここで、見かけのしきい値電圧とは、トランジスタ５７を「オン状態」とするために必要な配線２７１（ＲＷ）の電位をいうものとする。したがって、配線２７１（ＲＷ）の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、トランジスタ５７のゲート電極（電荷蓄積部（ＳＮ））に与えられた電荷を判別できる。
例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、配線２７１（ＲＷ）の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ５７は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、配線２７１（ＲＷ）の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ５７は「オフ状態」のままである。このため、配線２７５（ＢＭ）の電位を判別することで、保持されている情報を読み出すことができる。
図４に示す記憶素子３０では、チャネル形成領域に酸化物半導体を用いたオフ電流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。なお、記憶内容の保持期間中に電力を供給する動作を行ってもよい。
また、上述した駆動方法においては、電荷蓄積部（ＳＮ）への情報の書き込みに高い電圧を必要とせず、トランジスタ５７の劣化の問題もない。例えば、従来の不揮発性メモリのような高電圧印加によるフローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う動作がないため、トランジスタ５７のゲート絶縁膜の劣化などの問題が生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。
図３０は、本発明の一態様の画素２０、記憶素子３０および図２４（Ｃ）に示すマイクロレンズアレイ２５４０等の具体的な積層構成を例示する図である。なお、図３０は、図１１（Ａ）に示す画素２０および図２８（Ａ）に示す記憶素子３０を用いた例である。図１７に示す画素２０を用いる場合は、図３１に示すような構成となる。
このように、光電変換素子ＰＤ、画素２０が有する回路を構成するトランジスタまたは容量素子、記憶素子３０が有する回路を構成するトランジスタまたは容量素子のそれぞれが互いに重なる領域を有するように構成することができるため、撮像装置を小型化することができる。
また、図３０および図３１に示すようにマイクロレンズアレイ２５４０の上方に回折格子１５００を設けた構成としてもよい。回折格子１５００を介した被写体の像（回折画像）を画素に取り込み、画素における撮像画像から演算処理により入力画像（被写体の像）を構成することができる。また、レンズの替わりに回折格子１５００を用いることで撮像装置のコストを下げることができる。
回折格子１５００は、透光性を有する材料で形成することができる。例えば、酸化シリコン膜、酸化窒化シリコン膜などの無機絶縁膜を用いることができる。または、アクリル樹脂、ポリイミド樹脂などの有機絶縁膜などを用いてもよい。または、上記無機絶縁膜と有機絶縁膜との積層であってもよい。
また、回折格子１５００は、感光性樹脂などを用いたリソグラフィ工程で形成することができる。また、リソグラフィ工程とエッチング工程とを用いて形成することもできる。また、ナノインプリントリソグラフィやレーザスクライブなどを用いて形成することもできる。
なお、回折格子１５００とマイクロレンズアレイ２５４０との間に間隔Ｘを設けてもよい。間隔Ｘは、１ｍｍ以下、好ましくは１００μｍ以下とすることができる。なお、当該間隔は空間でもよいし、透光性を有する材料を封止層または接着層として設けてもよい。例えば、窒素や希ガスなどの不活性ガスを当該間隔に封じ込めることができる。または、アクリル樹脂、エポキシ樹脂またはポリイミド樹脂などを当該間隔に設けてもよい。またはシリコーンオイルなどの液体を設けてもよい。なお、マイクロレンズアレイ２５４０を設けない場合においても、カラーフィルタ２５３０と回折格子１５００との間に間隔Ｘを設けてもよい。
また、撮像装置は、図３２（Ａ１）および図３２（Ｂ１）に示すように湾曲させてもよい。図３２（Ａ１）は、撮像装置を同図中の二点鎖線Ｘ１−Ｘ２の方向に湾曲させた状態を示している。図３２（Ａ２）は、図３２（Ａ１）中の二点鎖線Ｘ１−Ｘ２で示した部位の断面図である。図３２（Ａ３）は、図３２（Ａ１）中の二点鎖線Ｙ１−Ｙ２で示した部位の断面図である。
図３２（Ｂ１）は、撮像装置を同図中の二点鎖線Ｘ３−Ｘ４の方向に湾曲させ、かつ、同図中の二点鎖線Ｙ３−Ｙ４の方向に湾曲させた状態を示している。図３２（Ｂ２）は、図３２（Ｂ１）中の二点鎖線Ｘ３−Ｘ４で示した部位の断面図である。図３２（Ｂ３）は、図３２（Ｂ１）中の二点鎖線Ｙ３−Ｙ４で示した部位の断面図である。
撮像装置を湾曲させることで、像面湾曲や非点収差を低減することができる。よって、撮像装置と組み合わせて用いるレンズなどの光学設計を容易とすることができる。例えば、収差補正のためのレンズ枚数を低減できるため、撮像装置を用いた半導体装置などの小型化や軽量化を容易とすることができる。また、撮像された画像の品質を向上させる事ができる。
なお、本実施の形態において、本発明の一態様について述べた。または、他の実施の形態において、本発明の一態様について述べる。ただし、本発明の一態様は、これらに限定されない。つまり、本実施の形態および他の実施の形態では、様々な発明の態様が記載されているため、本発明の一態様は、特定の態様に限定されない。例えば、本発明の一態様として、撮像装置に適用した場合の例を示したが、本発明の一態様は、これに限定されない。場合によっては、または、状況に応じて、本発明の一態様は、撮像装置に適用しなくてもよい。例えば、本発明の一態様は、別の機能を有する半導体装置に適用してもよい。例えば、本発明の一態様として、トランジスタのチャネル形成領域、ソースドレイン領域などが、酸化物半導体を有する場合の例を示したが、本発明の一態様は、これに限定されない。場合によっては、または、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、または、トランジスタのソースドレイン領域などは、様々な半導体を有していてもよい。場合によっては、または、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、または、トランジスタのソースドレイン領域などは、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウム、または、有機半導体などの少なくとも一つを有していてもよい。または例えば、場合によっては、または、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、または、トランジスタのソースドレイン領域などは、酸化物半導体を有していなくてもよい。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態２）
本実施の形態では、本発明の一態様に用いることのできる酸化物半導体を有するトランジスタについて図面を用いて説明する。なお、本実施の形態における図面では、明瞭化のために一部の要素を拡大、縮小、または省略して図示している。
図３３（Ａ）、（Ｂ）は、本発明の一態様のトランジスタ１０１の上面図および断面図である。図３３（Ａ）は上面図であり、図３３（Ａ）に示す一点鎖線Ｂ１−Ｂ２方向の断面が図３３（Ｂ）に相当する。また、図３３（Ａ）に示す一点鎖線Ｂ３−Ｂ４方向の断面が図３５（Ａ）に相当する。また、一点鎖線Ｂ１−Ｂ２方向をチャネル長方向、一点鎖線Ｂ３−Ｂ４方向をチャネル幅方向と呼称する。
トランジスタ１０１は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する酸化物半導体層１３０と、酸化物半導体層１３０と電気的に接続する導電層１４０および導電層１５０と、酸化物半導体層１３０、導電層１４０および導電層１５０と接する絶縁層１６０と、絶縁層１６０と接する導電層１７０と、導電層１４０、導電層１５０、絶縁層１６０および導電層１７０と接する絶縁層１７５と、絶縁層１７５と接する絶縁層１８０と、を有する。また、必要に応じて絶縁層１８０に平坦化膜としての機能を付加してもよい。
ここで、導電層１４０はソース電極層、導電層１５０はドレイン電極層、絶縁層１６０はゲート絶縁膜、導電層１７０はゲート電極層としてそれぞれ機能することができる。
また、図３３（Ｂ）に示す領域２３１はソース領域、領域２３２はドレイン領域、領域２３３はチャネル形成領域として機能することができる。領域２３１および領域２３２は導電層１４０および導電層１５０とそれぞれ接しており、導電層１４０および導電層１５０として酸素と結合しやすい導電材料を用いれば領域２３１および領域２３２を低抵抗化することができる。
具体的には、酸化物半導体層１３０と導電層１４０および導電層１５０とが接することで酸化物半導体層１３０内に酸素欠損が生じ、当該酸素欠損と酸化物半導体層１３０内に残留または外部から拡散する水素との相互作用により、領域２３１および領域２３２は低抵抗のｎ型となる。
なお、トランジスタの「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替えて用いることができるものとする。また、「電極層」は、「配線」と言い換えることもできる。
また、導電層１７０は、導電層１７１および導電層１７２の二層で形成される例を図示しているが、一層または三層以上の積層であってもよい。当該構成は本実施の形態で説明する他のトランジスタにも適用できる。
また、導電層１４０および導電層１５０は単層で形成される例を図示しているが、二層以上の積層であってもよい。当該構成は本実施の形態で説明する他のトランジスタにも適用できる。
また、本発明の一態様のトランジスタは、図３３（Ｃ）、（Ｄ）に示す構成であってもよい。図３３（Ｃ）はトランジスタ１０２の上面図であり、図３３（Ｃ）に示す一点鎖線Ｃ１−Ｃ２方向の断面が図３３（Ｄ）に相当する。また、図３３（Ｃ）に示す一点鎖線Ｃ３−Ｃ４方向の断面は、図３５（Ｂ）に相当する。また、一点鎖線Ｃ１−Ｃ２方向をチャネル長方向、一点鎖線Ｃ３−Ｃ４方向をチャネル幅方向と呼称する。
トランジスタ１０２は、ゲート絶縁膜として作用する絶縁層１６０の端部とゲート電極層として作用する導電層１７０の端部とを一致させない点を除き、トランジスタ１０１と同様の構成を有する。トランジスタ１０２の構造は、導電層１４０および導電層１５０が絶縁層１６０で広く覆われているため、導電層１４０および導電層１５０と導電層１７０との間の抵抗が高く、ゲートリーク電流の少ない特徴を有している。
トランジスタ１０１およびトランジスタ１０２は、導電層１７０と導電層１４０および導電層１５０が重なる領域を有するトップゲート構造である。当該領域のチャネル長方向の幅は、寄生容量を小さくするために３ｎｍ以上３００ｎｍ未満とすることが好ましい。当該構成では、酸化物半導体層１３０にオフセット領域が形成されないため、オン電流の高いトランジスタを形成しやすい。
また、本発明の一態様のトランジスタは、図３３（Ｅ）、（Ｆ）に示す構成であってもよい。図３３（Ｅ）はトランジスタ１０３の上面図であり、図３３（Ｅ）に示す一点鎖線Ｄ１−Ｄ２方向の断面が図３３（Ｆ）に相当する。また、図３３（Ｅ）に示す一点鎖線Ｄ３−Ｄ４方向の断面は、図３５（Ａ）に相当する。また、一点鎖線Ｄ１−Ｄ２方向をチャネル長方向、一点鎖線Ｄ３−Ｄ４方向をチャネル幅方向と呼称する。
トランジスタ１０３は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する酸化物半導体層１３０と、酸化物半導体層１３０と接する絶縁層１６０と、絶縁層１６０と接する導電層１７０と、酸化物半導体層１３０、絶縁層１６０および導電層１７０を覆う絶縁層１７５と、絶縁層１７５と接する絶縁層１８０と、絶縁層１７５および絶縁層１８０に設けられた開口部を通じて酸化物半導体層１３０と電気的に接続する導電層１４０および導電層１５０を有する。また、必要に応じて絶縁層１８０、導電層１４０および導電層１５０に接する絶縁層（平坦化膜）などを有していてもよい。
ここで、導電層１４０はソース電極層、導電層１５０はドレイン電極層、絶縁層１６０はゲート絶縁膜、導電層１７０はゲート電極層としてそれぞれ機能することができる。
また、図３３（Ｆ）に示す領域２３１はソース領域、領域２３２はドレイン領域、領域２３３はチャネル形成領域として機能することができる。領域２３１および領域２３２は絶縁層１７５と接しており、例えば絶縁層１７５として水素を含む絶縁材料を用いれば領域２３１および領域２３２を低抵抗化することができる。
具体的には、絶縁層１７５を形成するまでの工程により領域２３１および領域２３２に生じる酸素欠損と、絶縁層１７５から領域２３１および領域２３２に拡散する水素との相互作用により、領域２３１および領域２３２は低抵抗のｎ型となる。なお、水素を含む絶縁材料としては、例えば窒化シリコンや窒化アルミニウムなどを用いることができる。
また、本発明の一態様のトランジスタは、図３４（Ａ）、（Ｂ）に示す構成であってもよい。図３４（Ａ）はトランジスタ１０４の上面図であり、図３４（Ａ）に示す一点鎖線Ｅ１−Ｅ２方向の断面が図３４（Ｂ）に相当する。また、図３４（Ａ）に示す一点鎖線Ｅ３−Ｅ４方向の断面は、図３５（Ａ）に相当する。また、一点鎖線Ｅ１−Ｅ２方向をチャネル長方向、一点鎖線Ｅ３−Ｅ４方向をチャネル幅方向と呼称する。
トランジスタ１０４は、導電層１４０および導電層１５０が酸化物半導体層１３０の端部を覆うように接している点を除き、トランジスタ１０３と同様の構成を有する。
また、図３４（Ｂ）に示す領域３３１および領域３３４はソース領域、領域３３２および領域３３５はドレイン領域、領域３３３はチャネル形成領域として機能することができる。
領域３３１および領域３３２は、トランジスタ１０１における領域２３１および領域２３２と同様に低抵抗化することができる。
また、領域３３４および領域３３５は、トランジスタ１０３における領域２３１および領域２３２と同様に低抵抗化することができる。なお、チャネル長方向における領域３３４および領域３３５の長さが１００ｎｍ以下、好ましくは５０ｎｍ以下の場合には、ゲート電界の寄与によりオン電流は大きく低下しない。したがって、領域３３４および領域３３５の低抵抗化を行わない場合もある。
トランジスタ１０３およびトランジスタ１０４は、導電層１７０と導電層１４０および導電層１５０が重なる領域を有さないセルフアライン構造である。セルフアライン構造のトランジスタはゲート電極層とソース電極層およびドレイン電極層間の寄生容量が極めて小さいため、高速動作用途に適している。
また、本発明の一態様のトランジスタは、図３４（Ｃ）、（Ｄ）に示す構成であってもよい。図３４（Ｃ）はトランジスタ１０５の上面図であり、図３４（Ｃ）に示す一点鎖線Ｆ１−Ｆ２方向の断面が図３４（Ｄ）に相当する。また、図３４（Ｃ）に示す一点鎖線Ｆ３−Ｆ４方向の断面は、図３５（Ａ）に相当する。また、一点鎖線Ｆ１−Ｆ２方向をチャネル長方向、一点鎖線Ｆ３−Ｆ４方向をチャネル幅方向と呼称する。
トランジスタ１０５は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する酸化物半導体層１３０と、酸化物半導体層１３０と電気的に接続する導電層１４１および導電層１５１と、酸化物半導体層１３０、導電層１４１、導電層１５１と接する絶縁層１６０と、絶縁層１６０と接する導電層１７０と、酸化物半導体層１３０、導電層１４１、導電層１５１、絶縁層１６０および導電層１７０と接する絶縁層１７５と、絶縁層１７５と接する絶縁層１８０と、絶縁層１７５および絶縁層１８０に設けられた開口部を通じて導電層１４１および導電層１５１とそれぞれ電気的に接続する導電層１４２および導電層１５２を有する。また、必要に応じて絶縁層１８０、導電層１４２および導電層１５２に接する絶縁層などを有していてもよい。
ここで、導電層１４１および導電層１５１は、酸化物半導体層１３０の上面と接し、側面には接しない構成となっている。
トランジスタ１０５は、導電層１４１および導電層１５１を有する点、絶縁層１７５および絶縁層１８０に設けられた開口部を有する点、ならびに当該開口部を通じて導電層１４１および導電層１５１とそれぞれ電気的に接続する導電層１４２および導電層１５２を有する点を除き、トランジスタ１０１と同様の構成を有する。導電層１４０（導電層１４１および導電層１４２）はソース電極層として作用させることができ、導電層１５０（導電層１５１および導電層１５２）はドレイン電極層として作用させることができる。
また、本発明の一態様のトランジスタは、図３４（Ｅ）、（Ｆ）に示す構成であってもよい。図３４（Ｅ）はトランジスタ１０６の上面図であり、図３４（Ｅ）に示す一点鎖線Ｇ１−Ｇ２方向の断面が図３４（Ｆ）に相当する。また、図３４（Ｅ）に示す一点鎖線Ｇ３−Ｇ４方向の断面は、図３５（Ａ）に相当する。また、一点鎖線Ｇ１−Ｇ２方向をチャネル長方向、一点鎖線Ｇ３−Ｇ４方向をチャネル幅方向と呼称する。
トランジスタ１０６は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する酸化物半導体層１３０と、酸化物半導体層１３０と電気的に接続する導電層１４１および導電層１５１と、酸化物半導体層１３０と接する絶縁層１６０と、絶縁層１６０と接する導電層１７０と、絶縁層１２０、酸化物半導体層１３０、導電層１４１、導電層１５１、絶縁層１６０、導電層１７０と接する絶縁層１７５と、絶縁層１７５と接する絶縁層１８０と、絶縁層１７５および絶縁層１８０に設けられた開口部を通じて導電層１４１および導電層１５１とそれぞれ電気的に接続する導電層１４２および導電層１５２を有する。また、必要に応じて絶縁層１８０、導電層１４２および導電層１５２に接する絶縁層（平坦化膜）などを有していてもよい。
ここで、導電層１４１および導電層１５１は、酸化物半導体層１３０の上面と接し、側面には接しない構成となっている。
トランジスタ１０６は、導電層１４１および導電層１５１を有する点を除き、トランジスタ１０３と同様の構成を有する。導電層１４０（導電層１４１および導電層１４２）はソース電極層として作用させることができ、導電層１５０（導電層１５１および導電層１５２）はドレイン電極層として作用させることができる。
トランジスタ１０５およびトランジスタ１０６の構成では、導電層１４０および導電層１５０が絶縁層１２０と接しない構成であるため、絶縁層１２０中の酸素が導電層１４０および導電層１５０に奪われにくくなり、絶縁層１２０から酸化物半導体層１３０中への酸素の供給を容易とすることができる。
トランジスタ１０３における領域２３１および領域２３２、トランジスタ１０４およびトランジスタ１０６における領域３３４および領域３３５には、酸素欠損を形成し導電率を高めるための不純物を添加してもよい。酸化物半導体層に酸素欠損を形成する不純物としては、例えば、リン、砒素、アンチモン、ホウ素、アルミニウム、シリコン、窒素、ヘリウム、ネオン、アルゴン、クリプトン、キセノン、インジウム、フッ素、塩素、チタン、亜鉛、および炭素のいずれかから選択される一つ以上を用いることができる。当該不純物の添加方法としては、プラズマ処理法、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いることができる。
不純物元素として、上記元素が酸化物半導体層に添加されると、酸化物半導体層中の金属元素および酸素の結合が切断され、酸素欠損が形成される。酸化物半導体層に含まれる酸素欠損と酸化物半導体層中に残存または後から添加される水素の相互作用により、酸化物半導体層の導電率を高くすることができる。
不純物元素の添加により酸素欠損が形成された酸化物半導体に水素を添加すると、酸素欠損サイトに水素が入り伝導帯近傍にドナー準位が形成される。その結果、酸化物導電体を形成することができる。ここでは、導電体化された酸化物半導体を酸化物導電体という。なお、酸化物導電体は酸化物半導体と同様に透光性を有する。
酸化物導電体は、縮退半導体であり、伝導帯端とフェルミ準位とが一致または略一致していると推定される。このため、酸化物導電体層とソース電極層およびドレイン電極層として機能する導電層との接触はオーミック接触であり、酸化物導電体層とソース電極層およびドレイン電極層として機能する導電層との接触抵抗を低減することができる。
また、本発明の一態様のトランジスタは、図３６（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）、（Ｆ）に示すチャネル長方向の断面図、ならびに図３５（Ｃ）、（Ｄ）に示すチャネル幅方向の断面図のように、酸化物半導体層１３０と基板１１５との間に導電層１７３を備えていてもよい。当該導電層を第２のゲート電極層（バックゲート）として用いることで、オン電流の増加や、しきい値電圧の制御を行うことができる。なお、図３６（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）、（Ｆ）に示す断面図において、導電層１７３の幅を酸化物半導体層１３０よりも短くしてもよい。さらに、導電層１７３の幅を導電層１７０の幅よりも短くしてもよい。
オン電流を増加させるには、例えば、導電層１７０と導電層１７３を同電位とし、ダブルゲートトランジスタとして駆動させればよい。また、しきい値電圧の制御を行うには、導電層１７０とは異なる定電位を導電層１７３に供給すればよい。導電層１７０と導電層１７３を同電位とするには、例えば、図３５（Ｄ）に示すように、導電層１７０と導電層１７３とをコンタクトホールを介して電気的に接続すればよい。
また、図３３および図３４におけるトランジスタ１０１乃至トランジスタ１０６では、酸化物半導体層１３０が単層である例を図示したが、酸化物半導体層１３０は積層であってもよい。トランジスタ１０１乃至トランジスタ１０６の酸化物半導体層１３０は、図３７（Ｂ）、（Ｃ）または図３７（Ｄ）、（Ｅ）に示す酸化物半導体層１３０と入れ替えることができる。
図３７（Ａ）は酸化物半導体層１３０の上面図であり、図３７（Ｂ）、（Ｃ）は、二層構造である酸化物半導体層１３０の断面図である。また、図３７（Ｄ）、（Ｅ）は、三層構造である酸化物半導体層１３０の断面図である。
酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃには、それぞれ組成の異なる酸化物半導体層などを用いることができる。
また、本発明の一態様のトランジスタは、図３８（Ａ）、（Ｂ）に示す構成であってもよい。図３８（Ａ）はトランジスタ１０７の上面図であり、図３８（Ａ）に示す一点鎖線Ｈ１−Ｈ２方向の断面が図３８（Ｂ）に相当する。また、図３８（Ａ）に示す一点鎖線Ｈ３−Ｈ４方向の断面が図４０（Ａ）に相当する。また、一点鎖線Ｈ１−Ｈ２方向をチャネル長方向、一点鎖線Ｈ３−Ｈ４方向をチャネル幅方向と呼称する。
トランジスタ１０７は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する酸化物半導体層１３０ａおよび酸化物半導体層１３０ｂからなる積層と、当該積層と電気的に接続する導電層１４０および導電層１５０と、当該積層、導電層１４０および導電層１５０と接する酸化物半導体層１３０ｃと、酸化物半導体層１３０ｃと接する絶縁層１６０と、絶縁層１６０と接する導電層１７０と、導電層１４０、導電層１５０、酸化物半導体層１３０ｃ、絶縁層１６０および導電層１７０と接する絶縁層１７５と、絶縁層１７５と接する絶縁層１８０と、を有する。また、必要に応じて絶縁層１８０に平坦化膜としての機能を付加してもよい。
トランジスタ１０７は、領域２３１および領域２３２において酸化物半導体層１３０が二層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ）である点、領域２３３において酸化物半導体層１３０が三層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃ）である点、および導電層１４０および導電層１５０と絶縁層１６０との間に酸化物半導体層の一部（酸化物半導体層１３０ｃ）が介在している点を除き、トランジスタ１０１と同様の構成を有する。
また、本発明の一態様のトランジスタは、図３８（Ｃ）、（Ｄ）に示す構成であってもよい。図３８（Ｃ）はトランジスタ１０８の上面図であり、図３８（Ｃ）に示す一点鎖線Ｉ１−Ｉ２方向の断面が図３８（Ｄ）に相当する。また、図３８（Ｃ）に示す一点鎖線Ｉ３−Ｉ４方向の断面が図４０（Ｂ）に相当する。また、一点鎖線Ｉ１−Ｉ２方向をチャネル長方向、一点鎖線Ｉ３−Ｉ４方向をチャネル幅方向と呼称する。
トランジスタ１０８は、絶縁層１６０および酸化物半導体層１３０ｃの端部が導電層１７０の端部と一致しない点がトランジスタ１０７と異なる。
また、本発明の一態様のトランジスタは、図３８（Ｅ）、（Ｆ）に示す構成であってもよい。図３８（Ｅ）はトランジスタ１０９の上面図であり、図３８（Ｅ）に示す一点鎖線Ｊ１−Ｊ２方向の断面が図３８（Ｆ）に相当する。また、図３８（Ｅ）に示す一点鎖線Ｊ３−Ｊ４方向の断面が図４０（Ａ）に相当する。また、一点鎖線Ｊ１−Ｊ２方向をチャネル長方向、一点鎖線Ｊ３−Ｊ４方向をチャネル幅方向と呼称する。
トランジスタ１０９は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する酸化物半導体層１３０ａおよび酸化物半導体層１３０ｂからなる積層と、当該積層と接する酸化物半導体層１３０ｃと、酸化物半導体層１３０ｃと接する絶縁層１６０と、絶縁層１６０と接する導電層１７０と、当該積層、酸化物半導体層１３０ｃ、絶縁層１６０および導電層１７０を覆う絶縁層１７５と、絶縁層１７５と接する絶縁層１８０と、絶縁層１７５および絶縁層１８０に設けられた開口部を通じて当該積層と電気的に接続する導電層１４０および導電層１５０を有する。また、必要に応じて絶縁層１８０、導電層１４０および導電層１５０に接する絶縁層（平坦化膜）などを有していてもよい。
トランジスタ１０９は、領域２３１および領域２３２において酸化物半導体層１３０が二層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ）である点、領域２３３において酸化物半導体層１３０が三層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃ）である点を除き、トランジスタ１０３と同様の構成を有する。
また、本発明の一態様のトランジスタは、図３９（Ａ）、（Ｂ）に示す構成であってもよい。図３９（Ａ）はトランジスタ１１０の上面図であり、図３９（Ａ）に示す一点鎖線Ｋ１−Ｋ２方向の断面が図３９（Ｂ）に相当する。また、図３９（Ａ）に示す一点鎖線Ｋ３−Ｋ４方向の断面が図４０（Ａ）に相当する。また、一点鎖線Ｋ１−Ｋ２方向をチャネル長方向、一点鎖線Ｋ３−Ｋ４方向をチャネル幅方向と呼称する。
トランジスタ１１０は、領域３３１および領域３３２において酸化物半導体層１３０が二層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ）である点、領域３３３において酸化物半導体層１３０が三層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃ）である点を除き、トランジスタ１０４と同様の構成を有する。
また、本発明の一態様のトランジスタは、図３９（Ｃ）、（Ｄ）に示す構成であってもよい。図３９（Ｃ）はトランジスタ１１１の上面図であり、図３９（Ｃ）に示す一点鎖線Ｌ１−Ｌ２方向の断面が図３９（Ｄ）に相当する。また、図３９（Ｃ）に示す一点鎖線Ｌ３−Ｌ４方向の断面が図４０（Ａ）に相当する。また、一点鎖線Ｌ１−Ｌ２方向をチャネル長方向、一点鎖線Ｌ３−Ｌ４方向をチャネル幅方向と呼称する。
トランジスタ１１１は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する酸化物半導体層１３０ａおよび酸化物半導体層１３０ｂからなる積層と、当該積層と電気的に接続する導電層１４１および導電層１５１と、当該積層、導電層１４１および導電層１５１と接する酸化物半導体層１３０ｃと、酸化物半導体層１３０ｃと接する絶縁層１６０と、絶縁層１６０と接する導電層１７０と、当該積層、導電層１４１、導電層１５１、酸化物半導体層１３０ｃ、絶縁層１６０および導電層１７０と接する絶縁層１７５と、絶縁層１７５と接する絶縁層１８０と、絶縁層１７５および絶縁層１８０に設けられた開口部を通じて導電層１４１および導電層１５１とそれぞれ電気的に接続する導電層１４２および導電層１５２を有する。また、必要に応じて絶縁層１８０、導電層１４２および導電層１５２に接する絶縁層（平坦化膜）などを有していてもよい。
トランジスタ１１１は、領域２３１および領域２３２において酸化物半導体層１３０が二層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ）である点、領域２３３において酸化物半導体層１３０が三層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃ）である点、ならびに導電層１４１および導電層１５１と絶縁層１６０との間に酸化物半導体層の一部（酸化物半導体層１３０ｃ）が介在している点を除き、トランジスタ１０５と同様の構成を有する。
また、本発明の一態様のトランジスタは、図３９（Ｅ）、（Ｆ）に示す構成であってもよい。図３９（Ｅ）はトランジスタ１１２の上面図であり、図３９（Ｅ）に示す一点鎖線Ｍ１−Ｍ２方向の断面が図３９（Ｆ）に相当する。また、図３９（Ｅ）に示す一点鎖線Ｍ３−Ｍ４方向の断面が図４０（Ａ）に相当する。また、一点鎖線Ｍ１−Ｍ２方向をチャネル長方向、一点鎖線Ｍ３−Ｍ４方向をチャネル幅方向と呼称する。
トランジスタ１１２は、領域３３１、領域３３２、領域３３４および領域３３５において酸化物半導体層１３０が二層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ）である点、領域３３３において酸化物半導体層１３０が三層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃ）である点を除き、トランジスタ１０６と同様の構成を有する。
また、本発明の一態様のトランジスタは、図４１（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）、（Ｆ）に示すチャネル長方向の断面図、ならびに図４０（Ｃ）、（Ｄ）に示すチャネル幅方向の断面図のように、酸化物半導体層１３０と基板１１５との間に導電層１７３を備えていてもよい。当該導電層を第２のゲート電極層（バックゲート）として用いることで、オン電流の増加や、しきい値電圧の制御を行うことができる。なお、図４１（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）、（Ｆ）に示す断面図において、導電層１７３の幅を酸化物半導体層１３０よりも短くしてもよい。さらに、導電層１７３の幅を導電層１７０の幅よりも短くしてもよい。
また、本発明の一態様のトランジスタは、図４２（Ａ）および図４２（Ｂ）に示す構成とすることもできる。図４２（Ａ）は上面図であり、図４２（Ｂ）は、図４２（Ａ）に示す一点鎖線Ｎ１−Ｎ２、および一点鎖線Ｎ３−Ｎ４に対応する断面図である。なお、図４２（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
図４２（Ａ）および図４２（Ｂ）に示すトランジスタ１１３は、基板１１５と、基板１１５上の絶縁層１２０と、絶縁層１２０上の酸化物半導体層１３０（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃ）と、酸化物半導体層１３０に接し、間隔を開けて配置された導電層１４０および導電層１５０と、酸化物半導体層１３０ｃと接する絶縁層１６０と、絶縁層１６０と接する導電層１７０を有する。なお、酸化物半導体層１３０ｃ、絶縁層１６０および導電層１７０は、トランジスタ１１３上の絶縁層１９０に設けられた酸化物半導体層１３０ａ、酸化物半導体層１３０ｂおよび絶縁層１２０に達する開口部に設けられている。
トランジスタ１１３の構成は、前述したその他のトランジスタの構成と比較して、ソース電極またはドレイン電極となる導電体とゲート電極となる導電体の重なる領域が少ないため、寄生容量を小さくすることができる。したがって、トランジスタ１１３は、高速動作を必要とする回路の要素として適している。なお、トランジスタ１１３の上面は、図４２（Ｂ）に示すようにＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法等を用いて平坦化することが好ましいが、平坦化しない構成とすることもできる。
また、本発明の一態様のトランジスタにおける導電層１４０（ソース電極層）および導電層１５０（ドレイン電極層）は、図４３（Ａ）、（Ｂ）に示す上面図（酸化物半導体層１３０、導電層１４０および導電層１５０のみを図示）のように酸化物半導体層１３０の幅（ＷＯＳ）よりも導電層１４０および導電層１５０の幅（ＷＳＤ）が長く形成されていてもよいし、短く形成されていてもよい。ＷＯＳ≧ＷＳＤ（ＷＳＤはＷＯＳ以下）とすることで、ゲート電界が酸化物半導体層１３０全体にかかりやすくなり、トランジスタの電気特性を向上させることができる。また、図４３（Ｃ）に示すように、導電層１４０および導電層１５０が酸化物半導体層１３０と重なる領域のみに形成されていてもよい。
本発明の一態様のトランジスタ（トランジスタ１０１乃至トランジスタ１１３）では、いずれの構成においても、ゲート電極層である導電層１７０は、ゲート絶縁膜である絶縁層１６０を介して酸化物半導体層１３０のチャネル幅方向を電気的に取り囲み、オン電流が高められる。このようなトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。
また、酸化物半導体層１３０ａおよび酸化物半導体層１３０ｂを有するトランジスタ、ならびに酸化物半導体層１３０ａ、酸化物半導体層１３０ｂおよび酸化物半導体層１３０ｃを有するトランジスタにおいては、酸化物半導体層１３０を構成する二層または三層の材料を適切に選択することで酸化物半導体層１３０ｂに電流を流すことができる。酸化物半導体層１３０ｂに電流が流れることで、界面散乱の影響を受けにくく、高いオン電流を得ることができる。したがって、酸化物半導体層１３０ｂを厚くすることでオン電流が向上する場合がある。
以上の構成のトランジスタを用いることにより、半導体装置に良好な電気特性を付与することができる。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態３）
本実施の形態では、実施の形態２に示したトランジスタの構成要素について詳細を説明する。
基板１１５には、ガラス基板、石英基板、半導体基板、セラミックス基板、表面が絶縁処理された金属基板などを用いることができる。または、トランジスタやフォトダイオードが形成されたシリコン基板、および当該シリコン基板上に絶縁層、配線、コンタクトプラグとして機能を有する導電体等が形成されたものを用いることができる。なお、シリコン基板にｐ−ｃｈ型のトランジスタを形成する場合は、ｎ−型の導電型を有するシリコン基板を用いることが好ましい。または、ｎ−型またはｉ型のシリコン層を有するＳＯＩ基板であってもよい。また、シリコン基板に設けるトランジスタがｐ−ｃｈ型である場合は、トランジスタを形成する面の面方位は、（１１０）面であるシリコン基板を用いることが好ましい。（１１０）面にｐ−ｃｈ型トランジスタを形成することで、移動度を高くすることができる。
絶縁層１２０は、基板１１５に含まれる要素からの不純物の拡散を防止する役割を有するほか、酸化物半導体層１３０に酸素を供給する役割を担うことができる。したがって、絶縁層１２０は酸素を含む絶縁膜であることが好ましく、化学量論組成よりも多い酸素を含む絶縁膜であることがより好ましい。絶縁層１２０は、ＴＤＳ法で測定した酸素原子に換算した酸素の放出量が１．０×１０１９ａｔｏｍｓ／ｃｍ３以上であることが好ましい。なお、上記ＴＤＳ分析時における膜の表面温度は１００℃以上７００℃以下、または１００℃以上５００℃以下の範囲とする。また、基板１１５が他のデバイスが形成された基板である場合、絶縁層１２０は、層間絶縁膜としての機能も有する。その場合は、表面が平坦になるようにＣＭＰ法等で平坦化処理を行うことが好ましい。
例えば、絶縁層１２０には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどの酸化物絶縁膜、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウムなどの窒化物絶縁膜、またはこれらの混合材料を用いることができる。また、上記材料の積層であってもよい。
本実施の形態では、トランジスタが有する酸化物半導体層１３０が酸化物半導体層１３０ａ、酸化物半導体層１３０ｂおよび酸化物半導体層１３０ｃを絶縁層１２０側から順に積んだ三層構造である場合を主として詳細を説明する。
なお、酸化物半導体層１３０が単層の場合は、本実施の形態に示す、酸化物半導体層１３０ｂに相当する層を用いればよい。
また、酸化物半導体層１３０が二層の場合は、本実施の形態に示す、酸化物半導体層１３０ａに相当する層および酸化物半導体層１３０ｂに相当する層を絶縁層１２０側から順に積んだ積層を用いればよい。この構成の場合、酸化物半導体層１３０ａと酸化物半導体層１３０ｂとを入れ替えることもできる。
また、酸化物半導体層１３０が四層以上である場合は、例えば、本実施の形態で説明する三層構造の酸化物半導体層１３０に対して他の酸化物半導体層を付加する構成とすることができる。
一例としては、酸化物半導体層１３０ｂには、酸化物半導体層１３０ａおよび酸化物半導体層１３０ｃよりも電子親和力（真空準位から伝導帯下端までのエネルギー）が大きい酸化物半導体を用いる。電子親和力は、真空準位と価電子帯上端とのエネルギー差（イオン化ポテンシャル）から、伝導帯下端と価電子帯上端とのエネルギー差（エネルギーギャップ）を差し引いた値として求めることができる。
酸化物半導体層１３０ａおよび酸化物半導体層１３０ｃは、酸化物半導体層１３０ｂを構成する金属元素を一種以上含み、例えば、伝導帯下端のエネルギーが酸化物半導体層１３０ｂよりも、０．０５ｅＶ、０．０７ｅＶ、０．１ｅＶ、０．１５ｅＶのいずれか以上であって、２ｅＶ、１ｅＶ、０．５ｅＶ、０．４ｅＶのいずれか以下の範囲で真空準位に近い酸化物半導体で形成することが好ましい。
また、酸化物半導体層１３０ａは、酸化物半導体層１３０ｂを構成する金属元素を一種以上含んで構成されるため、酸化物半導体層１３０ｂと絶縁層１２０が接した場合の界面と比較して、酸化物半導体層１３０ｂと酸化物半導体層１３０ａとの界面には界面準位が形成されにくくなる。該界面準位はチャネルを形成することがあるため、トランジスタのしきい値電圧が変動することがある。したがって、酸化物半導体層１３０ａを設けることにより、トランジスタのしきい値電圧などの電気特性のばらつきを低減することができる。また、当該トランジスタの信頼性を向上させることができる。
また、酸化物半導体層１３０ｃは、酸化物半導体層１３０ｂを構成する金属元素を一種以上含んで構成されるため、酸化物半導体層１３０ｂとゲート絶縁膜（絶縁層１６０）が接した場合の界面と比較して、酸化物半導体層１３０ｂと酸化物半導体層１３０ｃとの界面ではキャリアの散乱が起こりにくくなる。したがって、酸化物半導体層１３０ｃを設けることにより、トランジスタの電界効果移動度を高くすることができる。
酸化物半導体層１３０ａおよび酸化物半導体層１３０ｃには、例えば、Ａｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆを酸化物半導体層１３０ｂよりも高い原子数比で含む材料を用いることができる。具体的には、当該原子数比を１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上とする。前述の元素は酸素と強く結合するため、酸素欠損が酸化物半導体層に生じることを抑制する機能を有する。すなわち、酸化物半導体層１３０ａおよび酸化物半導体層１３０ｃは、酸化物半導体層１３０ｂよりも酸素欠損が生じにくいということができる。
また、酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、および酸化物半導体層１３０ｃとして用いることのできる酸化物半導体は、少なくともＩｎもしくはＺｎを含むことが好ましい。または、ＩｎとＺｎの双方を含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすため、それらと共に、スタビライザーを含むことが好ましい。
スタビライザーとしては、Ｇａ、Ｓｎ、Ｈｆ、Ａｌ、またはＺｒ等がある。また、他のスタビライザーとしては、ランタノイドである、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ等がある。
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化ガリウム、酸化亜鉛、Ｉｎ−Ｚｎ酸化物、Ｓｎ−Ｚｎ酸化物、Ａｌ−Ｚｎ酸化物、Ｚｎ−Ｍｇ酸化物、Ｓｎ−Ｍｇ酸化物、Ｉｎ−Ｍｇ酸化物、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物、Ｓｎ−Ｇａ−Ｚｎ酸化物、Ａｌ−Ｇａ−Ｚｎ酸化物、Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｌａ−Ｚｎ酸化物、Ｉｎ−Ｃｅ−Ｚｎ酸化物、Ｉｎ−Ｐｒ−Ｚｎ酸化物、Ｉｎ−Ｎｄ−Ｚｎ酸化物、Ｉｎ−Ｓｍ−Ｚｎ酸化物、Ｉｎ−Ｅｕ−Ｚｎ酸化物、Ｉｎ−Ｇｄ−Ｚｎ酸化物、Ｉｎ−Ｔｂ−Ｚｎ酸化物、Ｉｎ−Ｄｙ−Ｚｎ酸化物、Ｉｎ−Ｈｏ−Ｚｎ酸化物、Ｉｎ−Ｅｒ−Ｚｎ酸化物、Ｉｎ−Ｔｍ−Ｚｎ酸化物、Ｉｎ−Ｙｂ−Ｚｎ酸化物、Ｉｎ−Ｌｕ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ酸化物を用いることができる。
ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味である。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。また、本明細書においては、Ｉｎ−Ｇａ−Ｚｎ酸化物で構成した膜をＩＧＺＯ膜とも呼ぶ。
また、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄから選ばれた一つの金属元素または複数の金属元素を示す。また、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
また、酸化物半導体層１３０ｂは、酸化物半導体層１３０ａおよび酸化物半導体層１３０ｃよりもインジウムの含有量を多くするとよい。酸化物半導体では主として重金属のｓ軌道がキャリア伝導に寄与しており、Ｉｎの含有率を多くすることにより、より多くのｓ軌道が重なるため、ＩｎがＭよりも多い組成となる酸化物はＩｎがＭと同等または少ない組成となる酸化物と比較して移動度が高くなる。そのため、酸化物半導体層１３０ｂにインジウムの含有量が多い酸化物を用いることで、高い電界効果移動度のトランジスタを実現することができる。
酸化物半導体層１３０ａの厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは５ｎｍ以上５０ｎｍ以下、さらに好ましくは５ｎｍ以上２５ｎｍ以下とする。また、酸化物半導体層１３０ｂの厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは５ｎｍ以上１５０ｎｍ以下、さらに好ましくは１０ｎｍ以上１００ｎｍ以下とする。また、酸化物半導体層１３０ｃの厚さは、１ｎｍ以上５０ｎｍ以下、好ましくは２ｎｍ以上３０ｎｍ以下、さらに好ましくは３ｎｍ以上１５ｎｍ以下とする。また、酸化物半導体層１３０ｂは、酸化物半導体層１３０ｃより厚い方が好ましい。
酸化物半導体層をチャネルとするトランジスタに安定した電気特性を付与するためには、酸化物半導体層中の不純物濃度を低減し、酸化物半導体層を真性（ｉ型）または実質的に真性にすることが有効である。ここで、実質的に真性とは、酸化物半導体層のキャリア密度が、１×１０１９／ｃｍ３未満であること、１×１０１５／ｃｍ３未満であること、１×１０１３／ｃｍ３未満であること、あるいは１×１０８／ｃｍ３未満であり、１×１０−９／ｃｍ３以上であることを指す。
また、酸化物半導体層において、水素、窒素、炭素、シリコン、および主成分以外の金属元素は不純物となる。例えば、水素および窒素はドナー準位の形成に寄与し、キャリア密度を増大させてしまう。また、シリコンは酸化物半導体層中で不純物準位の形成に寄与する。当該不純物準位はトラップとなり、トランジスタの電気特性を劣化させることがある。したがって、酸化物半導体層１３０ａ、酸化物半導体層１３０ｂおよび酸化物半導体層１３０ｃの層中や、それぞれの界面において不純物濃度を低減させることが好ましい。
酸化物半導体層を真性または実質的に真性とするためには、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）分析で見積もられる水素濃度が、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下であって、１×１０１７ａｔｏｍｓ／ｃｍ３以上になる領域を有するように制御する。また、窒素濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下であって、５×１０１６ａｔｏｍｓ／ｃｍ３以上になる領域を有するように制御する。
また、シリコンや炭素が高濃度で含まれると、酸化物半導体層の結晶性を低下させることがある。酸化物半導体層の結晶性を低下させないためには、シリコン濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満であり、１×１０１８ａｔｏｍｓ／ｃｍ３以上になる領域を有するように制御する。また、炭素濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満であって、６×１０１７ａｔｏｍｓ／ｃｍ３以上になる領域を有するように制御する。
また、上述のように高純度化された酸化物半導体層をチャネル形成領域に用いたトランジスタのオフ電流は極めて小さい。例えば、ソースとドレインとの間の電圧を０．１Ｖ、５Ｖ、または、１０Ｖ程度とした場合に、トランジスタのチャネル幅あたりのオフ電流を数ｙＡ／μｍ乃至数ｚＡ／μｍにまで低減することが可能となる。
トランジスタのゲート絶縁膜としては、シリコンを含む絶縁膜が多く用いられるため、上記理由により酸化物半導体層のチャネルとなる領域は、本発明の一態様のトランジスタのようにゲート絶縁膜と接しない構造が好ましいということができる。また、ゲート絶縁膜と酸化物半導体層との界面にチャネルが形成される場合、該界面でキャリアの散乱が起こり、トランジスタの電界効果移動度が低くなることがある。このような観点からも、酸化物半導体層のチャネルとなる領域はゲート絶縁膜から離すことが好ましいといえる。
したがって、酸化物半導体層１３０を酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃの積層構造とすることで、酸化物半導体層１３０ｂにチャネルを形成することができ、高い電界効果移動度および安定した電気特性を有したトランジスタを形成することができる。
酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃのバンド構造においては、伝導帯下端のエネルギーが連続的に変化する。これは、酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃの組成が近似することにより、酸素が相互に拡散しやすい点からも理解される。したがって、酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃは組成が異なる層の積層体ではあるが、物性的に連続であるということもでき、図面において、当該積層体のそれぞれの界面は点線で表している。
主成分を共通として積層された酸化物半導体層１３０は、各層を単に積層するのではなく連続接合（ここでは特に伝導帯下端のエネルギーが各層の間で連続的に変化するＵ字型の井戸構造（Ｕ Ｓｈａｐｅ Ｗｅｌｌ））が形成されるように作製する。すなわち、各層の界面にトラップ中心や再結合中心のような欠陥準位を形成するような不純物が存在しないように積層構造を形成する。仮に、積層された酸化物半導体層の層間に不純物が混在していると、エネルギーバンドの連続性が失われ、界面でキャリアがトラップあるいは再結合により消滅してしまう。
例えば、酸化物半導体層１３０ａおよび酸化物半導体層１３０ｃにはＩｎ：Ｇａ：Ｚｎ＝１：３：２、１：３：３、１：３：４、１：３：６、１：４：５、１：６：４または１：９：６（原子数比）などのＩｎ−Ｇａ−Ｚｎ酸化物などを用いることができる。また、酸化物半導体層１３０ｂにはＩｎ：Ｇａ：Ｚｎ＝１：１：１、２：１：３、５：５：６、または３：１：２（原子数比）などのＩｎ−Ｇａ−Ｚｎ酸化物などを用いることができる。なお、酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、および酸化物半導体層１３０ｃの原子数比はそれぞれ、誤差として上記の原子数比のプラスマイナス４０％の変動を含む。
酸化物半導体層１３０における酸化物半導体層１３０ｂはウェル（井戸）となり、チャネルは酸化物半導体層１３０ｂに形成される。酸化物半導体層１３０は伝導帯下端のエネルギーが連続的に変化しているため、Ｕ字型井戸とも呼ぶことができる。また、このような構成で形成されたチャネルを埋め込みチャネルということもできる。
また、酸化物半導体層１３０ａおよび酸化物半導体層１３０ｃと、酸化シリコン膜などの絶縁層との界面近傍には、不純物や欠陥に起因したトラップ準位が形成され得る。酸化物半導体層１３０ａおよび酸化物半導体層１３０ｃがあることにより、酸化物半導体層１３０ｂと当該トラップ準位とを遠ざけることができる。
ただし、酸化物半導体層１３０ａおよび酸化物半導体層１３０ｃの伝導帯下端のエネルギーと、酸化物半導体層１３０ｂの伝導帯下端のエネルギーとの差が小さい場合、酸化物半導体層１３０ｂの電子が該エネルギー差を越えてトラップ準位に達することがある。電子がトラップ準位に捕獲されることで、絶縁層界面にマイナスの電荷が生じ、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。
酸化物半導体層１３０ａ、酸化物半導体層１３０ｂおよび酸化物半導体層１３０ｃには、結晶部が含まれることが好ましい。特にｃ軸に配向した結晶を用いることでトランジスタに安定した電気特性を付与することができる。また、ｃ軸に配向した結晶は歪曲に強く、フレキシブル基板を用いた半導体装置の信頼性を向上させることができる。
ソース電極層として作用する導電層１４０およびドレイン電極層として作用する導電層１５０には、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗ、Ｎｉ、Ｍｎ、Ｎｄ、Ｓｃ、および当該金属材料の合金から選ばれた材料の単層、または積層を用いることができる。代表的には、特に酸素と結合しやすいＴｉや、後のプロセス温度が比較的高くできることなどから、融点の高いＷを用いることがより好ましい。また、低抵抗のＣｕやＣｕ−Ｍｎなどの合金と上記材料との積層を用いてもよい。トランジスタ１０５、トランジスタ１０６、トランジスタ１１１、トランジスタ１１２においては、例えば、導電層１４１および導電層１５１にＷ、導電層１４２および導電層１５２にＴｉとＡｌとの積層膜などを用いることができる。
上記材料は酸化物半導体層から酸素を引き抜く性質を有する。そのため、上記材料と接した酸化物半導体層の一部の領域では酸化物半導体層中の酸素が脱離し、酸素欠損が形成される。膜中に僅かに含まれる水素と当該酸素欠損が結合することにより当該領域は顕著にｎ型化する。したがって、ｎ型化した当該領域はトランジスタのソースまたはドレインとして作用させることができる。
また、導電層１４０および導電層１５０にＷを用いる場合には、窒素をドーピングしてもよい。窒素をドーピングすることで酸素を引き抜く性質を適度に弱めることができ、ｎ型化した領域がチャネル領域まで拡大することを防ぐことができる。また、導電層１４０および導電層１５０をｎ型の半導体層との積層とし、ｎ型の半導体層と酸化物半導体層を接触させることによってもｎ型化した領域がチャネル領域まで拡大することを防ぐことができる。ｎ型の半導体層としては、窒素が添加されたＩｎ−Ｇａ−Ｚｎ酸化物、酸化亜鉛、酸化インジウム、酸化スズ、酸化インジウムスズなどを用いることができる。
ゲート絶縁膜として作用する絶縁層１６０には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用いることができる。また、絶縁層１６０は上記材料の積層であってもよい。なお、絶縁層１６０に、Ｌａ、Ｎ、Ｚｒなどを、不純物として含んでいてもよい。
また、絶縁層１６０の積層構造の一例について説明する。絶縁層１６０は、例えば、酸素、窒素、シリコン、ハフニウムなどを有する。具体的には、酸化ハフニウム、および酸化シリコンまたは酸化窒化シリコンを含むと好ましい。
酸化ハフニウムおよび酸化アルミニウムは、酸化シリコンや酸化窒化シリコンと比べて比誘電率が高い。したがって、酸化シリコンを用いた場合と比べて、絶縁層１６０の膜厚を大きくできるため、トンネル電流によるリーク電流を小さくすることができる。即ち、オフ電流の小さいトランジスタを実現することができる。さらに、結晶構造を有する酸化ハフニウムは、非晶質構造を有する酸化ハフニウムと比べて高い比誘電率を備える。したがって、オフ電流の小さいトランジスタとするためには、結晶構造を有する酸化ハフニウムを用いることが好ましい。結晶構造の例としては、単斜晶系や立方晶系などが挙げられる。ただし、本発明の一態様は、これらに限定されない。
また、酸化物半導体層１３０と接する絶縁層１２０および絶縁層１６０は、窒素酸化物の放出量の少ない膜を用いることが好ましい。窒素酸化物の放出量の多い絶縁層と酸化物半導体が接した場合、窒素酸化物に起因する準位密度が高くなることがある。絶縁層１２０および絶縁層１６０には、例えば、窒素酸化物の放出量の少ない酸化窒化シリコン膜または酸化窒化アルミニウム膜等の酸化物絶縁層を用いることができる。
窒素酸化物の放出量の少ない酸化窒化シリコン膜は、ＴＤＳ法において、窒素酸化物の放出量よりアンモニアの放出量が多い膜であり、代表的にはアンモニアの放出量が１×１０１８個／ｃｍ３以上５×１０１９個／ｃｍ３以下である。なお、アンモニアの放出量は、膜の表面温度が５０℃以上６５０℃以下、好ましくは５０℃以上５５０℃以下の加熱処理による放出量とする。
絶縁層１２０および絶縁層１６０として、上記酸化物絶縁層を用いることで、トランジスタのしきい値電圧のシフトを低減することが可能であり、トランジスタの電気特性の変動を低減することができる。
ゲート電極層として作用する導電層１７０には、例えば、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ｒｕ、Ａｇ、Ｍｎ、Ｎｄ、Ｓｃ、ＴａおよびＷなどの導電膜を用いることができる。また、上記材料の合金や上記材料の導電性窒化物を用いてもよい。また、上記材料、上記材料の合金、および上記材料の導電性窒化物から選ばれた複数の材料の積層であってもよい。代表的には、タングステン、タングステンと窒化チタンの積層、タングステンと窒化タンタルの積層などを用いることができる。また、低抵抗のＣｕまたはＣｕ−Ｍｎなどの合金や上記材料とＣｕまたはＣｕ−Ｍｎなどの合金との積層を用いてもよい。本実施の形態では、導電層１７１に窒化タンタル、導電層１７２にタングステンを用いて導電層１７０を形成する。
絶縁層１７５には、水素を含む窒化シリコン膜または窒化アルミニウム膜などを用いることができる。実施の形態２に示したトランジスタ１０３、トランジスタ１０４、トランジスタ１０６、トランジスタ１０９、トランジスタ１１０、およびトランジスタ１１２では、絶縁層１７５として水素を含む絶縁膜を用いることで酸化物半導体層の一部をｎ型化することができる。また、窒化絶縁膜は水分などのブロッキング膜としての作用も有し、トランジスタの信頼性を向上させることができる。
また、絶縁層１７５としては酸化アルミニウム膜を用いることもできる。特に、実施の形態２に示したトランジスタ１０１、トランジスタ１０２、トランジスタ１０５、トランジスタ１０７、トランジスタ１０８、およびトランジスタ１１１では絶縁層１７５に酸化アルミニウム膜を用いることが好ましい。酸化アルミニウム膜は、水素、水分などの不純物、および酸素の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウム膜は、トランジスタの作製工程中および作製後において、水素、水分などの不純物の酸化物半導体層１３０への混入防止、酸素の酸化物半導体層からの放出防止、絶縁層１２０からの酸素の不必要な放出防止の効果を有する保護膜として用いることに適している。また、酸化アルミニウム膜に含まれる酸素を酸化物半導体層中に拡散させることもできる。
また、絶縁層１７５上には絶縁層１８０が形成されていることが好ましい。当該絶縁層には、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用いることができる。また、当該絶縁層は上記材料の積層であってもよい。
ここで、絶縁層１８０は絶縁層１２０と同様に化学量論組成よりも多くの酸素を有することが好ましい。絶縁層１８０から放出される酸素は絶縁層１６０を経由して酸化物半導体層１３０のチャネル形成領域に拡散させることができることから、チャネル形成領域に形成された酸素欠損に酸素を補填することができる。したがって、安定したトランジスタの電気特性を得ることができる。
半導体装置を高集積化するにはトランジスタの微細化が必須である。一方、トランジスタの微細化によりトランジスタの電気特性が悪化することが知られており、特にチャネル幅が縮小するとオン電流が低下する。
本発明の一態様のトランジスタ１０７乃至トランジスタ１１２では、チャネルが形成される酸化物半導体層１３０ｂを覆うように酸化物半導体層１３０ｃが形成されており、チャネル形成層とゲート絶縁膜が接しない構成となっている。そのため、チャネル形成層とゲート絶縁膜との界面で生じるキャリアの散乱を抑えることができ、トランジスタのオン電流を大きくすることができる。
また、本発明の一態様のトランジスタでは、前述したように酸化物半導体層１３０のチャネル幅方向を電気的に取り囲むようにゲート電極層（導電層１７０）が形成されているため、酸化物半導体層１３０に対しては上面に垂直な方向からのゲート電界に加えて、側面に垂直な方向からのゲート電界が印加される。すなわち、チャネル形成層に対して全体的にゲート電界が印加されることになり実効チャネル幅が拡大するため、さらにオン電流を高められる。
また、本発明の一態様における酸化物半導体層１３０が二層または三層のトランジスタでは、チャネルが形成される酸化物半導体層１３０ｂを酸化物半導体層１３０ａ上に形成することで界面準位を形成しにくくする効果を有する。また、本発明の一態様における酸化物半導体層１３０が三層のトランジスタでは、酸化物半導体層１３０ｂを三層構造の中間に位置する層とすることで上下からの不純物混入の影響を排除できる効果などを併せて有する。そのため、上述したトランジスタのオン電流の向上に加えて、しきい値電圧の安定化や、Ｓ値（サブスレッショルド値）の低減をはかることができる。したがって、ゲート電圧ＶＧが０Ｖ時の電流を下げることができ、消費電力を低減させることができる。また、トランジスタのしきい値電圧が安定化することから、半導体装置の長期信頼性を向上させることができる。また、本発明の一態様のトランジスタは、微細化にともなう電気特性の劣化が抑えられることから、集積度の高い半導体装置の形成に適しているといえる。
本実施の形態で説明した金属膜、半導体膜、無機絶縁膜など様々な膜は、代表的にはスパッタ法やプラズマＣＶＤ法により形成することができるが、他の方法、例えば、熱ＣＶＤ法により形成してもよい。熱ＣＶＤ法の例としては、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法やＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法などがある。
熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成されることが無いという利点を有する。
また、熱ＣＶＤ法では、原料ガスと酸化剤を同時にチャンバー内に送り、チャンバー内を大気圧または減圧下とし、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行ってもよい。
ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスをチャンバーに導入・反応させ、これを繰り返すことで成膜を行う。原料ガスと一緒に不活性ガス（アルゴン、或いは窒素など）をキャリアガスとして導入しても良い。例えば２種類以上の原料ガスを順番にチャンバーに供給してもよい。その際、複数種の原料ガスが混ざらないように第１の原料ガスの反応後、不活性ガスを導入し、第２の原料ガスを導入する。あるいは、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着・反応して第１の層を成膜し、後から導入される第２の原料ガスが吸着・反応して、第２の層が第１の層上に積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入の繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微細なＦＥＴを作製する場合に適している。
ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法は、これまでに記載した実施形態に開示された金属膜、半導体膜、無機絶縁膜など様々な膜を形成することができ、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜を成膜する場合には、トリメチルインジウム（Ｉｎ（ＣＨ３）３）、トリメチルガリウム（Ｇａ（ＣＨ３）３）、およびジメチル亜鉛（Ｚｎ（ＣＨ３）２）を用いることができる。これらの組み合わせに限定されず、トリメチルガリウムに代えてトリエチルガリウム（Ｇａ（Ｃ２Ｈ５）３）を用いることもでき、ジメチル亜鉛に代えてジエチル亜鉛（Ｚｎ（Ｃ２Ｈ５）２）を用いることもできる。
例えば、ＡＬＤを利用する成膜装置により酸化ハフニウム膜を形成する場合には、溶媒とハフニウム前駆体を含む液体（ハフニウムアルコキシドや、テトラキスジメチルアミドハフニウム（ＴＤＭＡＨ、Ｈｆ［Ｎ（ＣＨ３）２］４）やテトラキス（エチルメチルアミド）ハフニウムなどのハフニウムアミド）を気化させた原料ガスと、酸化剤としてオゾン（Ｏ３）の２種類のガスを用いる。
例えば、ＡＬＤを利用する成膜装置により酸化アルミニウム膜を形成する場合には、溶媒とアルミニウム前駆体を含む液体（トリメチルアルミニウム（ＴＭＡ、Ａｌ（ＣＨ３）３）など）を気化させた原料ガスと、酸化剤としてＨ２Ｏの２種類のガスを用いる。他の材料としては、トリス（ジメチルアミド）アルミニウム、トリイソブチルアルミニウム、アルミニウムトリス（２，２，６，６−テトラメチル−３，５−ヘプタンジオナート）などがある。
例えば、ＡＬＤを利用する成膜装置により酸化シリコン膜を形成する場合には、ヘキサクロロジシランを被成膜面に吸着させ、酸化性ガス（Ｏ２、一酸化二窒素）のラジカルを供給して吸着物と反応させる。
例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ６ガスとＢ２Ｈ６ガスを順次導入して初期タングステン膜を形成し、その後、ＷＦ６ガスとＨ２ガスを順次導入してタングステン膜を形成する。なお、Ｂ２Ｈ６ガスに代えてＳｉＨ４ガスを用いてもよい。
例えば、ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ膜を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを順次導入してＩｎ−Ｏ層を形成し、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスを順次導入してＧａＯ層を形成し、更にその後Ｚｎ（ＣＨ３）２ガスとＯ３ガスを順次導入してＺｎＯ層を形成する。なお、これらの層の順番はこの例に限らない。これらのガスを用いてＩｎ−Ｇａ−Ｏ層やＩｎ−Ｚｎ−Ｏ層、Ｇａ−Ｚｎ−Ｏ層などの混合化合物層を形成しても良い。なお、Ｏ３ガスに変えてＡｒ等の不活性ガスでバブリングして得られたＨ２Ｏガスを用いても良いが、Ｈを含まないＯ３ガスを用いる方が好ましい。
酸化物半導体層の成膜には、対向ターゲット式スパッタリング装置を用いることもできる。当該対向ターゲット式スパッタリング装置を用いた成膜法を、ＶＤＳＰ（ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ ＳＰ）と呼ぶこともできる。
対向ターゲット式スパッタリング装置を用いて酸化物半導体層を成膜することによって、酸化物半導体層の成膜時におけるプラズマ損傷を低減することができる。そのため、膜中の酸素欠損を低減することができる。また、対向ターゲット式スパッタリング装置を用いることで低圧での成膜が可能となるため、成膜された酸化物半導体層中の不純物濃度（例えば水素、希ガス（アルゴンなど）、水など）を低減させることができる。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態４）
以下では、本発明の一態様に用いることのできる酸化物半導体膜の構造について説明する。
なお、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜、多結晶酸化物半導体膜、微結晶酸化物半導体膜、非晶質酸化物半導体膜などをいう。
まずは、ＣＡＡＣ−ＯＳ膜について説明する。
ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳ膜の明視野像および回折パターンの複合解析像（高分解能ＴＥＭ像ともいう。）を観察することで複数の結晶部を確認することができる。一方、高分解能ＴＥＭ像によっても明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
試料面と概略平行な方向から、ＣＡＡＣ−ＯＳ膜の断面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
一方、試料面と概略垂直な方向から、ＣＡＡＣ−ＯＳ膜の平面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。
また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。
また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
次に、微結晶酸化物半導体膜について説明する。
微結晶酸化物半導体膜は、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。
ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが観測される場合がある。
ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。
次に、非晶質酸化物半導体膜について説明する。
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶部を有さない酸化物半導体膜である。石英のような無定形状態を有する酸化物半導体膜が一例である。
非晶質酸化物半導体膜は、高分解能ＴＥＭ像において結晶部を確認することができない。
非晶質酸化物半導体膜に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半導体膜に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半導体膜に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンが観測される。
なお、酸化物半導体膜は、ｎｃ−ＯＳ膜と非晶質酸化物半導体膜との間の物性を示す構造を有する場合がある。そのような構造を有する酸化物半導体膜を、特に非晶質ライク酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。
ａ−ｌｉｋｅ ＯＳ膜は、高分解能ＴＥＭ像において鬆（ボイドともいう。）が観察される場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領域と、結晶部を確認することのできない領域と、を有する。ａ−ｌｉｋｅ ＯＳ膜は、ＴＥＭによる観察程度の微量な電子照射によって、結晶化が起こり、結晶部の成長が見られる場合がある。一方、良質なｎｃ−ＯＳ膜であれば、ＴＥＭによる観察程度の微量な電子照射による結晶化はほとんど見られない。
なお、ａ−ｌｉｋｅ ＯＳ膜およびｎｃ−ＯＳ膜の結晶部の大きさの計測は、高分解能ＴＥＭ像を用いて行うことができる。例えば、ＩｎＧａＺｎＯ４の結晶は層状構造を有し、Ｉｎ−Ｏ層の間に、Ｇａ−Ｚｎ−Ｏ層を２層有する。ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有する。よって、これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。そのため、高分解能ＴＥＭ像における格子縞に着目し、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所においては、それぞれの格子縞がＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、ａ−ｌｉｋｅ ＯＳ膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態５）
本実施の形態では、本発明の一態様の撮像装置を収めたパッケージの一例について説明する。
図４４（Ａ）は、本発明の一態様の撮像装置を収めたパッケージの外観斜視図である。当該パッケージは、撮像装置を固定するインターポーザ８１０、カバーガラス８２０、および両者を接着する接着剤８３０を有する。
図４４（Ｂ）は、当該パッケージを裏面側の外観斜視図である。パッケージの裏面側には半田ボールをバンプ８４０とした、所謂ＢＧＡ（Ｂａｌｌ ｇｒｉｄ ａｒｒａｙ）の構成を有する。なお、ＢＧＡに限らず、ＬＧＡ（Ｌａｎｄ ｇｒｉｄ ａｒｒａｙ）やＰＧＡ （Ｐｉｎ Ｇｒｉｄ Ａｒｒａｙ）などであってもよい。
図４４（Ｃ）は、カバーガラス８２０および接着剤８３０の一部を省いて図示したパッケージの斜視図であり、図４４（Ｄ）は、当該パッケージの辺に平行な任意の位置の断面図に相当する。インターポーザ８１０上には電極パッド８６０が形成され、電極パッド８６０およびバンプ８４０はインターポーザ８１０に形成されたスルーホール８８０を介して電気的に接続されている。電極パッド８６０は撮像装置８５０が有する電極とワイヤ８７０によって電気的に接続されている。
本発明の撮像装置を上述したような形態のパッケージとすることで実装が容易になり、様々な電子機器に組み込むことができる。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態６）
本発明の一態様に係る撮像装置および当該撮像装置を含む半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る撮像装置および当該撮像装置を含む半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図４５に示す。
図４５（Ａ）は携帯型ゲーム機であり、筐体９０１、筐体９０２、表示部９０３、表示部９０４、マイク９０５、スピーカー９０６、操作キー９０７、スタイラス９０８、カメラ９０９等を有する。なお、図４５（Ａ）に示した携帯型ゲーム機は、２つの表示部９０３と表示部９０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。カメラ９０９には本発明の一態様の撮像装置を用いることができる。
図４５（Ｂ）は携帯データ端末であり、筐体９１１、表示部９１２、カメラ９１９等を有する。表示部９１２が有するタッチパネル機能により情報の入出力を行うことができる。カメラ９１９には本発明の一態様の撮像装置を用いることができる。
図４５（Ｃ）は腕時計型の情報端末であり、筐体９３１、表示部９３２、リストバンド９３３、操作用のボタン９３５および竜頭９３６、カメラ９３９等を有する。表示部９３２はタッチパネルとなっていてもよい。カメラ９３９には本発明の一態様の撮像装置を用いることができる。
図４５（Ｄ）は監視カメラであり、筐体９５１、レンズ９５２、支持部９５３等を有する。レンズ９５２の焦点となる位置には本発明の一態様の撮像装置を備えることができる。
図４５（Ｅ）はデジタルカメラであり、筐体９６１、シャッターボタン９６２、マイク９６３、発光部９６７、レンズ９６５等を有する。レンズ９６５の焦点となる位置には本発明の一態様の撮像装置を備えることができる。
図４５（Ｆ）はビデオカメラであり、第１筐体９７１、第２筐体９７２、表示部９７３、操作キー９７４、レンズ９７５、接続部９７６等を有する。操作キー９７４およびレンズ９７５は第１筐体９７１に設けられており、表示部９７３は第２筐体９７２に設けられている。そして、第１筐体９７１と第２筐体９７２とは、接続部９７６により接続されており、第１筐体９７１と第２筐体９７２の間の角度は、接続部９７６により変更が可能である。表示部９７３における映像を、接続部９７６における第１筐体９７１と第２筐体９７２との間の角度に従って切り替える構成としても良い。レンズ９７５の焦点となる位置には本発明の一態様の撮像装置を備えることができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
１０ 撮像部
１１ 演算部
１２ 撮像動作
１３ データ保持動作
１４ 動作
１５ 遮光層
２０ 画素
２１ 画素アレイ
２２ 参照画素
２４ アナログ処理回路
２５ 行デコーダ
２６ Ａ／Ｄコンバータ
２９ オペアンプ
３０ 記憶素子
３１ 記憶素子アレイ
３２ 参照記憶素子
３４ アナログ処理回路
３５ 行デコーダ
３６ 列デコーダ
４１ トランジスタ
４２ トランジスタ
４３ トランジスタ
４４ トランジスタ
４５ トランジスタ
４６ トランジスタ
４７ トランジスタ
４８ トランジスタ
４９ トランジスタ
５０ トランジスタ
５１ トランジスタ
５２ トランジスタ
５３ トランジスタ
５４ トランジスタ
５５ トランジスタ
５６ トランジスタ
５７ トランジスタ
５８ トランジスタ
５９ トランジスタ
６０ トランジスタ
６１ トランジスタ
６２ トランジスタ
６３ トランジスタ
６４ トランジスタ
６５ トランジスタ
６６ トランジスタ
６７ トランジスタ
６８ トランジスタ
６９ トランジスタ
７１ 配線
７２ 配線
７３ 配線
７４ 配線
７５ 配線
７６ 配線
７７ 配線
７８ 配線
８０ 絶縁層
８１ 導電体
８２ 絶縁層
８２ａ 絶縁層
８２ｂ 絶縁層
８３ 絶縁層
８７ 配線
８７ａ 導電層
８７ｂ 導電層
８８ 配線
９１ 配線
９２ 配線
９３ 配線
９４ 配線
９６ 配線
１０１ トランジスタ
１０２ トランジスタ
１０３ トランジスタ
１０４ トランジスタ
１０５ トランジスタ
１０６ トランジスタ
１０７ トランジスタ
１０８ トランジスタ
１０９ トランジスタ
１１０ トランジスタ
１１１ トランジスタ
１１２ トランジスタ
１１３ トランジスタ
１１５ 基板
１２０ 絶縁層
１３０ 酸化物半導体層
１３０ａ 酸化物半導体層
１３０ｂ 酸化物半導体層
１３０ｃ 酸化物半導体層
１４０ 導電層
１４１ 導電層
１４２ 導電層
１５０ 導電層
１５１ 導電層
１５２ 導電層
１６０ 絶縁層
１７０ 導電層
１７１ 導電層
１７２ 導電層
１７３ 導電層
１７５ 絶縁層
１８０ 絶縁層
１９０ 絶縁層
２２７ 列出力回路
２２９ オペアンプ
２３１ 領域
２３２ 領域
２３３ 領域
２７１ 配線
２７２ 配線
２７３ 配線
２７４ 配線
２７５ 配線
２７６ 配線
２７７ 配線
２７８ 配線
２９３ 配線
２９４ 配線
２９５ 配線
２９６ 配線
３３１ 領域
３３２ 領域
３３３ 領域
３３４ 領域
３３５ 領域
４０１ トランジスタ
４０２ トランジスタ
４０３ トランジスタ
４０４ トランジスタ
５６１ 光電変換層
５６２ 透光性導電層
５６３ 半導体層
５６４ 半導体層
５６５ 半導体層
５６６ 電極
５６６ａ 導電層
５６６ｂ 導電層
５６７ 隔壁
６００ シリコン基板
６１０ トランジスタ
６２０ トランジスタ
６５０ 活性層
６６０ シリコン基板
６７０ シリコン基板
６７１ 基板
６７８ 活性層
７０１ 配線
７０２ 配線
８１０ インターポーザ
８２０ カバーガラス
８３０ 接着剤
８４０ バンプ
８５０ 撮像装置
８６０ 電極パッド
８７０ ワイヤ
８８０ スルーホール
９０１ 筐体
９０２ 筐体
９０３ 表示部
９０４ 表示部
９０５ マイク
９０６ スピーカー
９０７ 操作キー
９０８ スタイラス
９０９ カメラ
９１１ 筐体
９１２ 表示部
９１９ カメラ
９３１ 筐体
９３２ 表示部
９３３ リストバンド
９３９ カメラ
９５１ 筐体
９５２ レンズ
９５３ 支持部
９６１ 筐体
９６２ シャッターボタン
９６３ マイク
９６５ レンズ
９６７ 発光部
９７１ 筐体
９７２ 筐体
９７３ 表示部
９７４ 操作キー
９７５ レンズ
９７６ 接続部
１１００ 層
１２００ 層
１４００ 層
１５００ 回折格子
１６００ 層
２２００ 層
２３００ 層
２５００ 絶縁層
２５１０ 遮光層
２５２０ 有機樹脂層
２５３０ カラーフィルタ
２５３０ａ カラーフィルタ
２５３０ｂ カラーフィルタ
２５３０ｃ カラーフィルタ
２５４０ マイクロレンズアレイ
２５５０ 光学変換層
２５６０ 絶縁層

Claims (7)

  1. 画素アレイと、記憶素子アレイと、を有する撮像装置であって、
    前記画素アレイは、マトリクス状に配置された第１の画素と、端部一列に配置され、遮光された第２の画素と、を有し、
    前記第１の画素は、第１の配線を介して第１の行デコーダと電気的に接続されており、
    前記第１の画素は、第２の配線を介して第１のアナログ処理回路と電気的に接続されており、
    前記第２の画素は、前記第１の配線を介して前記第１の行デコーダと電気的に接続されており、
    前記第２の画素は、第３の配線を介して前記第１のアナログ処理回路と電気的に接続されており、
    前記記憶素子アレイは、マトリクス状に配置された第１の記憶素子と、端部一行に配置された第２の記憶素子を有し、
    前記第１の記憶素子は、第４の配線を介して前記第１のアナログ処理回路と電気的に接続されており、
    前記第１の記憶素子は、第５の配線を介して列デコーダと電気的に接続されており、
    前記第１の記憶素子は、第６の配線を介して第２の行デコーダと電気的に接続されており、
    前記第１の記憶素子は、第７の配線を介して第２のアナログ処理回路と電気的に接続されており、
    前記第２の記憶素子は、前記第４の配線を介して前記第１のアナログ処理回路と電気的に接続されており、
    前記第２の記憶素子は、前記第５の配線を介して前記列デコーダと電気的に接続されており、
    前記第２の記憶素子は、第８の配線を介して前記第２の行デコーダと電気的に接続されており、
    前記第２の記憶素子は、第９の配線を介して前記第２のアナログ処理回路と電気的に接続されていることを特徴とする撮像装置。
  2. 請求項１において、
    前記第１の画素および前記第２の画素は、第１乃至第３のトランジスタ、第１の容量素子および光電変換素子を有し、
    前記光電変換素子の一方の電極は、前記第１のトランジスタのソース電極またはドレイン電極の一方と電気的に接続され、
    前記第１のトランジスタのソース電極またはドレイン電極の他方は、前記第２のトランジスタのソース電極またはドレイン電極の一方と電気的に接続され、
    前記第１のトランジスタのソース電極またはドレイン電極の他方は、前記第３のトランジスタのゲート電極と電気的に接続され、
    前記第１のトランジスタのソース電極またはドレイン電極の他方は、前記第１の容量素子の一方の電極と電気的に接続されていることを特徴とする撮像装置。
  3. 請求項１または２において、
    前記第１の記憶素子および前記第２の記憶素子は、第４のトランジスタ、第５のトランジスタおよび第２の容量素子を有し、
    前記第４のトランジスタのソース電極またはドレイン電極の一方は、前記第５のトランジスタのゲート電極と電気的に接続され、
    前記第５のトランジスタのゲート電極は、前記第２の容量素子の一方の電極と電気的に接続されていることを特徴とする撮像装置。
  4. 請求項１乃至３のいずれか一項において、
    前記第１の画素と、前記第１の記憶素子とが互いに重なる領域を有することを特徴とする撮像装置。
  5. 請求項１乃至４のいずれか一項において、
    前記第１のトランジスタ乃至前記第４のトランジスタは、活性層に酸化物半導体を有し、前記酸化物半導体は、Ｉｎと、Ｚｎと、Ｍ（ＭはＡｌ、Ｔｉ、Ｇａ、Ｓｎ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）と、を有することを特徴とする撮像装置。
  6. 請求項１乃至５のいずれか一項において、
    前記光電変換素子は、光電変換層にセレンまたはセレンを含む化合物を有することを特徴とする撮像装置。
  7. 請求項１乃至６のいずれか一項に記載の撮像装置と、
    表示装置と、
    を有することを特徴とする電子機器。
JP2016077727A 2015-04-09 2016-04-08 撮像装置および電子機器 Active JP6689121B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2015080201 2015-04-09
JP2015080201 2015-04-09

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2020068992A Division JP2020108180A (ja) 2015-04-09 2020-04-07 撮像装置

Publications (2)

Publication Number Publication Date
JP2016201797A true JP2016201797A (ja) 2016-12-01
JP6689121B2 JP6689121B2 (ja) 2020-04-28

Family

ID=57112068

Family Applications (4)

Application Number Title Priority Date Filing Date
JP2016077727A Active JP6689121B2 (ja) 2015-04-09 2016-04-08 撮像装置および電子機器
JP2020068992A Withdrawn JP2020108180A (ja) 2015-04-09 2020-04-07 撮像装置
JP2022024466A Active JP7289946B2 (ja) 2015-04-09 2022-02-21 撮像装置
JP2023089526A Pending JP2023101694A (ja) 2015-04-09 2023-05-31 撮像装置

Family Applications After (3)

Application Number Title Priority Date Filing Date
JP2020068992A Withdrawn JP2020108180A (ja) 2015-04-09 2020-04-07 撮像装置
JP2022024466A Active JP7289946B2 (ja) 2015-04-09 2022-02-21 撮像装置
JP2023089526A Pending JP2023101694A (ja) 2015-04-09 2023-05-31 撮像装置

Country Status (2)

Country Link
US (3) US10389961B2 (ja)
JP (4) JP6689121B2 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018207273A (ja) * 2017-06-02 2018-12-27 株式会社半導体エネルギー研究所 撮像装置および電子機器
JP2021077708A (ja) * 2019-11-06 2021-05-20 ソニーセミコンダクタソリューションズ株式会社 受光素子および測距装置
US11825220B2 (en) 2018-08-03 2023-11-21 Semiconductor Energy Laboratory Co., Ltd. Operation method of imaging device

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9773832B2 (en) 2014-12-10 2017-09-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
KR20170061602A (ko) 2015-11-26 2017-06-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 전자 기기
JP2018129374A (ja) * 2017-02-07 2018-08-16 ソニーセミコンダクタソリューションズ株式会社 半導体装置および半導体装置の製造方法
JP6892577B2 (ja) * 2017-04-28 2021-06-23 天馬微電子有限公司 イメージセンサ及びセンサ装置
WO2021014258A1 (ja) 2019-07-19 2021-01-28 株式会社半導体エネルギー研究所 撮像装置および電子機器
WO2021033065A1 (ja) 2019-08-22 2021-02-25 株式会社半導体エネルギー研究所 撮像装置および電子機器
KR20220105496A (ko) * 2021-01-20 2022-07-27 삼성전자주식회사 펄스 생성기 및 이를 포함하는 이미지 센서

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005354568A (ja) * 2004-06-14 2005-12-22 Sony Corp 物理情報取得方法および物理情報取得装置並びに物理量分布検知の半導体装置
JP2006333493A (ja) * 2001-09-20 2006-12-07 Sony Corp 固体撮像装置及びその制御方法

Family Cites Families (146)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
WO1997006554A2 (en) 1995-08-03 1997-02-20 Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP2003060990A (ja) 2001-08-10 2003-02-28 Victor Co Of Japan Ltd 固体撮像装置及びその読み出し方法
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3846572B2 (ja) 2001-09-20 2006-11-15 ソニー株式会社 固体撮像装置
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
JP3652676B2 (ja) * 2002-09-17 2005-05-25 松下電器産業株式会社 撮像装置および画像ピックアップシステム
CN1234234C (zh) * 2002-09-30 2005-12-28 松下电器产业株式会社 固体摄像器件及使用该固体摄像器件的设备
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP3680846B2 (ja) 2003-05-28 2005-08-10 セイコーエプソン株式会社 動画像の圧縮装置及びそれを用いた撮像装置
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
JP4620046B2 (ja) 2004-03-12 2011-01-26 独立行政法人科学技術振興機構 薄膜トランジスタ及びその製造方法
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
AU2005302963B2 (en) 2004-11-10 2009-07-02 Cannon Kabushiki Kaisha Light-emitting device
CA2708335A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
WO2006051995A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI562380B (en) 2005-01-28 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7608531B2 (en) 2005-01-28 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
TW201101476A (en) * 2005-06-02 2011-01-01 Sony Corp Semiconductor image sensor module and method of manufacturing the same
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP5116225B2 (ja) * 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
EP3614442A3 (en) 2005-09-29 2020-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufactoring method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101117948B1 (ko) 2005-11-15 2012-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 디스플레이 장치 제조 방법
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4289377B2 (ja) * 2006-08-21 2009-07-01 ソニー株式会社 物理量検出装置及び撮像装置
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
TWI479887B (zh) * 2007-05-24 2015-04-01 Sony Corp 背向照明固態成像裝置及照相機
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP4420101B2 (ja) * 2007-10-30 2010-02-24 ソニー株式会社 固体撮像装置およびその駆動方法、並びにカメラシステム
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
WO2011052396A1 (en) 2009-10-29 2011-05-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101824123B1 (ko) 2009-11-06 2018-02-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP5685898B2 (ja) * 2010-01-08 2015-03-18 ソニー株式会社 半導体装置、固体撮像装置、およびカメラシステム
JP2011238856A (ja) * 2010-05-12 2011-11-24 Canon Inc 光電変換装置
JP5548263B2 (ja) * 2010-05-27 2014-07-16 パナソニック株式会社 固体撮像素子および固体撮像素子の駆動方法
US8445828B2 (en) * 2010-07-01 2013-05-21 Silicon Optronics, Inc. High dynamic range image sensor with in pixel memory
JP5633323B2 (ja) * 2010-11-11 2014-12-03 ソニー株式会社 固体撮像装置及び電子機器
JP6083051B2 (ja) * 2011-05-12 2017-02-22 デピュー シンセス プロダクツ, インコーポレーテッドDePuy Synthes Products, Inc. 内視鏡用の改良型画像センサ
JP5791571B2 (ja) * 2011-08-02 2015-10-07 キヤノン株式会社 撮像素子及び撮像装置
CN103022012B (zh) * 2011-09-21 2017-03-01 株式会社半导体能源研究所 半导体存储装置
JP5924923B2 (ja) * 2011-12-15 2016-05-25 キヤノン株式会社 光電変換装置、及び光電変換装置の駆動方法
JP5924922B2 (ja) * 2011-12-15 2016-05-25 キヤノン株式会社 光電変換装置
JP5924924B2 (ja) * 2011-12-15 2016-05-25 キヤノン株式会社 電子回路
JP5893572B2 (ja) * 2012-03-01 2016-03-23 キヤノン株式会社 撮像装置、撮像システム、撮像装置の駆動方法
JP6140965B2 (ja) 2012-09-28 2017-06-07 キヤノン株式会社 半導体装置およびその製造方法
CN108391066B (zh) * 2012-10-05 2020-11-10 拉姆伯斯公司 集成电路图像传感器以及在其中操作的方法
JP2014150231A (ja) 2013-02-04 2014-08-21 Toshiba Corp 固体撮像装置および同装置の製造方法
JP2014216349A (ja) * 2013-04-22 2014-11-17 キヤノン株式会社 光電変換装置
KR102136851B1 (ko) * 2013-04-23 2020-07-23 삼성전자 주식회사 컬럼 미스매치를 보상하는 이미지 센서 및 이의 이미지 처리 방법
US9191586B2 (en) * 2013-07-08 2015-11-17 Sensors Unlimited, Inc. Buffered direct injection pixel for infrared detector arrays
KR102075093B1 (ko) * 2013-08-14 2020-03-03 삼성전자주식회사 이미지 센서, 아날로그-디지털 컨버터 및 아날로그-디지털 변환 방법
JP6581765B2 (ja) * 2013-10-02 2019-09-25 株式会社半導体エネルギー研究所 ブートストラップ回路、およびブートストラップ回路を有する半導体装置
US9578267B2 (en) * 2013-12-23 2017-02-21 Alexander Krymski Cameras and methods with data processing, memories, and an image sensor with multiple data ports
EP3097686B1 (en) * 2014-01-24 2019-08-21 Université Catholique de Louvain Image sensor
FR3017019A1 (ja) * 2014-01-24 2015-07-31 St Microelectronics Grenoble 2
JP6548391B2 (ja) * 2014-03-31 2019-07-24 キヤノン株式会社 光電変換装置および撮像システム
JP6541398B2 (ja) * 2014-04-11 2019-07-10 株式会社半導体エネルギー研究所 半導体装置
US9398237B2 (en) * 2014-04-30 2016-07-19 Sony Corporation Image sensor with floating diffusion interconnect capacitor
JP6612056B2 (ja) 2014-05-16 2019-11-27 株式会社半導体エネルギー研究所 撮像装置、及び監視装置
JP6581825B2 (ja) 2014-07-18 2019-09-25 株式会社半導体エネルギー研究所 表示システム
JP6555956B2 (ja) 2014-07-31 2019-08-07 株式会社半導体エネルギー研究所 撮像装置、監視装置、及び電子機器
US9773832B2 (en) 2014-12-10 2017-09-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
US9497402B2 (en) * 2015-03-30 2016-11-15 Sensors Unlimited, Inc. Image lag mitigation for buffered direct injection readout with current mirror
US10822569B2 (en) * 2018-02-15 2020-11-03 Afton Chemical Corporation Grafted polymer with soot handling properties
CN110519534B (zh) * 2018-11-08 2021-05-28 神盾股份有限公司 电流驱动的像素电路以及相关的图像传感器

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006333493A (ja) * 2001-09-20 2006-12-07 Sony Corp 固体撮像装置及びその制御方法
JP2005354568A (ja) * 2004-06-14 2005-12-22 Sony Corp 物理情報取得方法および物理情報取得装置並びに物理量分布検知の半導体装置

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018207273A (ja) * 2017-06-02 2018-12-27 株式会社半導体エネルギー研究所 撮像装置および電子機器
US11825220B2 (en) 2018-08-03 2023-11-21 Semiconductor Energy Laboratory Co., Ltd. Operation method of imaging device
JP2021077708A (ja) * 2019-11-06 2021-05-20 ソニーセミコンダクタソリューションズ株式会社 受光素子および測距装置
JP7517804B2 (ja) 2019-11-06 2024-07-17 ソニーセミコンダクタソリューションズ株式会社 受光素子および測距装置
US12113089B2 (en) 2019-11-06 2024-10-08 Sony Semiconductor Solutions Corporation Light receiving element and distance measuring device

Also Published As

Publication number Publication date
US10582141B2 (en) 2020-03-03
JP2020108180A (ja) 2020-07-09
US20160301890A1 (en) 2016-10-13
JP6689121B2 (ja) 2020-04-28
US11202026B2 (en) 2021-12-14
US10389961B2 (en) 2019-08-20
US20200204755A1 (en) 2020-06-25
JP7289946B2 (ja) 2023-06-12
JP2023101694A (ja) 2023-07-21
US20190373201A1 (en) 2019-12-05
JP2022065135A (ja) 2022-04-26

Similar Documents

Publication Publication Date Title
JP7432644B2 (ja) 撮像装置
TWI697235B (zh) 攝像裝置、攝像裝置的驅動方法及電子裝置
JP6655373B2 (ja) 半導体装置および電子機器
JP7289946B2 (ja) 撮像装置
JP6960025B2 (ja) 撮像装置
US9912897B2 (en) Imaging device and electronic device
JP6688116B2 (ja) 撮像装置および電子機器
JP2019192938A (ja) 撮像装置
JP6749805B2 (ja) 撮像装置および電子機器
JP2017055403A (ja) 撮像装置、モジュール、電子機器および撮像装置の動作方法
JP2016072623A (ja) 撮像装置
JP2017005713A (ja) 撮像装置、その動作方法および電子機器
JP2016197722A (ja) 撮像装置および電子機器
JP2016146626A (ja) 撮像装置および電子機器

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190403

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20191223

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200107

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200303

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20200317

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20200407

R150 Certificate of patent or registration of utility model

Ref document number: 6689121

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250