JP7517804B2 - 受光素子および測距装置 - Google Patents

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Description

本開示は、受光素子および測距装置に関する。詳しくは、アバランシェフォトダイオードを備える受光素子および当該受光素子を使用して対象物までの距離を測定する測距装置に関する。
従来、半導体基板に形成される入射光を光電変換するフォトダイオードを有する複数の画素が配置されて構成された撮像素子や受光素子が使用されている。このような撮像素子を使用することにより、入射光を画素毎に検出して画像信号を生成し、対象物の撮像を行うことができる。また、対象物までの距離を測定する測距装置に適用することもできる。この測距装置では、対象物に光を照射して対象物により反射した反射光を受光素子により検出し、光の照射から反射光の検出までの時間を計測することにより距離を測定することができる。画素毎に対象物までの距離を測定することにより、対象物の３次元形状を取得することが可能となる。
このような撮像素子として、例えば、画素同士の間の半導体基板の領域に形成された溝部に絶縁膜を埋め込んで構成された素子分離領域により画素を分離する固体撮像装置が使用されている（例えば、特許文献１参照。）。この固体撮像装置は、半導体基板の裏面に入射光が照射される裏面照射型の撮像素子に構成され、半導体基板に近接してオンチップレンズが配置される。分離領域を画素間に配置することにより、近接して配置される隣接画素のオンチップレンズを透過して斜めに入射する光を遮光してクロストークや混色の発生を防ぐことができる。固体撮像装置の複数の画素は２次元アレイ状に配置されて画素領域を構成し、半導体基板の中央部に配置される。
特開２０１７－１９１９５０号公報
上述の従来技術では、画素領域の端部からの入射光の混入を生じるという問題がある。撮像素子においては、画素領域の各画素の均一性を確保するため、画素領域と半導体基板の端部との間に画像信号の生成に関与しない画素が配置される。このような画素は、ダミー画素と称され、画素領域の画素と同じ構成を採るとともに画素領域に隣接して配置される。このダミー画素を透過した入射光が半導体基板の表面側に配置された配線領域等により反射されて画素領域の画素に混入すると、フレア等のノイズを生じる。このため、画質が低下するという問題を生じる。また、測距装置に使用される受光素子は、感度を向上させるため、フォトダイオードの代わりにアバランシェフォトダイオード（ＡＰＤ：Avalanche Photo Diode）やシングルフォトンアバランシェダイオード（ＳＰＡＤ：Single Photon Avalanche diode）が画素に配置される。これらは、光電変換により生成された電荷を増倍させることにより高感度化したフォトダイオードであり、ダミー画素からの入射光の漏洩により誤動作を生じる。
本開示は、上述した問題点に鑑みてなされたものであり、画素領域の周囲の画素からの入射光の漏洩を防ぐことを目的としている。
本開示は、上述の問題点を解消するためになされたものであり、その第１の態様は、入射光の光電変換により生成された電荷を高い逆バイアス電圧により増倍する半導体基板に形成されるフォトダイオード、上記入射光を上記フォトダイオードに集光するオンチップレンズならびに上記フォトダイオードに接続される配線層および当該配線層を絶縁する絶縁層を有する配線領域を備える複数の画素が配置される画素領域と、上記画素領域に隣接して配置されて上記フォトダイオード、上記オンチップレンズとは異なる曲率のオンチップレンズおよび上記配線領域を備える隣接画素とを具備する受光素子である。
また、この第１の態様において、上記隣接画素は、上記画素のオンチップレンズより小さい曲率のオンチップレンズが配置されてもよい。
本開示の第１の態様を採ることにより、隣接画素において画素とは異なる半導体基板の位置に入射光が集光されるという作用をもたらす。集光位置の調整が想定される。
また、本開示の第２の態様は、入射光の光電変換により生成された電荷を高い逆バイアス電圧により増倍する半導体基板に形成されるフォトダイオード、上記入射光を上記フォトダイオードに集光するオンチップレンズならびに上記フォトダイオードに接続される配線層および当該配線層を絶縁する絶縁層を有する配線領域を備える複数の画素が配置される画素領域と、上記画素領域に隣接して配置されて上記フォトダイオード、上記配線領域および隣接する上記画素との境界の上記半導体基板に形成されて上記入射光を遮光する半導体領域遮光壁を備える隣接画素とを具備する受光素子である。
また、この第２の態様において、上記隣接画素は、上記画素との境界とは異なる境界には上記半導体領域遮光壁が形成されなくてもよい。
また、この第２の態様において、上記半導体領域遮光壁は、上記半導体基板に形成された溝に上記入射光を遮光する材料を配置することにより形成されてもよい。
本開示の第２の態様を採ることにより、半導体基板における隣接画素から画素への入射光が半導体領域遮光壁により遮光されるという作用をもたらす。
また、本開示の第３の態様は、入射光の光電変換により生成された電荷を高い逆バイアス電圧により増倍する半導体基板に形成されるフォトダイオード、上記入射光を上記フォトダイオードに集光するオンチップレンズならびに上記フォトダイオードに接続される配線層および当該配線層を絶縁する絶縁層を有する配線領域を備える複数の画素が配置される画素領域と、上記画素領域に隣接して配置されて上記フォトダイオードおよび上記配線層を有さない上記配線領域を備える隣接画素とを具備する受光素子である。
本開示の第３の態様を採ることにより、隣接画素の配線層による入射光の反射が除去されるという作用をもたらす。
また、本開示の第４の態様は、入射光の光電変換により生成された電荷を高い逆バイアス電圧により増倍する半導体基板に形成されるフォトダイオード、上記入射光を上記フォトダイオードに集光するオンチップレンズならびに上記フォトダイオードに接続される配線層および当該配線層を絶縁する絶縁層を有する配線領域を備える複数の画素が配置される画素領域と、上記画素領域に隣接して配置されて上記フォトダイオードおよび上記配線層と同層に配置されるとともに異なるサイズに構成される配線層を有する上記配線領域を備える隣接画素とを具備する受光素子である。
また、この第４の態様において、上記隣接画素は、上記画素の配線層より小さい幅の上記配線層を有する上記配線領域を備えてもよい。
また、この第４の態様において、上記隣接画素は、上記半導体基板を覆う形状に構成される上記配線層である遮光配線を有する上記配線領域を備えてもよい。
また、この第４の態様において、上記隣接画素は、隣接する上記画素との境界における上記遮光配線および上記半導体基板の間に配置される壁状の壁部をさらに備えてもよい。
また、この第４の態様において、上記隣接画素は、上記画素の配線層より大きい幅の上記配線層を有する上記配線領域を備えてもよい。
本開示の第４の態様を採ることにより、隣接画素の配線層による入射光の反射が調整されるという作用をもたらす。
また、本開示の第５の態様は、入射光の光電変換により生成された電荷を高い逆バイアス電圧により増倍する半導体基板に形成されるフォトダイオード、上記入射光を上記フォトダイオードに集光するオンチップレンズならびに上記フォトダイオードに接続される配線層および当該配線層を絶縁する絶縁層を有する配線領域を備える複数の画素が配置される画素領域と、上記画素領域に隣接して配置されて上記フォトダイオード、上記配線領域および隣接する上記画素との境界の上記配線領域に配置されて上記入射光を遮光する配線領域遮光壁を備える隣接画素とを具備する受光素子である。
また、この第５の態様において、上記配線領域遮光壁は、隣接する上記画素との境界に配置される上記配線層と当該配線層および上記半導体基板の間に隣接して配置される壁状の壁部により構成されてもよい。
また、この第５の態様において、上記配線領域遮光壁は、隣接する上記画素との境界において多層に配置される複数の上記配線層および当該複数の配線層の層間に配置される壁状の層間壁部により構成されてもよい。
本開示の第５の態様を採ることにより、隣接画素の配線層による入射光の反射が削減されるという作用をもたらす。
また、本開示の第６の態様は、光源装置から出射されて対象物から反射された光である入射光の光電変換により生成された電荷を高い逆バイアス電圧により増倍する半導体基板に形成されるフォトダイオード、上記入射光を上記フォトダイオードに集光するオンチップレンズならびに上記フォトダイオードに接続される配線層および当該配線層を絶縁する絶縁層を有する配線領域を備える複数の画素が配置される画素領域と、上記画素領域に隣接して配置されて上記フォトダイオード、上記オンチップレンズとは異なる曲率のオンチップレンズおよび上記配線領域を備える隣接画素と、上記光源装置からの光の出射から上記画素の配線層により伝達される上記フォトダイオードを流れる電流に基づく信号の検出までを計時することにより上記対象物までの距離を検出する処理回路とを具備する測距装置である。
本開示の第６の態様を採ることにより、隣接画素において画素とは異なる半導体基板の位置に入射光が集光されるという作用をもたらす。集光位置の調整が想定される。
本開示の実施の形態に係る受光素子の構成例を示す図である。 本開示の実施の形態に係る画素アレイ部の構成例を示す図である。 本開示の実施の形態に係る画素の構成例を示す図である。 本開示の第１の実施の形態に係る隣接画素の構成例を示す図である。 本開示の第１の実施の形態に係るオンチップレンズの製造方法の一例を示す図である。 本開示の第２の実施の形態に係る隣接画素の構成例を示す図である。 本開示の第３の実施の形態に係る隣接画素の構成例を示す図である。 本開示の第４の実施の形態に係る隣接画素の構成例を示す図である。 本開示の第５の実施の形態に係る隣接画素の構成例を示す図である。 本開示の第６の実施の形態に係る隣接画素の構成例を示す図である。 本開示の第７の実施の形態に係る隣接画素の構成例を示す図である。 本開示の実施の形態に係る画素の構成例を示す回路図である。 本開示の実施の形態に係る測距装置の構成例を示す図である。
次に、図面を参照して、本開示を実施するための形態（以下、実施の形態と称する）を説明する。以下の図面において、同一または類似の部分には同一または類似の符号を付している。また、以下の順序で実施の形態の説明を行う。
１．第１の実施の形態
２．第２の実施の形態
３．第３の実施の形態
４．第４の実施の形態
５．第５の実施の形態
６．第６の実施の形態
７．第７の実施の形態
８．第８の実施の形態
９．第９の実施の形態
＜１．第１の実施の形態＞
［受光素子の構成］
図１は、本開示の実施の形態に係る受光素子の構成例を示す図である。同図の受光素子２は、画素アレイ部１０と、バイアス電源部２０と、受光信号処理部３０とを備える。
画素アレイ部１０は、入射光の光電変換を行う光電変換部を有する複数の画素１００が２次元格子状に配置されて構成されたものである。この画素１００は、入射光を検出し、受光信号を検出結果として出力する。光電変換部には、例えば、アバランシェフォトダイオードやＳＰＡＤ等を使用することができる。以下、画素１００には光電変換部としてＳＰＡＤが配置されるものと想定する。それぞれの画素１００には、信号線２１および３１が接続される。信号線２１は、画素１００のバイアス電圧を供給する信号線である。信号線３１は、画素１００からの受光信号を伝達する信号線である。なお、同図の画素アレイ部１０には、画素１００が４行５列に配置する例が記載されているが、画素アレイ部１０に配置される画素１００数を限定するものではない。
バイアス電源部２０は、画素１００にバイアス電圧を供給する電源である。このバイアス電源部２０は、信号線２１を介してバイアス電圧を供給する。
受光信号処理部３０は、画素アレイ部１０に配置される複数の画素１００から出力された受光信号を処理するものである。この受光信号処理部３０の処理には、例えば、画素１００により検出した入射光に基づいて対象物との距離を検出する処理が該当する。具体的には、受光信号処理部３０は、車載カメラ等の撮像装置において遠方の対象物との距離を計測する際に使用されるＴｏＦ（Time of Flight）方式の距離検出処理を行うことができる。この距離検出処理は、撮像装置に配置された光源により対象物に光を照射して対象物により反射された光を検出し、光源からの光が対象物との間を往復する時間を計測することにより、距離を検出する処理である。このような距離検出処理を行う装置には、高速な光検出が可能なＳＰＡＤが使用される。なお、受光信号処理部３０は、特許請求の範囲に記載の処理回路の一例である。
［画素アレイ部の構成］
図２は、本開示の実施の形態に係る画素アレイ部の構成例を示す図である。同図は、画素アレイ部１０の構成例を表す図である。同図の画素アレイ部１０は、画素領域１１と、隣接画素４００とを備える。なお、同図において、白抜きの矩形は画素１００を表し、斜線のハッチングが付された矩形は隣接画素４００を表す。
画素領域１１は、複数の画素１００が配置される領域である。これら複数の画素１００は、画素アレイ部１０が配置される半導体基板の中央部に配置される。
隣接画素４００は、画素領域１１に隣接して配置される画素である。この隣接画素４００は、画素領域１１と半導体基板の端部との間に配置される。画素領域１１の画素１００は、入射光の検出を行う。これに対し、隣接画素４００は、画素１００と同様の構成であるにも関わらず入射光の検出を行う必要はない。隣接画素４００は、画素領域１１に配置される画素１００の形状等を均一化するために、画素領域１１に隣接して配置される画素である。
隣接画素４００を配置しない場合、画素領域１１の最外周に配置される画素１００は、画素領域１１の内部に配置される画素１００とは不均一な形状になり易い。３辺または２辺のみが画素１００に隣接することとなり、４辺が他の画素１００と隣接する内部の画素１００と比較して配置される画素の形状の周期性が損なわれ、製造の際に形状が変化するためである。そこで隣接画素４００を画素領域１１に隣接して配置し、画素領域１１の最外周に配置される画素１００の４辺が他の画素と隣接する構成にすることにより、形状等を均一にすることができる。
同図の画素アレイ部１０は、画素領域１１の周囲に２列の隣接画素４００が配置される例を表したものである。
［画素の構成］
図３は、本開示の実施の形態に係る画素の構成例を示す図である。同図は、画素１００の構成例を表す断面図である。画素１００は、半導体基板１１０および１３０と、配線領域１２０および１４０と、半導体領域遮光壁１５２と、絶縁膜１５１および１５３と、オンチップレンズ１６０とを備える。
半導体基板１１０は、受光素子２のＳＰＡＤ等の素子の拡散領域が配置される半導体の基板である。半導体基板１１０は、例えば、シリコン（Ｓｉ）により構成することができる。素子の拡散領域は、この半導体基板１１０に形成されたウェル領域１１１に半導体領域を配置することにより構成することができる。同図の画素１００には、ＳＰＡＤ１０１が配置される。このＳＰＡＤ１０１は、半導体基板１１０のウェル領域１１１とウェル領域１１１に配置されたｎ型の半導体領域１１３、ｐ型の半導体領域１１２および半導体領域１１４により構成される。ｎ型の半導体領域１１３は、カソードに該当し、ｐ型の半導体領域１１２とともにｐｎ接合を構成する。このｐｎ接合の部分にウェル領域１１１を介して逆バイアス電圧が印加されて空乏層が形成される。
ＳＰＡＤ１０１において光電変換は、ウェル領域１１１において行われる。光電効果により生成された電荷のうちの電子がドリフトによりｐｎ接合の空乏層に達すると、逆バイアス電圧に基づく電界により加速される。アバランシェフォトダイオードにおいては、降伏電圧近傍の逆バイアス電圧が印加される。この逆バイアス電圧による強電界により電子雪崩を生じ、電荷が増加する。ＳＰＡＤ１０１においては、降伏電圧を超える逆バイアス電圧が印加される。電子雪崩が連続して発生し、電荷が急激に増加する。このため、ＳＰＡＤ１０１は、単一の光子の入射を検出することが可能となる。ＳＰＡＤ１０１を配置することにより、高感度の画素１００を構成することができる。ｐ型の半導体領域１１４は、ウェル領域１１１に隣接して配置され、アノードを構成する半導体領域である。このｐ型の半導体領域１１４は、ｎ型の半導体領域１１３の近傍のウェル領域１１１を囲む形状に構成される。
配線領域１２０は、半導体基板１１０の表面側に配置される配線領域である。この配線領域１２０には、配線層１２２および絶縁層１２１が配置される。配線層１２２は、ＳＰＡＤ１０１の信号等を伝達するものである。この配線層１２２は、銅（Ｃｕ）等の金属により構成することができる。絶縁層１２１は、配線層１２２を絶縁するものである。この絶縁層１２１は、例えば、酸化シリコン（ＳｉＯ２）により構成することができる。また、配線領域１２０には、半導体基板１１０の半導体領域と配線層１２２とを接続するためのコンタクトプラグ１２３がさらに配置される。コンタクトプラグ１２３によりＳＰＡＤ１０１のアノードを構成する半導体領域１１４およびカソードを構成する半導体領域１１３が配線層１２２に接続される。コンタクトプラグ１２３は、例えば、タングステン（Ｗ）により構成することができる。
配線領域１２０には、パッド１２５およびビアプラグ１２４がさらに配置される。パッド１２５は、配線領域１２０の表面に配置される電極である。このパッド１２５は、例えば、Ｃｕにより構成することができる。ビアプラグ１２４は、配線層１２２およびパッド１２５を接続するものである。このビアプラグ１２４は、例えば、Ｃｕにより構成することができる。
半導体基板１３０は、半導体基板１１０に貼り合わされる半導体の基板である。この半導体基板１３０には、例えば、図１において説明した受光信号処理部３０等の素子の拡散領域を形成することができる。
配線領域１４０は、半導体基板１３０の表面側に形成される配線領域であり、配線層１４２および絶縁層１４１を備える。また、配線領域１４０には、パッド１４５が配置され、ビアプラグ１４３により配線層１４２と接続される。半導体基板１３０が半導体基板１１０に貼り合わされる際、パッド１４５およびパッド１２５が接合される。このパッド１４５およびパッド１２５を介して半導体基板１１０および１３０に配置された素子の間の信号のやり取りを行うことができる。
半導体領域遮光壁１５２は、画素１００の境界の半導体基板１１０に配置されて入射光を遮光するものである。この半導体領域遮光壁１５２は、画素１００を囲繞する壁状に構成されて、隣接する画素１００から斜めに入射する入射光を遮光する。これにより、クロストークの発生を低減することができる。図２において説明した画素領域１１において、半導体領域遮光壁１５２は格子状に配置される。半導体領域遮光壁１５２は、半導体基板１１０を貫通して形成された溝部１５０に金属等の遮光材料を埋め込むことにより構成することができる。
また、半導体領域遮光壁１５２は、半導体基板１１０の裏面側に突出する形状に構成されるとともに開口部１５９が配置される。この開口部１５９は、平面視において円形状に構成することができる。この開口部１５９に後述するオンチップレンズ１６０が配置される。
絶縁膜１５１は、半導体基板１１０の裏面を絶縁する膜である。同図の絶縁膜１５１は、溝部１５０の側面の半導体基板１１０にも隣接して配置され、半導体基板１１０および半導体領域遮光壁１５２を絶縁する。この絶縁膜１５１は、例えば、ＳｉＯ２や窒化シリコン（ＳｉＮ）により構成することができる。なお、絶縁膜１５１と半導体基板１１０との間にピニングのための固定電荷膜を配置することもできる。この固定電荷膜は、酸化アルミニウム（Ａｌ２Ｏ３）や酸化ハフニウム（ＨｆＯ２）により構成することができる。
絶縁膜１５３は、半導体領域遮光壁１５２の表面に配置され、半導体領域遮光壁１５２を絶縁する膜である。この絶縁膜１５３は、例えば、ＳｉＯ２により構成することができる。
オンチップレンズ１６０は、入射光を集光するレンズである。このオンチップレンズ１６０は、半球形状に構成されて半導体基板１１０の裏面に配置され、ＳＰＡＤ１０１を構成するウェル領域１１１に入射光を集光する。オンチップレンズ１６０は、ＳｉＮ等の無機材料やアクリル樹脂等の有機材料により構成することができる。
オンチップレンズ１６０の表面には、反射防止膜１６９を配置することができる。この反射防止膜１６９は、オンチップレンズ１６０の表面からの入射光の反射を防ぐ膜である。反射防止膜１６９は、例えば、ＳｉＯ２や酸窒化シリコン（ＳｉＯＮ）により構成することができる。同図の反射防止膜１６９は、オンチップレンズ１６０および絶縁膜１５３を覆う形状に構成される。
［隣接画素の構成］
図４は、本開示の第１の実施の形態に係る隣接画素の構成例を示す図である。同図は、隣接画素４００の構成例を表す断面図である。また、同図には、画素領域１１の端部に配置される画素１００も記載した。なお、同図は、画素１００および隣接画素４００の構成の概略を表した図であり、半導体基板１１０の半導体領域等の記載は省略したが、隣接画素４００にもＳＰＡＤ等が配置される。また、反射防止膜１６９、半導体基板１３０および配線領域１４０の記載を省略した。
同図の隣接画素４００は、オンチップレンズ１６０の代わりにオンチップレンズ１６１を備える点で、画素１００と異なる。オンチップレンズ１６１は、オンチップレンズ１６０とは異なる曲率に構成されるオンチップレンズである。同図のオンチップレンズ１６１は、オンチップレンズ１６０より小さい曲率の半球形状に構成される。これにより、オンチップレンズ１６１は、半導体基板の深部に入射光を集光する。同図の隣接画素４００に記載した破線は、オンチップレンズ１６０が配置される場合を想定したものであり、点線の矢印はこのオンチップレンズ１６０により集光される入射光を表したものである。高い曲率のオンチップレンズ１６０により集光された入射光は、大きな入射角度で半導体基板１１０に入射する。この入射光が半導体基板１１０に吸収されない場合、半導体領域遮光壁１５２により２回反射されて配線領域１２０に入射する。配線領域１２０にも大きな入射角度で入射するため、この入射光が配線層１２２により反射されると画素１００の半導体基板１１０に入射する。このため、クロストークやフレア等を生じる。
これに対し、オンチップレンズ１６１は曲率が小さいため、入射光は半導体基板１１０に小さな入射角度で入射する。同図の実線の矢印は、オンチップレンズ１６１の場合の入射光を表す。この入射光は、半導体領域遮光壁１５２により１度反射されて配線領域１２０に入射して配線層１２２により反射される。配線層１２２への入射角度が小さいため、反射光は隣接画素４００の側に入射する。このため、クロストークの発生を低減することができる。
このようなオンチップレンズ１６１の製造方法について説明する。オンチップレンズ１６０および１６１の製造方法として、いわゆる熱メルトフロー法を採用することができる。この熱メルトフロー法は、オンチップレンズ１６０の材料樹脂を熔解させて半球形状に成形する製造方法である。
［オンチップレンズの製造方法］
図５は、本開示の第１の実施の形態に係るオンチップレンズの製造方法の一例を示す図である。同図は、オンチップレンズ１６０および１６１の製造工程の一例を表す図である。まず、半導体基板１１０に溝部１５０を形成する。これは、例えば、半導体基板１１０をドライエッチングすることにより形成することができる。次に、溝部１５０を含む半導体基板１１０の裏面に絶縁膜１５１（不図示）を配置する。これは、例えば、スパッタリング等により絶縁材料の膜を形成することにより行うことができる。次に、溝部１５０を含む半導体基板１１０の裏面に半導体領域遮光壁１５２の材料となる金属膜を配置する。これは、スパッタリングにより行うことができる。次に、この金属膜に円形状の開口部１５９をエッチングにより形成する（同図におけるＡ）。
次に、半導体基板１１０の裏面にオンチップレンズ１６０および１６１の材料となる樹脂膜５０１を配置する。この樹脂膜５０１には、感光性を有するアクリル樹脂を使用することができる（同図におけるＢ）。
次に、樹脂膜５０１をリソグラフィーにより加工し、円柱形状の樹脂層５０２および５０３を生成する。樹脂層５０２は、画素１００の開口部１５９に配置される。樹脂層５０３は、樹脂層５０２より小さな容積に構成され、隣接画素４００の開口部１５９に配置される（同図におけるＣ）。
次に、半導体基板１１０をリフロー等により加熱し、樹脂層５０２および５０３を軟化点以上の温度に加熱する。これにより、樹脂層５０２および５０３が熔解して開口部１５９内に広がる。この際、開口部１５９の端部により熔解した樹脂層５０２および５０３がせき止められ、表面張力により半球形状となる。容積が大きな樹脂層５０２は曲率が大きいオンチップレンズ１６０に変化し、容積が小さい樹脂層５０３は曲率が小さいオンチップレンズ１６１に変化する（同図におけるＤ）。以上の工程により、オンチップレンズ１６１を製造することができる。
なお、オンチップレンズ１６１の製造方法として、いわゆるドライエッチング法を採用することもできる。このドライエッチング法は、半導体基板１１０の裏面にオンチップレンズ１６０および１６１の材料膜を配置し、この材料膜の上に半球形状のレジストを形成する。次に、このレジストおよびレジストの下層のオンチップレンズ材料膜をドライエッチングすることにより、レジストの形状がオンチップレンズ材料膜に転写され、オンチップレンズが形成される。このドライエッチング法によりオンチップレンズを形成する際には、画素１００にオンチップレンズ１６０を形成するとともに、隣接画素４００にもオンチップレンズ１６０と同じ形状のオンチップレンズを配置する。その後、画素１００のオンチップレンズ１６０をレジスト等により保護しながら隣接画素４００のオンチップレンズを研削して減肉する。これにより、曲率を小さくしたオンチップレンズ１６１を形成することができる。
以上説明したように、本開示の第１の実施の形態の受光素子２は、画素領域１１に隣接して配置される隣接画素４００に曲率が小さいオンチップレンズ１６１を配置することにより、画素領域１１の画素１００への入射光の漏洩を低減することができる。受光素子２の誤動作を防ぐことが可能になる。
＜２．第２の実施の形態＞
上述の第１の実施の形態の受光素子２は、隣接画素４００に曲率が小さいオンチップレンズ１６１が配置されていた。これに対し、本開示の第２の実施の形態の受光素子２は、隣接画素４００のオンチップレンズを省略する点で、上述の第１の実施の形態と異なる。
［隣接画素の構成］
図６は、本開示の第２の実施の形態に係る隣接画素の構成例を示す図である。同図は、図４と同様に隣接画素４００の構成例を表す図である。隣接画素４００にオンチップレンズ１６１が配置されない点で、図４の隣接画素４００と異なる。
同図の隣接画素４００の半導体基板１１０の裏面には、オンチップレンズの代わりに保護膜１６３が配置される。この保護膜１６３は、オンチップレンズと同じ材料により構成され、半導体基板１１０の裏面を保護する膜である。オンチップレンズが配置されないため、隣接画素４００の入射光は、集光されず、半導体基板１１０に略垂直に入射する。このため、半導体領域遮光壁１５２により反射されずに半導体基板１１０を通過して配線領域１２０に達する。配線層１２２により反射された場合には、反射光は隣接画素４００に戻り、画素１００への入射光を低減することができる。なお、保護膜１６３は、曲率が極端に小さいオンチップレンズまたは曲率が０のオンチップレンズと捉えることができる。なお、オンチップレンズ１６０と同様に、保護膜１６３の表面にも反射防止膜１６９を配置することができる。
これ以外の受光素子２の構成は本開示の第１の実施の形態において説明した受光素子２の構成と同様であるため、説明を省略する。
以上説明したように、本開示の第２の実施の形態の受光素子２は、隣接画素４００のオンチップレンズを省略することにより、画素１００への入射光の漏洩をさらに低減することができる。受光素子２の誤動作の発生を防ぐことができる。
＜３．第３の実施の形態＞
上述の第１の実施の形態の受光素子２は、隣接画素４００の周囲に半導体領域遮光壁１５２が配置されていた。これに対し、本開示の第３の実施の形態の受光素子２は、隣接画素４００における画素１００との境界に半導体領域遮光壁が配置される点で、上述の第１の実施の形態と異なる。
［隣接画素の構成］
図７は、本開示の第３の実施の形態に係る隣接画素の構成例を示す図である。同図は、図４と同様に隣接画素４００の構成例を表す図である。オンチップレンズ１６１の代わりにオンチップレンズ１６０が隣接画素４００に配置され、隣接画素４００同士の境界の半導体領域遮光壁１５２が省略される点で、図４の隣接画素４００と異なる。
同図の画素１００および隣接画素４００には、同じ曲率のオンチップレンズ１６０が配置される。また、画素１００および隣接画素４００の境界には半導体領域遮光壁１５２が配置され、隣接画素４００同士の境界には半導体領域遮光壁が配置されない。すなわち、隣接画素４００における画素１００との境界以外の境界の半導体領域遮光壁が省略される。このため、同図の実線の矢印で表したように、画素１００との境界の半導体領域遮光壁１５２により反射された入射光は、画素領域１１から遠ざかる方向に直進する。
これ以外の受光素子２の構成は本開示の第１の実施の形態において説明した受光素子２の構成と同様であるため、説明を省略する。
以上説明したように、本開示の第３の実施の形態の受光素子２は、隣接画素４００における画素１００との境界以外の境界の半導体領域遮光壁を省略することにより、画素領域１１に向かう反射光を低減することができる。受光素子２の誤動作の発生を防ぐことができる。
＜４．第４の実施の形態＞
上述の第１の実施の形態の受光素子２は、配線領域１２０に配線層１２２が配置されていた。これに対し、本開示の第４の実施の形態の受光素子２は、サイズを縮小した配線層を隣接画素４００に配置する点で、上述の第１の実施の形態と異なる。
［隣接画素の構成］
図８は、本開示の第４の実施の形態に係る隣接画素の構成例を示す図である。同図は、図４と同様に隣接画素４００の構成例を表す図である。配線層１２２の代わりに配線層１２６が配置される点で、図４の隣接画素４００と異なる。
同図の隣接画素４００には、配線層１２６が配置される。この配線層１２６は、画素１００に配置される配線層１２２とは異なるサイズの配線層である。具体的には、配線層１２６は、配線層１２２より小さい幅に構成される。なお、配線層１２６は、配線層１２２と同じ厚さに構成することができ、配線層１２２と同層に配置することができる。配線層１２６の幅を縮小することにより、入射光が入射する面の面積が縮小され、配線層１２６による反射光が減少する。このため、画素１００への入射光の漏洩も減少する。一方、配線層１２６を隣接画素４００の配線領域に配置することにより、画素領域１１の端部の画素１００の配線領域を均一に形成することができ、ボイドの発生等を防ぐことができる。
同図は、隣接画素４００の配線領域１２０の最下層のみに配線層１２６が配置される例を表したものである。配線層１２６の配置は、この例に限定されない。例えば、配線領域１２０の全ての層に配線層１２２より小さい幅の配線層１２６を配置することもできる。
なお、隣接画素４００の構成は、この例に限定されない。例えば、画素１００の配線層１２２と比較して隣接画素４００に配置される配線層を削減することもできる。また、隣接画素４００の配線層を省略することもできる。
これ以外の受光素子２の構成は本開示の第１の実施の形態において説明した受光素子２の構成と同様であるため、説明を省略する。
以上説明したように、本開示の第４の実施の形態の受光素子２は、画素１００の配線層１２２より小さい幅の配線層１２６を隣接画素４００に配置することにより、画素１００への入射光の漏洩を低減することができる。受光素子２の誤動作の発生を防ぐことができる。
＜５．第５の実施の形態＞
上述の第１の実施の形態の受光素子２は、配線領域１２０に配線層１２２が配置されていた。これに対し、本開示の第５の実施の形態の受光素子２は、半導体基板１１０を覆う形状の配線層を隣接画素４００に配置する点で、上述の第１の実施の形態と異なる。
［隣接画素の構成］
図９は、本開示の第５の実施の形態に係る隣接画素の構成例を示す図である。同図は、図４と同様に隣接画素４００の構成例を表す図である。配線層１２７が配置される点で、図８の隣接画素４００と異なる。
同図の隣接画素４００には、配線層１２７が配置される。この配線層１２７は、画素１００の配線層１２２とは異なるサイズの配線層であり、隣接画素４００における半導体基板１１０を覆う形状に構成される配線層である。この配線層１２７を配置することにより、半導体基板１１０の表面側が遮光され、画素１００への入射光の漏洩を低減することができる。配線層１２７を半導体基板１１０に近接して配置することにより、遮光の効果を向上させることができる。同図は、配線層１２７を画素１００の配線層１２２と同層に配置する場合の例を記載したものであるが、配線層１２７を配線層１２２とは異なる位置に配置することもできる。例えば、配線層１２７を半導体基板１１０に隣接する位置に配置することもできる。なお、配線層１２７は、特許請求の範囲に記載の遮光配線の一例である。
なお、隣接画素４００の構成は、この例に限定されない。例えば、配線層１２２より大きい幅の配線層を隣接画素４００に配置することもできる。この大きい幅の配線層１２２を半導体基板１１０の表面側に配置することにより、隣接画素４００における入射光の配線領域１２０への入射を低減することができる。
また、配線層１２７の代わりに半導体基板１１０を覆う形状のコンタクトプラグを隣接画素４００に配置することもできる。具体的には、コンタクトプラグ１２３と同じ材料を使用してコンタクトプラグ１２３と同時に形成されるコンタクトプラグ状の遮光膜を配置し、遮光することもできる。
これ以外の受光素子２の構成は本開示の第１の実施の形態において説明した受光素子２の構成と同様であるため、説明を省略する。
以上説明したように、本開示の第５の実施の形態の受光素子２は、配線層１２７を隣接画素４００に配置して半導体基板１１０の表面側を遮光することにより、画素１００への入射光の漏洩を低減することができる。受光素子２の誤動作の発生を防ぐことができる。
＜６．第６の実施の形態＞
上述の第５の実施の形態の受光素子２は、配線領域１２０に配線層１２７が配置されていた。これに対し、本開示の第６の実施の形態の受光素子２は、配線層１２７および半導体基板１１０の間に配置される壁状の壁部をさらに備える点で、上述の第５の実施の形態と異なる。
［隣接画素の構成］
図１０は、本開示の第６の実施の形態に係る隣接画素の構成例を示す図である。同図は、図９と同様に隣接画素４００の構成例を表す図である。壁部１２８がさらに配置される点で、図９の隣接画素４００と異なる。
壁部１２８は、壁状に構成されて入射光を遮光するものである。この壁部１２８は、画素１００および隣接画素４００の境界における配線層１２７および半導体基板１１０の表面の間に配置される。壁部１２８は、Ｗ等の金属により構成することができ、コンタクトプラグ１２３と同時に形成することができる。壁部１２８を配置することにより、配線層１２７と半導体基板１１０の表面との間の隙間が遮光され、画素１００への入射光の漏洩をさらに低減することができる。
これ以外の受光素子２の構成は本開示の第５の実施の形態において説明した受光素子２の構成と同様であるため、説明を省略する。
以上説明したように、本開示の第６の実施の形態の受光素子２は、壁部１２８をさらに配置して配線層１２７および半導体基板１１０の間を遮光することにより、画素１００への入射光の漏洩をさらに低減することができる。受光素子２の誤動作の発生を防ぐことができる。
＜７．第７の実施の形態＞
上述の第１の実施の形態の受光素子２は、画素１００および隣接画素４００の境界の半導体基板１１０に半導体領域遮光壁１５２が配置されていた。これに対し、本開示の第７の実施の形態の受光素子２は、画素１００および隣接画素４００の境界の配線領域１２０にも遮光壁が配置される点で、上述の第１の実施の形態と異なる。
［隣接画素の構成］
図１１は、本開示の第７の実施の形態に係る隣接画素の構成例を示す図である。同図は、図４と同様に隣接画素４００の構成例を表す図である。配線領域１２０に配線領域遮光壁４２０がさらに配置される点で、図４の隣接画素４００と異なる。
配線領域遮光壁４２０は、壁状に構成されて入射光を遮光するものである。この配線領域遮光壁４２０は、画素１００および隣接画素４００の境界に配置される多層に配置された配線層１２２とこれらの配線層１２２の層間に配置される壁状の壁部である層間壁部１２９により構成することができる。層間壁部１２９は、Ｃｕ等の金属により構成することができ、ビアプラグ１２４と同時に形成することができる。また、半導体基板１１０の表面と配線層１２２との間には、図１０において説明した壁部１２８を配置することができる。配線領域遮光壁４２０を配置することにより、画素１００および隣接画素４００の境界の配線領域１２０が遮光され、画素１００への入射光の漏洩を低減することができる。
なお、配線領域遮光壁４２０の構成は、この例に限定されない。例えば、画素１００および隣接画素４００の境界に配置された配線層１２２および壁部１２８により配線領域遮光壁４２０を構成することもできる。また、同図は、隣接画素４００の概念的な構成を表したものであり、図３において説明した配線領域１４０に配線領域遮光壁４２０を拡張することができるのは勿論である。この場合、パッド１２５および１４５を画素１００および隣接画素４００の境界に配置することができる。
これ以外の受光素子２の構成は本開示の第１の実施の形態において説明した受光素子２の構成と同様であるため、説明を省略する。
以上説明したように、本開示の第７の実施の形態の受光素子２は、配線領域１２０に配線領域遮光壁４２０をさらに配置して画素１００との境界を遮光することにより、画素１００への入射光の漏洩をさらに低減することができる。受光素子２の誤動作の発生を防ぐことができる。
＜８．第８の実施の形態＞
上述の実施の形態の画素アレイ部１０に配置される画素１００の回路構成について説明する。
［画素の構成］
図１２は、本開示の実施の形態に係る画素の構成例を示す回路図である。同図は、図１において説明した画素１００の構成例を表す回路図である。同図の画素１００は、ＳＰＡＤ１０１と、抵抗１０２と、反転バッファ１０３とを備える。また、同図の信号線２１は、ＳＰＡＤ１０１の降伏電圧を印加する信号線ＶｂｄおよびＳＰＡＤ１０１の降伏状態を検出するための電源を供給する信号線Ｖｄにより構成される。
ＳＰＡＤ１０１のアノードは信号線Ｖｂｄに接続される。ＳＰＡＤ１０１カソードは、抵抗１０２の一端および反転バッファ１０３の入力に接続される。抵抗１０２の他の一端は、信号線Ｖｄに接続される。反転バッファ１０３の出力は、信号線３１に接続される。
同図のＳＰＡＤ１０１は、信号線Ｖｂｄおよび信号線Ｖｄにより逆バイアス電圧が印加される。
抵抗１０２は、クエンチング（quenching）を行うための抵抗である。このクエンチングは、降伏状態となったＳＰＡＤ１０１を定常状態に復帰させる処理である。光の入射に起因する増倍作用によりＳＰＡＤ１０１が降伏状態になると、ＳＰＡＤ１０１に急激な逆方向電流が流れる。この逆方向電流により抵抗１０２の端子電圧が増加する。抵抗１０２はＳＰＡＤ１０１と直列に接続されているため、抵抗１０２により電圧降下を生じてＳＰＡＤ１０１の端子電圧が降伏状態を維持可能な電圧よりも低くなる。これにより、ＳＰＡＤ１０１を降伏状態から定常状態に復帰させることができる。なお、抵抗１０２の代わりに、ＭＯＳトランジスタによる定電流回路を使用することもできる。
反転バッファ１０３は、ＳＰＡＤ１０１の降伏状態への遷移および復帰に基づくパルス信号を整形するバッファである。この反転バッファ１０３により、照射された光に応じてＳＰＡＤ１０１に流れる電流に基づく受光信号が生成されて信号線３１に出力される。
＜９．第９の実施の形態＞
上述の実施の形態の受光素子２が配置されて対象物までの距離を測定する測距装置１の構成について説明する。
［測距装置の構成］
図１３は、本開示の実施の形態に係る測距装置の構成例を示す図である。同図は、図１において説明した受光素子２を使用する測距装置１の構成例を表すブロック図である。同図の測距装置１は、受光素子２と、制御部３と、光源装置４と、レンズ５とを備える。なお、同図には、距離測定の対象物６０１を記載した。
光源装置４は、距離測定の対象物に光を出射するものである。この光源装置４は、例えば、赤外光を出射するレーザ光源を使用することができる。
制御部３は、測距装置１の全体を制御するものである。具体的には、制御部３は、光源装置４を制御して出射光６０２を対象物６０１に出射させるとともに、当該出射の開始を受光素子２に対して通知する。出射光６０２の出射が通知された受光素子２は、対象物６０１からの反射光６０３を検出して出射光６０２の出射から反射光６０３の検出までの時間を計測し、対象物６０１までの距離を測定する。この測定された距離は、距離データとして測距装置１の外部に出力される。
なお、第１の実施の形態の構成は、他の実施の形態の受光素子２に組み合わせてもよい。具体的には、図４のオンチップレンズ１６１は、図７乃至１１の受光素子２に適用することができる。
また、第２の実施の形態の構成は、他の実施の形態の受光素子２に組み合わせてもよい。具体的には、図６の保護膜１６３は、図７乃至１１の受光素子２に適用することができる。
また、第３の実施の形態の構成は、他の実施の形態の受光素子２に組み合わせてもよい。具体的には、図４、６および８乃至１１の受光素子２において、隣接画素４００における画素１００との境界以外の境界の半導体領域遮光壁を省略することができる。
また、第４の実施の形態の構成は、他の実施の形態の受光素子２に組み合わせてもよい。具体的には、図８の配線層１２６は、図４、６、７および１１の受光素子２に適用することができる。
また、第５の実施の形態の構成は、他の実施の形態の受光素子２に組み合わせてもよい。具体的には、図９の配線層１２７は、図４、６、７および１１の受光素子２に適用することができる。
また、第７の実施の形態の構成は、他の実施の形態の受光素子２に組み合わせてもよい。具体的には、図１１の配線領域遮光壁４２０は、図４および６乃至１０の受光素子２に適用することができる。
最後に、上述した各実施の形態の説明は本開示の一例であり、本開示は上述の実施の形態に限定されることはない。このため、上述した各実施の形態以外であっても、本開示に係る技術的思想を逸脱しない範囲であれば、設計等に応じて種々の変更が可能であることは勿論である。
また、本明細書に記載された効果はあくまで例示であって限定されるものでは無い。また、他の効果があってもよい。
また、上述の実施の形態における図面は、模式的なものであり、各部の寸法の比率等は現実のものとは必ずしも一致しない。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれることは勿論である。
なお、本技術は以下のような構成もとることができる。
（１）入射光の光電変換により生成された電荷を高い逆バイアス電圧により増倍する半導体基板に形成されるフォトダイオード、前記入射光を前記フォトダイオードに集光するオンチップレンズならびに前記フォトダイオードに接続される配線層および当該配線層を絶縁する絶縁層を有する配線領域を備える複数の画素が配置される画素領域と、
前記画素領域に隣接して配置されて前記フォトダイオード、前記オンチップレンズとは異なる曲率のオンチップレンズおよび前記配線領域を備える隣接画素と
を具備する受光素子。
（２）前記隣接画素は、前記画素のオンチップレンズより小さい曲率のオンチップレンズが配置される前記（１）に記載の受光素子。
（３）入射光の光電変換により生成された電荷を高い逆バイアス電圧により増倍する半導体基板に形成されるフォトダイオード、前記入射光を前記フォトダイオードに集光するオンチップレンズならびに前記フォトダイオードに接続される配線層および当該配線層を絶縁する絶縁層を有する配線領域を備える複数の画素が配置される画素領域と、
前記画素領域に隣接して配置されて前記フォトダイオード、前記配線領域および隣接する前記画素との境界の前記半導体基板に形成されて前記入射光を遮光する半導体領域遮光壁を備える隣接画素と
を具備する受光素子。
（４）前記隣接画素は、前記画素との境界とは異なる境界には前記半導体領域遮光壁が形成されない前記（３）に記載の受光素子。
（５）前記半導体領域遮光壁は、前記半導体基板に形成された溝に前記入射光を遮光する材料を配置することにより形成される前記（３）または（４）に記載の受光素子。
（６）入射光の光電変換により生成された電荷を高い逆バイアス電圧により増倍する半導体基板に形成されるフォトダイオード、前記入射光を前記フォトダイオードに集光するオンチップレンズならびに前記フォトダイオードに接続される配線層および当該配線層を絶縁する絶縁層を有する配線領域を備える複数の画素が配置される画素領域と、
前記画素領域に隣接して配置されて前記フォトダイオードおよび前記配線層を有さない前記配線領域を備える隣接画素と
を具備する受光素子。
（７）入射光の光電変換により生成された電荷を高い逆バイアス電圧により増倍する半導体基板に形成されるフォトダイオード、前記入射光を前記フォトダイオードに集光するオンチップレンズならびに前記フォトダイオードに接続される配線層および当該配線層を絶縁する絶縁層を有する配線領域を備える複数の画素が配置される画素領域と、
前記画素領域に隣接して配置されて前記フォトダイオードおよび前記配線層と同層に配置されるとともに異なるサイズに構成される配線層を有する前記配線領域を備える隣接画素と
を具備する受光素子。
（８）前記隣接画素は、前記画素の配線層より小さい幅の前記配線層を有する前記配線領域を備える前記（７）に記載の受光素子。
（９）前記隣接画素は、前記半導体基板を覆う形状に構成される前記配線層である遮光配線を有する前記配線領域を備える前記（７）に記載の受光素子。
（１０）前記隣接画素は、隣接する前記画素との境界における前記遮光配線および前記半導体基板の間に配置される壁状の壁部をさらに備える前記（９）に記載の受光素子。
（１１）前記隣接画素は、前記画素の配線層より大きい幅の前記配線層を有する前記配線領域を備える前記（７）に記載の受光素子。
（１２）入射光の光電変換により生成された電荷を高い逆バイアス電圧により増倍する半導体基板に形成されるフォトダイオード、前記入射光を前記フォトダイオードに集光するオンチップレンズならびに前記フォトダイオードに接続される配線層および当該配線層を絶縁する絶縁層を有する配線領域を備える複数の画素が配置される画素領域と、
前記画素領域に隣接して配置されて前記フォトダイオード、前記配線領域および隣接する前記画素との境界の前記配線領域に配置されて前記入射光を遮光する配線領域遮光壁を備える隣接画素と
を具備する受光素子。
（１３）前記配線領域遮光壁は、隣接する前記画素との境界に配置される前記配線層と当該配線層および前記半導体基板の間に隣接して配置される壁状の壁部により構成される前記（１２）に記載の受光素子。
（１４）前記配線領域遮光壁は、隣接する前記画素との境界において多層に配置される複数の前記配線層および当該複数の配線層の層間に配置される壁状の層間壁部により構成される前記（１２）または（１３）に記載の受光素子。
（１５）光源装置から出射されて対象物から反射された光である入射光の光電変換により生成された電荷を高い逆バイアス電圧により増倍する半導体基板に形成されるフォトダイオード、前記入射光を前記フォトダイオードに集光するオンチップレンズならびに前記フォトダイオードに接続される配線層および当該配線層を絶縁する絶縁層を有する配線領域を備える複数の画素が配置される画素領域と、
前記画素領域に隣接して配置されて前記フォトダイオード、前記オンチップレンズとは異なる曲率のオンチップレンズおよび前記配線領域を備える隣接画素と、
前記光源装置からの光の出射から前記画素の配線層により伝達される前記フォトダイオードを流れる電流に基づく信号の検出までを計時することにより前記対象物までの距離を検出する処理回路と
を具備する測距装置。
１ 測距装置
２ 受光素子
１０ 画素アレイ部
１１ 画素領域
３０ 受光信号処理部
１００ 画素
１０１ ＳＰＡＤ
１１０、１３０ 半導体基板
１２０、１４０ 配線領域
１２１、１４１ 絶縁層
１２２、１２６、１２７、１４２ 配線層
１２３ コンタクトプラグ
１２４、１４３ ビアプラグ
１２５、１４５ パッド
１２８ 壁部
１２９ 層間壁部
１５０ 溝部
１５１ 絶縁膜
１５２ 半導体領域遮光壁
１５９ 開口部
１６０、１６１ オンチップレンズ
１６３ 保護膜
１６９ 反射防止膜
４００ 隣接画素
４２０ 配線領域遮光壁

Claims (12)

  1. 入射光の光電変換により生成された電荷を高い逆バイアス電圧により増倍する半導体基板に形成されるフォトダイオード、前記半導体基板の裏面側に配置され前記入射光を前記フォトダイオードに集光するオンチップレンズ、ならびに前記半導体基板の表面側に配置され前記フォトダイオードに接続される配線層および当該配線層を絶縁する絶縁層を有する配線領域を備える複数の画素が配置される画素領域と、
    前記画素領域に隣接して配置されて前記フォトダイオード、前記半導体基板の裏面側に配置され前記オンチップレンズより小さい曲率のオンチップレンズ、前記配線領域、および隣接する前記画素との境界の前記半導体基板に形成されて前記入射光を遮光する半導体領域遮光壁を備える隣接画素と
    を具備する受光素子。
  2. 前記隣接画素は、前記画素との境界とは異なる境界には前記半導体領域遮光壁が形成されない請求項１記載の受光素子。
  3. 前記半導体領域遮光壁は、前記半導体基板に形成された溝に前記入射光を遮光する材料を配置することにより形成される請求項１または請求項２記載の受光素子。
  4. 前記隣接画素は、前記画素の配線層と同層に配置されるとともに異なるサイズに構成される配線層を有する前記配線領域を備える請求項１～３のいずれか１項記載の受光素子。
  5. 前記隣接画素は、前記画素の配線層より小さい幅の配線層を有する前記配線領域を備える請求項４記載の受光素子。
  6. 前記隣接画素は、前記半導体基板を覆う形状に構成される配線層である遮光配線を有する前記配線領域を備える請求項４記載の受光素子。
  7. 前記隣接画素は、隣接する前記画素との境界における前記遮光配線および前記半導体基板の間に配置される壁状の壁部を備える請求項６記載の受光素子。
  8. 前記隣接画素は、前記画素の配線層より大きい幅の配線層を有する前記配線領域を備える請求項４記載の受光素子。
  9. 前記隣接画素は、隣接する前記画素との境界の前記配線領域に配置されて前記入射光を遮光する配線領域遮光壁を備える請求項１～８のいずれか１項記載の受光素子。
  10. 前記配線領域遮光壁は、隣接する前記画素との境界に配置される配線層と当該配線層および前記半導体基板の間に隣接して配置される壁状の壁部により構成される請求項９記載の受光素子。
  11. 前記配線領域遮光壁は、隣接する前記画素との境界において多層に配置される複数の配線層および当該複数の配線層の層間に配置される壁状の層間壁部により構成される請求項９記載の受光素子。
  12. 光源装置から出射されて対象物から反射された光である入射光の光電変換により生成された電荷を高い逆バイアス電圧により増倍する半導体基板に形成されるフォトダイオード、前記半導体基板の裏面側に配置され前記入射光を前記フォトダイオードに集光するオンチップレンズ、ならびに前記半導体基板の表面側に配置され前記フォトダイオードに接続される配線層および当該配線層を絶縁する絶縁層を有する配線領域を備える複数の画素が配置される画素領域と、
    前記画素領域に隣接して配置されて前記フォトダイオード、前記半導体基板の裏面側に配置され前記オンチップレンズより小さい曲率のオンチップレンズ、前記配線領域、および隣接する前記画素との境界の前記半導体基板に形成されて前記入射光を遮光する半導体領域遮光壁を備える隣接画素と、
    前記光源装置からの光の出射から前記画素の配線層により伝達される前記フォトダイオードを流れる電流に基づく信号の検出までを計時することにより前記対象物までの距離を検出する処理回路と
    を具備する測距装置。
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