JP2016189220A - プロセス変動バンドを用いた集積回路レイアウト設計法 - Google Patents
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Abstract
【解決手段】異なる処理条件の結果として、半導体のウェハ上に作成された複数の対象物の変動を算出することによる集積回路のレイアウトおよび設計解析のためのシステム。本変動は各機能の不具合を判断するため、または処理中に生じる変動の影響度によりレイアウト設計をランクづけするために解析される。一実施例において、本変動は、対象物が常に印刷する最小領域を判断する内端、および対象物が特定の処理条件下で印刷する最大領域を判断する外端をもつPVバンドにより示される。
【選択図】図15
Description
本発明は、一般に、フォトリソグラフィプロセスに関連し、特に、プロセス変動による製造可能性に対する集積回路設計の検証方法に関する。
従来の集積回路設計プロセスにおいて、回路設計者は、集積回路がどのような機能を行うかという、概念的な考えから始める。回路設計者は、次に、コンピュータ上で回路設計を作成し、回路が所望のように作動するか確認するために、一つ以上のツールを使用して回路設計を検証する。この段階での設計は、一般的に回路図として考察されることにより表されうるが、また、コンピュータ内で高レベルの概要としても表されうる。
上述の問題点に対処するために、本発明は、フォトリソグラフィプロセス中に生じる予想された変動に対するICレイアウトを検証および/または補正するための方法である。本発明の一実施例によると、ウェハ上に作成される対象物は、プロセス条件の変動下で印刷される対象物の範囲を判断するためのモデルとした。一実施例において、範囲は、ウェハ上に印刷されると予想される対象物の最小および最大領域を特定する、プロセス変動バンド(PVバンド)として保管される。PVバンドは、回路が予想されたプロセス条件で製造可能かをみるために、一つ以上のルールにより解析される。
例えば、本発明は以下の項目を提供する。
(項目1)
フォトリソグラフィプロセスで作成された少なくとも二つの対象物を定義するレイアウトまたはレイアウトの一部を受け取るステップと、対象物のPVバンドであって、ウェハ上に印刷される上記対象物の最小および最大予想領域を定義するPVバンドを作成するために、対象物が、複数の異なるリソグラフィプロセス下でどのように印刷されるかをシミュレーションするステップと、設計を検証するために、一つ以上の設計ルールを使用してPVバンドを解析するステップと、を含む、集積回路の設計の検証方法。
(項目2)
作成される各対象物は、レイアウトのデータベース層の複数の多角形の頂点として定義され、各PVバンドがレイアウトのデータベース層の複数の頂点として保存される、項目1に記載の方法。
(項目3)
各PVバンドは、頂点の集まりとして定義された内端および外端、または外端のみを含んでいてもよい、項目2に記載の方法。
(項目4)
上記PVバンドの上記内端および外端の頂点は、個別のデータ層に保管される、項目3に記載の方法。
(項目5)
上記PVバンドは、上記PVバンドの領域、周囲、または長さの一つ以上を算出する設計ルールにより解析される、項目1に記載の方法。
(項目6)
どのレイアウト設計がプロセス変動に影響を受けやすいかを判断するため、上記PVバンドの領域により、二つ以上のレイアウトをランクづけするステップをさらに含む、項目5に記載の方法。
(項目7)
各対象物の対象領域を特定し、一つ以上の設計ルールを使用して、各対象物のPVバンドを対応する対象領域と比較するステップをさらに含む、項目1に記載の方法。
(項目8)
上記PVバンドまたは上記PVバンドに由来する所有物を対象領域と比較することにより、二つ以上のレイアウト設計をランクづけするステップをさらに含む、項目7に記載の方法。
(項目9)
上記PVバンドが、異なる処理条件により対象物の画像を算出することにより作成される、項目1に記載の方法。
(項目10)
PVバンドが、プロセス変動の分布関数で対象物を畳み込むことにより作成される、項目1に記載の方法。
(項目11)
コンピュータシステムにより実行される時、項目1に記載の方法を、コンピュータシステムに実施させる複数の指示を含むコンピュータ可読媒体。
(項目12)
項目1に記載の方法を実行するため、コンピュータシステムにより実行される複数の指示を発するためにコンピュータシステムにより読まれる、電磁気の波形に組み込まれたデータ信号。
(項目13)
所望の回路機能を実行するために、レイアウトの回路対象物の配置を定義する回路設計ツールと、フォトリソグラフィプロセスの変動の結果により、対象物がウェハ上に印刷されるように可能な変動を判断する検証ツールと、上記回路設計ツールを使用して、修正されるよう特定された一つ以上のルール違反を判断するために、対象物の可能な変動を一つ以上の設計ルールと比較するルールチェッカーとを備える、フォトリソグラフィプロセスによりウェハ上に作成される回路設計を設計および検証するためのシステム。
(項目14)
上記検証ツールが、変動をシミュレーションするプロセスモデルを使用することにより、可能な変動を判断する、項目11に記載のシステム。
(項目15)
フォトリソグラフィプロセスでウェハ上に作成された複数の対象物を判断するレイアウトまたはレイアウトの一部を受け取るステップと、対象物のPVバンドであって、ウェハ上に印刷される上記対象物の最小および最大予想領域を定義するPVバンドを作成するために、対象物が、複数の異なるリソグラフィプロセス下でどのように印刷されるかをシミュレーションし、設計を検証するために、一つ以上の設計ルールを使用して上記PVバンドを解析する動作を実行するリモートコンピュータシステムに、受け取ったレイアウトまたはレイアウトの一部の送信するステップと、を含む、集積回路設計の検証方法。
(項目16)
フォトリソグラフィプロセスでウェハ上に作成される複数の対象物を定義する集積回路レイアウトを検証する方法であって、上記集積回路レイアウトの全てまたは一部を受け取るステップと、対象物が、ある特定のフォトリソグラフィプロセス条件下でウェハ上に印刷される最大領域を判定するステップと、上記集積回路設計を検証するために、一つ以上の設計ルールにより対象物の最大サイズを解析するステップと、を含む方法。
(項目17)
対象物が、全プロセス条件下でウェハ上に印刷される最小サイズを判定し、集積回路設計を検証するために、一つ以上の設計ルールにより対象物の最小サイズを解析するステップをさらに含む、項目16に記載の方法。
(項目18)
各対象物に対して、PVバンドが、あるプロセス条件下で対象物が印刷される最大サイズに対応する外端と、全プロセス条件下で対象物が印刷される最小サイズに対応する内端と、をもつ定義するステップをさらに含む、項目17に記載の方法。
(項目19)
ウェハ上に作成される一つ以上の対象物の対象領域の判定するステップと、対象物がウェハ上に正確に作成されるか検証するために、対象物のPVバンドを、定義された対象領域と比較するステップと、をさらに含む、項目18に記載の方法。
(項目20)
コンピュータにより実行される時、項目16に記載の方法を、コンピュータに実施させる複数の指示を含むコンピュータ可読媒体。
(項目21)
集積回路レイアウトが製造可能であることを検証する方法であって、レイアウトが「LFDクリーン」である時を特定する一連の規準を明示するステップと、少なくとも、一部の集積回路レイアウトを読取るステップと、二つ以上のシミュレーションプロセス条件下でのレイアウトを評価するステップと、評価結果をレイアウトが「LFDクリーン」であるかを判定するために、評価の結果を明示された規準と比較するステップと、を含む方法。
(項目22)
少なくとも二つ以上の集積回路レイアウトの一部を読取るステップと、上記二つ以上のシミュレーションプロセス条件下で、上記二つ以上の集積回路レイアウトを評価するステップと、上記規準による集積回路レイアウトまたはその一部をランクづけし、上記結果を明示された規準と比較するステップと、ユーザへのランクづけを表示するステップと、をさらに含む、項目21に記載の方法。
(項目23)
上記レイアウトまたはその一部のランクづけが、設計変動指数(DVI)を使用する、項目22に記載の方法。
(項目24)
上記レイアウトまたはその一部のランクづけが、プロセス変動指数(PVI)を使用する、項目23に記載の方法。
(項目25)
DVIまたはPVIが、少なくとも二つの製造可能な対象物からの情報を使用して計算され、それぞれがレイアウトの異なる物理層に対応する、項目24に記載の方法。
(項目26)
製造可能な対象物の生成、上記対象物に対する操作の実行、および対象物間または対象物とオペレータ間の関係についてのガイドラインの使用を含む、集積レイアウトの少なくとも一部を読取る動作を実行するために、コンピュータにより実行される、媒体に保管された複数の指示をもつ、コンピュータ可読媒体。
(項目27)
上記対象物が、PVバンドを含む、項目26に記載の媒体。
(項目28)
上記対象物が、明示されたプロセスモデルを使用して計算された、項目26に記載の媒体。
(項目29)
上記操作が、ブール演算を含む、項目26に記載の媒体。
(項目30)
上記操作が、遠隔操作を含む、項目26に記載の媒体。
(項目31)
上記操作が、領域操作を含む、項目26に記載の媒体。
(項目32)
上記ガイドラインが、設計ルールを含む、項目26に記載の媒体。
(項目33)
上記ガイドラインが、製造可能ルールを含む、項目26に記載の媒体。
(項目34)
集積回路レイアウトの検証方法であって、複数のプロセス条件下での製造中、特定の回路層に生じやすい端配置の変動表示を生成するステップと、これらの変動において製造された回路に関連する電気性質を摘出するステップと、これらの変動において製造された回路の電気的タイミングを評価するステップと、を含む、方法。
上述のように、本発明は、製造工程で予想される変動により、集積回路および設計を検証および/または分類するためのシステムである。本発明は、集積回路の作成に関して説明されているが、本発明の技法は、プロセス変動における、あらゆる製造工程に適用することができることが理解される。そのような工程の例は、これに制限されないが、マスクバイアス、重層エラー、膜積層体厚変動、マスク層エラー、後露光焼成温度、レジスト生成時間、および後露光焼成時間を含む。本発明が適用されてもよい、リソグラフ的に組立てられた他のデバイスは、微小電気機械システム(MEMS)、ディスクドライブの磁気ヘッド、フォトデバイス、回折光学素子、生体分子を移動させるナノチャンネル等を含んでよい。
現在、DFM原則は、幅広くしられており、D.M.Anderson(2004)により説明されたように、多くは、IC製造に直接適用されている。
・製造問題の理解。現在/過去の製品の課題
・簡単な加工、プロセス、組み立てのための設計
・特定のプロセス設計基準への密着
・同時設計ツールによるツールの複雑化の最小限化
・頑丈な設計のための最適な耐性の特定
・賢明な耐性段階機能の理解と耐性の特定
DFMコンセプトは、すでに他の製造分野(例えば、自動車および消費製品)で実践され、あらゆる製造業にあてはまる、明らかな競争利益を提供する。
・製品設計は、どれだけよく機能が作動するかの機能セット、つまり製品の市場性を確立する。
・製品開発プロセスは、いかに迅速に新しい製品が市場に導入されるかを決定する。
・製品設計は、どれだけ簡単に製品が製造され、どれだけ簡単に製造改善を導入できるかを決定する。
・非常に精度な解像度のパターンでの製造可能性の向上。2−d内容の厳格な制御に依存しないレイアウトは、二光波画像のリソグラフィの制限内でも機能する。
・設計の移動可能性を将来のテクノロジノードに確保。新規レイアウトの資源および時間投資は、最小限の再設計努力で、複数のテクノロジ世代のチップ設計を使用するのに必要である。
・密度および機能競合チップ設計の許容。リソグラフィを最適化するが、次のテクノロジノードへの移動のあらゆる利益を消去する拘束は、意味をなさない。
・単一設計およびプロセス解決策で、顧客対象の広域なスペクトラムの位置づけ。マスクおよびウェハ製造のコストをテコ入れするために、異なる顧客ニーズが、共通のプロセス解決とともに位置づけされなければならない。
プロセス変動に対して高感度のため、的確に特徴づけできない禁止された位相の情報を提供できない。パターンロバスト性の観点からのDFMのアプローチ、およびプロセス変動に対して感度がより低いレイアウトの作成により、これらの方法は、従来の電気モデルで効果的に捕らえることができないパターン移動効果を説明することなしに、材料面およびデバイスの電気性質を説明しようとするとき、有効である。この理由から、そのようなアプローチは、競合というより、むしろ、DFMのこのパターン移動提案に相補的であると考えられる。
決定領域の解析は、従来、半導体産業では歩留まり予想の基本であった。このような方法は、検査の下で継続している。2004年に、Asamiと共著者は、広範囲の様々な製品の状態下で、180nmプロセスの歩留まり損失を予想するために、どのように決定領域が正常に使用されるかの方法論を発表した。
欠陥密度機能に沿った決定領域は、予想されるように、欠陥粒子サイズの等価の半径による、故障要因F(R)を一般的に定義する。決定領域方法の継続した成功は、物理的源の不規則な欠陥独立性に由来する、故障率を公式化するための「粒子」コンセプトの延長に基づく。これらの公式は、常に、非粒子(ほこりのような、「非物理的粒子」のように)欠陥メカニズム(例えば、耐崩壊性、耐ブリッジ性または断面および金属ストレス)を説明するために使用された。決定領域公式の使用は、明確な欠陥メカニズムおよびそれらの個々の故障率が、製造中、継続的なサンプルをとることにより明らかに特徴づけされるとき、可能である。
リソグラフィは、サブ波長ギャップ(図2A)により、系統的歩留まり損失の最も重要な原動の一つであり、画像コントラストは、画像ロバスト性の基準として、長く使用されてきたので、多くのDFMグループが、ある特定のレイアウトのロバスト性を評価するための基準として対照に使用しようとしたのは、不思議ではない。
レイアウトの感度に依存する最初の測定法は、MEEF(マスクエラー促進因子)である。MEEFは、基本的に4Xである画像縮小因子(M)で割ったマスクの構造幅(CDマスク)の変化分の構造幅(CDウェハ)の変化として定義される。MEEFは、方程式2で表される。
決定領域と画像コントラスト方法が、シングルパス計算に依存する一方、MEEFは、変動数量である。適切に算出するために、マスク上の構造は、対応するMEEF値を得るのを可能にするために、ウェハ上の誘導されたCD測定前にバイアスされる必要がある。この明白な制限でさえ、本測定法は、現在、ポストRET検証としての使用に提案される。
層の推定欠陥位置を探知する近年の方法論は、光学画像量にも依存する。本技法は、決定的欠陥光学ルールチェック(CFORC)と呼ばれ、全プロセスウィンドウの欠陥および非欠陥領域を写像(map out)する。図9は、印刷されない領域から確実に印刷されるプロセス領域を区別するプロセス包絡(または境界)を示す。
全ての前述した技法は、製造中に問題を生み出す可能性がある、レイアウトでの領域を探知および強調することができるが、特定のレイアウト位相を直接、指定または禁止しない。リソグラフィグループにより広く支持されるアプローチの一つは、制限的な設計ルール(RDR)の使用である。このアプローチは、明確に定義された周波数をもつホモジニアス構造が、高度に二次元である対象物より、より簡単に製造できるという、一般原則により指針される。
・狭構造の単独配置....
・一定で粗いピッチ上に位置する狭構造....
・全重要ゲートの一定の近似環境....
・重要ゲートの制限された数のピッチ。
一実施例において、本発明は、「LFDクリーン」であることを確保するために、ICレイアウトの検証のためのソフトウェアの枠組みとして実装される。本枠組みは、より一般的に、レイアウトの評価での製造可能性の基準を考える、あらゆるレイアウト検証方法に適用でき、リソグラフィ中に生じる製造可能性の問題のみに制限されない。
・対象物:設計の意図およびプロセス条件をとらえる要素。
・オペレータ:対象物の選択または定量的情報の抽出で行われる操作。
・ガイドライン:継続的な対象物およびオペレータ統合の推奨。
あらゆるDFM方法論は、設計および製造要素を統合する。
オペレータは、対象物に動作するソフトウェア構造である。より一般的に使用されるオペレータのいくつかは、レイアウト作成中に広く使用されており(ブールOR、ANDおよびNOT)、GDS−IIまたはOASISTMデータ上で操作する他のソフトウェア製品に対して一般的である。一方、他は、PVバンド対象物自体(例えば、E2I、E2EおよびI2I)に依存する。表1は、いくつかの代表的なオペレータをリストにあげ、説明する。
論理相互作用のあらゆる実施例として、様々なプログラム言語が、これらのオペレータを作成するために使用される。これらは、メンターグラフィックにより、SVRFのような言語で、一般的なDRCツールの構造内に書かれる。これらは、Tcl/tkなどの一般的なスクリプトを使用してスクリプトとして書かれる。これらは、C、C++またはFORTRANなどの編集されたコンピュータ言語でコード命令として直接書かれる。または、これらは、層限定操作のために、特別に設計されたハードウェア用の専用マイクロコードとして作成される。唯一の必要条件は、これらのソフトウェア構造が、指定された対象物を読み取り、ユーザが解釈できる結果を供給することである。
製造可能性およびオペレータが定義された後、第三の要素は、統合およびそれを効果的に使用する、一連のガイドラインである。これらのガイドラインは、一連の設計ルールと同様に簡潔であり得るが、編集された形で、多くの製造可能性ルールと動作の取り込みを拡大させる。これらのガイドラインは、一般的に、レイアウトおよび製造可能性プロセスの多様なパラメータの一連の不均衡として表現され、上述のオペレータに使用されるプログラム表現のいずれかに組み込まれる。
1.レイアウト:パターン移動効果が、周囲の位相学に非常に依存するので、レイアウトは、プロセスにより課される影響範囲を指定するのに十分な大きさでなければならない。2.プロセスモデル:これらのモデルは、確実に、プロセス変動内の最大および最小パターン反応を特定しなければならない。存在しない全プロセス変動を説明する単一モデルにおいて、これらのモデルは、予測を、特定の、明確に定義された効果にのみ制限するべきである。これにより、複合PVバンドは、多くのプロセス効果の最大変動を表し、パターン変動の大きな原因の情報を保持する領域を識別するために使用される。
3.プロセスベースの設計ルール:これらのルールは、設計違反を定義し、最も敏感な領域を識別する。これらの結果は、最大変動の領域を識別し、製造可能性の定量的な測定法を抜粋するために使用される。
4.PVバンド算出:本算出は、プロセスベースの設計ルールと併せて、プロセスモデルを使用する。
5.レイアウトのラングづけ:電気シミュレーション処理前に、本レイアウトランクづけ測定法は、設計製造可能性の目標として貢献するプロセスベースの設計ルールが、エラーを返さなくても、さらなる改善の機会を提供する、継続的な測定法を考慮することが可能である。
6.補正(設計環境内):補正は、設計環境に存在し、プロセスベースの設計ルールにより提供される、結果の異なる解釈を要求する。典型的な設計ルール違反は、位相変化(例えば、構造圧縮)または形態変化(例えば、コーナーの切り取り)により調整されるが、これらのルールには、一般的に、位相変化が要求される。
RDRは、設計で許容される位相タイプを積極的に制限することにより、設計をより製造可能にしたが、過去の経験および規制されたルールの幾何学的表現の存在の仮定に大きく依存する。RDRを高める可能性の一つは、レイアウトの実際のシミュレーションに由来するプロセスベースの設計ルールの使用である。
ANDオペレータは、各PVバンドが端ごとに生成されるので、単一層に適用される。ANDオペレータは、明示的なPVバンド重複部の探知としても役立つ。これは、書き込みルールを簡略化し、プラスまたはマイナス距離の不要な定義を回避する。二番目の方程式は、プロセスモデルまたは電気的に正当化された設計ルールの制限を含むために使用された、ユーザが定義した幅に関連する。
表1に記述したオペレータの使用により、欠陥メカニズムの特定のタイプを識別することが可能である。これは、ゴア設計ルール(方程式6)の場合である。これは、図18で示すように、末端キャップ欠陥は、ポリシリコン(ポリ)および活性PVバンドの重複により識別される。
製造チェックは、レイアウトの不具合が生じやすい領域を強調するのに役立つが、製造の観点からレイアウトの変動を評価するメカニズムは、今までない。
条件I.望ましい:本プロセスは安定しており、設計は、製造可能である。
DVI=0
条件II.設計の制限:プロセスは安定しているが、設計は製造不可能である。
DVI>0
条件III.プロセスの制限:プロセスは不安定だが、設計は製造可能である。
DVI=0
条件IV.望ましくない:プロセスは不安定で、設計は製造不可能である。
DVI>0。
条件I.望ましい:本プロセスは安定しており、設計は、製造可能である。
DVI=0
条件II.設計の制限:プロセスは安定しているが、設計は製造不可能である。
DVI>0
条件III.プロセスの制限:プロセスは不安定だが、設計は製造可能である。
DVI=0
条件IV.望ましくない:プロセスは不安定で、設計は製造不可能である。
DVI>0。
新しいプロセスは、小型で高密度の機能に向かっているので、事前に補正できる領域は、幾何学的に縮小している。この理由により、シミュレーション領域は、目標テクノロジおよびプロセス効果に一致するべきである。
図22Aに示すように、DFMモデルの形成は、各プロセス段階中、エラーの主な系統的および定量的原因を含むべきである。プロセス開発グループは、一連のテクノロジ必要条件の最良のプロセスを選択するために、初期のDFMモデルを使用することができる。しかし、設計チームは、プロセスが部分的に選択(OPC/RET法、初期のプロセスウィンドウおよび重複幅)された後、特定のDFMモデルのみを使用するべきである。
対して同時測定可能なので、セルおよびブロックレベルでの膨大なモデルの必要はない。唯一の推薦は、異なる研磨速度の影響を最小限に抑えるための密度−均一パターンを達成することである。このような密度パターンは、フレアおよび腐食制御の二つの効果はほぼ、パターン密度に依存しているため、これらの改善により非間接的に達成することもできる。
本方法論の初期のテストとして、PVIおよびDVIが、90nmプロセスの使用により、同等のレイアウトの130nmおよび90nm版に対して算出される。これは、より小型のCD設計は、大型のCD設計より、困難であるという測定法の定量化性質を検証するために行われる。単一層違反のサブセットのみが考慮される。
以下の例は、設計および製造情報を統合し、小型のライブラリセルの製造可能性を改善するための提案された枠組みを使用する。図式およびレイアウトを図30に示す。
パターンロバスト性は、基本的に、ある特定の構造をサンプルとした、焦点−暴露データにより評価される。図36は、基本(org)および最適化(opt)されたセルのゲート長に影響する構造変化を示す。
領域の製造可能性指数が最適化された後、電気インパクトは、製造可能性マージンが適切かどうか判断するための機能(時間)情報に相互関係する。実験的に調整されたプロセスウィンドウモデルの使用により、時間プロセスウィンドウの効果は、一つが時間要素でもう一つが非時間要素である、二つの異なるデバイスのために再計算される。この場合、ポリシリコン層のみが、本方法を示すために変動するが、原則的に、これは、あらゆる数の層において実行される。そして、本制限は、電気変動を正確に特徴づけるために必要な計算力量になる。この理由から、プロセス変動に敏感でない設計、少なくとも、同等に敏感である設計を作成することが好まれる。よって、本電気解析は、従来の方法で実行される。
DOである。解析および再フォーマットは、tcl/tkプログラムの向上により達成される。
パターン移動の製造のための設計の枠組みが開示された。
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- 明細書に記載の発明。
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