KR102084048B1 - 어시스트 피처들의 규칙-기반 배치 - Google Patents

어시스트 피처들의 규칙-기반 배치 Download PDF

Info

Publication number
KR102084048B1
KR102084048B1 KR1020177011878A KR20177011878A KR102084048B1 KR 102084048 B1 KR102084048 B1 KR 102084048B1 KR 1020177011878 A KR1020177011878 A KR 1020177011878A KR 20177011878 A KR20177011878 A KR 20177011878A KR 102084048 B1 KR102084048 B1 KR 102084048B1
Authority
KR
South Korea
Prior art keywords
design
features
assist features
assist
edges
Prior art date
Application number
KR1020177011878A
Other languages
English (en)
Other versions
KR20170063909A (ko
Inventor
두안-푸 스티븐 수
커트 이. 웜플러
Original Assignee
에이에스엠엘 네델란즈 비.브이.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에이에스엠엘 네델란즈 비.브이. filed Critical 에이에스엠엘 네델란즈 비.브이.
Priority to KR1020207005590A priority Critical patent/KR102278367B1/ko
Publication of KR20170063909A publication Critical patent/KR20170063909A/ko
Application granted granted Critical
Publication of KR102084048B1 publication Critical patent/KR102084048B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
    • G03F1/36—Masks having proximity correction features; Preparation thereof, e.g. optical proximity correction [OPC] design processes
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70—Microphotolithographic exposure; Apparatus therefor
    • G03F7/70058—Mask illumination systems
    • G03F7/70125—Use of illumination settings tailored to particular mask patterns
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70—Microphotolithographic exposure; Apparatus therefor
    • G03F7/70383—Direct write, i.e. pattern is written directly without the use of a mask by one or multiple beams
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70—Microphotolithographic exposure; Apparatus therefor
    • G03F7/70425—Imaging strategies, e.g. for increasing throughput or resolution, printing product fields larger than the image field or compensating lithography- or non-lithography errors, e.g. proximity correction, mix-and-match, stitching or double patterning
    • G03F7/70433—Layout for increasing efficiency or for compensating imaging errors, e.g. layout of exposure fields for reducing focus errors; Use of mask features for increasing efficiency or for compensating imaging errors
    • G03F7/70441—Optical proximity correction [OPC]
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70—Microphotolithographic exposure; Apparatus therefor
    • G03F7/70483—Information management; Active and passive control; Testing; Wafer monitoring, e.g. pattern monitoring
    • G03F7/70491—Information management, e.g. software; Active and passive control, e.g. details of controlling exposure processes or exposure tool monitoring processes
    • G03F7/705—Modelling or simulating from physical phenomena up to complete wafer processes or whole workflow in wafer productions

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)

Abstract

본 명세서에서는 리소그래피 장치를 이용하여 기판 상으로 디자인 레이아웃의 일부분을 이미징하기 위해 패터닝 디바이스 공정에서 사용되는 하나 이상의 패턴 변위 오차, 콘트라스트 손실, 최적 포커스 시프트, 디자인 레이아웃의 일부분의 보썽 곡선의 기울기를 감소시키는 수 개의 방법들이 개시된다. 본 방법들은 디자인 레이아웃의 일부분의 하나 이상의 디자인 피처의 하나 이상의 특성, 패터닝 공정의 하나 이상의 특성, 리소그래피 장치의 하나 이상의 특성, 및/또는 앞서 언급된 것으로부터의 조합으로 구성되는 그룹으로부터 선택된 하나 이상의 파라미터에 기초하여, 하나 이상의 규칙을 이용하여 하나 이상의 어시스트 피처의 하나 이상의 특성을 결정 또는 조정하는 단계를 포함한다.

Description

어시스트 피처들의 규칙-기반 배치{RULE-BASED DEPLOYMENT OF ASSIST FEATURES}
본 출원은 2014년 10월 2일에 출원된 US 출원 62/059,036 및 2015년 9월 16일에 출원된 US 출원 62/219,442의 우선권을 주장하며, 이들은 본 명세서에서 전문이 인용 참조된다.
본 발명은 리소그래피 장치들 및 공정들에 관한 것이며, 더 구체적으로는 리소그래피 장치 또는 공정에서 사용되는 조명 소스 또는 패터닝 디바이스의 최적화를 위한 방법 또는 툴에 관한 것이다.
리소그래피 장치는, 예를 들어 집적 회로(IC)의 제조 시에 사용될 수 있다. 이러한 경우, 패터닝 디바이스(예를 들어, 마스크)는 IC의 개별층에 대응하는 회로 패턴("디자인 레이아웃")을 포함하거나 제공할 수 있으며, 패터닝 디바이스의 회로 패턴을 통해 타겟부를 조사(irradiate)하는 것과 같은 방법들에 의해, 이 회로 패턴이 방사선-감응재("레지스트") 층으로 코팅된 기판(예를 들어, 실리콘 웨이퍼) 상의 (예를 들어, 하나 이상의 다이를 포함하는) 타겟부 상으로 전사될 수 있다. 일반적으로, 단일 기판은 리소그래피 장치에 의해 회로 패턴이 한 번에 하나의 타겟부씩 연속적으로 전사되는 복수의 인접한 타겟부들을 포함한다. 일 형태의 리소그래피 장치에서는, 전체 패터닝 디바이스의 회로 패턴이 하나의 타겟부 상으로 한 번에 전사되며; 이러한 장치는 통상적으로 기판 스테퍼(substrate stepper)라 칭해진다. 통상적으로 스텝-앤드-스캔(step-and-scan) 장치라 칭해지는 대안적인 장치에서는, 투영 빔이 주어진 기준 방향("스캐닝" 방향)으로 패터닝 디바이스에 걸쳐 스캐닝하는 한편, 동시에 이 기준 방향과 평행하게(같은 방향으로 평행하게) 또는 역-평행하게(반대 방향으로 평행하게) 기판이 이동된다. 패터닝 디바이스의 회로 패턴의 상이한 부분들은 점진적으로 하나의 타겟부에 전사된다. 일반적으로, 리소그래피 장치가 배율 인자(Ｍ)(일반적으로 < 1)를 갖기 때문에, 기판이 이동되는 속력(F)은 투영 빔이 패터닝 디바이스를 스캐닝하는 속력의 인자(Ｍ) 배가 될 것이다. 본 명세서에 서술된 바와 같은 리소그래피 디바이스들에 관련된 더 많은 정보는, 예를 들어 본 명세서에서 인용 참조되는 US 6,046,792로부터 얻을 수 있다.
패터닝 디바이스로부터 기판으로 회로 패턴을 전사하기에 앞서, 기판은 전처리(priming), 레지스트 코팅 및 소프트 베이크(soft bake)와 같은 다양한 과정들을 거칠 수 있다. 노광 이후, 기판은 노광후 베이크(post-exposure bake: PEB), 현상, 하드 베이크(hard bake) 및 전사된 회로 패턴의 측정/검사와 같은 다른 과정들을 거칠 수 있다. 이러한 일련의 과정들은 디바이스, 예컨대 IC의 개별층을 구성하는 기초로서 사용된다. 그 후, 기판은 에칭, 이온-주입(도핑), 금속화(metallization), 산화, 화학-기계적 연마 등과 같은 다양한 공정들을 거칠 수 있으며, 이는 모두 디바이스의 개별층을 마무리하도록 의도된다. 디바이스에서 여러 층이 요구되는 경우, 각각의 층에 대해 전체 과정 또는 그 변형이 반복된다. 최후에는, 디바이스가 기판 상의 각각의 타겟부에 존재할 것이다. 그 후, 이 디바이스들은 다이싱(dicing) 또는 소잉(sawing)과 같은 기술에 의해 서로 분리되며, 개개의 디바이스들은 캐리어에 장착되고 핀에 연결되는 등의 단계를 거칠 수 있다.
유의되는 바와 같이, 마이크로리소그래피는 IC의 제조에 있어서 중심 단계이며, 이때 기판들에 형성된 패턴들은 마이크로프로세서, 메모리 칩 등과 같은 IC의 기능 요소들을 정의한다. 또한, 유사한 리소그래피 기술들이 평판 디스플레이, MEMS(micro-electro mechanical systems) 및 다른 디바이스들의 형성에 사용된다.
본 명세서에서는 리소그래피 장치를 이용하여 기판 상으로 디자인 레이아웃의 일부분을 이미징하는 패터닝 공정을 개선하기 위한 컴퓨터-구현 방법이 개시되고, 본 방법은: 상기 일부분의 하나 이상의 디자인 피처의 하나 이상의 특성, 패터닝 공정의 하나 이상의 특성, 리소그래피 장치의 하나 이상의 특성, 및/또는 앞서 언급된 것(foregoing)으로부터 선택된 조합으로 구성되는 그룹으로부터 선택된 하나 이상의 파라미터에 기초하여 하나 이상의 어시스트 피처의 하나 이상의 특성을 결정하도록 구성된 하나 이상의 규칙을 얻는 단계; 하나 이상의 규칙을 이용하여 하나 이상의 어시스트 피처의 하나 이상의 특성을 결정하는 단계 - 하나 이상의 파라미터는 마주하는 에지(facing edge)들의 쌍 사이의 간격을 포함하고; 하나 이상의 규칙은 하나 이상의 어시스트 피처가 에지들의 쌍에 대해 비대칭이도록 에지들의 쌍 사이의 간격에 기초하여 에지들의 쌍 중 하나와 하나 이상의 어시스트 피처 사이의 거리를 결정하도록 구성됨 -; 패터닝 디바이스 상으로 하나 이상의 어시스트 피처를 배치하는 단계를 포함한다.
또한, 본 명세서에서는 리소그래피 장치를 이용하여 기판 상으로 디자인 레이아웃의 일부분을 이미징하는 패터닝 공정을 개선하기 위한 컴퓨터-구현 방법이 개시되고, 상기 일부분은 하나 이상의 어시스트 피처를 포함하며, 본 방법은: 상기 일부분의 하나 이상의 디자인 피처의 하나 이상의 특성, 패터닝 공정의 하나 이상의 특성, 리소그래피 장치의 하나 이상의 특성, 및/또는 앞서 언급된 것으로부터 선택된 조합으로 구성되는 그룹으로부터 선택된 하나 이상의 파라미터에 기초하여 어시스트 피처들의 하나 이상의 특성을 조정하도록 구성된 하나 이상의 규칙을 얻는 단계 - 하나 이상의 규칙은 하나 이상의 어시스트 피처가 에지들의 쌍에 대해 비대칭이도록 에지들의 쌍 사이의 간격에 기초하여 에지들의 쌍 중 하나와 하나 이상의 어시스트 피처 사이의 거리를 조정하도록 구성됨 -; 패터닝 디바이스 상으로 하나 이상의 어시스트 피처를 배치하는 단계를 포함한다.
또한, 본 명세서에서는 명령어들이 기록되는 비-일시적 컴퓨터 판독가능한 매체(non-transitory computer readable medium)를 포함하는 컴퓨터 프로그램 제품이 개시되고, 명령어들은 컴퓨터에 의해 실행될 때 상기의 방법을 구현한다.
또한, 본 명세서에서는 하나 이상의 규칙이 기록된 비-일시적 컴퓨터 판독가능한 매체를 포함하는 컴퓨터 프로그램 제품이 개시되고, 하나 이상의 규칙은 디자인 레이아웃의 일부분의 하나 이상의 디자인 피처의 하나 이상의 특성, 패터닝 공정의 하나 이상의 특성, 리소그래피 장치의 하나 이상의 특성, 및/또는 앞서 언급된 것으로부터 선택된 조합으로 구성되는 그룹으로부터 선택된 하나 이상의 파라미터에 기초하여 하나 이상의 어시스트 피처의 하나 이상의 특성을 결정한다.
또한, 본 명세서에서는 하나 이상의 규칙이 기록된 비-일시적 컴퓨터 판독가능한 매체를 포함하는 컴퓨터 프로그램 제품이 개시되고, 하나 이상의 규칙은 디자인 레이아웃의 일부분의 하나 이상의 디자인 피처의 하나 이상의 특성, 패터닝 공정의 하나 이상의 특성, 리소그래피 장치의 하나 이상의 특성, 및/또는 앞서 언급된 것으로부터 선택된 조합으로 구성되는 그룹으로부터 선택된 하나 이상의 파라미터에 기초하여 하나 이상의 어시스트 피처의 하나 이상의 특성을 조정한다.
또한, 본 명세서에서는 명령어들이 기록되는 비-일시적 컴퓨터 판독가능한 매체를 포함하는 컴퓨터 프로그램 제품이 개시되고, 명령어들은 컴퓨터에 의해 실행될 때, 디자인 레이아웃의 일부분의 하나 이상의 디자인 피처의 하나 이상의 특성, 패터닝 공정의 하나 이상의 특성, 리소그래피 장치의 하나 이상의 특성, 및/또는 앞서 언급된 것으로부터 선택된 조합으로 구성되는 그룹으로부터 선택된 하나 이상의 파라미터에 기초하여 하나 이상의 어시스트 피처의 하나 이상의 특성을 결정한다.
또한, 본 명세서에서는 명령어들이 기록되는 비-일시적 컴퓨터 판독가능한 매체를 포함하는 컴퓨터 프로그램 제품이 개시되고, 명령어들은 컴퓨터에 의해 실행될 때, 디자인 레이아웃의 일부분의 하나 이상의 디자인 피처의 하나 이상의 특성, 패터닝 공정의 하나 이상의 특성, 리소그래피 장치의 하나 이상의 특성, 및/또는 앞서 언급된 것으로부터 선택된 조합으로 구성되는 그룹으로부터 선택된 하나 이상의 파라미터에 기초하여 하나 이상의 어시스트 피처의 하나 이상의 특성을 조정한다.
첨부된 도면들과 관련하여 특정 실시예들의 다음 설명을 검토함으로써, 앞선 실시형태들과 다른 실시형태들 및 특징들이 당업자에게 분명해질 것이다:
도 1a는 일 실시예에 따른 리소그래피 시스템의 다양한 서브시스템들의 블록도;
도 1b는 조명 소스의 개략도;
도 1c는 도 1a의 서브시스템들에 대응하는 시뮬레이션 모델들의 블록도;
도 2a 내지 도 2c는 다이폴 조명 퓨필(dipole illumination pupil)과 투영 퓨필 간의 광 경로를 개략적으로 나타낸 도면;
도 3은 비균형 폴(unbalanced pole)들을 갖는 다이폴 조명 퓨필의 일 예시를 개략적으로 나타낸 도면;
도 4a, 도 4b 및 도 4c는 소스가 패턴 변위 오차(pattern displacement error: PDE)에 영향을 준다는 것을 증명하는 도면;
도 5a, 도 5b, 도 5c 및 도 5d는 기울기를 갖는 보썽 곡선(tilted Bossung curve)에 의해 나타내어진 바와 같이 PDE, 콘트라스트 손실(contrast loss), 최적 포커스 시프트(best focus shift) 및 공정 윈도우(process window)에 관한 어시스트 피처들의 효과를 나타내는 도면;
도 5e는 콘트라스트 손실에 관한 어시스트 피처들의 효과를 나타내는 도면;
도 6a, 도 6b, 도 6c, 도 6d 및 도 6e는 (PDE 및 최적 포커스 시프트를 나타내는) 보썽 곡선들의 기울기의 근본 원인이 반사 패터닝 디바이스 및 패터닝 디바이스 상으로의 방사선의 0이 아닌(non-zero) 입사각을 포함한다는 것을 예시하는 도면;
도 7a, 도 7b, 도 7c 및 도 7d는 어시스트 피처들이 0차 회절과 고차 회절 간에 위상 시프트를 야기하기 때문에 보썽 곡선들의 대칭에 영향을 줄 수 있음을 나타내는 도면;
도 8은 어시스트 피처들의 형상 및 위치들이 보썽 곡선들의 기울기에 영향을 준다는 것을 나타내는 도면;
도 9a는 비대칭 어시스트 피처들 및 비대칭 조명 퓨필의 보썽 곡선들에 관한 조합된 효과를 나타내는 도면;
도 9b는 비대칭 어시스트 피처들의 최적 포커스 시프트에 관한 효과를 나타내는 도면;
도 10은 적합할 수 있는 상이한 위치, 형상, 개수, 투과도(transmission) 및 위상을 갖는 수 개의 어시스트 피처 구성들을 나타내는 도면;
도 11a는 어시스트 피처들의 특성(예를 들어, 형상, 개수, 위치, 투과도, 위상)을 결정하는 방법의 흐름도;
도 11b는 도 11a의 단계 1170의 구현을 위한 흐름도;
도 11c는 "에지들의 쌍"이라는 용어를 설명하기 위한 일 예시를 나타내는 도면;
도 12는 도 11b의 규칙 1240의 일 예시를 나타내는 도면;
도 13은 도 12의 예시의 작업들을 더 설명하기 위한 3 개의 디자인 피처들의 일 예시를 나타내는 도면;
도 14a는 어시스트 피처들의 특성(예를 들어, 형상, 개수, 위치, 투과도, 위상)을 조정하는 방법의 흐름도;
도 14b는 도 14a의 단계 1480의 구현을 위한 흐름도;
도 15는 도 14b의 규칙 1440의 일 예시를 나타내는 도면;
도 16은 도 15의 예시의 작업들을 더 설명하기 위한 3 개의 디자인 피처들의 일 예시를 나타내는 도면;
도 17은 디자인 레이아웃의 클립(clip)을 나타내는 도면;
도 18은 도 11a, 도 11b 및 도 12에 설명된 방법의 효과를 증명하는 도면;
도 19는 실시예들이 구현될 수 있는 예시적인 컴퓨터 시스템의 블록도;
도 20은 또 다른 리소그래피 장치의 개략도;
도 21은 도 20의 장치의 상세도; 및
도 22는 도 20 및 도 21의 장치의 소스 컬렉터 모듈(SO)의 상세도이다.
이제 도면들을 참조하여 실시예들이 상세히 설명될 것이며, 이는 당업자가 실시예들을 실행할 수 있도록 예시들로서 제공된다. 특히, 아래에서 숫자(figure) 및 예시들은 본 발명의 범위를 단일 실시예로 제한하도록 의도되지 않으며, 설명되거나 예시된 요소들 중 일부 또는 전부의 상호교환에 의해 다른 실시예들이 가능하다. 편리하다면 어디서든, 동일한 참조 번호들이 도면 전체에서 동일하거나 같은 부분들을 칭하는 데 사용될 것이다. 이 실시예들의 특정 요소들이 알려진 구성요소들을 이용하여 부분적으로 또는 전체적으로 구현될 수 있는 경우, 이러한 알려진 구성요소들 중 실시예들을 이해하는 데 필요한 부분들만이 설명될 것이며, 이러한 알려진 구성요소들의 다른 부분들의 세부 설명은 실시예들의 설명을 애매하게 하지 않도록 생략될 것이다. 본 명세서에서, 단수의 구성요소를 나타내는 실시예는 제한하는 것으로 간주되어서는 안 된다; 오히려, 본 발명의 범위는 본 명세서에서 달리 명시적으로 설명되지 않는 한 복수의 동일한 구성요소를 포함하는 다른 실시예들을 포함하도록 의도되며, 그 역도 가능하다. 또한, 출원인은 이러한 것으로서 명시적으로 설명되지 않은 경우에 명세서 또는 청구항들에서의 여하한의 용어가 두드러지거나 특수한 의미로 여겨지도록 의도하지 않는다. 또한, 본 발명의 범위는 예시의 방식으로 본 명세서에 언급된 구성요소들의 현재 알려진 등가물 및 미래에 알려질 등가물을 포함한다.
반도체 제조 공정이 계속해서 진보함에 따라, 통상적으로 "무어의 법칙(Moore's law)"이라 칭하는 추세를 따라 기능 요소들의 치수가 계속 감소되는 한편, 디바이스당 트랜지스터와 같은 기능 요소들의 양은 수십 년에 걸쳐 꾸준히 증가하였다. 현 기술 수준에서, 디바이스들의 층들은 DUV(deep-ultraviolet)(예를 들어, 13.52 nm) 조명 소스 또는 극자외 조명 소스로부터의 조명을 이용하여 기판 상에 디자인 레이아웃을 투영하는 리소그래피 장치들을 이용하여 제조되어, 30 nm보다 훨씬 낮은 치수를 갖는 개별 기능 요소들을 생성한다.
리소그래피 장치의 전형적인 분해능 한계보다 작은 치수를 갖는 피처들이 프린트되는 이 공정은 통상적으로 분해능 공식 CD = k1×λ/NA에 따른 저(low)-k1 리소그래피로서 알려져 있으며, 이때 λ는 채택된 방사선의 파장(현재 대부분의 경우 248 nm 또는 193 nm)이고, NA는 리소그래피 장치 내의 투영 광학기의 개구수(numerical aperture)이며, CD는 "임계 치수" - 일반적으로, 프린트되는 최소 피처 크기 - 이고, k1은 실험적인 분해능 인자이다. 일반적으로, k1이 작을수록, 특정한 전기적 기능 및 성능을 달성하기 위하여 회로 설계자에 의해 계획된 형상 및 치수와 비슷한 패턴을 기판 상에 재현하기가 더 어려워진다. 이 어려움을 극복하기 위해, 정교한 미세조정 단계들이 리소그래피 장치 및/또는 디자인 레이아웃에 적용된다. 이들은, 예를 들어 NA 및 광 간섭성 세팅(optical coherence setting)들의 최적화, 맞춤 조명 방식(customized illumination scheme), 위상 시프팅 패터닝 디바이스들의 사용, 디자인 레이아웃에서의 광 근접성 보정(optical proximity correction: OPC, 때로는 "광학 및 공정 보정"이라고도 칭함), 또는 일반적으로 "분해능 향상 기술"(resolution enhancement technique: RET)로 정의된 다른 방법들을 포함하며, 이로 제한되지 않는다. 본 명세서에서 사용되는 바와 같은 "투영 광학기"라는 용어는, 예를 들어 굴절 광학기, 반사 광학기, 어퍼처 및 카타디옵트릭(catadioptric) 광학기를 포함하는 다양한 타입의 광학 시스템들을 포괄하는 것으로서 폭넓게 해석되어야 한다. 또한, "투영 광학기"라는 용어는 집합적으로 또는 개별적으로 방사선 투영 빔을 지향, 성형 또는 제어하기 위해 이 디자인 타입들 중 어느 하나에 따라 작동하는 구성요소들을 포함할 수 있다. "투영 광학기"라는 용어는, 광학 구성요소가 리소그래피 장치의 광학 경로의 어디에 위치되든지, 리소그래피 장치에 여하한의 광학 구성요소를 포함할 수 있다. 투영 광학기는 방사선이 패터닝 디바이스를 지나가기 전에 소스로부터의 방사선을 성형, 조정 및/또는 투영하는 광학 구성요소들, 및/또는 방사선이 패터닝 디바이스를 지나간 후에 방사선을 성형, 조정 및/또는 투영하는 광학 구성요소들을 포함할 수 있다. 투영 광학기는 일반적으로 소스 및 패터닝 디바이스를 배제한다.
일 예시로서, OPC는 기판에 투영되는 디자인 레이아웃의 이미지의 최종 크기 및 배치가 단순히 패터닝 디바이스의 디자인 레이아웃의 크기 및 배치에만 의존하거나 이와 동일하지 않을 것이라는 사실에 설명한다. "마스크", "레티클", "패터닝 디바이스"라는 용어들은 본 명세서에서 교환가능하게 이용되며, 투과 및 반사 패터닝 디바이스 둘 모두를 포함할 수 있음을 유의한다. 또한, 리소그래피 시뮬레이션/최적화에서는 물리적 패터닝 디바이스가 반드시 사용되는 것이 아니라 디자인 레이아웃이 물리적 패터닝 디바이스를 나타내도록 사용될 수 있기 때문에, 당업자라면 특히 리소그래피 시뮬레이션/최적화와 관련하여 "마스크", "패터닝 디바이스" 및 "디자인 레이아웃"이라는 용어가 교환가능하게 이용될 수 있다는 것을 알 것이다. 일부 디자인 레이아웃에 존재하는 작은 피처 크기들 및 높은 피처 밀도들에 대해, 주어진 피처의 특정 에지의 위치는 다른 인접한 피처들의 존재나 부재에 의해 어느 정도 영향을 받을 것이다. 이 근접 효과들은 하나의 피처로부터 또 다른 피처로 커플링(couple)된 미세한 양의 방사선, 및/또는 회절 및 간섭과 같은 비-기하학적 광학 효과들로부터 일어난다. 이와 유사하게, 근접 효과들은 일반적으로 리소그래피에 따라오는 노광후 베이크(PEB), 레지스트 현상, 및 에칭 시의 확산 및 다른 화학적 영향들로부터 일어날 수 있다.
디자인 레이아웃의 투영 이미지가 주어진 타겟 회로 디자인의 요건들에 부합될 것을 보장하기 위해, 정교한 수치 모델들, 디자인 레이아웃의 보정들 또는 전치-왜곡(pre-distortion)들을 이용하여 근접 효과들이 예측되고 보상될 필요가 있다. 논문 "Full-Chip Lithography Simulation and Design Analysis - How OPC Is Changing IC Design"(C. Spence, Proc. SPIE, Vol.5751, pp 1-14, 2005)은 현재의 "모델-기반" 광 근접성 보정 공정들의 개요를 제공한다. 전형적인 고성능(high-end) 디자인에서는, 타겟 디자인에 대한 투영 이미지의 고 충실도(high fidelity)를 달성하기 위해 디자인 레이아웃의 거의 모든 피처가 약간 수정된다. 이러한 수정은 라인 폭 또는 에지 위치의 시프팅 또는 바이어싱(biasing), 그리고 다른 피처들의 투영을 돕도록 의도되는 "어시스트" 피처들의 적용을 포함할 수 있다.
타겟 디자인에 대한 모델-기반 OPC의 적용은, 칩 디자인에 통상적으로 존재하는 수백만 개의 피처들을 감안하면 상당한 연산 리소스(computational resource)들 및 우수한 공정 모델들을 수반한다. 하지만, OPC를 적용하는 것은 일반적으로 정밀 과학이 아니라, 모든 가능한 근접 효과를 항상 보상하지는 않는 실험적인 반복 공정이다. 그러므로, 패터닝 디바이스 패턴으로 형성되는 디자인 결함들의 가능성을 최소화하기 위해, OPC의 효과, 예를 들어 OPC 및 여하한의 다른 RET의 적용 후 디자인 레이아웃들이 디자인 검사, 즉 캘리브레이션된(calibrated) 수치 공정 모델들을 이용하는 집약적인 풀-칩 시뮬레이션(intensive full-chip simulation)에 의해 검증되어야 한다. 이는 고성능 패터닝 디바이스들을 제작하는 막대한 비용 - 이는 수백만 달러 범위에서 운영됨 - 에 의해, 그리고 일단 제조되면 실제 패터닝 디바이스들을 재가공하거나 수리하는 데 소요되는 시간에 대한 영향에 의해 좌우된다.
OPC의 가장 단순한 형태들 중 하나는 선택적 바이어스이다. CD 대 피치 곡선(pitch curve)이 주어지면, 상이한 피치들 모두는 마스크 레벨에서 CD를 변경함으로써, 적어도 최적 포커스 및 노광에서 동일한 CD를 생성하도록 강요(force)될 수 있다. 따라서, 피처가 기판 레벨에서 너무 작게 프린트되면, 마스크 레벨 피처는 공칭(nominal)보다 약간 더 크게 되도록 바이어싱될 것이며, 그 역도 가능하다. 마스크 레벨로부터 기판 레벨로의 패턴 전사 공정이 비-선형이기 때문에, 바이어스의 양은 단순히 최적 포커스 및 노광에서 측정된 CD 오차와 감소 비(reduction ratio)의 곱이 아니라, 모델링 및 실험으로 적절한 바이어스가 결정될 수 있다. 선택 바이어스는, 특히 이것이 공칭 공정 조건에만 적용되는 경우, 근접 효과들의 문제에 대한 불완전한 해결책이다. 이러한 바이어스는 원칙적으로 최적 포커스 및 노광에서 균일한 CD 대 피치 곡선들을 제공하도록 적용될 수 있더라도, 노광 공정이 공칭 조건으로부터 변동하면, 각각의 바이어스된 피치 곡선은 상이하게 반응할 것이며, 상이한 피처들에 대해 상이한 공정 윈도우들을 유도한다. 그러므로, 동일한 CD 대 피치를 제공하기 위한 "최적" 바이어스는, 요구되는 공정 허용범위 내에서 타겟 피처들 모두가 기판에 프린트되는 포커스 및 노광 범위를 확대하기보다는 오히려 축소시켜, 심지어 전체 공정 윈도우에도 부정적인 영향을 줄 수 있다.
다른 더 복잡한 OPC 기술들은 상기의 1-차원 바이어스 예시를 넘어서는 적용을 위해 개발되었다. 2-차원 근접 효과는 라인 단부 단축(line end shortening)이다. 라인 단부들은 노광 및 포커스의 함수로서 그들의 원하는 단부 지점 위치로부터 "후퇴하려는(pull back)" 경향이 있다. 다수의 경우에서, 긴 라인 단부의 단부 단축의 정도는 대응하는 라인 폭 협소(corresponding line narrowing)보다 수 배 더 클 수 있다. 소스 드레인 영역에 걸친 폴리실리콘 게이트 층과 같이, 덮이도록(cover) 의도된 아래의 층에 걸쳐 라인 단부가 완전히 교차하지(cross) 못한 경우, 이러한 타입의 라인 단부 후퇴는 제조되는 디바이스들의 치명적 고장(catastrophic failure)을 유도할 수 있다. 이러한 타입의 패턴은 포커스 및 노광에 매우 민감하기 때문에, 단순히 디자인 길이보다 길도록 라인 단부를 바이어싱하는 것은 부적절하며, 이는 노광부족 상태(underexposed condition)에서 또는 최적 포커스 및 노광에서 라인이 과도하게 길어, 연장된 라인 단부가 이웃하는 구조체들에 닿음에 따라 단락 회로를 유도하거나, 회로의 개별 피처들 사이에 더 많은 공간이 추가되는 경우 불필요하게 큰 회로 크기를 유도한다. 집적 회로 디자인 및 제조의 핵심 목적들 중 하나가 기능 요소들의 개수를 최대화하는 한편, 칩당 요구되는 면적을 최소화하는 것이며, 과도한 간격을 추가하는 것은 매우 바람직하지 않은 해결책이다.
2-차원 OPC 접근법들은 라인 단부 후퇴 문제를 해결하는 데 도움을 줄 수 있다. "해머헤드(hammerhead)" 또는 "세리프(serif)"와 같은 추가 구조체들("어시스트 피처들"이라고도 알려짐)은 이들을 제 위치에 효율적으로 고정(anchor)시키고 전체 공정 윈도우에 걸쳐 감소된 후퇴를 제공하기 위해 라인 단부들에 추가될 수 있다. 최적 포커스 및 노광에서조차, 이러한 추가 구조체들은 분해되는 것이 아니라, 자체적으로 완전히 분해되지 않고 디자인 피처의 외형(appearance)을 변경시킨다. 여기서 사용되는 바와 같은 "디자인 피처"는 공정 윈도우의 일부 또는 모든 조건들 하에서 기판에 프린트하도록 의도되고, 회로들의 일부 기능이 종국에 생성되게 하는 피처를 의미한다. 마스크의 패턴이 더이상 단순히 감소 비만큼 증대된(upsized) 원하는 기판 패턴이 아닌 정도까지, 어시스트 피처들은 라인 단부들에 추가된 단순한 해머헤드들보다 훨씬 더 적극적인 형태들을 취할 수 있다. 세리프와 같은 어시스트 피처들은 라인 단부 후퇴를 단순히 감소시키는 것보다 더 많은 다수의 경우에 적용될 수 있다. 내측 또는 외측 세리프들은 코너 라운딩(corner rounding) 또는 에지 돌출(edge extrusion)을 감소시키도록 여하한의 에지, 특히 2 차원 에지들에 적용될 수 있다. 충분한 선택 바이어싱 그리고 모든 크기 및 극성의 어시스트 피처들로, 마스크의 피처들은 기판 레벨에서 요구되는 최종 패턴에 대해 점점 더 적은 유사성을 갖게 된다(bear less and less of a resemblance). 일반적으로, 마스크 패턴은 기판-레벨 패턴의 전치-왜곡된 형태(pre-distorted version)가 되며, 이때 왜곡은 설계자에 의해 의도된 것과 가능한 한 가까운 기판의 패턴을 생성하도록 리소그래피 공정 동안 일어날 패턴 변형을 상쇄 또는 반전시키도록 의도된다. 패터닝 공정은 리소그래피 공정, 에칭, 임프린트, 또는 기판에 패턴을 형성하는 데 사용될 수 있는 다른 공정들을 포함할 수 있다.
또 다른 OPC 기술은, 디자인 피처들에 연결된 어시스트 피처들(예를 들어, 세리프들) 대신 또는 이에 추가로, 완전히 독립적이고 비-분해성 어시스트 피처들을 이용하는 것을 수반한다. 여기서, "독립적"이라는 용어는 이러한 어시스트 피처들의 에지들이 디자인 피처들의 에지들에 연결되지 않음을 의미한다. 이러한 독립적인 어시스트 피처들은 기판에 피처들로서 프린트하도록 의도되거나 요구되는 것이 아니라, 인근 디자인 피처의 에어리얼 이미지를 수정하도록 의도되어 그 디자인 피처의 프린트적성(printability) 및 공정 허용범위를 향상시킨다. 이러한 어시스트 피처들(흔히, "스캐터링 바아" 또는 "SBAR"라고도 함)은 디자인 피처들의 에지들 외부의 피처들인 서브-분해능 어시스트 피처(sub-resolution assist feature: SRAF)들 및 디자인 피처들의 에지 내부로부터 파내어진(scooped out) 서브-분해능 인버스 피처(sub-resolution inverse feature: SRIF)들을 포함할 수 있다. SBAR의 존재는 마스크에 복잡한 또 다른 층을 추가하게 한다. 스캐터링 바아들의 사용의 단순한 예시는 비-분해성 스캐터링 바아들의 규칙적인 어레이가 격리된 라인 피처들의 양측에 그려진(drawn) 것으로, 이는 에어리얼 이미지 견지(aerial image standpoint)에서, 격리된 라인이 나타나게 하여, 조밀한 라인들의 어레이 내에 단일 라인을 더욱 나타냄에 따라, 포커스 및 노광 허용오차가 조밀한 패턴의 그것에 훨씬 더 가까운 공정 윈도우를 유도하게 하는 효과를 갖는다. 이러한 데코레이션된(decorated) 격리된 피처와 조밀한 패턴 간의 통상의(common) 공정 윈도우는 마스크 레벨에서 격리된 것으로서 그려진 피처보다 포커스 및 노광 변동에 대해 더 큰 통상의 허용오차를 가질 것이다.
OPC 및 풀-칩 RET 검증은 둘 다, 예를 들어 미국 특허 출원 10/815,573 및 "Optimized Hardware and Software For Fast, Full Chip Simulation"(Y. Cao 외, Proc. SPIE, Vol.5754, 405, 2005)이라는 제목의 논문에서 설명되는 수치 모델링 시스템들 및 방법들에 기초할 수 있다.
하나의 RET는 디자인 레이아웃의 전역적 바이어스의 조정과 관련된다. 전역적 바이어스는 기판 상에 프린트되도록 의도된 패턴들과 디자인 레이아웃의 패턴들 간의 차이이다. 예를 들어, 25 nm 직경의 원형 패턴이 디자인 레이아웃의 50 nm 직경 패턴에 의해 또는 디자인 레이아웃의 20 nm 직경 패턴에 의해, 하지만 높은 도즈로 기판 상에 프린트될 수 있다.
디자인 레이아웃들 또는 패터닝 디바이스들에 대한 최적화(예를 들어, OPC)에 더하여, 전체 리소그래피 충실도를 개선하려는 노력으로, 패터닝 디바이스 최적화와 함께 또는 개별적으로, 조명 소스가 또한 최적화될 수 있다. "조명 소스" 및 "소스"라는 용어들은 본 명세서에서 교환가능하게 사용된다. 1990 년대 이래로, 환형, 쿼드러폴(quadrupole) 및 다이폴(dipole)과 같은 많은 오프-액시스(off-axis) 조명 소스들이 도입되었고, OPC 디자인에 대해 더 많은 자유를 제공하였으며, 이로 인해 이미징 결과들이 개선되었다. 알려져 있는 바와 같이, 오프-액시스 조명은 패터닝 디바이스에 포함된 미세 구조체들(즉, 타겟 피처들)을 분해하는 증명된 방식이다. 하지만, 종래의 조명 소스에 비해, 오프-액시스 조명 소스는 통상적으로 에어리얼 이미지(AI)에 대해 더 적은 방사선 세기를 제공한다. 따라서, 더 미세한 분해능과 감소된 방사선 세기 간의 최적 밸런스를 달성하도록 조명 소스를 최적화하려는 시도가 바람직해진다.
무수한 조명 소스 최적화 접근법들은, 예를 들어 Rosenbluth 외의 논문 "Optimum Mask and Source Patterns to Print A Given Shape"(Journal of Microlithography, Microfabrication, Microsystems 1(1), pp.13-20, 2002)에서 찾아볼 수 있다. 소스는 수 개의 영역들로 분할되고, 이 각각은 퓨필 스펙트럼의 특정 영역에 대응한다. 이때, 소스 분포는 각각의 소스 영역에서 균일하다고 가정되며, 각각의 영역의 휘도(brightness)는 공정 윈도우에 대해 최적화된다. 하지만, 각각의 소스 영역에서 소스 분포가 균일하다는 이러한 가정이 항상 유효하지는 않으며, 그 결과로서 이 접근법의 유효성이 불리해진다. Granik의 논문 "Source Optimization for Image Fidelity and Throughput"(Journal of Microlithography, Microfabrication, Microsystems 3(4), pp.509-522, 2004)에서 설명된 또 다른 예시에서, 몇몇 기존 소스 최적화 접근법들의 개요가 제공되고, 소스 최적화 문제를 일련의 비-음수 최소 제곱 최적화(series of non-negative least square optimization)들로 전환하는 일루미네이터 픽셀들에 기초한 방법이 제안된다. 이 방법들은 몇몇 성공을 증명하였지만, 이들은 전형적으로 수렴을 위해 다수의 복잡한 반복들을 요구한다. 또한, Granik의 방법에서의 γ와 같은, 소스의 평활도(smoothness) 요건과 기판 이미지 충실도를 위한 소스의 최적화 간의 조화(trade-off)를 좌우하는 몇몇 추가 파라미터들에 대해 적절한/최적 값들을 결정하는 것이 어려울 수 있다.
저 k1 포토리소그래피에 대해, 소스 및 패터닝 디바이스 둘의 최적화는 임계 회로 패턴들의 투영을 위한 실행가능한 공정 윈도우를 보장하는 데 유용하다. 몇몇 알고리즘들(예를 들어, Socha 외, Proc. SPIE vol.5853, 2005, p.180)이 공간 주파수 도메인에서 조명을 독립적인 소스점들로, 그리고 마스크를 회절 차수들로 분할(discretize)하고, 소스점 세기들 및 패터닝 디바이스 회절 차수들로부터의 광학 이미징 모델들에 의해 예측될 수 있는 노출 관용도(exposure latitude)와 같은 공정 윈도우 메트릭에 기초하여 개별적으로 비용 함수(이는 선택된 디자인 변수들의 함수로서 정의됨)를 공식화한다. 본 명세서에서 사용되는 바와 같은 "디자인 변수"라는 용어는 리소그래피 장치의 파라미터들, 예를 들어 리소그래피 장치의 사용자가 조정할 수 있는 파라미터들의 세트를 포함한다. 소스, 패터닝 디바이스, 투영 광학기 및/또는 레지스트 특성들을 포함하는 리소그래피 투영 공정의 여하한의 특성들이 최적화에서의 디자인 변수들 사이에 있을 수 있음을 이해하여야 한다. 비용 함수는 흔히 디자인 변수들의 비-선형 함수이다. 이때, 비용 함수를 최소화하기 위해 표준 최적화 기술들이 사용된다.
관련적으로, 지속된 감소 디자인 규칙들의 압박은 반도체 제조업자가 기존 193 nm ArF 리소그래피를 이용한 저 k1 리소그래피 시대로 더 깊이 이동하게 하였다. 더 낮은 k1을 향한 리소그래피는 RET, 노광 툴, 및 리소-친화적(litho-friendly) 디자인의 필요성에 대한 막대한 요구를 부여한다. 1.35 ArF 하이퍼 개구수(NA) 노광 툴들이 장차 사용될 수 있다. 운용가능한 공정 윈도우로 기판 상에 회로 디자인이 생성될 수 있을 것을 보장하도록 돕기 위해, (본 명세서에서, 소스-마스크 최적화 또는 SMO라고 칭하는) 소스-패터닝 디바이스 최적화가 2x nm 노드를 위한 중요한 RET가 되고 있다.
실행가능한 시간 내에 제약 없이 비용 함수를 이용하여 소스 및 패터닝 디바이스의 동시 최적화를 허용하는 소스 및 패터닝 디바이스(디자인 레이아웃) 최적화 방법 및 시스템이, 동일 출원인의(commonly assigned) "Fast Freeform Source and Mask Co-Optimization Method"이라는 제목의 WO2010/059954로 공개되고 2009년 11월 20일에 출원된 국제 특허 출원 PCT/US2009/065359호에서 설명되며, 이는 본 명세서에서 그 전문이 인용 참조된다.
소스의 픽셀들을 조정함으로써 소스를 최적화하는 것을 수반하는 또 다른 소스 및 패터닝 디바이스 최적화 방법 및 시스템이, 동일 출원인의 "Source-Mask Optimization in Lithographic Apparatus"이라는 제목의 미국 특허 출원 공개공보 2010/0315614로 공개되고 2010년 6월 10일에 출원된 미국 특허 출원 12/813456에서 설명되며, 이는 본 명세서에서 그 전문이 인용 참조된다.
본 명세서에서는, IC의 제조에 있어서 실시예들의 특정 사용예에 대하여 언급되지만, 실시예들은 다수의 다른 가능한 적용예들을 갖는다는 것을 명확히 이해하여야 한다. 예를 들어, 이는 집적 광학 시스템, 자기 도메인 메모리용 안내 및 검출 패턴, 액정 디스플레이 패널, 박막 자기 헤드 등의 제조에 채택될 수 있다. 당업자라면, 이러한 대안적인 적용예와 관련하여, 본 명세서의 "레티클", "웨이퍼" 또는 "다이"라는 용어의 어떠한 사용도 각각 "마스크", "기판" 및 "타겟부"라는 좀 더 일반적인 용어와 교환가능한 것으로 간주되어야 한다는 것을 이해할 것이다.
본 명세서에서, "방사선" 및 "빔"이라는 용어는 (예를 들어, 365, 248, 193, 157 또는 126 nm의 파장을 갖는) 자외 방사선 및 EUV(예를 들어, 5 내지 20 nm 범위 내의 파장을 갖는 극자외 방사선)를 포함하는 모든 형태의 전자기 방사선을 포괄하는 데 사용된다.
본 명세서에서 사용되는 바와 같은 "최적화하는" 및 "최적화"라는 용어는 패터닝의 결과들 및/또는 공정들이 기판 상의 디자인 레이아웃들의 더 정확한 투영, 더 큰 공정 윈도우 등과 같은 더 바람직한 특성들을 갖도록 패터닝 공정에 수반되는 패터닝 공정 또는 장치를 조정하는 것을 의미한다.
또한, 리소그래피 장치는 2 이상의 기판 테이블(및/또는 2 이상의 패터닝 디바이스 테이블)을 갖는 형태로 구성될 수 있다. 이러한 "다수 스테이지" 디바이스에서는 추가 테이블들이 병행하여 사용될 수 있거나, 하나 이상의 테이블이 노광에 사용되고 있는 동안 하나 이상의 다른 테이블에서는 준비 작업 단계들이 수행될 수 있다. 트윈 스테이지(twin stage) 리소그래피 장치들이, 예를 들어 본 명세서에서 인용 참조되는 US 5,969,441에서 설명된다.
앞서 언급된 패터닝 디바이스는 디자인 레이아웃들을 포함한다. 디자인 레이아웃들은 CAD(computer-aided design) 프로그램들을 사용하여 생성될 수 있으며, 이 프로세스는 흔히 EDA(electronic design automation)라고 칭해진다. 대부분의 CAD 프로그램은 기능적인 디자인 레이아웃/패터닝 디바이스를 생성하기 위해 디자인 규칙들의 세트를 따른다. 이러한 규칙들은 처리 및 디자인 제한들에 의해 설정된다. 예를 들어, 디자인 규칙들은 회로 디바이스들 또는 라인들이 바람직하지 않은 방식으로 서로 상호작용하지 않을 것을 보장하기 위해, (게이트, 커패시터 등과 같은) 회로 디바이스들 또는 상호연결 라인들 사이의 공간 공차(space tolerance)를 정의한다. 디자인 규칙 제한들은 통상적으로 "임계 치수"(CD)라고도 칭해진다. 회로의 임계 치수는 라인 또는 홀의 최소폭, 또는 두 라인 또는 두 홀 간의 최소 간격으로서 정의될 수 있다. 따라서, CD는 디자인된 회로의 전체 크기 및 밀도를 결정한다. 집적 회로 제작의 목표들 중 하나는 원래 회로 디자인을 (패터닝 디바이스를 통해) 기판 상에 충실하게 재현(reproduce)하는 것이다.
본 명세서에서 채택된 패터닝 디바이스라는 용어는 기판의 타겟부에 생성될 패턴에 대응하여 입사하는 방사선 빔에 패터닝된 단면을 부여하는 데 사용될 수 있는 일반적인 패터닝 디바이스를 언급하는 것으로 폭넓게 해석될 수 있다; 또한, "광 밸브(light valve)"라는 용어가 이러한 맥락에서 사용될 수도 있다. 전형적인 마스크[투과형 또는 반사형; 바이너리(binary), 위상-시프팅, 하이브리드(hybrid) 등] 이외에, 여타의 이러한 패터닝 디바이스의 예시들로 다음을 포함한다:
- 프로그램가능한 거울 어레이. 이러한 디바이스의 일 예시는 점탄성 제어층 및 반사 표면을 갖는 매트릭스-어드레서블 표면(matrix-addressable surface)이다. 이러한 장치의 기본 원리는, (예를 들어) 반사 표면의 어드레싱된 영역들은 입사 방사선을 회절 방사선으로서 반사시키는 반면, 어드레싱되지 않은 영역들은 입사 방사선을 비회절 방사선으로서 반사시킨다는 것이다. 적절한 필터를 사용하면, 반사된 빔 중에서 비회절 방사선을 필터링하여 회절 방사선만이 남게 할 수 있다; 이러한 방식으로 매트릭스-어드레서블 표면의 어드레싱 패턴에 따라 빔이 패터닝되게 된다. 매트릭스 어드레싱은 적절한 전자 수단을 이용하여 수행될 수 있다. 이러한 거울 어레이들에 관한 더 많은 정보는, 예를 들어 미국 특허 5,296,891 및 5,523,193으로부터 얻을 수 있으며, 이들은 본 명세서에서 인용 참조된다.
- 프로그램가능한 LCD 어레이. 이러한 구성의 일 예시는 미국 특허 5,229,872에서 주어지며, 이는 본 명세서에서 인용 참조된다.
간략한 도입부로서, 도 1a는 리소그래피 장치를 나타낸다. 주요 구성요소들은 DUV 엑시머 레이저 소스, 또는 극자외선(EUV) 소스를 포함하는 다른 형태의 소스들일 수 있는 조명 소스(12); (시그마로서 표시된) 부분 간섭성(partial coherence)을 정의하고, 소스(12)로부터의 방사선을 성형하는 광학기(14, 16a 및 16b)를 포함할 수 있는 조명 광학기; 패터닝 디바이스(예를 들어, 마스크 또는 레티클)(18); 및 기판 평면(22) 상에 패터닝 디바이스 패턴의 이미지를 투영하는 투과 광학기(16c)이다. 투영 광학기의 퓨필 평면에서의 조정가능한 필터 또는 어퍼처(aperture: 20)가 기판 평면(22) 상에 부딪히는 빔 각도의 범위를 제한할 수 있으며, 이때 가능한 최대 각도는 투영 광학기의 개구수를 정의한다[NA = sin(Θmax)]. 본 명세서에서 사용되는 바와 같은 "소스" 및 "조명 소스"라는 용어는 조명 광학기를 포함할 수 있다. 예를 들어, 도 1b는 소스 컬렉터 모듈(2810) 및 조명 광학기(2820)를 포함하는 EUV 조명 소스를 나타낸다. 소스 컬렉터 모듈(2810)에서, EUV 방사선은 플라즈마에 의해 생성될 수 있다. 이후, EUV 방사선은 조명 광학기(2820)에 의해 성형되고, 패터닝 디바이스(2840)로 지향된다. 패터닝 디바이스(2840)와 조명 광학기(2820) 사이의 평면에 놓인 퓨필은 조명 퓨필이라고도 칭해질 수 있다. 조명 소스의 "성형"은 조명 퓨필에서의 세기 및/또는 위상 분포를 칭한다.
시스템의 최적화 공정에서, 시스템의 성능 지수(figure of merit)가 비용 함수로서 표현될 수 있다. 최적화 공정은 비용 함수를 최소화하는 시스템의 파라미터들(디자인 변수들)의 세트를 발견하는 공정으로 압축된다. 비용 함수는 최적화의 목표에 따라 여하한의 적절한 형태를 가질 수 있다. 예를 들어, 비용 함수는 시스템의 특정 특성들의 의도된 값들(예를 들어, 이상적인 값들)에 대한 이러한 특성들[평가 지점(evaluation point)]의 편차들의 가중 RMS(root mean square)일 수 있다; 또한, 비용 함수는 이 편차들의 최대값일 수도 있다. 본 명세서에서 "평가 지점"이라는 용어는 시스템의 여하한의 특성을 포함하는 것으로 폭넓게 해석되어야 한다. 시스템의 디자인 변수들은 시스템 구현의 실용성(practicality)들로 인해 상호의존적이고, 및/또는 유한한 범위로 한정될 수 있다. 리소그래피 장치의 경우, 제약은 흔히 패터닝 디바이스 제조가능 디자인 규칙들, 및/또는 조절가능한 범위들과 같은 하드웨어의 물리적 속성들 및 특성들과 관련되며, 평가 지점들은 기판 상의 레지스트 이미지에 대한 물리적 지점들, 및 도즈 및 포커스와 같은 비-물리적 특성들을 포함할 수 있다.
리소그래피 장치에서, 소스는 조명(즉, 방사선)을 제공하고; 투영 광학기는 패터닝 디바이스를 통해 기판 상으로 조명을 지향하고 성형한다. "투영 광학기"라는 용어는, 본 명세서에서 방사선 빔의 파면을 변경할 수 있는 여하한의 광학 구성요소를 포함하는 것으로 폭넓게 정의된다. 예를 들어, 투영 광학기는 구성요소들(14, 16a, 16b 및 16c) 중 적어도 일부를 포함할 수 있다. 에어리얼 이미지(AI)는 기판 상에서의 방사선 세기 분포이다. 기판 상의 레지스트 층이 노광되고, 그 안에 잠재적인 "레지스트 이미지"(RI)로서 에어리얼 이미지가 레지스트 층으로 전사된다. 레지스트 이미지(RI)는 레지스트 층에서 레지스트의 가용성의 공간 분포로서 정의될 수 있다. 에어리얼 이미지로부터 레지스트 이미지를 계산하기 위해 레지스트 모델이 사용될 수 있으며, 이 예시는 동일 출원인의 미국 특허 출원 12/315,849에서 찾아볼 수 있고, 이는 본 명세서에서 그 전문이 인용 참조된다. 레지스트 모델은 레지스트 층의 속성들(예를 들어, 노광, PEB 및 현상 시 일어나는 화학 공정들의 효과들)에만 관련된다. 리소그래피 장치의 광학적 속성들(예를 들어, 소스, 패터닝 디바이스 및 투영 광학기의 속성들)은 에어리얼 이미지를 좌우한다. 리소그래피 장치에서 사용되는 패터닝 디바이스는 바뀔 수 있기 때문에, 패터닝 디바이스의 광학적 속성들을, 적어도 소스 및 투영 광학기를 포함하는 리소그래피 장치의 나머지의 광학적 속성들과 분리하여 생각하는 것이 바람직하다.
리소그래피 장치에서 리소그래피를 시뮬레이션하는 흐름도가 도 1c에 예시된다. 소스 모델(31)이 소스의 광학적 특성들(방사선 세기 분포 및/또는 위상 분포를 포함함)을 나타낸다. 투영 광학기 모델(32)이 투영 광학기의 광학적 특성들(투영 광학기에 의해 야기되는 방사선 세기 분포 및/또는 위상 분포에 대한 변화들을 포함함)을 나타낸다. 투영 광학기 모델(32)은 다양한 인자들, 예를 들어 투영 광학기의 구성요소들의 가열, 투영 광학기의 구성요소들의 기계적 연결들에 의해 야기된 응력에 의해 야기되는 수차를 포함할 수 있다. 소스 모델(31) 및 투영 광학기 모델(32)은 TCC(transmission cross coefficient) 모델로 조합될 수 있다. 디자인 레이아웃 모델(33)이 패터닝 디바이스의 피처들의 일 구성을 나타내는 디자인 레이아웃의 광학적 특성들(주어진 디자인 레이아웃에 의해 야기되는 방사선 세기 분포 및/또는 위상 분포에 대한 변화들을 포함함)을 나타낸다. 소스 모델(31), 투영 광학기 모델(32) 및 디자인 레이아웃 모델(33)로부터 에어리얼 이미지(36)가 시뮬레이션될 수 있다. 레지스트 모델(37)을 이용하여 에어리얼 이미지(36)로부터 레지스트 이미지(38)가 시뮬레이션될 수 있다. 리소그래피의 시뮬레이션은, 예를 들어 레지스트 이미지 내의 윤곽 및 CD를 예측할 수 있다.
더 구체적으로, 소스 모델(31)은 NA-시그마(σ) 세팅들 및 여하한의 특정 조명 소스 형상(예를 들어, 환형, 쿼드러폴 및 다이폴 등과 같은 오프-액시스 방사선 소스들)을 포함하는(단, 이로 제한되지 않음) 소스의 광학적 특성들을 나타낼 수 있음을 유의한다. 투영 광학기 모델(32)은 수차, 왜곡, 굴절률, 물리적 크기, 물리적 치수, 흡수 등을 포함하는 투영 광학기의 광학적 특성들을 나타낼 수 있다. 또한, 디자인 레이아웃 모델(33)은, 예를 들어 본 명세서에서 그 전문이 인용 참조되는 미국 특허 7,587,704에서 설명되는 바와 같은 물리적 패터닝 디바이스의 물리적 속성들을 나타낼 수 있다. 시뮬레이션의 목적은, 예를 들어 이후 의도된 디자인과 비교될 수 있는 에지 배치 및 CD를 정확히 예측하는 것이다. 의도된 디자인은 일반적으로 전-OPC 디자인 레이아웃으로서 정의되며, 이는 GDSII 또는 OASIS와 같은 표준화된 디지털 파일 포맷 또는 다른 파일 포맷으로 제공될 수 있다.
이 디자인 레이아웃으로부터, 하나 이상의 부분이 식별될 수 있으며, 이는 "클립(clip)"이라고 칭해진다. 특정 실시예에서, 클립들의 세트가 추출되고, 이는 디자인 레이아웃 내의 복잡한 패턴들을 나타낸다(전형적으로, 약 50 내지 1000 개의 클립들이 사용되지만, 여하한 수의 클립들이 사용될 수 있음). 당업자라면 이해하는 바와 같이, 이 패턴들 또는 클립들은 디자인의 작은 부분들(즉, 회로들, 셀들 또는 패턴들)을 나타내며, 특히 클립들은 특정한 주의 및/또는 검증이 요구되는 작은 부분들을 나타낸다. 다시 말하면, 클립들은 경험에 의해(고객에 의해 제공된 클립들을 포함함), 시행착오에 의해, 또는 풀-칩 시뮬레이션 실행에 의해 임계 피처들이 식별되는 디자인 레이아웃의 부분들일 수 있거나, 디자인 레이아웃의 부분들과 유사할 수 있거나, 디자인 레이아웃의 부분들과 유사한 동작을 가질 수 있다. 클립들은 통상적으로 하나 이상의 테스트 패턴 또는 게이지 패턴(gauge pattern)을 포함한다.
클립들의 더 큰 초기 세트는 특정 이미지 최적화를 필요로 하는 디자인 레이아웃 내의 알려진 임계 피처 영역들에 기초하여 고객에 의해 선험적으로(a priori) 제공될 수 있다. 대안적으로, 또 다른 실시예에서 클립들의 더 큰 초기 세트는 임계 피처 영역들을 식별하는 어떤 종류의 자동화[예를 들어, 머신 비전(machine vision)] 또는 수동 알고리즘을 이용함으로써 전체 디자인 레이아웃으로부터 추출될 수 있다.
최적화 방법들의 예시들은, 예를 들어 2010년 10월 28일에 출원된 미국 특허 출원 12/914,946에서 찾아볼 수 있으며, 이는 본 명세서에서 그 전문이 인용 참조된다.
다수의 물리적 효과가 패터닝 공정에 부정적일 수 있다. 이러한 한 가지 효과는 패턴 시프트 오차로도 알려진 패턴 변위 오차(PDE)이다. 이 오차는 시뮬레이션된 또는 실제 이미지(예를 들어, 에어리얼 이미지, 레지스트 이미지 및 에칭된 이미지)의 의도된 위치로부터 패턴의 시프트의 측정이다. 때때로, 패턴 변위 오차는 패턴-독립적이며, 즉 오차는 패터닝 디바이스의 모든 패턴들에 대해 동일하다. 패턴-독립적 패턴 변위 오차는, 예를 들어 패터닝 디바이스 또는 기판을 시프트함으로써 보상 또는 보정하는 것이 비교적 쉽다. 때때로, 패턴-변위 오차는 패턴-의존적이며, 이는 그 보상 또는 보정을 더 어렵게 한다. 시프트는 가열 또는 기계적인 힘으로 인한 패터닝 디바이스의 비-균일한 왜곡과 같은 다양한 원인들에 의해 야기될 수 있다. 또한, 시프트에 대한 원인들은 리소그래피 장치의 구성, 예컨대 패터닝 디바이스의 패턴들의 유한 높이(즉, 3-D 효과), 패턴-의존적 입사각 또는 출사각(exit angle), 조명 퓨필의 상이한 위치들로부터 0차 회절 차수의 비-균일한 세기, 및 투영 광학기의 비-텔레센트리시티(non-telecentricity) 또는 왜곡을 포함할 수 있다. 특정 리소그래피 장치들에서, 패터닝 디바이스는 투과형 대신 반사형이다. 반사 패터닝 디바이스는 기판으로 전사될 패턴들을 형성하는 표면에 흡수재들을 가질 수 있다. 이러한 흡수재들은 유한(무시할 수 없는) 높이를 가질 수 있다. 반사 패터닝 디바이스에서 소스로부터의 방사선의 입사각은 0이 아닐 수 있다. 패터닝 디바이스 상의 일 위치에서의 입사각은 조명 퓨필의 상이한 부분들로부터 방사선에 대해 상이할 수 있다. 조명 퓨필의 동일한 부분으로부터 방사선에 대한 상이한 위치들에서의 입사각은 상이할 수 있다. 0이 아닌 입사각과 조합된 반사 패터닝 디바이스의 또 다른 결과는 소스로부터의 회절 차수의 세기의 불균형이다.
이러한 또 다른 효과는 최적 포커스 시프트이다. "최적 포커스 시프트"라는 용어는 패터닝 레이아웃의 하나의 피처의 최적 포커스가 또 다른 피처의 최적 포커스와 상이할 수 있음을 의미한다.
패터닝 공정 시 0이 아닌 입사각과 반사 패터닝 디바이스의 기여를 증명하기 위한 일 예시로서, 도 2a는 반사 패터닝 디바이스(2300)를 조명하는 다이폴 조명 퓨필(2200)의 일 예시를 개략적으로 나타낸다. 다이폴 조명 퓨필(2200)은 2 개의 폴(2210 및 2220)을 갖는다. 하나의 폴(2210)로부터의 방사선이 경로(2211)를 따라 패터닝 디바이스(2300)에 입사하고, 0 차수로 경로(2212)를 따라 회절한다. 다른 폴(2220)로부터의 방사선이 경로(2221)를 따라 패터닝 디바이스(2300)에 입사하고, 0의 차수로 경로(2222)를 따라 회절한다. 2 개의 폴로부터의 방사선의 입사각은 패터닝 디바이스(2300)의 동일 패턴(2310)에서 상이하다. 도 2b는 폴(2210)에 대한 패턴(2310)의 섀도우 폭(shadow width: 2311)을 나타낸다. 도 2c는 폴(2220)에 대한 패턴(2310)의 섀도우 폭(2312)을 나타낸다. 섀도우 폭(2311)은 이러한 폴들의 상이한 입사각으로 인해 섀도우 폭(2312)보다 크다. 섀도우 폭 내에서, 입사 방사선이 패턴(2310)에 의해 흡수된다. 그 결과, 투영 퓨필(2240)에서, 폴(2210)의 0차 회절(2215)은 폴(2220)의 0차 회절(2225)보다 낮은 세기[물결모양의 해칭(wiggly hatching)으로 도시됨]를 갖는다. 0차 회절들 간의 이러한 세기 차이는 PDE를 야기할 수 있다. 1차 회절들 간의 세기의 차이는 콘트라스트 손실을 야기할 수 있다.
PDE, 최적 포커스 시프트 및 콘트라스트 손실은 공정 윈도우를 감소시킴에 의해 패터닝 공정에 부정적인 영향을 줄 수 있다. 공정 윈도우는, 패터닝 공정이 "인 스펙(in spec)"－ 다양한 기준[예를 들어, 스루풋(throughput), 결함 가능성 등]이 만족됨 - 인 공정 윈도우 메트릭스(process window metrics)(예를 들어, EL 및 DOF)의 공간으로서 정의될 수 있다. 공정 윈도우의 감소는 기울기를 갖는 보썽 곡선에서 나타날 수 있다. 보썽 곡선(보썽 플롯이라고도 알려짐)은 일정한 도즈 하에서 포커스에 대한 특정 피처의 CD 의존성을 나타낸다. 기울기를 갖는 보썽 곡선은 곡선이 포커스의 값에 대해 비대칭임을 의미한다.
조명 소스의 형상(즉, 조명 퓨필의 세기 및/또는 위상 분포)은 PDE, 콘트라스트 손실 및 최적 포커스 시프트를 보상하는 데 사용될 수 있으며, 이에 의해 공정 윈도우가 확대된다. 도 3은 비균형 폴들(3110, 3120)을 갖는 다이폴 소스(3100)의 일 예시를 개략적으로 나타내며, 이때 폴(3110)의 세기는 폴(3120)의 세기보다 크다. 이 불균형은 0차 회절들 간의 세기 차이를 보상한다, 즉 0차 회절들이 동일한 세기를 갖게 하여, PDE를 보정한다. 또한, 이 불균형은 1차 회절들 간의 세기 차이에 의해 야기되는 콘트라스트 손실을 보상할 수 있다.
도 4a 내지 도 4c는 소스가 PDE에 영향을 준다는 것을 증명한다. 도 4a에 도시된 바와 같이, 이 증명을 위해 반사 패터닝 디바이스 상에 디자인 피처 및 2 개의 대칭 어시스트 피처들을 갖는 패터닝 디바이스가 사용된다. 도 4b는 패터닝 디바이스 상의 흡수재의 두께가 0이라고 가정한 대칭 다이폴 소스(4910)를 이용하여 시뮬레이션된 도 4a의 패터닝 디바이스의 에어리얼 이미지(실선), 및 흡수재의 0이 아닌 두께의 전자기 효과를 고려하여 시뮬레이션된 도 4a의 패터닝 디바이스의 에어리얼 이미지(점선)를 나타낸다. 도 4c는 패터닝 디바이스 상의 흡수재의 두께가 0이라고 가정한 비대칭 조명 퓨필(4920)을 이용하여 시뮬레이션된 도 4a의 패터닝 디바이스의 에어리얼 이미지(실선), 및 흡수재의 0이 아닌 두께의 전자기 효과를 고려하여 시뮬레이션된 도 4a의 패터닝 디바이스의 에어리얼 이미지(점선)를 나타낸다. 물결모양의 해치를 갖는 비대칭 조명 퓨필(4920)의 영역은 비-해치 영역들보다 낮은 세기를 갖는다. 비대칭 조명 퓨필(4920)은 패터닝 디바이스 상의 흡수재의 두께가 고려되는지 여부로부터 디자인 피처의 에어리얼 이미지들이 독립적이게 한다.
PDE를 감소시키기 위해 소스를 최적화하는 방법의 일 예시가 동일 출원인의 미국 특허 출원 61/955015에서 찾을 수 있으며, 이는 본 명세서에서 전문이 인용 참조된다.
어시스트 피처들은 콘트라스트 손실을 감소시킬 수 있지만, 이와 동시에 더 높은 PDE 및 최적 포커스 시프트를 야기할 수 있다. 일 실시예에 따르면, 어시스트 피처들의 위치, 개수, 형상, 투과도, 위상의 조정은 장점(예를 들어, 더 적은 콘트라스트 손실)을 유지하면서도, PDE 및 최적 포커스 시프트에 대한 그들의 기여를 감소시킬 수 있다. 도 5a, 도 5b, 도 5c 및 도 5d는 보썽 곡선들에 의해 나타내어진 어시스트 피처들의 효과를 나타낸다. 흡수재의 0이 아닌 두께의 전자기 효과를 고려한 시뮬레이션["정밀한 시뮬레이션(rigorous simulation)"]을 이용하여, 도 5a에서와 같이 여하한의 어시스트 피처들을 갖지 않는 디자인 피처(4410)에 대한 보썽 곡선들이 얻어지고, 도 5b에 나타낸 바와 같이 본질적으로 대칭이며(수직 축은 CD이고, 수평 축은 포커스임), 도 5c에서와 같이 어시스트 피처들(4411 및 4412)을 갖는 동일한 디자인 피처(4410)에 대한 보썽 곡선들이 얻어지고, 도 5d에 나타낸 바와 같은 기울기를 갖는다(수직 축은 CD이고, 수평 축은 포커스임). 어시스트 피처들에 의한 보썽 곡선들의 이러한 효과는 이론적으로 또한 실험적으로 모두 관찰되었다. 그러므로, (조명 퓨필에 나타나는 바와 같은) 소스, 어시스트 피처들, 또는 둘 모두를 최적화하는 것이, 반사 패터닝 디바이스들과 연계된 0이 아닌 입사각을 가짐에 따라 공정 윈도우의 확대에 의해 야기되는 부정적인 효과를 감소시키는 유용한 툴일 수 있다.
도 5e는 콘트라스트 손실에 관한 어시스트 피처들의 효과를 나타낸다. 도 5e의 패널들의 각각에서, 실선은 대칭 어시스트 피처들을 갖는 디자인 피처(64 nm 피치 라인들)의 에어리얼 이미지이고; 점선은 여하한의 어시스트 피처들을 갖지 않는 동일한 디자인 피처의 에어리얼 이미지이다. 상부의 3 개의 패널들은 대칭 다이폴 조명 퓨필의 조명 하의 에어리얼 이미지들을 나타낸다. 하부의 3 개의 패널들은 비대칭 다이폴 조명 퓨필의 조명 하의 에어리얼 이미지들을 나타낸다. 어시스트 피처의 존재는 다수의 디포커스 값(defocus value)에서 NILS 값들을 증가시킨다. 더 높은 NILS 값들은 더 낮은 콘트라스트 손실을 나타낸다.
도 6a 내지 도 6e는 (PDE 및 최적 포커스 시프트를 나타내는) 보썽 곡선들의 기울기의 근본 원인이 반사 패터닝 디바이스 그리고 패터닝 디바이스 상의 방사선의 0이 아닌 입사각을 포함함을 예시한다. 도 6a는 도 6b 내지 도 6e의 계산에 사용되는 소스가 대칭 다이폴 소스임을 나타낸다. 도 6b는 디자인 피처(5120) 및 대칭으로 위치된 2 개의 어시스트 피처들(5110)을 갖는 투과 패터닝 디바이스를 개략적으로 나타낸다. 도 6d는 디자인 피처(5220) 및 대칭으로 위치된 2 개의 어시스트 피처들(5210)을 갖는 반사 패터닝 디바이스를 개략적으로 나타낸다. 도 6c는 도 6b의 패터닝 디바이스 상의 흡수재(5130)의 두께가 0이라고 가정하고 시뮬레이션된 도 6b의 패터닝 디바이스의 에어리얼 이미지(실선), 및 흡수재(5130)의 0이 아닌 두께의 전자기 효과를 고려하여 시뮬레이션된 도 6b의 패터닝 디바이스의 에어리얼 이미지(점선)를 나타낸다. 도 6c는 시뮬레이션 시 흡수재(5130)의 0이 아닌 두께의 전자기 효과가 고려되는지 여부와 관계없이 디자인 피처(5110)의 에어리얼 이미지의 위치가 동일하게 유지됨을, 즉 PDE가 존재하지 않음을 나타낸다. 대조적으로, 도 6e는 흡수재(5230)의 두께가 0이라고 가정하고 시뮬레이션된 도 6d의 패터닝 디바이스의 에어리얼 이미지(실선), 및 흡수재(5230)의 두께를 고려하여 시뮬레이션된 도 6d의 패터닝 디바이스의 에어리얼 이미지(점선)를 나타낸다. 도 6e는 시뮬레이션 시 흡수재(5230)의 0이 아닌 두께의 전자기 효과가 고려되는지 여부에 따라 디자인 피처(5220)의 에어리얼 이미지의 위치가 달라짐을 나타낸다.
도 7a 내지 도 7d는 어시스트 피처들이 0차 회절과 고차 회절 간에 위상 시프트를 야기할 수 있기 때문에 어시스트 피처들이 보썽 곡선들의 대칭에 영향을 줄 수 있음을 나타낸다. 2 개의 대칭 어시스트 피처들과 디자인 피처를 갖는 도 7a에 도시된 패턴의 도 7b 및 도 7c에서, 보썽 곡선들(수직 축은 CD이고, 수평 축은 포커스임)은 패터닝 디바이스 상의 흡수재의 두께가 0이라고 가정한 시뮬레이션에 의해 얻어진다. 도 7b의 보썽 곡선에 대한 시뮬레이션은 0차 회절과 고차 회절 간에 위상 시프트가 존재하지 않는 상태 하에 있다. 도 7c의 보썽 곡선에 대한 시뮬레이션은 0차 회절과 고차 회절 간에 30°의 위상 시프트가 존재하는 상태 하에 있다(30°의 위상 시프트는 시뮬레이션에 인위적으로 추가됨). 도 7c의 보썽 곡선들은 도 5d의 보썽 곡선들과 매우 유사하다(패터닝 디바이스 상의 흡수재의 0이 아닌 두께의 전자기 효과를 고려하여 시뮬레이션된 보썽 곡선들은 0차 회절과 1차 회절 간에 위상 시프트가 존재하지 않는 상태 하에 있다). 이 유사성은, 어시스트 피처들이 보썽 곡선들의 대칭에 영향을 줄 수 있는 원인이, 어시스트 피처들이 0차 회절과 고차 회절 간에 위상 시프트를 야기하는 것에 있음을 암시한다. 도 7d(수직 축은 도즈이고, 수평 축은 포커스임)는 도 7a의 패턴의 최적 포커스가 보썽 곡선들의 기울기에 의존함을 나타낸다.
도 8(수직 축은 도즈이고, 수평 축은 포커스임)은 어시스트 피처들의 형상들 및 위치들이 보썽 곡선들의 기울기에 영향을 준다는 것을 나타낸다. 동일한 디자인 피처 및 4 개의 상이한 세트의 어시스트 피처들을 갖는 4 개의 패턴들의 보썽 곡선들이 대칭 다이폴 소스를 이용하여 시뮬레이션된다. 4 개의 세트의 어시스트 피처들은, 좌측으로부터 우측으로: 어시스트 피처 없음, 동일한 형상을 갖는 대칭으로 위치된 2 개의 어시스트 피처들, 동일한 형상을 갖는 비대칭으로 위치된 2 개의 어시스트 피처들, 및 상이한 형상을 갖고 비대칭으로 위치된 2 개의 어시스트 피처들이다. 이 특정한 예시에서, 둘 모두가 상이한 형상을 갖고 비대칭으로 위치된 어시스트 피처들이 가장 대칭적인 보썽 곡선들을 유도하며, 가장 크고 대칭으로 위치된 공정 윈도우를 유도한다.
도 9a는 비대칭 어시스트 피처들 및 비대칭 소스의 보썽 곡선들에 관한 조합된 효과를 나타낸다. 둘 모두가 상이한 형상을 갖고 비대칭으로 위치된 2 개의 어시스트 피처들을 갖는 디자인 피처의 보썽 곡선들이 각각 대칭 소스(좌측) 및 비대칭 소스(우측)를 이용하여 시뮬레이션된다. 비대칭 소스는 더 큰 공정 윈도우를 유도한다. 도 9b는 비대칭 어시스트 피처들의 최적 포커스 시프트에 관한 효과를 나타낸다. 2 개의 상이한 패턴들에 대한 최적 포커스들(즉, 공정 윈도우들의 중심들)이 비대칭 소스 및 대칭 어시스트 피처들(좌측)을 이용하여 시뮬레이션되고, 비대칭 소스 및 비대칭 어시스트 피처들(우측)을 이용하여 시뮬레이션된다. 비대칭 어시스트 피처들은 더 작은 최적 포커스 시프트(즉, 2 개의 상이한 패턴들에 대한 공정 윈도우들의 더 많은 오버랩)를 유도한다.
보썽 곡선들의 기울기에 영향을 주기 위해 사용될 수 있는 어시스트 피처들의 형상은 다양한 폭을 갖는 바아들로 제한되지 않는다. 도 10은 적합할 수 있는 상이한 위치, 형상, 개수, 투과도 및 위상을 갖는 수 개의 어시스트 피처 구성들을 나타낸다. 예를 들어, 어시스트 피처들이 반드시 직사각형일 필요는 없다. 이들은 필요에 따라 여하한의 복잡한 형상을 가질 수 있다. 특정한 일 예시는 소위 하프톤(halftone) 어시스트 피처들이며, 이들은 본질적으로 유한 폭을 갖는 점선 라인이다(도 10의 가장 우측의 예시). 또 다른 예시는 위상-시프팅 어시스트 피처들이다.
지금까지, 설명은 소스, 어시스트 피처들의 형상, 어시스트 피처들의 위치, 어시스트 피처들의 개수, 또는 앞서 언급된 것으로부터 선택된 조합이 보썽 곡선들의 기울기에 영향을 주기 위해, 즉 PDE, 콘트라스트 손실, 최적 포커스 시프트 및 공정 윈도우에 영향을 주기 위해 사용될 수 있음을 나타내었다. 디자인 레이아웃은 초기에 어시스트 피처들을 포함하지 않을 수 있는데, 이는 그들의 위치 및 형상이 디자인 레이아웃을 이미징하는 데 사용될 특정 리소그래피 장치 및 공정에 의존할 수 있기 때문이다. 어시스트 피처들이 디자인 레이아웃 내로 추가될 수 있다. 어시스트 피처들의 초기 위치 및 형상은 규칙들의 세트에 의해 결정될 수 있다. 이 규칙들은 다수의 인자들, 예컨대 디자인 레이아웃의 특성, 리소그래피 장치 및 공정의 특성 등에 기초하여 초기 위치 및 형상을 지정할 수 있다. 어시스트 피처들의 초기 위치 및 형상이 결정되면, 이들은 더 조정되거나 최적화될 수 있다.
도 11a는 어시스트 피처들의 특성(예를 들어, 형상, 개수, 위치, 투과도, 위상, 에지의 쌍에 대한 상대 위치, 쌍의 에지들 간의 중심 라인에 대한 상대 위치, 또는 디자인 레이아웃 상의 여하한의 기준점에 대한 상대 위치)을 결정하는 방법에 대한 흐름도이다. 위치들은 디자인 피처에 대한 상대 위치들(예를 들어, 에지들의 쌍 중 하나의 에지에 대한 거리)일 수 있다. 형상들은 어시스트 피처들의 폭일 수 있다. 선택적인 단계 1160에서, 소스가 조정되며, 이에 따라 패턴 시프트, 콘트라스트 손실, 및/또는 보썽 곡선들의 기울기가 감소된다. 단계 1170에서, 어시스트 피처들을 나타내는 데이터 구조체 또는 어시스트 피처들의 특성이 하나 이상의 규칙을 이용하여 결정된다. 선택적인 단계 1175에서, 어시스트 피처들을 나타내는 데이터 구조체의 어시스트 피처들의 특성이 모델을 이용하여 조정될 수 있다. 예를 들어, 어시스트 피처들은 하나 이상의 디자인 피처, 패터닝 공정의 하나의 파라미터(예를 들어, 포커스, 도즈, 마스크 바이어스), 리소그래피 장치의 하나 이상의 파라미터, 또는 앞서 언급된 것으로부터 선택된 조합으로 공동-최적화될 수 있다. 이 모델-기반 조정은 패터닝 공정에 따라 디자인 및 어시스트 피처들에 의해 생성되는 이미지를 시뮬레이션하는 단계, 및 이미지의 편차를 나타내는 비용 함수를 연산하는 단계를 포함할 수 있다. 선택적인 단계 1180에서, 결정된 특성들을 갖는 어시스트 피처들이 패터닝 디바이스 상에 놓인다; 또는 어시스트 피처들을 나타내는 데이터 구조체가 디자인 레이아웃의 일부분을 나타내는 데이터 구조체 내로 놓인다. 패터닝 디바이스는 어시스트 피처들을 나타내는 데이터 구조체를 나타내도록 구성되거나 제조될 수 있다. 어시스트 피처들은 에지들의 쌍 사이에 놓일 수 있다. 어시스트 피처들은 에지들의 쌍에 대해 비대칭일 수 있다(예를 들어, 상이한 폭, 에지들에 대한 거리, 상이한 형상, 상이한 투과도, 상이한 위상, 또는 앞서 언급된 것으로부터 선택된 조합을 가짐). 또한, 제조성(manufacturability)의 요건을 충족시키기 위해 어시스트 피처들이 조정될 수 있다. 예를 들어, 도 13의 어시스트 피처들(1350, 1360 및 1370)이 다소 짧아질 수 있다.
도 11b는 도 11a의 단계 1170의 구현을 위한 흐름도이다. 규칙들(1240)은 다수의 파라미터를 이용하여 어시스트 피처들의 특성들(1250)을 결정할 수 있다. 예를 들어, 이러한 파라미터들은 디자인 레이아웃 내의 디자인 피처들의 에지들의 쌍들의 간격(1210), 디자인 레이아웃으로부터의 디자인 피처들의 에지들의 쌍들의 방위(1220), 및 가능하게는 디자인 피처들의 슬릿 위치, 디자인 피처들의 크기, 디자인 피처들의 위치 등과 같은 다른 파라미터들(1230)을 포함할 수 있다. 예를 들어, 규칙들(1240)은 에지들의 쌍 사이의 간격에 기초하여 에지들의 쌍의 하나와 어시스트 피처들 간의 거리를 결정할 수 있다. 디자인 피처의 "슬릿 위치"는 리소그래피 장치의 슬릿의 위치를 의미하며, 이때 그 위치로부터의 광이 기판에 디자인 피처를 이미징한다. 본 명세서에서 사용되는 바와 같은 "에지들의 쌍"이라는 용어는 평행한 디자인 레이아웃 내의 디자인 피처들의 에지들의 2 개의 부분들이 동일한 길이를 가지며, 이들을 연결하며 이들에 수직한 여하한의 직선 라인이 디자인 레이아웃의 여하한의 디자인 피처의 여하한의 다른 에지들을 가로지르지(pass) 않음을 의미한다.
도 11c는 "에지들의 쌍"이라는 용어를 설명하기 위한 일 예시를 나타낸다. 도 11c에는, 4 개의 디자인 피처들(실선 박스들)이 도시되어 있다. 점선 박스들(1110 및 1120)은 각각 에지들의 쌍을 에워싼다. 에지(1130 및 1140)는, 에지들(1130 및 1140)을 연결하는 직선 라인(1150)이 존재하고, 이에 수직하여 또 다른 피처들을 가로지르기 때문에, 에지들의 쌍이 아니다. 에지들의 쌍의 에지들은 여하한의 방향을 따라 연장될 수 있다. 에지들의 쌍의 에지들은 상기의 정의가 충족되기만 한다면 동일한 디자인 피처의 에지들일 수 있다.
단계 1170에서 규칙-기반의 결정을 따르는 어시스트 피처들을 나타내는 데이터 구조체의 어시스트 피처들의 특성의 모델-기반 조정은 패터닝 공정을 더 개선할 수 있으며, 어시스트 피처들을 나타내는 데이터 구조체의 어시스트 피처들의 특성의 전체 모델-기반 결정보다 연산적으로 비용이 덜 들 수 있다. 바로 이 모델이 단계 1170에서 규칙-기반 결정의 결과들을 취할 수 있으며, 모델에 이러한 결과들의 적용은 어시스트 피처들을 나타내는 데이터 구조체의 어시스트 피처들의 하나 이상의 특성(예를 들어, 위치의 조정, 폭 또는 둘 모두)의 조정에 도달할 수 있다. 추가적으로 또는 대안적으로, 모델은 단계 1170에서 규칙-기반의 결정의 결과들을 취할 수 있으며, 모델에 이러한 결과들의 적용은 처리 파라미터의 원하는 값에 더 가까운 처리 파라미터의 값에 대해 패터닝 공정의 하나 이상의 처리 파라미터의 조정에 도달할 수 있다(예를 들어, 하나 이상의 어시스트 피처들의 하나 이상의 특성이 모델과 함께 사용된다).
예를 들어, 규칙-기반으로 결정된 어시스트 피처들은 하나 이상의 디자인 피처, 패터닝 공정의 하나 이상의 파라미터(예를 들어, 포커스, 도즈, 마스크 바이어스), 리소그래피 장치의 하나 이상의 파라미터, 또는 앞서 언급된 것으로부터 선택된 조합으로 공동-최적화(co-optimize)될 수 있다. 또 다른 예시에서, 패터닝 공정의 하나 이상의 파라미터(예를 들어, 포커스, 도즈, 마스크 바이어스 등)는 규칙-기반으로 결정된 어시스트 피처들, 하나 이상의 디자인 피처, 리소그래피 장치의 하나 이상의 파라미터(예를 들어, 공동-최적화된 패터닝 공정 파라미터가 도즈, 포커스 등을 포함하는 경우 마스크 바이어스), 또는 앞서 언급된 것으로부터 선택된 조합으로 공동-최적화될 수 있다. 이 모델-기반의 조정은 디자인 및 어시스트 피처들에 의해 패터닝 공정으로 생성된 이미지를 시뮬레이션하는 단계, 및 예를 들어 이미지의 편차를 나타내는 비용 함수를 연산하는 단계를 포함할 수 있다. 비용 함수는 도즈 변동, 초점심도(예를 들어, 최대화), MEEF(예를 들어, 최소화), MEEF 범위(예를 들어, 최소화), 및/또는 에지 배치 오차(EPE)와 같은 파라미터들 중 하나 또는 조합의 최소화/최대화에 초점을 맞출 수 있다. 일 예시에서, 비용 함수는 하나 이상의 페널티(penalty), 예컨대 명암 전이 페널티(dark to bright transition penalty), 조명 소스 사양(예를 들어, 각도/공간 세기 분포 등에 대한 한계) 페널티, 의도하지 않은 패턴 피처 프린팅 페널티, 의도하지 않은 어시스트 피처 프린팅 페널티, 및/또는 어시스트 피처 제조성 페널티를 가질 수 있다. 예를 들어, 비용 함수는 디포커스, 도즈 및 패터닝 디바이스 CD에 의해 결정된 공정 변동 대역 내에서 EPE를 최소화할 수 있다.
표 1은 이 추가 모델-기반 조정에 의한 개선을 증명하는 일 예시를 나타낸다. 표 1의 데이터에 나타난 바와 같이, 단계 1175는 MEEF를 감소시키고, 단계 1170에서 결정된 바와 같은 어시스트 피처들에 의해 얻어진 것들로부터 초점심도를 증가시킨다.
표 1
Figure 112017042127873-pct00001
MEEF 또는 마스크 오차 향상 인자(Mask Error Enhancement Factor)는 디자인 레이아웃 상의 패턴의 변화들과 기판 상으로 이미징된 대응 패턴의 변화들 간의 관계를 설명한다. MEEF는
Figure 112017042127873-pct00002
으로서 수학적으로 표시될 수 있으며, 여기서 M은 리소그래피 장치의 감소 비이다.
도 12는 규칙들(1240)의 일 예시를 나타낸다. 어시스트 피처들의 특성은 복수의 빈(bin)(1260-1, 1260-2,..., 1260-n) 중 하나 내로 에지들의 쌍의 간격(1210)을 비닝(binning)함으로써 결정될 수 있다. 각각의 빈은 어시스트 피처들의 특성을 결정하기 위한 개별 규칙을 갖는다. 그러므로, 특성들(1270-1, 1270-2,..., 1270-n)은 간격을 비닝한 결과에 따라 결정된다. 일 예시에서, 3 개의 빈들(0, HCSl], (HCSl, HCS2], 및 (HCS2, ∞)이 존재한다. 간격(1210)이 (0, HCSl]의 빈에 속하는 경우, 어시스트 피처가 디자인 레이아웃에 놓이지 않고; 간격(1210)이 (HCSl, HCS2]의 빈에 속하는 경우, 하나의 어시스트 피처가 에지들의 쌍 사이에 놓이며; 간격(1210)이 (HCS2, ∞)의 빈에 속하는 경우, 2 개의 어시스트 피처들이 에지들의 쌍 사이에 놓인다. HCSl 및 HCS2는 2 개의 양의 값들이며, HCS2는 HCSl보다 크다. 간격(1210)을 비닝하는 것은 단지 일 예시이며, 어시스트 피처들의 특성들을 결정하는 유일한 방법은 아니다.
도 13은 도 12의 예시의 작업들을 더 설명하기 위해 3 개의 디자인 피처들(1310, 1320 및 1330)의 일 예시를 나타낸다. 에지들의 2 개의 쌍이 존재한다. 디자인 피처(1310)의 에지(1310A) 및 디자인 피처(1320)의 에지(1320A)는 하나의 쌍을 구성한다. 디자인 피처(1310)의 에지(1310B) 및 디자인 피처(1330)의 에지(1330B)는 또 다른 쌍을 구성한다. 에지들(1310A 및 1320A)의 쌍의 간격은 (HCSl, HCS2]의 빈에 속하고; 에지들(1310B 및 1330B)의 쌍의 간격은 (HCS2, ∞)의 빈에 속한다. 그러므로, 규칙들은 하나의 어시스트 피처(1350)가 에지들(1310A 및 1320A) 사이에 놓이고, 2 개의 어시스트 피처들(1360 및 1370)이 에지들(1310B 및 1330B) 사이에 놓이도록 결정한다.
도 14a는 어시스트 피처들의 특성(예를 들어, 형상, 개수, 위치, 투과도, 위상, 에지의 쌍에 대한 상대 위치, 쌍의 에지들 간의 중심 라인에 대한 상대 위치, 또는 디자인 레이아웃 상의 여하한의 기준점에 대한 상대 위치)을 조정하는 방법에 대한 흐름도이다. 선택적인 단계 1460에서, 소스가 조정되며, 이에 따라 패턴 시프트, 콘트라스트 손실, 및/또는 보썽 곡선들의 기울기가 감소된다. 선택적인 단계 1470에서, 어시스트 피처들을 나타내는 데이터 구조체 또는 어시스트 피처들의 특성이 하나 이상의 제 1 규칙을 이용하여 결정된다. 단계 1480에서, 어시스트 피처들을 나타내는 데이터 구조체 또는 어시스트 피처들의 특성이 하나 이상의 제 2 규칙을 이용하여 결정된다. 선택적인 단계 1485에서, 어시스트 피처들을 나타내는 데이터 구조체의 어시스트 피처들의 특성이 모델을 이용하여 조정될 수 있다. 예를 들어, 어시스트 피처들은 하나 이상의 디자인 피처, 패터닝 공정의 하나의 파라미터(예를 들어, 포커스, 도즈, 마스크 바이어스), 리소그래피 장치의 하나 이상의 파라미터, 또는 앞서 언급된 것으로부터 선택된 조합으로 공동-최적화될 수 있다. 이 모델-기반 조정은 패터닝 공정으로 디자인 및 어시스트 피처들에 의해 생성되는 이미지를 시뮬레이션하는 단계, 및 이미지의 편차를 나타내는 비용 함수를 연산하는 단계를 포함할 수 있다. 선택적인 단계 1490에서, 조정된 특성들을 갖는 어시스트 피처들이 패터닝 디바이스 상에 놓인다; 또는 어시스트 피처들을 나타내는 데이터 구조체가 디자인 레이아웃의 일부분을 나타내는 데이터 구조체 내로 놓인다. 패터닝 디바이스는 어시스트 피처들을 나타내는 데이터 구조체를 나타내도록 구성되거나 제조될 수 있다. 제 1 규칙들은 어시스트 피처들이 에지들의 쌍에 대칭으로 놓이도록 어시스트 피처들의 특정을 결정할 수 있다. 제 2 규칙들은 보썽 곡선 기울기를 감소시키도록 어시스트 피처들을 조정할 수 있으며, 그 결과로 어시스트 피처들이 에지들의 쌍에 대칭적이지 않게 될 수 있다. 어시스트 피처들은 에지들의 쌍에 대해 비대칭일 수 있다(예를 들어, 상이한 폭, 에지들에 대한 거리, 상이한 형상, 상이한 투과도, 상이한 위상, 또는 앞서 언급된 것으로부터 선택된 조합을 가짐). 또한, 제조성의 요건을 충족시키기 위해 어시스트 피처들이 조정될 수 있다. 예를 들어, 도 16의 어시스트 피처들(1650, 1660 및 1670)이 다소 짧아질 수 있다.
도 14b는 도 14a의 단계 1480의 구현을 위한 흐름도이다. 제 2 규칙들(1440)은 다수의 파라미터를 이용하여 어시스트 피처들의 특성들(1450)에 대한 조정(1445)을 결정할 수 있다. 예를 들어, 이러한 파라미터들은 디자인 레이아웃 내의 디자인 피처들의 에지들의 쌍들의 간격(1410), 디자인 레이아웃으로부터의 디자인 피처들의 에지들의 쌍들의 방위(1420), 및 가능하게는 디자인 피처들의 슬릿 위치, 디자인 피처들의 크기, 디자인 피처들의 위치 등과 같은 다른 파라미터들(1430)을 포함할 수 있다. 예를 들어, 제 2 규칙들(1440)은 에지들의 쌍 사이의 간격에 기초하여 에지들의 쌍의 하나와 어시스트 피처들 간의 거리를 조정할 수 있다.
도 15는 제 2 규칙들(1440)의 일 예시를 나타낸다. 어시스트 피처들의 특성은 복수의 빈(1560-1, 1560-2,..., 1560-n) 중 하나 내로 에지들의 쌍의 간격(1410)을 비닝함으로써 결정될 수 있다. 각각의 빈은 어시스트 피처들의 특성에 대한 조정을 결정하기 위한 개별 규칙을 갖는다. 그러므로, 조정들(1570-1, 1570-2,..., 1570-n)은 간격을 비닝한 결과에 따라 결정된다. 일 예시에서, 3 개의 빈들(0, HCSl], (HCSl, HCS2], 및 (HCS2, ∞)이 존재한다. 간격(1410)이 (0, HCSl]의 빈에 속하는 경우, 조정이 필수적이지 않고; 간격(1410)이 (HCSl, HCS2]의 빈에 속하는 경우, 하나의 어시스트 피처가 쌍 중 하나의 에지 쪽으로 시프트되며; 간격(1410)이 (HCS2, ∞)의 빈에 속하는 경우, 2 개의 어시스트 피처들이 에지들의 쌍에 대 독립적으로 시프트된다. HCSl 및 HCS2는 2 개의 양의 값들이며, HCS2는 HCSl보다 크다. 간격(1410)을 비닝하는 것은 단지 일 예시이며, 어시스트 피처들의 특성들을 결정하는 유일한 방법은 아니다.
도 16은 도 15의 예시의 작업들을 더 설명하기 위해 3 개의 디자인 피처들(1610, 1620 및 1630)의 일 예시를 나타낸다. 에지들의 2 개의 쌍이 존재한다. 디자인 피처(1610)의 에지(1610A) 및 디자인 피처(1620)의 에지(1620A)는 하나의 쌍을 구성한다. 디자인 피처(1610)의 에지(1610B) 및 디자인 피처(1630)의 에지(1630B)는 또 다른 쌍을 구성한다. 제 1 규칙들은 단일 어시스트 피처(1650)를 에지들(1610A 및 1620A) 사이에(예를 들어, 이로부터 등거리에) 대칭으로 놓이게 하고, 2 개의 어시스트 피처들(1660 및 1670)을 에지들(1610B 및 1630B) 사이에(예를 들어, 이로부터 등거리에) 대칭으로 놓이게 한다. 에지들(1610A 및 1620A)의 쌍의 간격은 (HCSl, HCS2]의 빈에 속하고; 에지들(1610B 및 1630B)의 쌍의 간격은 (HCS2, ∞)의 빈에 속한다. 그러므로, 제 2 규칙들은 어시스트 피처(1650)를 디자인 피처(1610) 쪽으로 시프트함으로써 어시스트 피처(1650)를 조정하고, 어시스트 피처(1660 및 1670) 둘 모두를 디자인 피처(1610) 쪽으로 하지만 상이한 양만큼 시프트함으로써 어시스트 피처들(1660 및 1670)을 조정한다. 조정 후, 어시스트 피처들(1650, 1660 및 1670)은 더 이상 대칭으로 위치되지 않는다.
도 17은 디자인 레이아웃의 예시적인 클립을 나타낸다. 도 18의 박스 위스커 플롯(box whisker plot)은 도 11a, 도 11b 및 도 12에 설명된 방법의 효과를 증명한다. 구체적으로, 도 18은 도 17의 클립의 최적 포커스 시프트의 분포를 나타낸다. 컬럼 A는 도 17의 클립에 어떠한 어시스트 피처들도 배치되지 않은 분포를 나타낸다. 컬럼 B는 도 17의 클립에 대칭 어시스트 피처들이 배치된 분포를 나타낸다. 컬럼 C는 도 11a, 도 11b 및 도 12에 설명된 방법에 따라 도 17의 클립에 어시스트 피처들이 배치된 분포를 나타낸다. 수직 축은 최적 포커스 시프트(단위 nm)이다. 각 컬럼의 바아들은 도 17의 클립 내의 디자인 피처들 간의 최적 포커스 시프트의 최대 및 최소 값들이다. 각 컬럼의 박스는 도 17의 클립 내의 디자인 피처들의 최적 포커스 시프트의 값들의 표준 편차를 나타낸다. 각 컬럼의 박스 내의 라인은 도 17의 클립 내의 디자인 피처들의 최적 포커스 시프트의 값들의 중간값이다. 도 11a, 도 11b 및 도 12에 설명된 방법은 가장 작은 제 1 내지 제 3 사분위수 범위(quartile range)에 의해 나타나는 바와 같이 최적의 결과를 이끌어낸다.
본 명세서에 설명된 규칙들은 데이터베이스 또느 테이블 내로 체계화(organize)될 수 있다. 예를 들어, 규칙들은 파라미터(예를 들어, 디자인 피처의 슬릿 위치)의 복수의 이산 값들에서 어시스트 피처의 특성의 값들을 결정할 수 있다. 파라미터의 실제 값이 이 이산 값들 중 하나와 정확히 맞지 않는 경우, 어시스트 피처의 특성은 보간(interpolation) 또는 외삽(extrapolation)에 의해 얻어질 수 있다.
도 19는 본 명세서에 개시된 최적화 방법들 및 흐름들을 구현하는 데 도움을 줄 수 있는 컴퓨터 시스템(100)을 나타내는 블록도이다. 컴퓨터 시스템(100)은 정보를 전달하는 버스(102) 또는 다른 통신 기구, 및 정보를 처리하는 버스(102)와 커플링된 프로세서(104)[또는 다중 프로세서들(104 및 105)]를 포함한다. 또한, 컴퓨터 시스템(100)은 프로세서(104)에 의해 실행될 정보 및 명령어들을 저장하는 RAM(random access memory) 또는 다른 동적 저장 디바이스와 같은, 버스(102)에 커플링된 주 메모리(106)를 포함한다. 또한, 주 메모리(106)는 프로세서(104)에 의해 실행될 명령어들의 실행 시 임시 변수(temporary variable) 또는 다른 매개 정보(intermediate information)를 저장하는 데 사용될 수도 있다. 또한, 컴퓨터 시스템(100)은 프로세서(104)에 대한 정적 정보 및 명령어들을 저장하는 버스(102)에 커플링된 ROM(read only memory: 108) 또는 다른 정적 저장 디바이스를 포함한다. 정보 및 명령어들을 저장하는 자기 디스크 또는 광학 디스크와 같은 저장 디바이스(110)가 제공되며 버스(102)에 커플링된다.
컴퓨터 시스템(100)은 버스(102)를 통해, 컴퓨터 사용자에게 정보를 디스플레이하는 CRT(cathode ray tube) 또는 평판(flat panel) 또는 터치 패널 디스플레이(touch panel display)와 같은 디스플레이(112)에 커플링될 수 있다. 영숫자 및 다른 키들을 포함하는 입력 디바이스(114)는 정보 및 명령 선택(command selection)을 프로세서(104)로 전달하기 위해 버스(102)에 커플링된다. 또 다른 형태의 사용자 입력 디바이스는 방향 정보 및 명령 선택을 프로세서(104)로 전달하고, 디스플레이(112) 상의 커서의 움직임을 제어하는 마우스, 트랙볼(trackball) 또는 커서 방향키들과 같은 커서 제어부(cursor control: 116)이다. 이 입력 디바이스는, 통상적으로 디바이스로 하여금 평면에서의 위치들을 명시하게 하는 2 개의 축인 제 1 축(예를 들어, x) 및 제 2 축(예를 들어, y)에서 2 자유도를 갖는다. 또한, 입력 디바이스로서 터치 패널(스크린) 디스플레이가 사용될 수도 있다.
일 실시예에 따르면, 주 메모리(106)에 포함된 하나 이상의 명령어의 하나 이상의 시퀀스를 실행하는 프로세서(104)에 응답하여 컴퓨터 시스템(100)에 의해 최적화 공정의 부분들이 수행될 수 있다. 이러한 명령어들은 저장 디바이스(110)와 같은 또 다른 컴퓨터-판독가능한 매체로부터 주 메모리(106)로 읽혀질 수 있다. 주 메모리(106)에 포함된 명령어들의 시퀀스들의 실행은, 프로세서(104)가 본 명세서에 설명된 공정 단계들을 수행하게 한다. 또한, 주 메모리(106)에 포함된 명령어들의 시퀀스들을 실행하기 위해 다중 처리 구성(multi-processing arrangement)의 하나 이상의 프로세서가 채택될 수도 있다. 대안적인 실시예들에서, 하드웨어에 내장된 회로(hard-wired circuitry)가 소프트웨어 명령어들과 조합하거나 그를 대신하여 사용될 수 있다. 따라서, 실시예들은 하드웨어 회로와 소프트웨어의 여하한의 특정 조합으로 제한되지 않는다.
본 명세서에서 사용된 "컴퓨터-판독가능한 매체"라는 용어는 실행을 위해 프로세서(104)에 명령어를 제공하는 데 관여하는 여하한의 매체를 칭한다. 이러한 매체는 비휘발성 매체(non-volatile media), 휘발성 매체 및 전송 매체를 포함하는 다수의 형태를 취할 수 있으며, 이로 제한되지는 않는다. 비휘발성 매체는, 예를 들어 저장 디바이스(110)와 같은 광학 또는 자기 디스크를 포함한다. 휘발성 매체는 주 메모리(106)와 같은 동적 메모리를 포함한다. 휘발성 및 비-휘발성 매체는 비-일시적 매체로서 간주될 수 있다. 전송 매체는 버스(102)를 포함하는 와이어들을 포함하여, 동축 케이블(coaxial cable), 구리선 및 광섬유(fiber optics)를 포함한다. 또한, 전송 매체는 무선 주파수(RF) 및 적외선(IR) 데이터 통신 시 발생되는 파장들과 같이 음파(acoustic wave) 또는 광파의 형태를 취할 수도 있다. 컴퓨터-판독가능한 매체의 보편적인 형태들은, 예를 들어 플로피 디스크(floppy disk), 플렉시블 디스크(flexible disk), 하드 디스크, 자기 테이프, 여하한의 다른 자기 매체, CD-ROM, DVD, 여하한의 다른 광학 매체, 펀치 카드(punch card), 종이 테이프(paper tape), 홀(hole)들의 패턴을 갖는 여하한의 다른 물리적 매체, RAM, PROM, 및 EPROM, FLASH-EPROM, 여하한의 다른 메모리 칩 또는 카트리지(cartridge), 이후 설명되는 바와 같은 반송파(carrier wave), 또는 컴퓨터가 판독할 수 있는 여하한의 다른 매체를 포함한다.
다양한 형태의 컴퓨터 판독가능한 매체는 실행을 위해 하나 이상의 명령어의 하나 이상의 시퀀스들을 프로세서(104)로 전달하는 데 관련될 수 있다. 예를 들어, 명령어들은 초기에 원격 컴퓨터의 자기 디스크 상에 저장되어 있을 수 있다(bear). 원격 컴퓨터는 그 동적 메모리로 명령어들을 로딩(load)할 수 있으며, 모뎀을 이용하여 전화선을 통해 명령어들을 보낼 수 있다. 컴퓨터 시스템(100)에 국한된 모뎀(modem)은 전화선 상의 데이터를 수신할 수 있으며, 데이터를 적외선 신호로 전환하기 위해 적외선 송신기를 사용할 수 있다. 버스(102)에 커플링된 적외선 검출기는 적외선 신호로 전달된 데이터를 수신할 수 있으며, 데이터를 버스(102)에 놓을 수 있다. 버스(102)는, 프로세서(104)가 명령어들을 회수하고 실행하는 주 메모리(106)로 데이터를 전달한다. 주 메모리(106)에 의해 수신된 명령어들은 프로세서(104)에 의한 실행 전 또는 후에 저장 디바이스(110)에 선택적으로 저장될 수 있다.
또한, 컴퓨터 시스템(100)은 버스(102)에 커플링된 통신 인터페이스(118)를 포함할 수 있다. 통신 인터페이스(118)는 로컬 네트워크(122)에 연결되는 네트워크 링크(120)에 커플링하여 양방향(two-way) 데이터 통신을 제공한다. 예를 들어, 통신 인터페이스(118)는 ISDN(integrated services digital network) 카드 또는 대응하는 형태의 전화선에 데이터 통신 연결을 제공하는 모뎀일 수 있다. 또 다른 예시로서, 통신 인터페이스(118)는 호환성 LAN에 데이터 통신 연결을 제공하는 LAN(local area network) 카드일 수 있다. 또한, 무선 링크가 구현될 수도 있다. 여하한의 이러한 구현에서, 통신 인터페이스(118)는 다양한 형태의 정보를 나타내는 디지털 데이터 스트림을 전달하는 전기적, 전자기적 또는 광학적 신호들을 송신하고 수신한다.
통상적으로, 네트워크 링크(120)는 하나 이상의 네트워크를 통해 다른 데이터 디바이스에 데이터 통신을 제공한다. 예를 들어, 네트워크 링크(120)는 로컬 네트워크(122)를 통해 호스트 컴퓨터(host computer: 124), 또는 ISP(Internet Service Provider: 126)에 의해 작동되는 데이터 장비로의 연결을 제공할 수 있다. 이에 따라, ISP(126)는 이제 통상적으로 "인터넷"(128)이라고 칭하는 월드와이드 패킷 데이터 통신 네트워크를 통해 데이터 통신 서비스를 제공한다. 로컬 네트워크(122) 및 인터넷(128)은 디지털 데이터 스트림을 전달하는 전기, 전자기 또는 광학 신호들을 사용한다. 다양한 네트워크를 통한 신호들, 및 컴퓨터 시스템(100)에 또한 그로부터 디지털 데이터를 전달하는 통신 인터페이스(118)를 통한 네트워크 링크(120) 상의 신호들은 정보를 전달하는 반송파의 예시적인 형태들이다.
컴퓨터 시스템(100)은 네트워크(들), 네트워크 링크(120) 및 통신 인터페이스(118)를 통해 프로그램 코드를 포함하는 메시지들을 송신하고 데이터를 수신할 수 있다. 인터넷 예시에서는, 서버(130)가 인터넷(128), ISP(126), 로컬 네트워크(122) 및 통신 인터페이스(118)를 통해 어플리케이션 프로그램에 대한 요청된 코드를 전송할 수 있다. 하나 이상의 실시예에 따르면, 예를 들어 하나의 이러한 다운로드된 어플리케이션은 실시예의 조명 최적화를 위해 제공한다. 수신된 코드는 수신될 때 프로세서(104)에 의해 실행될 수 있고, 및/또는 추후 실행을 위해 저장 디바이스(110) 또는 다른 비휘발성 스토리지에 저장될 수 있다. 이러한 방식으로, 컴퓨터 시스템(100)은 반송파의 형태로 어플리케이션 코드를 얻을 수 있다.
도 20은 본 명세서에 설명된 방법들을 이용하여 조명 소스가 최적화될 수 있는 또 다른 리소그래피 장치(1000)를 개략적으로 도시한다.
리소그래피 장치(1000)는:
- 소스 컬렉터 모듈(SO);
- 방사선 빔(B)(예를 들어, EUV 방사선)을 컨디셔닝하도록 구성된 조명 시스템(일루미네이터)(IL);
- 패터닝 디바이스(예를 들어, 마스크 또는 레티클)(MA)를 지지하도록 구성되고, 패터닝 디바이스를 정확히 위치시키도록 구성된 제 1 위치설정기(PM)에 연결된 지지 구조체(예를 들어, 마스크 테이블)(MT);
- 기판(예를 들어, 레지스트-코팅된 실리콘 웨이퍼)(W)을 유지하도록 구성되고, 기판을 정확히 위치시키도록 구성된 제 2 위치설정기(PW)에 연결된 기판 테이블(예를 들어, 웨이퍼 테이블(WT); 및
- 기판(W)의 (예를 들어, 하나 이상의 다이를 포함하는) 타겟부(C) 상으로 패터닝 디바이스(MA)에 의해 방사선 빔(B)에 부여된 패턴을 투영하도록 구성된 투영 시스템(예를 들어, 반사 투영 시스템)(PS)을 포함한다.
본 명세서에 도시된 바와 같이, 장치(1000)는 (예를 들어, 반사 마스크를 채택하는) 반사형으로 구성된다. 대부분의 재료들이 EUV 파장 범위 내에서 흡수성이기 때문에, 마스크는 예를 들어 몰리브덴 및 실리콘의 다수-스택을 포함하는 다층 반사기들을 가질 수 있다는 것을 유의하여야 한다. 일 예시에서, 다수-스택 반사기는 40 층의 몰리브덴 및 실리콘 쌍들을 갖고, 이때 각 층의 두께는 1/4 파장(quarter wavelength)이다. 훨씬 더 작은 파장들이 X-선 리소그래피로 생성될 수 있다. 대부분의 재료가 EUV 및 x-선 파장에서 흡수성이기 때문에, 패터닝 디바이스 토포그래피 상의 패터닝된 흡수성 재료의 박편(예를 들어, 다층 반사기 상부의 TaN 흡수재)은, 프린트되거나(포지티브 레지스트) 프린트되지 않을(네거티브 레지스트) 피처들의 위치를 정의한다.
도 20을 참조하면, 일루미네이터(IL)는 소스 컬렉터 모듈(SO)로부터 극자외 방사선 빔을 수용한다. EUV 방사선을 생성하는 방법들은 EUV 범위 내의 하나 이상의 방출 라인을 갖는 적어도 하나의 원소, 예를 들어 크세논, 리튬 또는 주석을 갖는 재료를 플라즈마 상태로 전환하는 단계를 포함하며, 반드시 이로 제한되는 것은 아니다. 흔히 레이저 생성 플라즈마("LPP")라고 칭하는 이러한 한 방법에서, 플라즈마는 라인-방출 원소를 갖는 재료의 액적(droplet), 스트림 또는 클러스터와 같은 연료를 레이저 빔으로 조사함으로써 생성될 수 있다. 소스 컬렉터 모듈(SO)은 연료를 여기시키는 레이저 빔을 제공하는 레이저(도 20에 나타내지 않음)를 포함하는 EUV 방사선 시스템의 일부분일 수 있다. 결과적인 플라즈마는 출력 방사선, 예를 들어 EUV 방사선을 방출하며, 이는 소스 컬렉터 모듈에 배치된 방사선 컬렉터를 이용하여 수집된다. 예를 들어, CO2 레이저가 연료 여기를 위한 레이저 빔을 제공하는 데 사용되는 경우, 레이저 및 소스 컬렉터 모듈은 별도의 개체일 수 있다.
이러한 경우, 레이저는 리소그래피 장치의 일부분을 형성하는 것으로 간주되지 않으며, 방사선 빔은 예를 들어 적절한 지향 거울 및/또는 빔 익스팬더를 포함하는 빔 전달 시스템의 도움으로, 레이저로부터 소스 컬렉터 모듈로 통과된다. 다른 경우, 예를 들어 소스가 흔히 DPP 소스라고 칭하는 방전 생성 플라즈마 EUV 발생기인 경우, 소스는 소스 컬렉터 모듈의 통합부일 수 있다.
일루미네이터(IL)는 방사선 빔의 각도 세기 분포를 조정하는 조정기를 포함할 수 있다. 일반적으로, 일루미네이터의 퓨필 평면 내의 세기 분포의 적어도 외반경 및/또는 내반경 크기(통상적으로, 각각 외측-σ 및 내측-σ라 함)가 조정될 수 있다. 또한, 일루미네이터(IL)는 패싯 필드 및 퓨필 거울 디바이스(facetted field and pupil mirror device)들과 같이, 다양한 다른 구성요소들을 포함할 수도 있다. 일루미네이터는 방사선 빔의 단면에 원하는 균일성 및 세기 분포를 갖기 위해, 방사선 빔을 컨디셔닝하는 데 사용될 수 있다.
방사선 빔(B)은 지지 구조체(예를 들어, 마스크 테이블)(MT) 상에 유지되어 있는 패터닝 디바이스(예를 들어, 마스크)(MA) 상에 입사되며, 패터닝 디바이스에 의해 패터닝된다. 패터닝 디바이스(예를 들어, 마스크)(MA)로부터 반사된 후, 방사선 빔(B)은 투영 시스템(PS)을 통과하며, 이는 기판(W)의 타겟부(C) 상으로 빔을 포커스한다. 제 2 위치설정기(PW) 및 위치 센서(PS2)(예를 들어, 간섭계 디바이스, 리니어 인코더, 또는 용량성 센서)의 도움으로, 기판 테이블(WT)은 예를 들어 방사선 빔(B)의 경로 내에 상이한 타겟부(C)들을 위치시키도록 정확하게 이동될 수 있다. 이와 유사하게, 제 1 위치설정기(PM) 및 또 다른 위치 센서(PS1)는 방사선 빔(B)의 경로에 대해 패터닝 디바이스(예를 들어, 마스크)(MA)를 정확히 위치시키는 데 사용될 수 있다. 패터닝 디바이스(예를 들어, 마스크)(MA) 및 기판(W)은 패터닝 디바이스 정렬 마크들(M1, M2) 및 기판 정렬 마크들(P1, P2)을 이용하여 정렬될 수 있다.
도시된 장치(1000)는 다음 모드들 중 적어도 하나에서 사용될 수 있다:
1. 스텝 모드에서, 지지 구조체(예를 들어, 마스크 테이블)(MT) 및 기판 테이블(WT)은 기본적으로 정지 상태로 유지되는 한편, 방사선 빔에 부여되는 전체 패턴은 한 번에 타겟부(C) 상에 투영된다[즉, 단일 정적 노광(single static exposure)]. 그 후, 기판 테이블(WT)은 상이한 타겟부(C)가 노광될 수 있도록 X 및/또는 Y 방향으로 시프트된다.
2. 스캔 모드에서, 지지 구조체(예를 들어, 마스크 테이블)(MT) 및 기판 테이블(WT)은 방사선 빔에 부여된 패턴이 타겟부(C) 상에 투영되는 동안에 동기적으로 스캐닝된다[즉, 단일 동적 노광(single dynamic exposure)]. 지지 구조체(예를 들어, 마스크 테이블)(MT)에 대한 기판 테이블(WT)의 속도 및 방향은 투영 시스템(PS)의 확대(축소) 및 이미지 반전 특성에 의하여 결정될 수 있다.
3. 또 다른 모드에서, 지지 구조체(예를 들어, 마스크 테이블)(MT)는 프로그램가능한 패터닝 디바이스를 유지하여 기본적으로 정지된 상태로 유지되며, 방사선 빔에 부여된 패턴이 타겟부(C) 상에 투영되는 동안 기판 테이블(WT)이 이동되거나 스캐닝된다. 이 모드에서는, 일반적으로 펄스화된 방사선 소스(pulsed radiation source)가 채택되며, 프로그램가능한 패터닝 디바이스는 기판 테이블(WT)의 매 이동 후, 또는 스캔 중에 계속되는 방사선 펄스 사이사이에 필요에 따라 업데이트된다. 이 작동 모드는 앞서 언급된 바와 같은 타입의 프로그램가능한 거울 어레이와 같은 프로그램가능한 패터닝 디바이스를 이용하는 마스크없는 리소그래피(maskless lithography)에 용이하게 적용될 수 있다.
도 21은 소스 컬렉터 모듈(SO), 조명 시스템(IL), 및 투영 시스템(PS)을 포함하는 장치(1000)를 더 상세히 나타낸다. 소스 컬렉터 모듈(SO)은 소스 컬렉터 모듈(SO)의 인클로징 구조체(enclosing structure: 220) 내에 진공 환경이 유지될 수 있도록 구성되고 배치된다. EUV 방사선 방출 플라즈마(210)가 방전 생성 플라즈마 소스에 의해 형성될 수 있다. EUV 방사선은 전자기 스펙트럼의 EUV 범위 내의 방사선을 방출하도록 초고온 플라즈마(very hot plasma: 210)가 생성되는 가스 또는 증기, 예를 들어 Xe 가스, Li 증기 또는 Sn 증기에 의해 생성될 수 있다. 초고온 플라즈마(210)는, 예를 들어 적어도 부분적으로 이온화된 플라즈마를 야기하는 전기적 방전에 의해 생성된다. 방사선의 효율적인 발생을 위해, Xe, Li, Sn 증기 또는 여하한의 다른 적절한 가스 또는 증기의, 예를 들어 10 Pa의 분압(partial pressure)이 요구될 수 있다. 일 실시예에서, EUV 방사선을 생성하기 위해 여기된 주석(Sn)의 플라즈마가 제공된다.
초고온 플라즈마(210)에 의해 방출된 방사선은, 소스 챔버(source chamber: 211)의 개구부 내에 또는 그 뒤에 위치되는 선택적인 가스 방벽 또는 오염물 트랩(contaminant trap: 230)(몇몇 경우에는, 오염물 방벽 또는 포일 트랩이라고도 함)을 통해, 소스 챔버(211)로부터 컬렉터 챔버(collector chamber: 212) 내로 통과된다. 오염물 트랩(230)은 채널 구조체를 포함할 수 있다. 또한, 오염물 트랩(230)은 가스 방벽, 또는 가스 방벽과 채널 구조체의 조합을 포함할 수 있다. 본 명세서에서 나타내는 오염물 트랩 또는 오염물 방벽(230)은 적어도 당업계에 알려진 바와 같은 채널 구조체를 포함한다.
컬렉터 챔버(212)는 소위 스침 입사 컬렉터(grazing incidence collector)일 수 있는 방사선 컬렉터(CO)를 포함할 수 있다. 방사선 컬렉터(CO)는 방사선 컬렉터 상류측(upstream radiation collector side: 251) 및 방사선 컬렉터 하류측(downstream radiation collector side: 252)을 갖는다. 컬렉터(CO)를 가로지르는 방사선은 격자 스펙트럼 필터(grating spectral filter: 240)로부터 반사되어, 점선 'O'로 나타낸 광축을 따라 가상 소스점(virtual source point: IF)에 포커스될 수 있다. 가상 소스점(IF)은 통상적으로 중간 포커스라고 칭해지며, 소스 컬렉터 모듈은 중간 포커스(IF)가 인클로징 구조체(220)에서의 개구부(221)에, 또는 그 부근에 위치되도록 배치된다. 가상 소스점(IF)은 방사선 방출 플라즈마(210)의 이미지이다.
후속하여, 방사선은 조명 시스템(IL)을 가로지르며, 이는 패터닝 디바이스(MA)에서의 방사선 세기의 원하는 균일성뿐만 아니라, 패터닝 디바이스(MA)에서의 방사선 빔(21)의 원하는 각도 분포를 제공하도록 배치된 패싯 필드 거울 디바이스(22) 및 패싯 퓨필 거울 디바이스(24)를 포함할 수 있다. 지지 구조체(MT)에 의해 유지되어 있는 패터닝 디바이스(MA)에서의 방사선 빔(21)의 반사 시, 패터닝된 빔(26)이 형성되고, 패터닝된 빔(26)은 투영 시스템(PS)에 의하여 반사 요소들(28, 30)을 통해 기판 테이블(WT)에 의해 유지되어 있는 기판(W) 상에 이미징된다.
일반적으로, 나타낸 것보다 더 많은 요소들이 조명 광학기 유닛(IL) 및 투영 시스템(PS)에 존재할 수 있다. 격자 스펙트럼 필터(240)는 리소그래피 장치의 타입에 따라 선택적으로 존재할 수 있다. 또한, 도면들에 나타낸 것보다 더 많은 거울들이 존재할 수 있으며, 예를 들어 도 21에 나타낸 것보다 1 내지 6 개의 추가 반사 요소들이 투영 시스템(PS)에 존재할 수 있다.
도 21에 예시된 바와 같은 컬렉터 광학기(CO)가 단지 컬렉터(또는 컬렉터 거울)의 일 예시로서, 스침 입사 반사기들(253, 254 및 255)을 갖는 네스티드 컬렉터(nested collector)로서 도시된다. 스침 입사 반사기들(253, 254 및 255)은 광축(O) 주위에 축대칭으로 배치되고, 이 타입의 컬렉터 광학기(CO)는 바람직하게는 흔히 DPP 소스라고 하는 방전 생성 플라즈마 소스와 조합하여 사용된다.
대안적으로, 소스 컬렉터 모듈(SO)은 도 22에 나타낸 바와 같은 LPP 방사선 시스템의 일부분일 수 있다. 레이저(LA)가 크세논(Xe), 주석(Sn) 또는 리튬(Li)과 같은 연료에 레이저 에너지를 축적(deposit)하도록 배치되어, 수십 eV의 전자 온도를 갖는 고이온화 플라즈마(highly ionized plasma: 210)를 생성한다. 이 이온들의 탈-여기(de-excitation) 및 재조합 동안 발생되는 강렬한 방사선(energetic radiation)이 플라즈마로부터 방출되어, 근수직 입사 컬렉터 광학기(near normal incidence collector optic: CO)에 의해 수집되고, 인클로징 구조체(220)의 개구부(221) 상에 포커스된다.
본 명세서에 개시된 개념들은 서브 파장 피처들을 이미징하는 여하한의 일반적인 이미징 시스템을 시뮬레이션하거나 수학적으로 모델링할 수 있으며, 특히 점점 더 짧은 파장들을 생성할 수 있는 첨단(emerging) 이미징 기술들로 유용할 수 있다. 이미 사용중인 첨단 기술들로는 ArF 레이저를 사용하여 193 nm의 파장을 생성하고, 심지어 플루오린 레이저를 사용하여 157 nm의 파장도 생성할 수 있는 EUV(극자외) 리소그래피를 포함한다. 또한, EUV 리소그래피가 이 범위 내의 광자들을 생성하기 위해 고에너지 전자로 재료(고체 또는 플라즈마)를 가격(hit)하거나, 싱크로트론(synchrotron)을 이용함으로써 20 내지 5 nm 범위 내의 파장들을 생성할 수 있다.
본 명세서에 개시된 개념들은 실리콘 웨이퍼와 같은 기판 상에 이미징하기 위해 사용될 수 있지만, 개시된 개념들은 여하한 타입의 리소그래피 이미징 시스템들, 예를 들어 실리콘 웨이퍼들 이외의 기판들 상에 이미징하는 데 사용되는 것들과 함께 사용될 수도 있다는 것을 이해하여야 한다.
일 실시예에 따르면, 리소그래피 장치를 이용하여 기판 상으로 디자인 레이아웃의 일부분을 이미징하는 패터닝 공정을 개선하기 위한 컴퓨터-구현 방법은: 상기 일부분의 하나 이상의 디자인 피처의 하나 이상의 특성, 패터닝 공정의 하나 이상의 특성, 리소그래피 장치의 하나 이상의 특성, 및 이의 조합으로 구성되는 그룹으로부터 선택된 하나 이상의 파라미터에 기초하여 하나 이상의 어시스트 피처의 하나 이상의 특성을 결정하는 하나 이상의 규칙을 얻는 단계; 하나 이상의 규칙을 이용하여 하나 이상의 어시스트 피처의 하나 이상의 특성을 선택적으로 결정하는 단계 - 하나 이상의 파라미터는 에지들의 쌍 사이의 간격을 선택적으로 포함하고; 하나 이상의 규칙은 2 개의 에지들 간의 어시스트 피처의 비대칭 배열을 얻기 위해 에지들의 쌍 사이의 공간 값들의 거리에 대해 에지들의 쌍 중 하나와 어시스트 피처 사이의 사전정의된 거리를 생성하도록 구성됨 -; 패터닝 디바이스 상으로 하나 이상의 어시스트 피처를 배치하는 단계를 포함한다.
일 실시예에 따르면, 리소그래피 장치를 이용하여 기판 상으로 디자인 레이아웃의 일부분을 이미징하는 패터닝 공정을 개선하기 위한 컴퓨터-구현 방법은: 디자인 레이아웃의 일부분을 나타내는 데이터 구조체에 적용가능한 하나 이상의 규칙을 얻는 단계 - 하나 이상의 규칙은 상기 일부분의 하나 이상의 디자인 피처의 하나 이상의 특성, 패터닝 공정의 하나 이상의 특성, 리소그래피 장치의 하나 이상의 특성, 및 이의 조합으로 구성되는 그룹으로부터 선택된 하나 이상의 파라미터에 기초하여 하나 이상의 어시스트 피처를 나타내는 추가 데이터 구조체의 하나 이상의 특성을 결정하도록 구성됨 -; 하나 이상의 규칙을 이용하여 하나 이상의 어시스트 피처들을 나타내는 추가 데이터 구조체의 하나 이상의 특성을 결정하는 단계 - 하나 이상의 파라미터는 디자인 레이아웃의 일부분을 나타내는 데이터 구조체의 에지들의 쌍 사이의 간격을 포함하고, 하나 이상의 규칙은 2 개의 에지들 간의 어시스트 피처의 비대칭 배열을 얻기 위해 에지들의 쌍 사이의 공간 값들의 거리에 대해 에지들의 쌍 중 하나와 어시스트 피처 사이의 사전정의된 거리를 생성하도록 구성됨 -; 디자인 레이아웃의 일부분을 나타내는 데이터 구조체 상으로 어시스트 피처를 나타내는 추가 데이터 구조체를 배치하는 단계를 포함한다.
일 실시예에 따르면, 리소그래피 장치를 이용하여 기판 상으로 디자인 레이아웃의 일부분을 이미징하는 패터닝 공정을 개선하기 위한 컴퓨터-구현 방법은: 상기 일부분의 하나 이상의 디자인 피처의 하나 이상의 특성, 패터닝 공정의 하나 이상의 특성, 리소그래피 장치의 하나 이상의 특성, 및/또는 앞서 언급된 것으로부터 선택된 조합으로 구성되는 그룹으로부터 선택된 하나 이상의 파라미터에 기초하여 하나 이상의 어시스트 피처의 하나 이상의 특성을 결정하는 하나 이상의 규칙을 얻는 단계; 하나 이상의 규칙을 이용하여 하나 이상의 어시스트 피처의 하나 이상의 특성을 결정하는 단계 - 하나 이상의 파라미터는 마주하는 에지들의 쌍 사이의 간격을 포함함 -; 디자인 레이아웃 상으로 하나 이상의 어시스트 피처를 배치하는 단계 - 하나 이상의 어시스트 피처는 마주하는 에지들의 쌍에 대해 비대칭임 - 를 포함한다.
일 실시예에 따르면, 리소그래피 장치를 이용하여 기판 상으로 디자인 레이아웃의 일부분 - 상기 일부분은 하나 이상의 어시스트 피처를 포함함 - 을 이미징하는 패터닝 공정을 개선하기 위한 컴퓨터-구현 방법은: 상기 일부분의 하나 이상의 디자인 피처의 하나 이상의 특성, 패터닝 공정의 하나 이상의 특성, 리소그래피 장치의 하나 이상의 특성, 및/또는 앞서 언급된 것으로부터 선택된 조합으로 구성되는 그룹으로부터 선택된 하나 이상의 파라미터에 기초하여 어시스트 피처들의 하나 이상의 특성을 조정하는 하나 이상의 규칙을 얻는 단계; 하나 이상의 규칙을 이용하여 어시스트 피처들의 하나 이상의 특성을 조정하는 단계 - 하나 이상의 파라미터는 마주하는 에지들의 쌍 사이의 간격을 포함함 -; 디자인 레이아웃 상으로 하나 이상의 어시스트 피처를 배치하는 단계 - 하나 이상의 어시스트 피처는 마주하는 에지들의 쌍에 대해 비대칭임 - 를 포함한다.
일 실시예에 따르면, 리소그래피 장치를 이용하여 기판 상으로 디자인 레이아웃의 일부분을 이미징하는 패터닝 공정을 개선하기 위한 컴퓨터-구현 방법은: 상기 일부분의 하나 이상의 디자인 피처의 하나 이상의 특성, 패터닝 공정의 하나 이상의 특성, 리소그래피 장치의 하나 이상의 특성, 및/또는 앞서 언급된 것으로부터 선택된 조합으로 구성되는 그룹으로부터 선택된 하나 이상의 파라미터에 기초하여 하나 이상의 어시스트 피처의 하나 이상의 특성을 결정하는 하나 이상의 규칙을 얻는 단계; 하나 이상의 규칙을 이용하여 하나 이상의 어시스트 피처의 하나 이상의 특성을 결정하는 단계 - 하나 이상의 파라미터는 마주하는 에지들의 쌍 사이의 간격을 포함함 -; 디자인 레이아웃 상으로 하나 이상의 어시스트 피처를 배치하는 단계 - 하나 이상의 어시스트 피처는 상기 일부분의 보썽 곡선들의 기울기를 감소시킴 - 를 포함한다.
일 실시예에 따르면, 리소그래피 장치를 이용하여 기판 상으로 디자인 레이아웃의 일부분 - 상기 일부분은 하나 이상의 어시스트 피처를 포함함 - 을 이미징하는 패터닝 공정을 개선하기 위한 컴퓨터-구현 방법은: 상기 일부분의 하나 이상의 디자인 피처의 하나 이상의 특성, 패터닝 공정의 하나 이상의 특성, 리소그래피 장치의 하나 이상의 특성, 및/또는 앞서 언급된 것으로부터 선택된 조합으로 구성되는 그룹으로부터 선택된 하나 이상의 파라미터에 기초하여 어시스트 피처들의 하나 이상의 특성을 조정하는 하나 이상의 규칙을 얻는 단계; 하나 이상의 규칙을 이용하여 어시스트 피처들의 하나 이상의 특성을 조정하는 단계 - 하나 이상의 파라미터는 마주하는 에지들의 쌍 사이의 간격을 포함함 -; 디자인 레이아웃 상으로 하나 이상의 어시스트 피처를 배치하는 단계 - 하나 이상의 어시스트 피처는 상기 일부분의 보썽 곡선들의 기울기를 감소시킴 - 를 포함한다.
일 실시예에 따르면, 본 방법은 패터닝 디바이스 상의 하나 이상의 어시스트 피처를 갖는 디자인 레이아웃을 나타내는 단계를 더 포함할 수 있다.
일 실시예에 따르면, 컴퓨터 프로그램 제품은 하나 이상의 어시스트 피처가 기록된 디자인 레이아웃을 갖는 비-일시적 컴퓨터 판독가능한 매체를 포함할 수 있다.
본 발명은 다음의 조항들로 요약될 수 있다:
1. 리소그래피 장치를 이용하여 기판 상으로 디자인 레이아웃의 일부분을 이미징하는 패터닝 공정을 개선하기 위한 컴퓨터-구현 방법에서, 본 방법은:
상기 일부분의 하나 이상의 디자인 피처의 하나 이상의 특성, 패터닝 공정의 하나 이상의 특성, 리소그래피 장치의 하나 이상의 특성, 및/또는 앞서 언급된 것으로부터 선택된 조합으로 구성되는 그룹으로부터 선택된 하나 이상의 파라미터에 기초하여 하나 이상의 어시스트 피처의 하나 이상의 특성을 결정하도록 구성된 하나 이상의 규칙을 얻는 단계;
하나 이상의 규칙을 이용하여, 하나 이상의 어시스트 피처가 하나 이상의 디자인 피처의 에지들의 쌍에 대해 비대칭이도록 에지들의 쌍 사이의 간격에 기초하여, 하나 이상의 디자인 피처의 에지들의 쌍 중 하나와 하나 이상의 어시스트 피처 사이의 거리를 결정하는 단계; 및
패터닝 디바이스 상으로 하나 이상의 어시스트 피처를 배치하는 단계를 포함한다.
2. 조항 1의 방법에서, 하나 이상의 규칙은 간격을 비닝함으로써 하나 이상의 어시스트 피처의 하나 이상의 특성을 결정하도록 구성된다.
3. 조항 1의 방법에서, 하나 이상의 규칙을 이용하여 하나 이상의 어시스트 피처의 하나 이상의 특성을 결정하는 단계를 더 포함하고, 하나 이상의 파라미터는 간격을 포함한다.
4. 리소그래피 장치를 이용하여 기판 상으로 디자인 레이아웃의 일부분 - 상기 일부분은 하나 이상의 어시스트 피처를 포함함 - 을 이미징하는 패터닝 공정을 개선하기 위한 컴퓨터-구현 방법에서, 본 방법은:
상기 일부분의 하나 이상의 디자인 피처의 하나 이상의 특성, 패터닝 공정의 하나 이상의 특성, 리소그래피 장치의 하나 이상의 특성, 및/또는 앞서 언급된 것으로부터 선택된 조합으로 구성되는 그룹으로부터 선택된 하나 이상의 파라미터에 기초하여 어시스트 피처들의 하나 이상의 특성을 조정하도록 구성된 하나 이상의 규칙을 얻는 단계;
하나 이상의 규칙을 이용하여, 하나 이상의 어시스트 피처가 하나 이상의 디자인 피처의 에지들의 쌍에 대해 비대칭이도록 에지들의 쌍 사이의 간격에 기초하여, 하나 이상의 디자인 피처의 에지들의 쌍 중 하나와 하나 이상의 어시스트 피처 사이의 거리를 조정하는 단계;
패터닝 디바이스 상으로 하나 이상의 어시스트 피처를 배치하는 단계를 포함한다.
5. 조항 4의 방법에서, 하나 이상의 규칙은 간격을 비닝함으로써 하나 이상의 어시스트 피처의 하나 이상의 특성을 조정하도록 구성된다.
6. 조항 4의 방법에서, 하나 이상의 규칙을 이용하여 하나 이상의 어시스트 피처의 하나 이상의 특성을 조정하는 단계를 더 포함하고, 하나 이상의 파라미터는 간격을 포함한다.
7. 리소그래피 장치를 이용하여 기판 상으로 디자인 레이아웃의 일부분을 이미징하는 패터닝 공정을 개선하기 위한 컴퓨터-구현 방법에서, 본 방법은:
디자인 레이아웃의 일부분을 나타내는 데이터 구조체에 적용가능한 하나 이상의 규칙을 얻는 단계 - 하나 이상의 규칙은 상기 일부분의 하나 이상의 디자인 피처의 하나 이상의 특성, 패터닝 공정의 하나 이상의 특성, 리소그래피 장치의 하나 이상의 특성, 및/또는 앞서 언급된 것으로부터 선택된 조합으로 구성되는 그룹으로부터 선택된 하나 이상의 파라미터에 기초하여 하나 이상의 어시스트 피처를 나타내는 추가 데이터 구조체의 하나 이상의 특성을 결정하도록 구성됨 -;
하나 이상의 규칙을 이용하여, 하나 이상의 어시스트 피처가 하나 이상의 디자인 피처의 에지들의 쌍에 대해 비대칭이도록 에지들의 쌍 사이의 간격에 기초하여, 하나 이상의 디자인 피처의 에지들의 쌍 중 하나와 하나 이상의 어시스트 피처 사이의 거리를 결정하는 단계;
디자인 레이아웃의 일부분을 나타내는 데이터 구조체 내로 하나 이상의 어시스트 피처를 나타내는 추가 데이터 구조체를 배치하는 단계를 포함한다.
8. 조항 7의 방법에서, 하나 이상의 규칙을 이용하여 하나 이상의 어시스트 피처를 나타내는 추가 데이터 구조체의 하나 이상의 특성을 결정하는 단계를 더 포함하고, 하나 이상의 파라미터는 간격을 포함한다.
9. 리소그래피 장치를 이용하여 기판 상으로 디자인 레이아웃의 일부분을 이미징하는 패터닝 공정을 개선하기 위한 컴퓨터-구현 방법에서, 본 방법은:
디자인 레이아웃의 일부분을 나타내는 데이터 구조체에 적용가능한 하나 이상의 규칙을 얻는 단계 - 하나 이상의 규칙은 상기 일부분의 하나 이상의 디자인 피처의 하나 이상의 특성, 패터닝 공정의 하나 이상의 특성, 리소그래피 장치의 하나 이상의 특성, 및/또는 앞서 언급된 것으로부터 선택된 조합으로 구성되는 그룹으로부터 선택된 하나 이상의 파라미터에 기초하여 하나 이상의 어시스트 피처를 나타내는 추가 데이터 구조체의 하나 이상의 특성을 조정하도록 구성됨 -;
하나 이상의 규칙을 이용하여, 하나 이상의 어시스트 피처가 하나 이상의 디자인 피처의 에지들의 쌍에 대해 비대칭이도록 에지들의 쌍 사이의 간격에 기초하여, 하나 이상의 디자인 피처의 에지들의 쌍 중 하나와 하나 이상의 어시스트 피처 사이의 거리를 조정하는 단계; 및
디자인 레이아웃의 일부분을 나타내는 데이터 구조체 내로 하나 이상의 어시스트 피처를 나타내는 추가 데이터 구조체를 배치하는 단계를 포함한다.
10. 조항 9의 방법에서, 하나 이상의 규칙을 이용하여 하나 이상의 어시스트 피처를 나타내는 추가 데이터 구조체의 하나 이상의 특성을 조정하는 단계를 더 포함하고, 하나 이상의 파라미터는 간격을 포함한다.
11. 조항 7 내지 10 중 어느 하나의 방법에서, 하나 이상의 어시스트 피처를 나타내는 추가 데이터 구조체를 나타내는 패터닝 디바이스를 구성하거나 제조하는 단계를 더 포함한다.
12. 조항 1 내지 11 중 어느 하나의 방법에서, 어시스트 피처들의 특성은 어시스트 피처들의 개수, 어시스트 피처들의 위치, 어시스트 피처들의 형상, 어시스트 피처들의 투과도, 어시스트 피처들의 위상, 디자인 레이아웃 상의 기준 점에 대한 상대 위치, 및 이의 조합으로 구성되는 그룹으로부터 선택된다.
13. 조항 1 내지 12 중 어느 하나의 방법에서, 하나 이상의 파라미터는 에지들의 쌍의 방위, 디자인 피처의 슬릿 위치, 디자인 피처의 크기 및 디자인 피처의 위치 중 하나 이상을 포함한다.
14. 조항 1 내지 13 중 어느 하나의 방법에서, 리소그래피 장치의 조명 소스의 하나 이상의 특성을 조정함으로써, 패턴 변위 오차, 콘트라스트 손실, 최적 포커스 시프트, 상기 일부분의 보썽 곡선의 기울기, 또는 앞서 언급된 것으로부터 선택된 조합을 감소시키는 단계를 더 포함한다.
15. 조항 1 내지 14 중 어느 하나의 방법에서, 하나 이상의 어시스트 피처를 배치하는 단계는 패턴 변위 오차, 콘트라스트 손실, 최적 포커스 시프트, 상기 일부분의 보썽 곡선의 기울기, 또는 앞서 언급된 것으로부터 선택된 조합을 감소시킨다.
16. 조항 14 또는 15의 방법에서, 하나 이상의 패턴 변위 오차는 패턴-의존적이다.
17. 조항 14의 방법에서, 조명 소스의 하나 이상의 특성의 조정은 조명 소스의 대칭, 조명 소스의 전체 또는 일부분의 세기, 또는 둘 모두를 변화시킨다.
18. 조항 1 내지 17 중 어느 하나의 방법에서, 리소그래피 장치는 하나 이상의 반사 광학 구성요소들 포함하는 투영 광학기를 포함한다.
19. 조항 1 내지 18 중 어느 하나의 방법에서, 패터닝 공정은 기판 상으로 디자인 레이아웃의 일부분을 이미징하기 위해 극자외 방사선을 사용한다.
20. 조항 1 내지 19 중 어느 하나의 방법에서, 리소그래피 장치는 비-텔레센트릭 광학기(non-telecentric optics)를 포함한다.
21. 조항 1 내지 20 중 어느 하나의 방법에서, 디자인 레이아웃의 일부분은 전체 디자인 레이아웃, 클립, 임계 피처를 갖는 것으로 알려진 디자인 레이아웃의 섹션, 및/또는 임계 피처가 패턴 선택 방법에 의해 식별된 디자인 레이아웃의 섹션으로부터 선택된 하나 이상을 포함한다.
22. 조항 1 내지 21 중 어느 하나의 방법에서, 하나 이상의 어시스트 피처는 하프톤 어시스트 피처, 위상-시프팅 어시스트 피처, 또는 둘 모두를 포함한다.
23. 조항 3의 방법에서, 하나 이상의 규칙을 이용하여 하나 이상의 어시스트 피처의 하나 이상의 특성을 결정하는 단계는 보간 또는 외삽을 포함한다.
24. 조항 6의 방법에서, 하나 이상의 규칙을 이용하여 하나 이상의 어시스트 피처의 하나 이상의 특성을 조정하는 단계는 보간 또는 외삽을 포함한다.
25. 조항 1 또는 3의 방법에서, 하나 이상의 어시스트 피처는 에지들의 쌍 사이에 배치된다.
26. 조항 1 내지 25 중 어느 하나의 방법에서, 제조성의 요건을 충족시키기 위해 하나 이상의 어시스트 피처를 조정하는 단계를 더 포함한다.
27. 조항 1 내지 26 중 어느 하나의 방법에서, 모델을 이용하여, 추가 데이터 구조체 또는 하나 이상의 어시스트 피처의 하나 이상의 특성을 조정하는 단계를 더 포함한다.
28. 조항 27의 방법에서, 모델을 이용하여 추가 데이터 구조체 또는 하나 이상의 어시스트 피처의 하나 이상의 특성을 조정하는 단계는 하나 이상의 디자인 피처, 패터닝 공정의 하나 이상의 파라미터, 리소그래피 장치의 하나 이상의 파라미터, 또는 앞서 언급된 것으로부터 선택된 조합으로 하나 이상의 어시스트 피처를 공동-최적화하는 단계를 포함한다.
29. 조항 1 내지 28 중 어느 하나의 방법에서, 모델을 이용하여, 패터닝 공정의 하나 이상의 공정 파라미터를 원하는 값에 더 가까운 값으로 조정하는 단계를 더 포함한다.
30. 조항 29의 방법에서, 하나 이상의 규칙에 의해 결정된, 추가 데이터 구조체 또는 하나 이상의 어시스트 피처의 하나 이상의 특성에 기초하여, 모델을 이용하는 단계를 더 포함한다.
31. 명령어들이 기록되는 비-일시적 컴퓨터 판독가능한 매체를 포함하는 컴퓨터 프로그램 제품에서, 명령어들은 컴퓨터에 의해 실행될 때 상기의 조항들 중 어느 하나의 방법을 구현한다.
32. 하나 이상의 규칙이 기록된 비-일시적 컴퓨터 판독가능한 매체를 포함하는 컴퓨터 프로그램 제품에서, 하나 이상의 규칙은 디자인 레이아웃의 일부분의 하나 이상의 디자인 피처의 하나 이상의 특성, 패터닝 공정의 하나 이상의 특성, 리소그래피 장치의 하나 이상의 특성, 및/또는 앞서 언급된 것으로부터 선택된 조합으로 구성되는 그룹으로부터 선택된 하나 이상의 파라미터에 기초하여 하나 이상의 어시스트 피처의 하나 이상의 특성을 결정하고; 하나 이상의 어시스트 피처는 하나 이상의 디자인 피처의 에지들의 쌍에 대해 비대칭이다.
33. 하나 이상의 규칙이 기록된 비-일시적 컴퓨터 판독가능한 매체를 포함하는 컴퓨터 프로그램 제품에서, 하나 이상의 규칙은 디자인 레이아웃의 일부분의 하나 이상의 디자인 피처의 하나 이상의 특성, 패터닝 공정의 하나 이상의 특성, 리소그래피 장치의 하나 이상의 특성, 및/또는 앞서 언급된 것으로부터 선택된 조합으로 구성되는 그룹으로부터 선택된 하나 이상의 파라미터에 기초하여 하나 이상의 어시스트 피처의 하나 이상의 특성을 조정하고; 하나 이상의 어시스트 피처는 하나 이상의 디자인 피처의 에지들의 쌍에 대해 비대칭이다.
34. 명령어들이 기록되는 비-일시적 컴퓨터 판독가능한 매체를 포함하는 컴퓨터 프로그램 제품에서, 명령어들은 컴퓨터에 의해 실행될 때, 디자인 레이아웃의 일부분의 하나 이상의 디자인 피처의 하나 이상의 특성, 패터닝 공정의 하나 이상의 특성, 리소그래피 장치의 하나 이상의 특성, 및/또는 앞서 언급된 것으로부터 선택된 조합으로 구성되는 그룹으로부터 선택된 하나 이상의 파라미터에 기초하여 하나 이상의 어시스트 피처의 하나 이상의 특성을 결정하고; 하나 이상의 어시스트 피처는 하나 이상의 디자인 피처의 에지들의 쌍에 대해 비대칭이다.
35. 명령어들이 기록되는 비-일시적 컴퓨터 판독가능한 매체를 포함하는 컴퓨터 프로그램 제품에서, 명령어들은 컴퓨터에 의해 실행될 때, 디자인 레이아웃의 일부분의 하나 이상의 디자인 피처의 하나 이상의 특성, 패터닝 공정의 하나 이상의 특성, 리소그래피 장치의 하나 이상의 특성, 및/또는 앞서 언급된 것으로부터 선택된 조합으로 구성되는 그룹으로부터 선택된 하나 이상의 파라미터에 기초하여 하나 이상의 어시스트 피처의 하나 이상의 특성을 조정하고; 하나 이상의 어시스트 피처는 하나 이상의 디자인 피처의 에지들의 쌍에 대해 비대칭이다.
본 발명의 실시형태들은 여하한의 편리한 형태로 구현될 수 있다. 예를 들어, 일 실시예가 유형의 운반 매체(tangible carrier medium)(예를 들어, 디스크) 또는 무형의 운반 매체(예를 들어, 통신 신호)일 수 있는 적절한 운반 매체 상에서 운반될 수 있는 하나 이상의 적절한 컴퓨터 프로그램에 의해 구현될 수 있다. 본 발명의 실시예들은, 명확하게는 본 명세서에서 설명된 바와 같은 방법을 구현하도록 배치되는 컴퓨터 프로그램을 실행하는 프로그램가능한 컴퓨터의 형태를 취할 수 있는 적절한 장치를 이용하여 구현될 수 있다.
상기 서술내용은 예시를 위한 것이지, 제한하려는 것이 아니다. 따라서, 당업자라면 아래에 설명되는 청구항들의 범위를 벗어나지 않고 서술된 바와 같이 실시예들에 대한 변형예가 행해질 수도 있음을 이해할 것이다.

Claims (15)

  1. 리소그래피 장치를 이용하여 기판 상으로 디자인 레이아웃의 일부분을 이미징하는 패터닝 공정을 개선하기 위한 컴퓨터-구현 방법에 있어서,
    상기 일부분의 하나 이상의 디자인 피처의 하나 이상의 특성, 패터닝 공정의 하나 이상의 특성, 리소그래피 장치의 하나 이상의 특성, 및/또는 앞서 언급된 것으로부터 선택된 조합으로 구성되는 그룹으로부터 선택된 하나 이상의 파라미터에 기초하여 하나 이상의 어시스트 피처의 하나 이상의 특성을 결정하도록 구성된 하나 이상의 규칙을 얻는 단계;
    상기 하나 이상의 규칙을 이용하여, 상기 하나 이상의 어시스트 피처가 상기 하나 이상의 디자인 피처의 에지들의 쌍에 대해 비대칭이도록 상기 에지들의 쌍 사이의 간격에 기초하여, 상기 하나 이상의 디자인 피처의 상기 에지들의 쌍 중 하나와 상기 하나 이상의 어시스트 피처 사이의 거리를 결정하는 단계;
    모델을 이용하여, 상기 어시스트 피처의 상기 특성 또는 상기 어시스트 피처의 또다른 특성을 조정하는 단계; 및
    패터닝 디바이스 상으로 상기 하나 이상의 어시스트 피처를 배치하는 단계를 포함하는 컴퓨터-구현 방법.
  2. 제 1 항에 있어서,
    상기 하나 이상의 규칙은 간격을 비닝(binning)함으로써 상기 하나 이상의 어시스트 피처의 하나 이상의 특성을 결정하도록 구성되는 컴퓨터-구현 방법.
  3. 제 1 항에 있어서,
    상기 하나 이상의 규칙을 이용하여 상기 하나 이상의 어시스트 피처의 하나 이상의 특성을 결정하는 단계를 더 포함하고, 상기 하나 이상의 파라미터는 간격을 포함하는 컴퓨터-구현 방법.
  4. 제 1 항에 있어서,
    어시스트 피처들의 특성은 어시스트 피처들의 개수, 어시스트 피처들의 위치, 어시스트 피처들의 형상, 어시스트 피처들의 투과도, 어시스트 피처들의 위상, 디자인 레이아웃 상의 기준 점에 대한 상대 위치, 및 이의 조합으로 구성되는 그룹으로부터 선택되는 컴퓨터-구현 방법.
  5. 제 1 항에 있어서,
    상기 하나 이상의 파라미터는 에지들의 쌍의 방위, 디자인 피처의 슬릿 위치, 디자인 피처의 크기 및 디자인 피처의 위치 중 하나 이상을 포함하는 컴퓨터-구현 방법.
  6. 제 1 항에 있어서,
    상기 리소그래피 장치의 조명 소스의 하나 이상의 특성을 조정함으로써, 패턴 변위 오차, 콘트라스트 손실, 최적 포커스 시프트, 상기 일부분의 보썽 곡선(Bossung curve)의 기울기, 또는 앞서 언급된 것으로부터 선택된 조합을 감소시키는 단계를 더 포함하는 컴퓨터-구현 방법.
  7. 제 1 항에 있어서,
    상기 하나 이상의 어시스트 피처를 배치하는 단계는 패턴 변위 오차, 콘트라스트 손실, 최적 포커스 시프트, 상기 일부분의 보썽 곡선의 기울기, 또는 앞서 언급된 것으로부터 선택된 조합을 감소시키는 컴퓨터-구현 방법.
  8. 제 6 항에 있어서,
    조명 소스의 하나 이상의 특성의 조정은, 조명 소스의 대칭, 조명 소스의 전체 또는 일부분의 세기, 또는 둘 모두를 변화시키는 컴퓨터-구현 방법.
  9. 제 1 항에 있어서,
    상기 리소그래피 장치는 하나 이상의 반사 광학 구성요소들 포함하는 투영 광학기를 포함하는 컴퓨터-구현 방법.
  10. 제 1 항에 있어서,
    상기 리소그래피 장치는 비-텔레센트릭 광학기(non-telecentric optics)를 포함하는 컴퓨터-구현 방법.
  11. 제 1 항에 있어서,
    상기 디자인 레이아웃의 일부분은 전체 디자인 레이아웃, 클립, 임계 피처를 갖는 것으로 알려진 디자인 레이아웃의 섹션, 및/또는 임계 피처가 패턴 선택 방법에 의해 식별된 디자인 레이아웃의 섹션으로부터 선택된 하나 이상을 포함하는 컴퓨터-구현 방법.
  12. 제 1 항에 있어서,
    상기 하나 이상의 어시스트 피처는 상기 에지들의 쌍 사이에 배치되는 컴퓨터-구현 방법.
  13. 삭제
  14. 제 1 항에 있어서,
    모델을 이용하여 상기 어시스트 피처의 특성을 조정하는 단계는, 상기 하나 이상의 디자인 피처, 상기 패터닝 공정의 하나 이상의 파라미터, 상기 리소그래피 장치의 하나 이상의 파라미터, 또는 앞서 언급된 것으로부터 선택된 조합으로 상기 하나 이상의 어시스트 피처를 공동-최적화하는 단계를 포함하는 컴퓨터-구현 방법.
  15. 하나 이상의 규칙이 기록된 비-일시적(non-transitory) 컴퓨터 판독가능한 매체에 있어서,
    상기 하나 이상의 규칙은 디자인 레이아웃의 일부분의 하나 이상의 디자인 피처의 하나 이상의 특성, 패터닝 공정의 하나 이상의 특성, 리소그래피 장치의 하나 이상의 특성, 및/또는 앞서 언급된 것으로부터 선택된 조합으로 구성되는 그룹으로부터 선택된 하나 이상의 파라미터에 기초하여 하나 이상의 어시스트 피처의 하나 이상의 특성을 결정하고; 상기 규칙에 기초하여, 상기 하나 이상의 어시스트 피처는, 조명 슬릿 내 디자인 피처의 위치에 의존하는 디자인 레이아웃의 부분 내에 상기 하나 이상의 디자인 피처의 에지들의 쌍에 대해 비대칭으로 위치되며, 상기 조명 슬릿은 리소그래피 장치 내 기판 상에 이미징을 위한 디자인 피처에 따라 상기 조명을 패터닝하도록 구성된 패터닝 디바이스를 조명하는데 사용되는,
    비-일시적 컴퓨터 판독가능 매체.
KR1020177011878A 2014-10-02 2015-09-23 어시스트 피처들의 규칙-기반 배치 KR102084048B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020207005590A KR102278367B1 (ko) 2014-10-02 2015-09-23 어시스트 피처들의 규칙-기반 배치

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US201462059036P 2014-10-02 2014-10-02
US62/059,036 2014-10-02
US201562219442P 2015-09-16 2015-09-16
US62/219,442 2015-09-16
PCT/EP2015/071861 WO2016050584A1 (en) 2014-10-02 2015-09-23 Rule-based deployment of assist features

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020207005590A Division KR102278367B1 (ko) 2014-10-02 2015-09-23 어시스트 피처들의 규칙-기반 배치

Publications (2)

Publication Number Publication Date
KR20170063909A KR20170063909A (ko) 2017-06-08
KR102084048B1 true KR102084048B1 (ko) 2020-03-03

Family

ID=54185960

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020207005590A KR102278367B1 (ko) 2014-10-02 2015-09-23 어시스트 피처들의 규칙-기반 배치
KR1020177011878A KR102084048B1 (ko) 2014-10-02 2015-09-23 어시스트 피처들의 규칙-기반 배치

Family Applications Before (1)

Application Number Title Priority Date Filing Date
KR1020207005590A KR102278367B1 (ko) 2014-10-02 2015-09-23 어시스트 피처들의 규칙-기반 배치

Country Status (5)

Country Link
US (2) US10331039B2 (ko)
KR (2) KR102278367B1 (ko)
CN (1) CN107111237B (ko)
TW (1) TWI614567B (ko)
WO (1) WO2016050584A1 (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI647528B (zh) * 2016-07-12 2019-01-11 荷蘭商Ａｓｍｌ荷蘭公司 用於視覺化設計佈局之計算分析之效能度量的方法及系統
CN116909086A (zh) 2017-02-25 2023-10-20 Asml荷兰有限公司 图案形成装置及其制造方法、设计方法以及计算机程序产品
US10209636B1 (en) 2018-03-07 2019-02-19 Sandisk Technologies Llc Exposure focus leveling method using region-differentiated focus scan patterns
KR102641864B1 (ko) 2018-03-19 2024-02-29 에이에스엠엘 네델란즈 비.브이. 패터닝 디바이스에 대한 곡선적 패턴들을 결정하는 방법
CN109298593B (zh) * 2018-12-05 2021-12-07 上海华力集成电路制造有限公司 校准opc和pwopc模型焦平面的方法
US11222160B2 (en) * 2019-06-07 2022-01-11 Synopsys, Inc. Mask rule checking for curvilinear masks for electronic circuits
CN110647008B (zh) * 2019-09-26 2023-02-03 上海华力集成电路制造有限公司 筛选sbar规则的方法
CN113050366B (zh) * 2019-12-27 2024-05-17 中芯国际集成电路制造(上海)有限公司 光学邻近矫正方法及系统、掩膜版、设备、存储介质
EP4194950A1 (en) * 2021-12-08 2023-06-14 ASML Netherlands B.V. Systems and methods for reducing pattern shift in a lithographic apparatus

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003536058A (ja) 2000-06-05 2003-12-02 カリフォルニア・インスティテュート・オブ・テクノロジー 集積アクティブフラックスマイクロ流体デバイスおよび方法
JP2006502422A (ja) 2002-07-12 2006-01-19 ケイデンス デザイン システムズ インコーポレイテッド コンテクスト特定型のマスク検査のための方法及びシステム
US20060190919A1 (en) * 2005-02-24 2006-08-24 Texas Instruments Incorporated Method of locating sub-resolution assist feature(s)
JP4309955B2 (ja) 1997-07-15 2009-08-05 シルバーブルック リサーチ ピーティワイ リミテッド 眼の検出を利用してデジタルカメラ内にて画像を処理する方法

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5523193A (en) 1988-05-31 1996-06-04 Texas Instruments Incorporated Method and apparatus for patterning and imaging member
EP0527166B1 (de) 1990-05-02 1995-06-14 Fraunhofer-Gesellschaft Zur Förderung Der Angewandten Forschung E.V. Belichtungsvorrichtung
US5229872A (en) 1992-01-21 1993-07-20 Hughes Aircraft Company Exposure device including an electrically aligned electronic mask for micropatterning
JP4075966B2 (ja) 1996-03-06 2008-04-16 エーエスエムエル ネザーランズ ビー．ブイ． 差分干渉計システム及びこのシステムを具えたリソグラフステップアンドスキャン装置
EP0890136B9 (en) 1996-12-24 2003-12-10 ASML Netherlands B.V. Two-dimensionally balanced positioning device with two object holders, and lithographic device provided with such a positioning device
EP1246014A1 (en) 2001-03-30 2002-10-02 ASML Netherlands B.V. Lithographic apparatus
US20050136340A1 (en) 2000-07-21 2005-06-23 Asml Netherlands B.V. Lithographic apparatus and methods, patterning structure and method for making a patterning structure, device manufacturing method, and device manufactured thereby
US6703167B2 (en) 2001-04-18 2004-03-09 Lacour Patrick Joseph Prioritizing the application of resolution enhancement techniques
CN1480985A (zh) 2002-09-04 2004-03-10 旺宏电子股份有限公司 确定晶片对准标记外围辅助图形的方法及所用光刻胶掩模
US6777147B1 (en) 2003-05-21 2004-08-17 International Business Machines Corporation Method for evaluating the effects of multiple exposure processes in lithography
US7003758B2 (en) 2003-10-07 2006-02-21 Brion Technologies, Inc. System and method for lithography simulation
US8799830B2 (en) 2004-05-07 2014-08-05 Mentor Graphics Corporation Integrated circuit layout design methodology with process variation bands
US7251807B2 (en) * 2005-02-24 2007-07-31 Synopsys, Inc. Method and apparatus for identifying a manufacturing problem area in a layout using a process-sensitivity model
US7475382B2 (en) * 2005-02-24 2009-01-06 Synopsys, Inc. Method and apparatus for determining an improved assist feature configuration in a mask layout
CN101164070A (zh) * 2005-02-24 2008-04-16 德州仪器公司 在半导体装置制造中定位次分辨率辅助特征
US7617477B2 (en) 2005-09-09 2009-11-10 Brion Technologies, Inc. Method for selecting and optimizing exposure tool using an individual mask error model
KR101831926B1 (ko) 2007-01-18 2018-02-28 가부시키가이샤 니콘 스캐너 기반의 광 근접 보정 시스템 및 이용 방법
NL1036189A1 (nl) 2007-12-05 2009-06-08 Brion Tech Inc Methods and System for Lithography Process Window Simulation.
NL2003386A (en) 2008-09-26 2010-03-29 Brion Tech Inc Lithographic processing method, and device manufactured thereby.
KR101766734B1 (ko) 2008-11-21 2017-08-16 에이에스엠엘 네델란즈 비.브이. 자유 소스 및 자유 마스크를 이용하는 프로세스 최적화
US8786824B2 (en) 2009-06-10 2014-07-22 Asml Netherlands B.V. Source-mask optimization in lithographic apparatus
KR101087874B1 (ko) 2009-06-29 2011-11-30 주식회사 하이닉스반도체 광학 근접 효과 보상 방법
NL2005523A (en) 2009-10-28 2011-05-02 Asml Netherlands Bv Selection of optimum patterns in a design layout based on diffraction signature analysis.
NL2005719A (en) 2009-12-18 2011-06-21 Asml Netherlands Bv Method of measuring properties of dynamic positioning errors in a lithographic apparatus, data processing apparatus, and computer program product.
US8850366B2 (en) 2012-08-01 2014-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method for making a mask by forming a phase bar in an integrated circuit design layout
US8748063B2 (en) 2012-08-01 2014-06-10 International Business Machines Corporation Extreme ultraviolet (EUV) multilayer defect compensation and EUV masks
US10386727B2 (en) 2014-03-18 2019-08-20 Asml Netherlands B.V. Pattern placement error aware optimization
US10310386B2 (en) 2014-07-14 2019-06-04 Asml Netherlands B.V. Optimization of assist features and source

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4309955B2 (ja) 1997-07-15 2009-08-05 シルバーブルック リサーチ ピーティワイ リミテッド 眼の検出を利用してデジタルカメラ内にて画像を処理する方法
JP2003536058A (ja) 2000-06-05 2003-12-02 カリフォルニア・インスティテュート・オブ・テクノロジー 集積アクティブフラックスマイクロ流体デバイスおよび方法
JP2006502422A (ja) 2002-07-12 2006-01-19 ケイデンス デザイン システムズ インコーポレイテッド コンテクスト特定型のマスク検査のための方法及びシステム
US20060190919A1 (en) * 2005-02-24 2006-08-24 Texas Instruments Incorporated Method of locating sub-resolution assist feature(s)

Also Published As

Publication number Publication date
WO2016050584A1 (en) 2016-04-07
TWI614567B (zh) 2018-02-11
US10331039B2 (en) 2019-06-25
US11022894B2 (en) 2021-06-01
CN107111237A (zh) 2017-08-29
KR20200023532A (ko) 2020-03-04
KR20170063909A (ko) 2017-06-08
KR102278367B1 (ko) 2021-07-19
US20170329235A1 (en) 2017-11-16
US20190294053A1 (en) 2019-09-26
CN107111237B (zh) 2020-02-28
TW201617729A (zh) 2016-05-16

Similar Documents

Publication Publication Date Title
US10955755B2 (en) Optimization of assist features and source
US10558124B2 (en) Discrete source mask optimization
TWI624765B (zh) 用以改良微影程序之電腦實施方法及電腦程式產品
KR102084048B1 (ko) 어시스트 피처들의 규칙-기반 배치
TWI567508B (zh) 圖案置放誤差感知之最佳化
WO2016096668A1 (en) Hotspot aware dose correction
US10685158B2 (en) Lithography model for 3D features
TWI723292B (zh) 圖案化製程之最佳化流程
US10796063B2 (en) Mapping of patterns between design layout and patterning device
KR102189871B1 (ko) 변위 기반 오버레이 또는 정렬
KR20230070230A (ko) 패터닝 공정을 위한 스캐너 스루풋 및 이미징 품질의 최적화
WO2024013038A1 (en) Stochastic-aware source mask optimization based on edge placement probability distribution

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
A107 Divisional application of patent
GRNT Written decision to grant