JP2015233035A - 半導体装置 - Google Patents

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Abstract

【課題】クラックの進展を抑制することができる技術を提供する。
【解決手段】半導体装置１は、半導体基板１０と、半導体基板１０の表面に形成された電極３０と、電極３０の表面に形成された絶縁膜２０とを備えている。半導体装置１は、絶縁膜２０に覆われていない範囲の電極３０の表面から絶縁膜２０の表面に跨って形成された金属膜４０を備えている。半導体装置１は、金属膜４０の表面に形成されたはんだ８０と、はんだ８０を介して金属膜４０に接合されたリードフレーム５０と、絶縁膜２０、金属膜４０、およびはんだ８０を封止する封止樹脂６０とを備えている。絶縁膜２０の表面には、凸部７０が形成されている。金属膜４０が、凸部７０を覆っている。はんだ８０が、凸部７０を覆っている金属膜４０を覆っている。
【選択図】図３

Description

本明細書に開示の技術は、半導体装置に関する。
はんだ層を有する半導体装置では、通電により温度が上昇すると、応力によってはんだ層にクラック（ひび割れ）が発生することがある。特許文献１には、半導体装置のはんだ層におけるクラックの発生および進展を抑制する技術が開示されている。特許文献１に開示の技術では、はんだ層が、主成分であるＳｎと、このＳｎ中に固溶する固溶元素と、を含有する固溶硬化型のはんだ材で構成されている。
特開２０１３−２１４５６１号公報
特許文献１の技術では、はんだ層の材料によりクラックの発生および進展を抑制している。しかしながら、クラックが発生した後にその進展を抑制することが不十分であった。そこで本明細書は、クラックの進展を抑制することができる半導体装置を提供することを目的とする。
本明細書に開示する半導体装置は、半導体基板を含む基板と、前記基板の表面に形成された絶縁膜と、前記絶縁膜に覆われていない前記基板の前記表面から前記絶縁膜の表面に跨って形成された金属膜と、を備えている。また、半導体装置は、前記金属膜の表面に形成されたはんだと、前記はんだを介して前記金属膜に接合されたリードフレームと、前記絶縁膜、前記金属膜、および前記はんだを封止する封止樹脂と、を備えている。前記絶縁膜の表面には、凸部が形成されている。前記金属膜が、前記凸部を覆っている。前記はんだが、前記凸部を覆っている前記金属膜を覆っている。
封止樹脂とはんだを備える半導体装置では、通電により発熱すると、封止樹脂の熱膨張率とはんだの熱膨張率の相違により、封止樹脂とはんだの境界からクラックが発生することがある。発生したクラックは、内部に進展し、金属膜と絶縁膜の境界へ進展してゆくことがある。このとき、上述の半導体装置によれば、絶縁膜が金属膜に向けて突出する凸部を備え、金属膜が凸部を覆っている。これにより、金属膜と絶縁膜の境界を進展するクラックが凸部によって停止する。したがって、クラックの進展を抑制することができる。
半導体装置の平面図である。 図１のII−IIの断面図である。 図２と同じ部分を示す断面図である。 図２の要部IVの拡大図である。 図４のV−V断面図である。 半導体装置の製造方法を説明する図である（１）。 半導体装置の製造方法を説明する図である（２）。 半導体装置の製造方法を説明する図である（３）。 半導体装置の製造方法を説明する図である（４）。 半導体装置の製造方法を説明する図である（５）。 半導体装置の製造方法を説明する図である（６）。 他の実施形態に係る半導体装置の要部の断面図である。 他の実施形態に係る半導体装置の製造方法を説明する図である（１）。 他の実施形態に係る半導体装置の製造方法を説明する図である（２）。
以下に説明する実施形態の主要な特徴を列記する。なお、以下に記載する技術要素は、それぞれ独立した技術要素であって、単独であるいは各種の組合せによって技術的有用性を発揮するものである。
（特徴１）絶縁膜は、ポリイミドから形成されていてもよい。凸部は、絶縁膜の角部に形成されていてもよい。
（特徴２）半導体装置の製造方法は、半導体基板を含む基板の表面に絶縁性の薄膜を形成する工程と、前記薄膜の表面にレジストを形成する工程と、前記レジストに覆われていない前記薄膜をエッチングし、その後、前記薄膜を熱処理することにより前記基板の表面に絶縁膜を形成すると共に前記絶縁膜の角部に凸部を形成する工程と、を備えている。半導体装置の製造方法は、前記絶縁膜に覆われていない前記基板の表面から前記絶縁膜の表面に跨って金属膜を形成する工程であって、前記凸部を覆うように金属膜を形成する工程を備えている。半導体装置の製造方法は、前記凸部を覆っている前記金属膜を覆うようにはんだを配置し、前記はんだを介して前記金属膜にリードフレームを接合する工程を備えている。半導体装置の製造方法は、前記絶縁膜、前記金属膜、および前記はんだを封止する封止樹脂を形成する工程を備えている。
以下、実施形態について添付図面を参照して説明する。図１および図２に示すように、半導体装置１は、半導体基板１０と、半導体基板１０の表面に形成された電極３０と、電極３０の表面に形成された絶縁膜２０と、電極３０および絶縁膜２０の表面に形成された金属膜４０とを備えている。また、図３に示すように、半導体装置１は、はんだ８０を介して金属膜４０に接合されたリードフレーム５０と、全体を封止する封止樹脂６０とを備えている。なお、図１および図２では、はんだ８０、リードフレーム５０、および封止樹脂６０を省略して示している。
半導体基板１０は、シリコン（Ｓｉ）から形成されている。他の例では、半導体基板１０は、炭化ケイ素（ＳｉＣ）や窒化ガリウム（ＧａＮ）等から形成されていてもよい。半導体基板１０の内部には半導体素子（図示省略）が形成されている。半導体素子としては、例えばＩＧＢＴ（Insulated Gate Bipolar Transistor）が挙げられる。他の例では、半導体素子としてＦＷＤ（Free Wheeling Diode）やＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）が挙げられる。
電極３０は、アルミシリコン（ＡｌＳｉ）から形成されている。他の例では、電極３０は、アルミニウム（Ａｌ）から形成されていてもよい。電極３０は、膜状に形成されている。電極３０は、半導体素子（図示省略）の上に形成されている。電極３０は、導電性を有している。電極３０は、半導体基板１０の表面に配置されており、半導体基板１０と導通している。半導体基板１０および電極３０を含む基板の表面に絶縁膜２０が形成されている。
絶縁膜２０は、半導体基板１０の上方に形成されている。絶縁膜２０は、電極３０の表面に配置されている。絶縁膜２０は、電極３０の表面の一部を覆っている。絶縁膜２０は、樹脂から形成されている。絶縁膜２０は、ポリイミドから形成されている。絶縁膜２０は、はんだ８０と合金を形成しにくく、はんだ８０と接合しにくい。絶縁膜２０は、内側端部２１および外側端部２２を備えている。絶縁膜２０は、凸部７０を備えている。絶縁膜２０の表面に凸部７０が形成されている。
金属膜４０は、はんだ８０と合金を形成しやすい材料から形成されている。金属膜４０は、ニッケル（Ｎｉ）から形成されている。他の例では、金属膜４０は、銅（Ｃｕ）から形成されていてもよい。金属膜４０は、スパッタ法やめっき法により形成される。金属膜４０は、電極３０および絶縁膜２０を覆っている。金属膜４０は、絶縁膜２０に覆われていない範囲の電極３０の表面から絶縁膜２０の表面に跨って形成されている。金属膜４０は、絶縁膜２０の内側端部２１を覆っている。金属膜４０は、絶縁膜２０の外側端部２２を覆っていない。金属膜４０は、絶縁膜２０の内側端部２１から、絶縁膜２０の中央部より外側まで覆っている。金属膜４０の外側端部４２は、絶縁膜２０の上に位置している。金属膜４０は、凸部７０を覆っている。
図４に示すように、凸部７０は、絶縁膜２０の内側端部２１に形成されている。凸部７０は、絶縁膜２０の上部に形成されている。凸部７０は、絶縁膜２０の角部（図４に示す絶縁膜２０の端面２１ａと表面２１ｂの境界部）に形成されている。凸部７０は、上方に突出している。凸部７０は、金属膜４０に向かって突出している。凸部７０は、先端が尖っている。凸部７０は、金属膜４０に食い込んでいる。図５に示すように、凸部７０と金属膜４０の境界面７１は、平面視において湾曲している。
はんだ８０は、例えば錫（Ｓｎ）、銀（Ａｇ）、銅（Ｃｕ）を主成分として含む合金から形成されている。はんだ８０は、金属膜４０を覆っている。はんだ８０は、金属膜４０に接合している。はんだ８０の外側端部８２は、金属膜４０の上に位置している。はんだ８０の外側端部８２と金属膜４０の外側端部４２が重なっている。はんだ８０は、凸部７０上の金属膜４０（凸部７０を覆っている金属膜４０）を覆っている。はんだ８０は、金属膜４０とリードフレーム５０の間に充填されている。はんだ８０は、金属膜４０とリードフレーム５０を接合する。
リードフレーム５０は、金属膜４０の上方に配置されている。リードフレーム５０は、例えば銅（Ｃｕ）などの金属製の部材である。リードフレーム５０は、外部の回路（図示省略）に電気的に接続される。
封止樹脂６０は、例えば、エポキシから形成されている。封止樹脂６０は、半導体基板１０、絶縁膜２０、金属膜４０、はんだ８０、およびリードフレーム５０の周囲に充填されている。封止樹脂６０は、はんだ８０の外側端部８２、金属膜４０の外側端部４２、および絶縁膜２０の外側端部２２を覆っている。封止樹脂６０の熱膨張率とはんだ８０の熱膨張率とは相違している。
次に、半導体装置の製造方法について説明する。半導体装置１を製造するときは、まず図６に示すように、半導体基板１０の上に電極３０を形成する。また、電極３０の表面に樹脂の薄膜９１を形成する。薄膜９１は、ポリイミドから形成される。薄膜９１は、絶縁性を有している。次に、図７に示すように、薄膜９１の表面にレジスト９２を形成する。レジスト９２は、絶縁膜２０を形成する範囲に形成される。
次に、図８に示すように、薄膜９１をエッチングする。これにより、レジスト９２に覆われていない薄膜９１がエッチングされる。エッチングすると、レジスト９２が形成されていない部分の薄膜９１が除去され、レジスト９２が形成されている部分の薄膜９１が残存する。残存した薄膜９１により絶縁膜２０が形成される。また、エッチングすると、レジスト９２の下に位置する薄膜９１の一部がエッチングにより除去され、薄膜９１に凹部７２が形成される。レジスト９２の裏面に接している部分（７０）の薄膜９１はエッチング時に溶融し難い。このため、レジスト９２と薄膜９１が接触する部分（７０）はエッチングされずに残存する。
次に、図９に示すように、薄膜９１の上からレジスト９２を除去する。続いて、熱処理を行う。薄膜９１（絶縁膜２０）が加熱されると、残存した部分（７０）が熱により収縮して上方を向く。これにより、上方に突出する凸部７０が形成される。凸部７０は、絶縁膜２０の内側端部２１に形成される。凸部７０は、絶縁膜２０の角部に形成される。
次に、図１０に示すように、電極３０および絶縁膜２０の上に金属膜４０を形成する。金属膜４０は、凸部７０を覆う。金属膜４０は、絶縁膜２０に覆われていない範囲の電極３０の表面から絶縁膜２０の表面に跨って形成される。次に、図１１に示すように、はんだ８０を介してリードフレーム５０を金属膜４０に接合する。はんだ８０は、凸部７０を覆っている金属膜４０を覆うように配置される。その後、封止樹脂６０により半導体基板１０、電極３０、絶縁膜２０、金属膜４０及びはんだ８０を封止する。このようにして、半導体装置１を製造することができる。
上述の半導体装置１では、通電により発熱すると、封止樹脂６０の熱膨張率とはんだ８０の熱膨張率の相違により、封止樹脂６０とはんだ８０の境界にクラックが発生することがある。このクラックは、図３に矢印で示すように、封止樹脂６０とはんだ８０の境界から、封止樹脂６０と金属膜４０の境界および金属膜４０と絶縁膜２０の境界へ進展してゆく。このとき、上述の半導体装置１によれば、絶縁膜２０が金属膜４０に向けて突出する凸部７０を備え、金属膜４０が凸部７０を覆っている。これにより、金属膜４０と絶縁膜２０の境界を進展するクラックが凸部７０によって停止する。したがって、上述の半導体装置１によれば、クラックの進展を抑制することができる。
また、絶縁膜２０がポリイミドから形成されており、凸部７０が絶縁膜２０の角部に形成されている。このような構成によれば、絶縁膜２０に凸部７０を形成するときに、エッチング処理および熱処理を利用することができ、凸部７０を容易に形成することができる。
以上、一実施形態について説明したが、具体的な態様は上記実施形態に限定されるものではない。例えば、上記実施形態では、絶縁膜２０の下に電極３０が形成されていたが、この構成に限定されるものではない。他の実施形態では、絶縁膜２０の下に電極３０が形成されておらず、絶縁膜２０が半導体基板１０の上に形成されていてもよい。すなわち、半導体基板１０の表面に絶縁膜２０が形成されていてもよい。半導体基板１０は、絶縁膜２０が形成される基板に相当する。
また、絶縁膜２０に形成される凸部７０の数は特に限定されるものではなく、図１２に示すように、複数の凸部７０が絶縁膜２０に形成されていてもよい。複数の凸部７０は、間隔をあけて並んで形成されている。また、凸部７０の形状は特に限定されるものではない。
また、凸部７０を形成する方法は特に限定されるものではない。例えば、図１３および図１４に示すように、薄膜９１（絶縁膜２０）の上にレジスト９４を形成し、薄膜９１（絶縁膜２０）をエッチングすることにより凸部７０を形成してもよい。
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
１；半導体装置
１０；半導体基板
２０；絶縁膜
２１；内側端部
２２；外側端部
３０；電極
４０；金属膜
４２；外側端部
５０；リードフレーム
６０；封止樹脂
７０；凸部
７１；境界面
７２；凹部
８０；はんだ
８２；外側端部
９１；薄膜
９２；レジスト
９４；レジスト

Claims (2)

  1. 半導体基板を含む基板と、
    前記基板の表面に形成された絶縁膜と、
    前記絶縁膜に覆われていない前記基板の表面から前記絶縁膜の表面に跨って形成された金属膜と、
    前記金属膜の表面に形成されたはんだと、
    前記はんだを介して前記金属膜に接合されたリードフレームと、
    前記絶縁膜、前記金属膜、および前記はんだを封止する封止樹脂と、を備え、
    前記絶縁膜の表面に凸部が形成され、
    前記金属膜が、前記凸部を覆っており、
    前記はんだが、前記凸部を覆っている前記金属膜を覆っている、半導体装置。
  2. 前記絶縁膜は、ポリイミドから形成されており、
    前記凸部は、前記絶縁膜の角部に形成されている、請求項１に記載の半導体装置。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017152486A (ja) * 2016-02-23 2017-08-31 株式会社デンソー 半導体装置およびその製造方法
JP2018014414A (ja) * 2016-07-21 2018-01-25 トヨタ自動車株式会社 半導体装置
JP2018129485A (ja) * 2017-02-10 2018-08-16 トヨタ自動車株式会社 半導体装置
US10522465B2 (en) 2017-10-03 2019-12-31 Toyota Jidosha Kabushiki Kaisha Semiconductor device
WO2020174670A1 (ja) * 2019-02-28 2020-09-03 三菱電機株式会社 半導体装置および半導体装置の製造方法
JP2021034557A (ja) * 2019-08-23 2021-03-01 三菱電機株式会社 半導体装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005175231A (ja) * 2003-12-12 2005-06-30 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2009176833A (ja) * 2008-01-22 2009-08-06 Panasonic Corp 半導体装置とその製造方法
JP2010267641A (ja) * 2009-05-12 2010-11-25 Panasonic Corp 半導体装置
WO2015107796A1 (ja) * 2014-01-20 2015-07-23 三菱電機株式会社 半導体素子およびその製造方法、ならびに半導体装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2708191B2 (ja) * 1988-09-20 1998-02-04 株式会社日立製作所 半導体装置
US6177731B1 (en) * 1998-01-19 2001-01-23 Citizen Watch Co., Ltd. Semiconductor package
JP3964205B2 (ja) * 1999-05-31 2007-08-22 インフィネオン テクノロジーズ アクチエンゲゼルシャフト 半導体装置パッケージの組立方法
JPWO2003021664A1 (ja) * 2001-08-31 2005-07-07 株式会社日立製作所 半導体装置、構造体及び電子装置
US7820543B2 (en) * 2007-05-29 2010-10-26 Taiwan Semiconductor Manufacturing Company, Ltd. Enhanced copper posts for wafer level chip scale packaging
US20120153444A1 (en) * 2009-06-18 2012-06-21 Rohm Co., Ltd Semiconductor device
KR102067846B1 (ko) * 2011-06-06 2020-01-17 디에스엠 아이피 어셋츠 비.브이. 금속박 패턴 적층체, 금속박 적층체, 금속박 적층 기판, 태양 전지 모듈 및 금속박 패턴 적층체의 제조 방법
US9373595B2 (en) * 2011-09-16 2016-06-21 Panasonic Intellectual Property Management Co., Ltd. Mounting structure and manufacturing method for same
JP6044097B2 (ja) 2012-03-30 2016-12-14 三菱マテリアル株式会社 ヒートシンク付パワーモジュール用基板、冷却器付パワーモジュール用基板及びパワーモジュール
JP5975911B2 (ja) * 2013-03-15 2016-08-23 ルネサスエレクトロニクス株式会社 半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005175231A (ja) * 2003-12-12 2005-06-30 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2009176833A (ja) * 2008-01-22 2009-08-06 Panasonic Corp 半導体装置とその製造方法
JP2010267641A (ja) * 2009-05-12 2010-11-25 Panasonic Corp 半導体装置
WO2015107796A1 (ja) * 2014-01-20 2015-07-23 三菱電機株式会社 半導体素子およびその製造方法、ならびに半導体装置

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017152486A (ja) * 2016-02-23 2017-08-31 株式会社デンソー 半導体装置およびその製造方法
JP2018014414A (ja) * 2016-07-21 2018-01-25 トヨタ自動車株式会社 半導体装置
JP2018129485A (ja) * 2017-02-10 2018-08-16 トヨタ自動車株式会社 半導体装置
US10522465B2 (en) 2017-10-03 2019-12-31 Toyota Jidosha Kabushiki Kaisha Semiconductor device
WO2020174670A1 (ja) * 2019-02-28 2020-09-03 三菱電機株式会社 半導体装置および半導体装置の製造方法
CN113474870A (zh) * 2019-02-28 2021-10-01 三菱电机株式会社 半导体装置及半导体装置的制造方法
JPWO2020174670A1 (ja) * 2019-02-28 2021-10-07 三菱電機株式会社 半導体装置および半導体装置の製造方法
JP7096963B2 (ja) 2019-02-28 2022-07-07 三菱電機株式会社 半導体装置および半導体装置の製造方法
JP2021034557A (ja) * 2019-08-23 2021-03-01 三菱電機株式会社 半導体装置
JP7226186B2 (ja) 2019-08-23 2023-02-21 三菱電機株式会社 半導体装置

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